JP2011060066A - データ処理回路 - Google Patents

Abstract

【課題】音声や動画像などの圧縮データを再生する装置の電力消費を削減する。
【解決手段】一元に電源制御がなされるデバイス電源領域１２０において、バッファメモリに格納されたＰＣＭデータを転送可能な汎用ＤＭＡコントローラ１３２、該汎用ＤＭＡコントローラの各周辺デバイス１３４、ＤＭＡ転送要求を伝達するシステムコントローラ１２４が設けられている。ＰＤＭＡＣ１４０は、転送予約機能を備える。デバイス電源領域１２０は、ＰＤＭＡＣ１４０が転送の実行中であり、かつ次のＤＭＡ転送要求がＰＤＭＡＣ１４０に送信されたことを条件に電源がオフされ、ＰＤＭＡＣ１４０による転送が完了する毎に電源がオンされる。
【選択図】図１

Description

本発明は、データ処理回路、具体的には音声や動画像などの圧縮データをデコードして転送するデータ処理回路の電力消費を軽減する技術に関する。

データ処理システムにおいて、ＣＰＵの負荷を軽減するために、メモリとメモリ間、またはメモリとＩ／Ｏデバイス間のデータ転送に（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）方式が多く採用されている。また、データ転送にＤＭＡ方式が採用されたシステムに対して、様々な視点から改良技術が提案されている。

例えば、特許文献１には、複数のＤＭＡ転送を予約実行するシステムにおいて、１つのＤＭＡ転送によるバス占有時間がバス占有可能時間値以下であることを条件に、各ＤＭＡ転送の順次実行を繰り返す技術が開示されている。この技術によれば、リアルタイム処理においてシステム破綻を防ぐことができるとされている。

また、特許文献２には、複数のＤＭＡ転送要求を連続で、かつＤＭＡ転送要求に優先度を付けて実行するシステムにおいて、ＤＭＡコントローラ（以下ＤＭＡＣともいう）に該当するデータ転送制御部により、転送元または転送先のメモリの使用されない領域へのクロック供給を停止する技術が開示されている。こうすることにより、メモリの電力消費の削減を図る。さらに、特許文献２には、ＤＭＡ転送中において、データ転送にかかわる制御ブロックに対しても、必要最低限の期間のみクロックを供給することで、より低電力消費を実現できることも開示されている。

特許文献３には、ＤＭＡＣが転送した音声データをメモリ内の２つの格納場所に交互にバッファリングしてＣＰＵによる圧縮処理に供するデータプロセッサにおいて、音声データの転送先のアドレスなどのデータ転送条件の設定変更の負荷からＣＰＵを解放する技術が開示されている。具体的には、メモリ内の２つの格納場所のサイズは、ＣＰＵが音声データを圧縮する際の処理単位量例えば１６０サンプルである。ＤＭＡＣは、ＣＰＵにより転送先のメモリの転送開始アドレスが初期設定され、転送開始アドレスを基点にメモリへのデータ転送が上記処理単位量に達する毎にＣＰＵに割込みを要求し、割込みを２回要求する毎に転送先のアドレスを、初期設定された転送開始アドレスに初期化する。

こうすることにより、音声データをメモリ内の２つの格納場所に交互に転送することを実現しながら、ＣＰＵは、ＤＭＡ転送の転送先アドレスなどのデータ転送条件を変更する負担から解放され、演算量が軽減される。そのため、ＣＰＵの動作周波数を低下させることにより、システムの低消費電力に寄与することができる。

近年、音声データや動画像データの携帯型再生装置が普及している。これらの携帯型再生装置の電力源として電池が用いられる場合が多いため、再生動作中の電力消費の削減は大変厳しく要求される。

データ転送にＤＭＡ方式が採用された音声再生システムでは、通常、音声データがデコードされ転送バッファに格納される。そして、ＤＭＡＣは、転送バッファに格納された音声データをサウンドコントローラ（例えばＰＣＭコントローラ）に転送して再生に供する。図６は、このようなシステムにおけるデータ転送と再生のタイミング関係を示す。

ＤＭＡＣは、ＣＰＵからの転送開始命令に応じてＤＭＡ転送を開始し、転送バッファに格納されたデータをＰＣＭコントローラに転送する。そして、転送が完了するとＣＰＵに転送完了通知を返送する。ＣＰＵは、ＤＭＡＣからの転送完了通知を受け取ると、次の転送開始命令を発行する。ＣＰＵによる転送完了通知の受取りから次の転送開始命令の発行までにはわずかな時間しかない。

ＰＣＭコントローラは、ＤＭＡＣにより転送されてきたデータを再生して音声出力する。通常、ＰＣＭコントローラには、上記わずかな時間を吸収するための内部バッファが備えられているため、音声出力が途切れないようになっている。

特許文献４には、音声再生システムにおいて、ＤＭＡＣが発生させるＤＭＡ要求（例えば転送完了通知）を、ＣＰＵに対するクロック供給の再開イベントとして採用することにより、状況に応じてＣＰＵに対するクロック供給を停止し、消費電力を低下させる技術が開示されている。図７を参照して説明する。

図７は、特許文献４の図１である。図７に示すコンピュータシステムにおいて、システムコントローラ２に備えられたクロックコントローラ２２は、クロック発振器３が生成するシステムの動作に必要なクロックを、ＣＰＵ１へ供給するか否かを切り換える。具体的には、ＣＰＵの負荷検出部７、バッテリ残容量検出部８、ＣＰＵの発熱検出部９の検出結果に応じて、例えばＣＰＵがアイドル状態にあるときにＣＰＵ１へのクロック供給を停止する。そして、ＤＭＡコントローラ４が転送の完了に伴って発生させたＤＭＡ要求に応じてＣＰＵ１へのクロック供給を再開する。こうすることによって、ＤＭＡ転送が完了される毎にＣＰＵ１へのクロック供給が再開され、次のＤＭＡ転送が可能になる。また、ＣＰＵ１へのクロック供給の再開イベントをＤＭＡ要求のみにし、システムタイマからの割込みによってＣＰＵ１へのクロック供給停止が繰り返し解除されることを防ぎ、電力消費の削減を図る。

特開２００５−０５６０６７号公報 特開２００３−２４８６５２号公報 特開２００１−３５０７１３号公報 特開平１０−３３３７７２号公報

しかし、特許文献４の手法が、ＤＭＡ転送の完了をもって発生されるＤＭＡ要求をイベントとしてクロック供給停止中のＣＰＵへのクロック供給を再開するので、ＤＭＡ要求が発行されてからＣＰＵが次のデータ転送開始命令を発行するまでの時間は、ＰＣＭコントローラの内部バッファが吸収できる長さを超えてしまう恐れがある。そのため、ＤＭＡ転送がＰＣＭ再生に間に合わず、音声出力が途切れてしまうという問題がある。

また、データ転送にＤＭＡ方式が採用された動画像や音声の再生システムの電力消費を削減するために、特許文献２の手法を適用することが考えられる。音声再生システムを例にする。

例えば、転送バッファからＰＣＭコントローラへのＤＭＡ転送を複数連続して要求し、ＤＭＡ転送の実行中において、データ転送にかかわる制御ブロックに対して、必要最低限の間のみクロックを供給する。

特許文献２には、「データ転送にかかわる制御ブロック」について具体的な記載がないため、ここでは、まず、この制御ブロックがＤＭＡＣそのものである場合を考える。すなわち、ＤＭＡ転送中に、ＤＭＡＣに対して、必要最低限の間のみクロックを供給する。

ところで、音声再生システムにおいて、ＰＣＭコントローラへ途切れることなくデータを供給する必要があるため、ＤＭＡ転送中には、ＤＭＡＣの動作を停止させることができない。したがって、特許文献２に記載された「データ転送にかかわる制御ブロック」がＤＭＡＣそのものを意味する場合には、特許文献２の手法は、音声再生システムに適用することができない。

一方、通常のＤＭＡＣは、様々な周辺デバイスが設けられている。これらの周辺デバイスは、常に動作している必要はない。例えば、転送バッファに既に格納された音声データを単にＰＣＭコントローラに出力する際に、周辺デバイスは動作していなくてもよい。また、ＤＭＡ転送要求をＤＭＡＣに伝達するためのシステムインタフェースなども常に動作する必要はない。そのため、特許文献２に記載された「データ転送にかかわる制御ブロック」をこれらの周辺デバイスやシステムインタフェースとして考えた場合には、特許文献２の手法を音声再生システムに適用できると考えられる。すなわち、ＤＭＡ転送中に周辺デバイスやシステムインタフェースへのクロック供給を停止して電力消費を抑制する。

しかしながら、汎用のＤＭＡＣは、通常、周辺デバイスおよびシステムインタフェースなど同じ電源領域に形成されている。すなわち、ＤＭＡＣに対してクロックを供給している状態で、周辺デバイスやシステムインタフェースの電源供給を停止することができない。

本発明の一つの態様は、圧縮データをデコードしてＤＭＡ方式で転送するデータ処理回路である。このデータ処理回路は、圧縮データをデコードして得た転送データを格納するバッファメモリと、デバイス電源領域と、データ転送部とを備える。

デバイス電源領域は、バッファメモリに格納された転送データを転送可能な汎用ＤＭＡコントローラと、該汎用ＤＭＡコントローラの各周辺デバイスと、ＤＭＡ転送要求を伝達するシステムコントローラとを備え、一元に電源制御がなされる。

システムコントローラは、ＤＭＡ転送要求を汎用ＤＭＡコントローラまたはデータ転送部に伝達する。

データ転送部は、バッファメモリに格納された転送データを転送可能である。具体的には、システムコントローラを介して受信したＤＭＡ転送要求に応じて該ＤＭＡ転送要求に対応した転送データを転送し、実行中の転送の完了後に、該転送の実行中に受信した次のＤＭＡ転送要求に対応した転送データを転送する。

デバイス電源領域は、データ転送部が転送の実行中であり、かつ次のＤＭＡ転送要求がデータ転送部に送信されたことを条件に電源がオフされ、データ転送部による転送が完了する毎に電源がオンされる。

なお、上記態様のデータ処理回路を装置や方法に置き換えて表現したもの、該データ処理回路の一部の処理をコンピュータに実行せしめるプログラム、該データ処理回路を備えた音声や動画像の再生装置なども、本発明の態様としては有効である。

本発明にかかる技術によれば、音声や動画像などの圧縮データを再生する装置の電力消費を削減することができる。

本発明の第１の実施の形態にかかるＬＳＩを示す図である。 図１に示すＬＳＩにおける汎用ＤＭＡＣによるデータ転送時のシーケンスを示す図である。 図１に示すＬＳＩにおけるＰＤＭＡＣによるデータ転送時のシーケンスを示す図である。 本発明の第２の実施の形態にかかるＬＳＩを示す図である。 本発明の第３の実施の形態にかかるＬＳＩを示す図である。 ＤＭＡ方式が用いられた音声再生システムにおける転送と再生のタイミング関係を示す図である。 特許文献４に開示されたコンピュータシステムを示す図である。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。
＜第１の実施の形態＞

図１は、本発明の第１の実施の形態にかかるＬＳＩ１００を示す。このＬＳＩ１００は、ワン・チップで形成され、外部の記憶装置例えばＲＡＭに格納された音声データ（圧縮データ）をデコードして図示しないＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）やスピーカに出力するデータ処理回路である。

ＬＳＩ１００は、ＣＰＵ１１０、デバイス電源領域１２０、ＰＤＭＡＣ１４０、バッファメモリ１５０、ＰＣＭコントローラ１６０、電源制御部１７０、クロック発振器１８０を備える。

デバイス電源領域１２０には、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）であるオーディオデコーダ１２２、システムコントローラ１２４、ＤＭＡＣユニット１３０が設けられている。ＤＭＡＣユニット１３０は、ＤＭＡＣ１３２と、ＤＭＡＣ１３２の各周辺デバイスからなる周辺デバイス群１３４を有する。

システムコントローラ１２４は、システムインタフェース１２６を有し、ＣＰＵ１１０とオーディオデコーダ１２２間、オーディオデコーダ１２２とＤＭＡＣユニット１３０間、オーディオデコーダ１２２とＰＤＭＡＣ１４０間の通信を中継する。

なお、デバイス電源領域１２０は、一元に電源制御がなされるようになっており、その各機能ブロックは、個別に電源のオン／オフの制御ができない。

オーディオデコーダ１２２は、ＣＰＵ１１０へのデータの要求、デコード、ＤＭＡ転送要求の発行などを行う。オーディオデコーダ１２２は、デコードして得た転送データ（ここではＰＣＭデータ）をバッファメモリ１５０（例えばＳＲＡＭ）に格納する。本実施の形態において、オーディオデコーダ１２２は、バッファメモリ１５０内の２つの領域（領域Ａと領域Ｂ）に交互にＰＣＭデータをバッファリングし、片方の領域中のＰＣＭデータの転送中に、他方の領域にＰＣＭデータを格納すると共にＤＭＡ転送要求を発行する。

ＤＭＡＣ１３２は、汎用のＤＭＡコントローラである。
ＰＤＭＡＣ１４０は、ＤＭＡ転送要求に応じて該ＤＭＡ転送要求に対応した転送データをバッファメモリ１５０からＰＣＭコントローラ１６０に出力するデータ転送部である。

バッファメモリ１５０に格納された転送データの転送は、ＤＭＡＣ１３２またはＰＤＭＡＣ１４０により行われる。いずれにより行うかは、例えばユーザにより設定可能である。システムコントローラ１２４は、オーディオデコーダ１２２が発行したＤＭＡ転送要求を、ＤＭＡＣ１３２とＰＤＭＡＣ１４０のうちの予め設定されたほうに出力する。

本実施の形態において、ＰＤＭＡＣ１４０は、転送予約機能を備える。具体的には、受信したＤＭＡ転送要求に応じて該ＤＭＡ転送要求に対応した転送データを転送すると共に、転送中には次のＤＭＡ転送要求を受け付けることができる。そして、実行中の転送の完了後に、該転送の実行中に受信したＤＭＡ転送要求に応じた転送を行う。

例えば、領域ＡのＤＭＡ転送要求に応じて領域Ａ内の転送データの転送中に、領域ＢのＤＭＡ転送要求を受信した場合に、該ＤＭＡ転送要求を受け付けておき、領域Ａの転送の完了後に領域Ｂの転送を行う。

クロック発振器１８０は、各機能ブロックが動作するためのクロックを生成する。ＣＰＵ１１０と電源制御部１７０は、クロックの供給を制御することにより、各機能ブロックの電源のオン／オフを制御する。電源制御の詳細については後述する。

図２は、ＤＭＡＣ１３２によりＤＭＡ転送を行う場合の各機能ブロックの動作シーケンスを示す。まず、ＣＰＵ１１０は、外部のＲＡＭから圧縮された音声データを取得して、オーディオデコーダ（ＤＳＰ）１２２にデコード開始要求を発行する（時刻ｔ１）。オーディオデコーダ１２２は、デコード開始要求を受信するとＣＰＵ１１０にデコード用のデータを要求する（時刻ｔ２）。ＣＰＵ１１０は、オーディオデコーダ１２２からのデータ要求に応じて圧縮データをオーディオデコーダ１２２に供給する（時刻ｔ３）。オーディオデコーダ１２２は、受け取った圧縮データをデコードしてＰＣＭデータを得、それをバッファメモリ１５０の領域Ａに格納する（時刻ｔ３〜ｔ４）。そして、領域Ａ内のＰＣＭデータのＤＭＡ転送要求をＤＭＡＣ１３２に発行する（時刻ｔ４）。ＤＭＡＣ１３２は、ＤＭＡ転送要求に応じて、領域Ａ内に格納されたＰＣＭデータをＰＣＭコントローラ１６０に転送し、ＰＣＭコントローラ１６０は、転送されてきたＰＣＭデータを出力する（時刻ｔ４〜）。

また、オーディオデコーダ１２２は、領域Ａと領域Ｂの空き状況を確認し、いずれかが空いていればＣＰＵ１１０にデータ要求を送信するようになっている。今、領域Ａ内にＰＣＭデータが格納されており、領域Ｂが空いているので、オーディオデコーダ１２２は、ＣＰＵ１１０にデータ要求を送信する（時刻ｔ５）。ＣＰＵ１１０は、オーディオデコーダ１２２からのデータ要求に応じて圧縮データをオーディオデコーダ１２２に供給する（時刻ｔ６）。オーディオデコーダ１２２は、受け取った圧縮データをデコードしてＰＣＭデータを得、それをバッファメモリ１５０の領域Ｂに格納する（時刻ｔ６〜ｔ７）。

時刻ｔ８において、領域ＡのＰＣＭデータの転送が完了したため、ＤＭＡＣ１３２は、オーディオデコーダ１２２に転送完了通知を送信する。

オーディオデコーダ１２２は、ＤＭＡＣ１３２から転送完了通知を受信すると、領域Ｂ内のＰＣＭデータのＤＭＡ転送要求をＤＭＡＣ１３２に発行する（時刻ｔ９）。ＤＭＡＣ１３２は、このＤＭＡ転送要求に応じて、領域Ｂ内に格納されたＰＣＭデータをＰＣＭコントローラ１６０に転送し、ＰＣＭコントローラ１６０は、転送されてきたＰＣＭデータを出力する（時刻ｔ９〜）。

また、領域Ａが空いているため、オーディオデコーダ１２２は、ＣＰＵ１１０にデータ要求を送信する（時刻ｔ１０）。ＣＰＵ１１０は、オーディオデコーダ１２２からのデータ要求に応じて圧縮データをオーディオデコーダ１２２に供給する（時刻ｔ１１）。オーディオデコーダ１２２は、受け取った圧縮データをデコードしてＰＣＭデータを得、それをバッファメモリ１５０の領域Ａに格納する（時刻ｔ１１〜ｔ１２）。

このように、領域Ａと領域Ｂが交互にＰＣＭデータのバッファリングに使用され、ＤＭＡ転送が繰り返される。

ＣＰＵ１１０へのデータ要求に対してデータ供給が無くなったとき、またはＣＰＵ１１０から停止要求があったときに、ＤＭＡ転送が終了する（時刻ｔ１５）。

図３は、ＰＤＭＡＣ１４０によりＤＭＡ転送を行う場合の各機能ブロックの動作シーケンスを示す。まず、ＣＰＵ１１０は、外部のＲＡＭから圧縮された音声データを取得して、オーディオデコーダ（ＤＳＰ）１２２にデコード開始要求を発行する（時刻ｔ１）。オーディオデコーダ１２２は、デコード開始要求を受信するとＣＰＵ１１０にデコード用のデータを要求する（時刻ｔ２）。ＣＰＵ１１０は、オーディオデコーダ１２２からのデータ要求に応じて圧縮データをオーディオデコーダ１２２に供給する（時刻ｔ３）。オーディオデコーダ１２２は、受け取った圧縮データをデコードしてＰＣＭデータを得、それをバッファメモリ１５０の領域Ａに格納する（時刻ｔ３〜ｔ４）。そして、領域Ａ内のＰＣＭデータのＤＭＡ転送要求をＤＭＡＣ１３２に発行する（時刻ｔ４）。ＤＭＡＣ１３２は、ＤＭＡ転送要求に応じて、領域Ａ内に格納されたＰＣＭデータをＰＣＭコントローラ１６０に転送し、ＰＣＭコントローラ１６０は、転送されてきたＰＣＭデータを出力する（時刻ｔ４〜）。

領域Ａ内のＰＣＭデータの転送中に、領域Ｂの空き状況を確認する。領域Ｂが空いているので、オーディオデコーダ１２２は、ＣＰＵ１１０にデータ要求を送信する（時刻ｔ５）。ＣＰＵ１１０は、オーディオデコーダ１２２からのデータ要求に応じて圧縮データをオーディオデコーダ１２２に供給する（時刻ｔ６）。オーディオデコーダ１２２は、受け取った圧縮データをデコードしてＰＣＭデータを得、それをバッファメモリ１５０の領域Ｂに格納する（時刻ｔ６〜ｔ７）。さらに、領域Ｂ内へのＰＣＭデータの格納後、領域ＢのＤＭＡ転送要求をＰＤＭＡＣ１４０に発行して、転送を予約する（時刻ｔ７）。ＰＤＭＡＣ１４０は、領域Ａの転送をしながら、予約を受け付ける。

このとき、領域Ａ内のＰＣＭデータが転送中であり、領域Ｂ内には転送が予約されたＰＣＭデータが格納されている。そのため、オーディオデコーダ１２２はＤＭＡ転送の完了待ち状態になり、ＣＰＵ１１０はオーディオデコーダ１２２からのデータ要求を待つ状態になる。オーディオデコーダ１２２は、デコードがストップ状態になっていることをＣＰＵ１１０に通知する（ｔ８）。

ＣＰＵ１１０は、この通知を受信すると、デバイス電源領域１２０の電源をオフする（時刻ｔ９）。そして、電源制御を電源制御部１７０に移行させる。電源制御部１７０は、直にＣＰＵ１１０の電源をオフする（時刻ｔ１０）。

ＣＰＵ１１０とデバイス電源領域１２０の電源は、実行中のＤＭＡ転送が完了するまでオフにされたままである（時刻ｔ１０〜ｔ１１）。ＰＤＭＡＣ１４０は、領域Ａの転送が完了すると、転送完了通知を電源制御部１７０に送信すると共に、予約されていた領域Ｂの転送を開始する（時刻ｔ１１）。電源制御部１７０は、転送完了通知を受信すると、直にデバイス電源領域１２０とＣＰＵ１１０の電源をオンする（時刻ｔ１１、ｔ１２）。

その後、ＰＤＭＡＣ１４０は、領域Ｂの転送中に領域Ａの転送が予約される（時刻ｔ１５）。そして、領域ＢとＣＰＵ１１０は、領域Ｂの転送が完了するまで電源オフされる（時刻１７、１８）。

このように、デバイス電源領域１２０は、ＰＤＭＡＣ１４０が転送の実行中であり、かつ次のＤＭＡ転送要求がＰＤＭＡＣ１４０に送信されたことを条件に電源がオフされ、ＰＤＭＡＣ１４０による転送が完了する毎に電源がオンされる。ＤＭＡ転送をしながら、ＤＭＡＣ１３２と周辺デバイス群１３４を含むＤＭＡＣユニット１３０に加え、オーディオデコーダ１２２とシステムコントローラ１２４の電源もオフできるようになっている。こうすることにより、ＰＣＭコントローラ１６０にＰＣＭデータを途切れることなく転送しながら、電力消費を大きく削減することができる。

また、ＰＤＭＡＣ１４０を設けることによりＣＰＵ１１０の電源オフ／オンも実現しているので、電力消費をより軽減することができる。

領域Ａと領域Ｂのサイズが４８ｋｂｙｔｅであるシステムを構築した場合、バッファメモリに格納するＰＣＭデータが４４．１ＫＨｚのデータであるとすると、ＰＤＭＡＣ１４０により１回の転送にかかる時間は約４６．４ｍｓｅｃである。それに対して、ＣＰＵ１１０乃至デバイス電源領域１２０の電源をオンさせてから、ＣＰＵ１１０からデータを供給できるようになるまでの時間は６０μｓｅｃ程度である。すなわち、ＣＰＵ１１０とデバイス電源領域１２０の電源オンからオフまでの時間は、ＰＤＭＡＣ１４０により１回の転送にかかる時間より遥かに短いため、低電力消費の効果を大きく発揮することができる。

実際にＭＰ３データを用いて実験した結果、本実施の形態のようにＰＤＭＡＣ１４０を用いることによりＣＰＵ１１０とデバイス電源領域１２０を電源オフした場合、電源オフを実施しないシステムより、３９％程度の電力消費を削減できている。

また、本実施の形態において、汎用ＤＭＡコントローラであるＤＭＡＣ１３２とＰＤＭＡＣ１４０を共存させているので、設定次第で通常のＤＭＡ動作も可能である。
＜第２の実施の形態＞

図４は、本発明の第２の実施の形態にかかるＬＳＩ２００を示す。なお、図４においてＬＳＩ１００と同様の機能を有するものについては同様の符号を付与しており、それらについての説明は省略する。電源制御部２７０については、ＬＳＩ１００における電源制御部１７０が有する機能以外の機能のみを説明する。

図４に示すように、ＬＳＩ２００には、デバイス電源領域１２０以外の領域（以下電源領域Ａという）に、電源領域Ａ内の各機能ブロックやデバイス電源領域１２０の電源投入状況を制御するスイッチ２８４と、電源領域Ａのさらに外部に設けられた外部電源デバイス２９０と通信する通信部２８２とがさらに設けられている。上記外部電源デバイス２９０は、供給電圧が可変なものである。また、ＬＳＩ２００におけるクロック発振器２８０は、供給周波数が可変なものである。

このような構成により、電源制御部２７０は、ＣＰＵ１１０とデバイス電源領域１２０の電源をオンする処理として、クロック発振器２８０の制御、スイッチ２８４の制御、通信部２８２を介して行う外部電源デバイス２９０の制御などを、電源領域Ａの動作を保持したまま実施する。さらに、電源制御部２７０は、電源領域Ａの機能休止部分への電源供給電圧を低下させたり、起動時のクロック発振周波数を徐々に高速化させたりするなど細かく制御することで、システム再起動時の安定速度を向上させ、また消費電力をさらに低下させることを実現できる。
＜第３の実施の形態＞

図５は、本発明の第３の実施の形態にかかるＬＳＩ３００を示す。なお、図５においてもＬＳＩ１００と同様の機能を有するものについては同様の符号を付与しており、それらについての説明は省略する。電源制御部３７０については、ＬＳＩ１００における電源制御部１７０が有する機能以外の機能のみを説明する。

図５に示すように、ＬＳＩ３００は、デバイス電源領域１２０以外の領域（電源領域Ａという）に、ＬＳＩ３００の外部の外部周辺機器３９０からの割込信号を受信する割込コントローラ３８０が設けられている。割込コントローラ３８０は、ＣＰＵ１１０と電源制御部３７０と接続されている。

割込コントローラ３８０は、ＣＰＵ１１０の電源オフ中に割込コントローラ３８０を介して外部周辺機器３９０から割込信号を受信した際に、ＣＰＵ１１０の電源をオンする。こうすることにより、ＣＰＵ１１０の電源オフ中でも外部周辺機器３９０からの割込要求に対応することができる。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、第１の実施の形態において、デバイス電源領域１２０の電源オフはＣＰＵ１１０によりなされ、ＣＰＵ１１０の電源オフと、デバイス電源領域１２０およびＣＰＵ１１０の電源オンとは電源制御部１７０によりなされるようになっている。例えば、電源制御部１７０によりデバイス電源領域１２０とＣＰＵ１１０の電源のオン／オフを全て制御するようにしてもよい。

さらに、上述した各実施の形態において、ＣＰＵ１００に対しても電源のオン／オフを制御するようになっているが、デバイス電源領域１２０に対してのみ電源のオン／オフを制御するようにしてもよい。また、ＣＰＵ１１０の電源をオフしないシステムの場合は、電源制御部１７０を設けずに、ＣＰＵ１１０によりデバイス電源領域１２０の電源オン／オフを制御するようにしてもよい。

また、上述した各実施の形態は、デバイス領域１２０にオーディオデコーダ１２２が設けられたシステムに対して本発明の技術を適用したものであるが、オーディオデコーダ１２２を備えず、ＣＰＵによりオーディオデコーダ１２２の機能を担うシステムに本発明の技術を適用してもよい。

１ ＣＰＵ ２ システムコントローラ
３ クロック発振器 ４ ＤＭＡコントローラ
５ ＩＳＡコントローラ ６ サウンドコントローラ
７ ＣＰＵの負荷検出部 ８ バッテリ残容量検出部
９ ＣＰＵの発熱検出部 ２１ システムインタフェース
２２ クロックコントローラ １００ ＬＳＩ
１１０ ＣＰＵ １２０ デバイス電源領域
１２２ オーディオデコーダ １２４ システムコントローラ
１２６ システムインタフェース １３０ ＤＭＡＣユニット
１３２ ＤＭＡＣ １３４ 周辺デバイス群
１４０ ＰＤＭＡＣ １５０ バッファメモリ
１６０ ＰＣＭコントローラ １７０ 電源制御部
１８０ クロック発振器 ２００ ＬＳＩ
２７０ 電源制御部 ２８０ クロック発振器
２８２ 通信部 ２８４ スイッチ
２９０ 外部電源デバイス ３００ ＬＳＩ
３７０ 電源制御部 ３８０ 割込コントローラ
３９０ 外部周辺機器

Claims (4)

1. 圧縮データをデコードしてＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）方式で転送するデータ処理回路であって、
   前記圧縮データをデコードして得た転送データを格納するバッファメモリと、
   前記バッファメモリに格納された転送データを転送可能な汎用ＤＭＡコントローラと、該汎用ＤＭＡコントローラの各周辺デバイスと、ＤＭＡ転送要求を伝達するシステムコントローラとを備えた、一元に電源制御がなされるデバイス電源領域と、
   前記バッファメモリに格納された転送データを転送可能なデータ転送部とを備え、
   前記システムコントローラは、ＤＭＡ転送要求を前記汎用ＤＭＡコントローラまたは前記データ転送部に伝達し、
   前記データ転送部は、前記システムコントローラを介して受信したＤＭＡ転送要求に応じて該ＤＭＡ転送要求に対応した転送データを転送し、実行中の転送の完了後に、該転送の実行中に受信した次のＤＭＡ転送要求に対応した転送データを転送し、
   前記デバイス電源領域は、前記データ転送部が転送の実行中であり、かつ次のＤＭＡ転送要求が前記データ転送部に送信されたことを条件に電源がオフされ、前記データ転送部による転送が完了する毎に電源がオンされることを特徴とするデータ処理回路。
2. 前記第１の電源領域には、前記圧縮データをデコードして前記バッファメモリに順次格納すると共に、格納した転送データに対応したＤＭＡ要求を順次発行するＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）がさらに設けられていることを特徴とする請求項１に記載のデータ処理回路。
3. 前記圧縮データを前記ＤＳＰに供給するＣＰＵと、
   電源制御部とをさらに備え、
   前記ＣＰＵは、前記データ転送部が転送の実行中であり、かつ次のＤＭＡ転送要求が前記データ転送部に送信されたことを条件に前記デバイス電源領域の電源をオフすると共に、電源制御権を前記電源制御部に移行させ、
   前記電源制御部は、前記移行後に前記ＣＰＵの電源をオフし、その後、前記データ転送部による転送が完了するときに前記ＣＰＵと前記デバイス電源領域の電源をオンすることを特徴とする請求項２に記載のデータ処理回路。
4. 前記圧縮データは、音声データまたは動画像データの圧縮データであることを特徴とする請求項１から３のいずれか１項に記載のデータ処理回路。

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