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JP2011044100A - Signal processor and signal transmission method - Google Patents

Signal processor and signal transmission method Download PDF

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JP2011044100A
JP2011044100A JP2009193425A JP2009193425A JP2011044100A JP 2011044100 A JP2011044100 A JP 2011044100A JP 2009193425 A JP2009193425 A JP 2009193425A JP 2009193425 A JP2009193425 A JP 2009193425A JP 2011044100 A JP2011044100 A JP 2011044100A
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Isao Hidaka
伊佐夫 日高
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Sony Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal processor capable of avoiding reception defects due to transmission delays in a bus system. <P>SOLUTION: The signal processor includes a main side receiving portion for receiving a clock to be supplied from a main apparatus, connected to a first bus and data to be transmitted from the main apparatus in synchronization with the clock; a main operation stop portion for temporarily stopping the communication operation of the main apparatus, when the main side receiving portion receives the data; a slave side transmitting portion for transmitting the clock and data received by the main side receiving portion to a slave apparatus connected to a second bus; a slave side receiving portion for receiving the data transmitted from the slave apparatus, in synchronization with the clock transmitted by the slave side transmitting portion; a main operation restarting portion for restarting the communication operation of the main apparatus when the slave side receiving portion receives the data; and a main side transmitting portion for transmitting the data received by the slave-side receiving portion to the main apparatus in synchronization with the clock to be supplied from the main apparatus, where the communication operation is restarted by the main operation restarting portion. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、信号処理装置、及び信号伝送方法に関する。   The present invention relates to a signal processing device and a signal transmission method.

携帯電話やノート型のパーソナルコンピュータ（以下、ノートＰＣ）等の情報処理装置は、ユーザが操作する本体部分と、情報が表示される表示部分とを接続するヒンジ部分に可動部材が用いられていることが多い。ところが、ヒンジ部分には多数の信号線や電力線が配線されている。そのため、配線の信頼性を維持する観点から、ヒンジ部分を通る信号線の数を極力減らす工夫が求められている。こうした理由から、最近では、本体部分と表示部分との間で行われるデータ伝送にパラレル伝送方式を用いずに、信号線の本数を減らすことが可能なシリアル伝送方式を用いることが好ましいとされている。なお、下記の特許文献１には、シリアルデータをＡＭＩ（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符号に符号化し、シリアル伝送方式で伝送する技術が開示されている。   In an information processing apparatus such as a mobile phone or a notebook personal computer (hereinafter referred to as a notebook PC), a movable member is used at a hinge portion that connects a main body portion operated by a user and a display portion on which information is displayed. There are many cases. However, a large number of signal lines and power lines are wired in the hinge portion. Therefore, from the viewpoint of maintaining the reliability of the wiring, a device for reducing the number of signal lines passing through the hinge portion as much as possible is required. For these reasons, recently, it is preferable to use a serial transmission method capable of reducing the number of signal lines without using a parallel transmission method for data transmission between the main body and the display part. Yes. Patent Document 1 listed below discloses a technique in which serial data is encoded into an AMI (Alternate Mark Inversion) code and transmitted by a serial transmission method.

特開平３−１０９８４３号公報Japanese Patent Laid-Open No. 3-109984

本体部分と表示部分との間でデータのシリアル伝送を実現するには、ヒンジ部分を通るシリアル信号線のデータ入力端にパラレルデータをシリアル化するためのシリアライザを設ける必要がある。さらに、シリアル信号線のデータ出力端にシリアルデータをパラレル化するためのデシリアライザを設ける必要がある。そして、シリアル伝送方式で双方向伝送を実現するためには、シリアル信号線のデータ入出力端にシリアライザ及びデシリアライザを設ける必要がある。そのため、シリアル伝送方式で本体部分と表示部分との間のデータ伝送を行う情報処理装置には、シリアル信号線のデータ入出力端にシリアライザ／デシリアライザ（以下、ＳＥＲＤＥＳと表記する場合がある。）が設けられる。   In order to realize serial data transmission between the main body portion and the display portion, it is necessary to provide a serializer for serializing parallel data at the data input end of the serial signal line passing through the hinge portion. Furthermore, it is necessary to provide a deserializer for parallelizing serial data at the data output end of the serial signal line. And in order to implement | achieve bidirectional transmission by a serial transmission system, it is necessary to provide a serializer and a deserializer in the data input / output terminal of a serial signal line. Therefore, in an information processing apparatus that performs data transmission between the main body portion and the display portion by a serial transmission method, a serializer / deserializer (hereinafter, sometimes referred to as SERDES) is provided at the data input / output end of the serial signal line. Provided.

一方、本体部分又は表示部分の内部にあるデバイス間は、例えば、複数のシリアルバスにより接続されている。そして、これら複数のシリアルバスを利用してデータやクロックが伝送される。シリアルバスによる接続方式としては、例えば、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）方式やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式等が知られている（例えば、特開２００７−２５１９４７号公報を参照）。これらの方式では、１つのバスシステムの中でマスターデバイスとスレーブデバイスとを定義し、マスターデバイスが供給するクロックに同期してスレーブデバイスがデータを伝送するというモデルが採用されている。これらの方式を用いると、デバイス間のデータ伝送を数本程度のシリアルバスにより実現できるため、筐体の小さい情報処理装置において広く利用されている。 On the other hand, devices in the main body part or the display part are connected by, for example, a plurality of serial buses. Data and clocks are transmitted using the plurality of serial buses. As a connection method using a serial bus, for example, an SPI (Serial Peripheral Interface) method, an I 2 C (Inter-Integrated Circuit) method, and the like are known (see, for example, JP-A-2007-251947). In these methods, a master device and a slave device are defined in one bus system, and the slave device transmits data in synchronization with a clock supplied by the master device. When these methods are used, data transmission between devices can be realized by several serial buses, and therefore, it is widely used in information processing apparatuses having a small casing.

しかし、シリアライザ／デシリアライザを用いて本体部分と表示部分との間のシリアル伝送を行おうとすると、シリアライザ／デシリアライザで行われる各種処理に時間がかかり、本体部分にあるマスターデバイスと表示部分にあるスレーブデバイスとの間で送受信されるデータに遅延が生じてしまう。そのため、スレーブデバイスからマスターデバイスに送信されるデータに遅延が発生し、その遅延によりスレーブデバイスから送信されるデータがマスターデバイスにより供給されるクロックからずれてしまう。その結果、マスターデバイスはスレーブデバイスからデータを正しく受信することが困難になり、データの伝送が失敗してしまう。   However, if serial transmission between the main unit and the display unit is performed using the serializer / deserializer, it takes time for various processes performed by the serializer / deserializer, and the master device in the main unit and the slave device in the display unit Delay occurs in data transmitted and received between the two. Therefore, a delay occurs in the data transmitted from the slave device to the master device, and the data transmitted from the slave device is shifted from the clock supplied by the master device due to the delay. As a result, it becomes difficult for the master device to correctly receive data from the slave device, and data transmission fails.

また、上記の例ではシリアライザ／デシリアライザが遅延の要因とされていたが、シリアライザ／デシリアライザ以外にも遅延の原因となりうる要素は存在する。こうした要素も考慮に入れ、伝送路においてクロックの同期が乱れる程度に遅延する要素が存在しても、その遅延による影響を受けずにデータが伝送されるようにする信号伝送技術が求められている。特に、既存のシリアルバスによる接続方式の枠組みを維持したまま、遅延要素となりうる部分に改良を加えることにより、遅延による影響を受けずに正しくデータをマスターデバイスに伝送できるようにする技術が求められている。   In the above example, the serializer / deserializer is the cause of delay. However, there are other elements that can cause delay in addition to the serializer / deserializer. Considering these factors, there is a need for a signal transmission technique that allows data to be transmitted without being affected by the delay even if there is an element that is delayed to the extent that clock synchronization is disturbed in the transmission path. . In particular, there is a need for technology that allows data to be transmitted correctly to the master device without being affected by delay by improving the possible delay elements while maintaining the existing serial bus connection scheme framework. Yes.

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、バスシステムに遅延要素が含まれていたとしても、その遅延要素を介して伝送されるデータを正しく受信できるように伝送することが可能な、新規かつ改良された信号処理装置、及び信号伝送方法を提供することにある。   Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to transmit data transmitted through a delay element even if the bus system includes a delay element. It is an object of the present invention to provide a new and improved signal processing apparatus and signal transmission method capable of transmitting so as to be correctly received.

上記課題を解決するために、本発明のある観点によれば、第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信部と、前記マスター側受信部によりデータが受信された場合に前記マスター機器の通信動作を一時停止させるマスター動作停止部と、前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信部により受信されたクロック及びデータを送信するスレーブ側送信部と、前記スレーブ側送信部により送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信するスレーブ側受信部と、前記スレーブ側受信部によりデータが受信された場合に前記マスター機器の通信動作を再開させるマスター動作再開部と、前記マスター動作再開部により通信動作が再開された前記マスター機器から供給されるクロックに同期して前記スレーブ側受信部により受信されたデータを前記マスター機器に送信するマスター側送信部と、を備える、信号処理装置が提供される。   In order to solve the above problems, according to an aspect of the present invention, a clock supplied from a master device connected to a first bus and data transmitted from the master device in synchronization with the clock are obtained. A master side receiving unit that receives data, a master operation stopping unit that temporarily stops communication operation of the master device when data is received by the master side receiving unit, and a second bus that is different from the first bus Transmitted from the slave device in synchronization with the clock transmitted by the slave-side transmitter and the slave-side transmitter that transmits the clock and data received by the master-side receiver to the connected slave device When the slave side receiving unit that receives data and the slave side receiving unit receive data, the communication operation of the master device is resumed. And a master side that transmits data received by the slave side receiver to the master device in synchronization with a clock supplied from the master device whose communication operation has been resumed by the master operation resume unit. A signal processing apparatus including a transmission unit.

また、前記信号処理装置は、シリアル伝送路により接続された第１及び第２のモジュールにより形成されており、前記スレーブ側送信部は、前記マスター側受信部により受信されたクロック及びデータをシリアル化してシリアル信号を生成し、前記シリアル伝送路を通じて当該シリアル信号を送信する、前記第１のモジュールに設けられたシリアライザと、前記シリアル伝送路を通じて送信されたシリアル信号を受信して前記クロック及びデータを復元する、前記第２のモジュールに設けられたデシリアライザと、を含み、前記スレーブ側受信部は、前記スレーブ機器から送信されたデータをシリアル化してシリアル信号を生成し、前記シリアル伝送路を通じて当該シリアル信号を送信する、前記第２のモジュールに設けられたシリアライザと、前記シリアル伝送路を通じて送信されたシリアル信号を受信して前記データを復元する、前記第１のモジュールに設けられたデシリアライザと、を含むように構成されていてもよい。   The signal processing device is formed by first and second modules connected by a serial transmission line, and the slave side transmission unit serializes the clock and data received by the master side reception unit. Serial signal is generated and the serial signal is transmitted through the serial transmission path, the serializer provided in the first module, the serial signal transmitted through the serial transmission path is received, and the clock and data are received. And a deserializer provided in the second module for restoring, wherein the slave-side receiving unit serializes data transmitted from the slave device to generate a serial signal, and transmits the serial signal through the serial transmission path. A serializer provided in the second module for transmitting a signal Receives the serial signal transmitted through the serial transmission line to restore the data, the deserializer which is provided in the first module may be configured to include.

また、前記第１及び第２のバスは、Ｉ２Ｃ方式のシリアルバスであってもよい。 The first and second buses may be I 2 C serial buses.

また、前記マスター動作停止部は、前記マスター機器から供給されるクロックを固定するクロック・ストレッチを用いて前記マスター機器の通信動作を一時停止させ、前記マスター動作再開部は、前記クロック・ストレッチを解除することにより前記マスター機器の通信動作を再開させるように構成されていてもよい。   In addition, the master operation stop unit temporarily stops the communication operation of the master device using a clock stretch that fixes a clock supplied from the master device, and the master operation resume unit releases the clock stretch. By doing so, the communication operation of the master device may be resumed.

また、前記第１のモジュールは、少なくとも表示データを出力する演算処理部をさらに有し、前記第２のモジュールは、入力された表示データを表示する表示部をさらに有し、前記第１のモジュールに設けられたシリアライザは、前記演算処理部から出力された表示データ及びクロックをシリアル化して送信し、前記第２のモジュールに設けられたデシリアライザは、前記シリアル伝送路を通じて送信されたシリアル信号を受信し、前記クロック及び表示データを復元して前記表示部に入力するように構成されていてもよい。   In addition, the first module further includes an arithmetic processing unit that outputs at least display data, and the second module further includes a display unit that displays input display data. The serializer provided in the serializer serializes and transmits the display data and clock output from the arithmetic processing unit, and the deserializer provided in the second module receives the serial signal transmitted through the serial transmission path. The clock and display data may be restored and input to the display unit.

また、前記信号処理装置は、前記マスター機器から受信したデータの送信先が前記第２のバスに接続されたスレーブ機器であるか否かを判定する送信先判定部をさらに備え、前記マスター動作停止部、前記スレーブ側送信部、前記スレーブ側受信部、前記マスター動作再開部、前記マスター側送信部は、前記送信先判定部による判定結果に応じて、前記送信先が前記第２のバスに接続されたスレーブ機器である場合に動作するように構成されていてもよい。   The signal processing apparatus further includes a transmission destination determination unit that determines whether a transmission destination of data received from the master device is a slave device connected to the second bus, and stops the master operation. Unit, the slave side transmission unit, the slave side reception unit, the master operation resumption unit, and the master side transmission unit, the transmission destination is connected to the second bus according to the determination result by the transmission destination determination unit The slave device may be configured to operate when the slave device is connected.

また、前記信号処理装置は、無線伝送路により接続された第１及び第２のモジュールにより形成されており、前記スレーブ側送信部は、前記マスター側受信部により受信されたクロック及びデータを無線信号に変換し、前記無線伝送路を通じて送信する、前記第１のモジュールに設けられた無線送信部と、前記無線伝送路を通じて送信された無線信号を受信して前記クロック及びデータを復元する、前記第２のモジュールに設けられた無線受信部と、を含み、前記スレーブ側受信部は、前記スレーブ機器から送信されたデータを無線信号に変換し、前記無線伝送路を通じて送信する、前記第２のモジュールに設けられた無線送信部と、前記無線伝送路を通じて送信された無線信号を受信して前記データを復元する、前記第１のモジュールに設けられた無線受信部と、を含むように構成されていてもよい。   In addition, the signal processing device is formed by first and second modules connected by a wireless transmission path, and the slave side transmitting unit transmits a clock and data received by the master side receiving unit as a radio signal. The wireless transmission unit provided in the first module for transmitting to the wireless transmission path and receiving the wireless signal transmitted through the wireless transmission path to restore the clock and data, The second module, wherein the slave side receiving unit converts the data transmitted from the slave device into a radio signal and transmits the radio signal through the radio transmission path. And a wireless transmission unit provided in the first module for receiving the wireless signal transmitted through the wireless transmission path and restoring the data. A radio receiver that is, may be configured to include.

また、上記課題を解決するために、本発明の別の観点によれば、第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信ステップと、前記マスター側受信ステップでデータが受信された場合に前記マスター機器の通信動作を一時停止させるマスター動作停止ステップと、前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信ステップで受信されたクロック及びデータを送信するスレーブ側送信ステップと、前記スレーブ側送信ステップで送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信するスレーブ側受信ステップと、前記スレーブ側受信ステップでデータが受信された場合に前記マスター機器の通信動作を再開させるマスター動作再開ステップと、前記マスター動作再開ステップで通信動作が再開された前記マスター機器から供給されるクロックに同期して前記スレーブ側受信ステップで受信されたデータを前記マスター機器に送信するマスター側送信ステップと、を含む、信号伝送方法が提供される。   In order to solve the above-described problem, according to another aspect of the present invention, a clock supplied from a master device connected to the first bus and a clock transmitted from the master device in synchronization with the clock. A master side receiving step for receiving data, a master operation stopping step for temporarily stopping communication operation of the master device when data is received in the master side receiving step, and a second different from the first bus From the slave device in synchronization with the clock transmitted in the slave side transmission step, the slave side transmission step for transmitting the clock and data received in the master side reception step to the slave device connected to the bus The slave side receiving step that receives the transmitted data and the slave side receiving step receive the data. A master operation resuming step for resuming the communication operation of the master device in the case, and received in the slave side receiving step in synchronization with a clock supplied from the master device whose communication operation has been resumed in the master operation resuming step. And a master-side transmission step of transmitting data to the master device.

以上説明したように本発明によれば、バスシステムに遅延要素が含まれていたとしても、その遅延要素を介して伝送されるデータを正しく受信できるように伝送することが可能になる。   As described above, according to the present invention, even if a delay element is included in the bus system, it is possible to transmit data transmitted through the delay element so that it can be received correctly.

携帯端末の構造の一例を示す説明図である。It is explanatory drawing which shows an example of the structure of a portable terminal. Ｉ２Ｃ方式に係る携帯端末の構成例を示す説明図である。It is an explanatory view showing a configuration example of a mobile terminal according to the I 2 C scheme. ＳＥＲＤＥＳを用いてヒンジ部の配線数を減らしたＩ２Ｃ方式に係る携帯端末の構成例を示す説明図である。Is an explanatory view showing a configuration example of a mobile terminal according to the I 2 C scheme with a reduced number of wires hinge portion using a SERDES. 本発明の一実施形態に係る携帯端末の構成例を示す説明図である。It is explanatory drawing which shows the structural example of the portable terminal which concerns on one Embodiment of this invention. 本実施形態に係る携帯端末が有するＳＥＲＤＥＳの構成例を示す説明図である。It is explanatory drawing which shows the structural example of SERDES which the portable terminal which concerns on this embodiment has. Ｉ２Ｃ方式に係る信号伝送方法の一例（コントロール・バイトの伝送）を示す説明図である。Is an explanatory diagram showing an example (Transmission Control byte) of the signal transmission method according to I 2 C scheme. Ｉ２Ｃ方式に係る信号伝送方法の一例（クロック・ストレッチ）を示す説明図である。Is an explanatory diagram showing an example (clock stretching) of a signal transmission method according to I 2 C scheme. ＳＥＲＤＥＳによる具体的な伝送遅延の発生状況を示す説明図である。It is explanatory drawing which shows the generation | occurrence | production situation of the concrete transmission delay by SERDES. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイトを伝送し、スレーブデバイスからＮＡＣＫを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte to a slave device without passing SERDES, and receiving NACK from a slave device. ＳＥＲＤＥＳを通じてスレーブデバイスにコントロール・バイト（Ｒｅａｄ試行）を伝送し、スレーブデバイスからＮＡＣＫを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Read trial) to a slave device through SERDES, and receiving NACK from a slave device. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイト（Ｒｅａｄ試行）を伝送し、スレーブデバイスからデータを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Read trial) to a slave device, without receiving SERDES, and receiving data from a slave device. ＳＥＲＤＥＳを通じてスレーブデバイスにコントロール・バイト（Ｒｅａｄ試行）を伝送し、スレーブデバイスからデータを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Read trial) to a slave device through SERDES, and receiving data from a slave device. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイト（Ｒｅａｄ試行）を伝送し、スレーブデバイスから複数のデータを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Read trial) to a slave device, without passing SERDES, and receiving several data from a slave device. ＳＥＲＤＥＳを通じてスレーブデバイスにコントロール・バイト（Ｒｅａｄ試行）を伝送し、スレーブデバイスから複数のデータを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Read trial) to a slave device through SERDES, and receiving several data from a slave device. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイト（Ｗｒｉｔｅ試行）を伝送し、スレーブデバイスからＮＡＣＫを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Write trial) to a slave device, without passing SERDES, and receiving NACK from a slave device. ＳＥＲＤＥＳを通じてスレーブデバイスにコントロール・バイト（Ｗｒｉｔｅ試行）を伝送し、スレーブデバイスからＮＡＣＫを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Write trial) to a slave device through SERDES, and receiving NACK from a slave device. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイト（Ｗｒｉｔｅ試行）を伝送し、スレーブデバイスにデータを書き込む際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Write trial) to a slave device, without writing through SERDES, and writing data in a slave device. ＳＥＲＤＥＳを通じてスレーブデバイスにコントロール・バイト（Ｗｒｉｔｅ試行）を伝送し、スレーブデバイスにデータを書き込む際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Write trial) to a slave device through SERDES, and writing data in a slave device. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイト（Ｗｒｉｔｅ試行）を伝送し、スレーブデバイスに複数のデータを書き込み、スレーブデバイスからＮＡＣＫを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Write trial) to a slave device without passing SERDES, writing several data in a slave device, and receiving NACK from a slave device. ＳＥＲＤＥＳを通じてスレーブデバイスにコントロール・バイト（Ｗｒｉｔｅ試行）を伝送し、スレーブデバイスに複数のデータを書き込み、スレーブデバイスからＮＡＣＫを受け取る際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte (Write trial) to a slave device through SERDES, writing several data in a slave device, and receiving NACK from a slave device. ＳＥＲＤＥＳを通さずにスレーブデバイスにコントロール・バイトを伝送し、スレーブデバイスからＮＡＣＫを受け取った後、リピート・スタート・コンディションを発行する際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of issuing a repeat start condition after transmitting a control byte to a slave device without passing SERDES, and receiving NACK from a slave device. ＳＥＲＤＥＳを通してスレーブデバイスにコントロール・バイトを伝送し、スレーブデバイスからＮＡＣＫを受け取った後、リピート・スタート・コンディションを発行する際の通信シーケンスを示す説明図である。It is explanatory drawing which shows the communication sequence at the time of transmitting a control byte to a slave device through SERDES, and issuing a repeat start condition after receiving NACK from a slave device. 操作部側のＳＥＲＤＥＳによる処理の流れを示す説明図である。It is explanatory drawing which shows the flow of the process by SERDES by the side of an operation part. 操作部側のＳＥＲＤＥＳによる処理の流れを示す説明図である。It is explanatory drawing which shows the flow of the process by SERDES by the side of an operation part. 操作部側のＳＥＲＤＥＳによる処理の流れを示す説明図である。It is explanatory drawing which shows the flow of the process by SERDES by the side of an operation part. 表示部側のＳＥＲＤＥＳによる処理の流れを示す説明図である。It is explanatory drawing which shows the flow of the process by SERDES by the side of a display part. 表示部側のＳＥＲＤＥＳによる処理の流れを示す説明図である。It is explanatory drawing which shows the flow of the process by SERDES by the side of a display part. 表示部側のＳＥＲＤＥＳによる処理の流れを示す説明図である。It is explanatory drawing which shows the flow of the process by SERDES by the side of a display part. 本実施形態に係る信号伝送方法に用いる送信フレームの伝送フォーマットの構成例を示す説明図である。It is explanatory drawing which shows the structural example of the transmission format of the transmission frame used for the signal transmission method which concerns on this embodiment.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。   Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In addition, in this specification and drawing, about the component which has the substantially same function structure, duplication description is abbreviate | omitted by attaching | subjecting the same code | symbol.

［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、本実施形態で想定される携帯端末の構造について説明する。次いで、図２を参照しながら、デバイス間をＩ２Ｃバスにより接続した携帯端末の構成について説明する。この中で、図６、図７を参照しながら、Ｉ２Ｃ通信の仕組みについて簡単に説明する。次いで、図３を参照しながら、ヒンジ部の配線を通る信号をシリアル化して伝送することが可能な携帯端末の構成について説明する。この中で、図８を参照しながら、Ｉ２Ｃ方式の信号伝送方法にＳＥＲＤＥＳを用いたシリアル伝送方法を組み合わせることで生じてしまう問題点を抽出する。 [About the flow of explanation]
Here, the flow of explanation regarding the embodiment of the present invention described below will be briefly described. First, the structure of the portable terminal assumed in this embodiment will be described with reference to FIG. Next, a configuration of a mobile terminal in which devices are connected by an I 2 C bus will be described with reference to FIG. Among these, the mechanism of the I 2 C communication will be briefly described with reference to FIGS. Next, a configuration of a mobile terminal capable of serializing and transmitting a signal passing through the wiring of the hinge portion will be described with reference to FIG. Among these, with reference to FIG. 8, problems that occur when a serial transmission method using SERDES is combined with an I 2 C signal transmission method are extracted.

次いで、図４、図５を参照しながら、本実施形態に係る携帯端末１００の構成について説明する。次いで、図９〜図２２を参照しながら、本実施形態に係る信号伝送方法について説明する。また、図２３Ａ〜図２３Ｃ、図２４Ａ〜図２４Ｃを参照しながら、本実施形態に係る携帯端末１００に設けられたＳＥＲＤＥＳの動作について説明する。さらに、図２５を参照しながら、本実施形態に係る信号伝送方法を実現するために用いられる送信フレームの伝送フォーマットについて説明する。最後に、本実施形態の技術的思想について纏め、当該技術的思想から得られる作用効果について簡単に説明する。   Next, the configuration of the mobile terminal 100 according to the present embodiment will be described with reference to FIGS. 4 and 5. Next, the signal transmission method according to the present embodiment will be described with reference to FIGS. The operation of SERDES provided in the mobile terminal 100 according to the present embodiment will be described with reference to FIGS. 23A to 23C and FIGS. 24A to 24C. Further, a transmission format of a transmission frame used for realizing the signal transmission method according to the present embodiment will be described with reference to FIG. Finally, the technical idea of the present embodiment will be summarized and the effects obtained from the technical idea will be briefly described.

（説明項目）
１：一般的な携帯端末の構成
１−１：パラレル伝送方式について
１−２：シリアル伝送方式について
１−３：ＳＥＲＤＥＳによる遅延について
２：実施形態
２−１：携帯端末の構成
２−１−１：全体構成
２−１−２：ＳＥＲＤＥＳの機能構成
２−２：信号伝送方法
２−２−１：Ｒｅａｄ試行 → ＮＡＣＫ応答
２−２−２：Ｒｅａｄ試行 → データ応答
２−２−３：Ｒｅａｄ試行 → 複数データ応答
２−２−４：Ｗｒｉｔｅ試行 → ＮＡＣＫ応答
２−２−５：Ｗｒｉｔｅ試行 → データ書き込み
２−２−６：Ｗｒｉｔｅ試行 → 複数データ書き込み
２−２−７：リピート・スタート・コンディションの発行
２−３：ＳＥＲＤＥＳの動作
２−３−１：操作部側ＳＥＲＤＥＳの動作
２−３−２：表示部側ＳＥＲＤＥＳの動作
２−４：伝送フォーマット
３：まとめ (Description item)
1: Configuration of a general mobile terminal 1-1: About parallel transmission system 1-2: About serial transmission system 1-3: About delay due to SERDES 2: Embodiment 2-1: Configuration of mobile terminal
2-1-1: Overall configuration
2-1-2: Functional structure of SERDES 2-2: Signal transmission method
2-2-1: Read attempt → NACK response
2-2-2: Read attempt → Data response
2-2-3: Read trial → Multiple data response
2-2-4: Write attempt → NACK response
2-2-5: Write trial → Write data
2-2-6: Write trial → Write multiple data
2-2-7: Issuing repeat start conditions 2-3: SERDES operation
2-3-1: Operation of operation unit side SERDES
2-3-2: Display side SERDES operation 2-4: Transmission format 3: Summary

＜１：一般的な携帯端末の構成＞
まず、本発明の実施形態について説明するに先立ち、図１〜図３を参照しながら、一般的な携帯端末の構成、及び一般的な携帯端末が抱える課題について説明する。ここでは説明の都合上、一般的な携帯端末の一例として折り畳み式の携帯電話を想定する。 <1: General mobile terminal configuration>
First, prior to describing an embodiment of the present invention, a configuration of a general mobile terminal and problems of the general mobile terminal will be described with reference to FIGS. Here, for convenience of explanation, a foldable mobile phone is assumed as an example of a general mobile terminal.

まず、図１を参照する。図１には、一般的な携帯端末の外形が示されている。図１に示すように、携帯端末は、表示部と、ヒンジ部と、操作部とにより構成されている。表示部には、例えば、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）やＥＬＤ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）等が搭載されている。以下では、表示部にＬＣＤが搭載されるものとして説明する。また、表示部は、ヒンジ部を介して操作部に接続されている。ヒンジ部は、可動部材により構成されている。そのため、ユーザは、ヒンジ部の可動範囲内で表示部と操作部の相対位置を変更することができる。   First, refer to FIG. FIG. 1 shows the outline of a general portable terminal. As shown in FIG. 1, the mobile terminal includes a display unit, a hinge unit, and an operation unit. For example, an LCD (Liquid Crystal Display), an ELD (Electro Luminescence Display), or the like is mounted on the display unit. In the following description, it is assumed that an LCD is mounted on the display unit. The display unit is connected to the operation unit via a hinge unit. The hinge part is comprised by the movable member. Therefore, the user can change the relative position of the display unit and the operation unit within the movable range of the hinge unit.

また、操作部には、例えば、操作キーが搭載されている。さらに、操作部の内部には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やバッテリーが搭載されている。そして、ＣＰＵから出力される一部のデータは、操作部から表示部に伝送される。例えば、表示データは、操作部から表示部に伝送され、表示部に搭載されたＬＣＤに入力される。また、バッテリーから出力される電流は、表示部の電源として操作部から表示部に供給される。このように、操作部から表示部へはデータや電源が伝送される。   Further, for example, operation keys are mounted on the operation unit. Furthermore, a CPU (Central Processing Unit) and a battery are mounted inside the operation unit. Then, some data output from the CPU is transmitted from the operation unit to the display unit. For example, the display data is transmitted from the operation unit to the display unit and input to an LCD mounted on the display unit. The current output from the battery is supplied from the operation unit to the display unit as a power source for the display unit. Thus, data and power are transmitted from the operation unit to the display unit.

また、表示部には、カメラ、センサ、スイッチ、ＲＦアンテナ等、様々なデバイスが搭載されていることが多い。そのため、表示部から操作部へも様々なデータが伝送される。これらのデータを伝送するため、ヒンジ部には、複数の信号線が配線される。しかし、ヒンジ部に多くの信号線が配線されていると、ヒンジ部の変形に伴って配線が捻れたり、引っ張られたりするため、配線が断線してしまう恐れがある。逆に、配線の断線を避けるためにヒンジ部の可動範囲を抑制すると、表示部と操作部との位置関係を自由に変化させることが難しくなり、ユーザの利便性が低下してしまう。   In addition, various devices such as a camera, a sensor, a switch, and an RF antenna are often mounted on the display unit. Therefore, various data are transmitted from the display unit to the operation unit. In order to transmit these data, a plurality of signal lines are wired in the hinge portion. However, when many signal lines are wired in the hinge portion, the wiring is twisted or pulled along with the deformation of the hinge portion, so that the wiring may be disconnected. On the other hand, if the movable range of the hinge part is suppressed in order to avoid disconnection of the wiring, it becomes difficult to freely change the positional relationship between the display part and the operation part, and the convenience for the user is lowered.

［１−１：パラレル伝送方式について］
上記の通り、多くの携帯端末には、図２に示すように、操作部側にも表示部側にも多くのデバイスが搭載されている。そして、これらのデバイスの間は、複数本のシリアルバスにより接続されている。シリアルバスによる接続方式としては、例えば、ＳＰＩ方式やＩ２Ｃ方式等が知られている。ここではＩ２Ｃ方式を例に挙げて説明する。図２に示すように、Ｉ２Ｃ方式の場合、２本のシリアルバス（以下、Ｉ２Ｃバス）を用いてデバイス間でデータのやり取りが行われる。 [1-1: Parallel transmission system]
As described above, many mobile terminals are equipped with many devices on both the operation unit side and the display unit side, as shown in FIG. These devices are connected by a plurality of serial buses. As a connection method using a serial bus, for example, an SPI method or an I 2 C method is known. Here, the I 2 C method will be described as an example. As shown in FIG. 2, in the case of the I 2 C system, data is exchanged between devices using two serial buses (hereinafter, I 2 C buses).

２本のＩ２Ｃバスは、ＳＣＬ（Ｓｅｒｉａｌ Ｃｌｏｃｋ Ｌｉｎｅ）、ＳＤＡ（Ｓｅｒｉａｌ Ｄａｔａ Ｌｉｎｅ）と呼ばれる２つの信号ラインにより構成される。以下、ＳＣＬを流れるクロックをＳＣＬ信号又はクロックと表記し、ＳＤＡを流れるデータをＳＤＡ信号又はデータと表記する。また、Ｉ２Ｃバスにより構成されるバスシステムでは、各デバイスにマスター（Ｍａｓｔｅｒ）又はスレーブ（Ｓｌａｖｅ）の属性が割り当てられる。例えば、ＣＰＵはマスターデバイスして扱われ、操作キー（ＫＥＹ）、赤外線通信デバイス（ＩｒＤＡ）、カメラ、及びＬＣＤはスレーブデバイスとして扱われる。 The two I 2 C buses are composed of two signal lines called SCL (Serial Clock Line) and SDA (Serial Data Line). Hereinafter, a clock flowing through the SCL is referred to as an SCL signal or clock, and data flowing through the SDA is referred to as an SDA signal or data. Also, in a bus system constituted by an I2C bus, a master (Master) or slave (Slave) attribute is assigned to each device. For example, the CPU is treated as a master device, and the operation key (KEY), the infrared communication device (IrDA), the camera, and the LCD are treated as slave devices.

ＳＣＬ信号は、Ｉ２Ｃバスによりデータを伝送するためのクロックであり、マスターデバイスにより供給される。ＳＤＡ信号は、ＳＣＬ信号に同期して伝送されるデータである。以下の説明において、信号の伝送方向を区別するため、マスターデバイスからスレーブデバイスへと伝送されるＳＤＡ信号をＳＤＡ信号（Ｘ）と表記し、スレーブデバイスからマスターデバイスへと伝送されるＳＤＡ信号をＳＤＡ信号（Ｙ）と表記する。なお、信号の伝送方向は、マスターデバイスにより制御される。ここで、伝送方向の制御を含めたＩ２Ｃに係る伝送制御の仕組みについて簡単に説明する。 The SCL signal is a clock for transmitting data via the I 2 C bus, and is supplied by the master device. The SDA signal is data transmitted in synchronization with the SCL signal. In the following description, in order to distinguish the signal transmission direction, the SDA signal transmitted from the master device to the slave device is denoted as SDA signal (X), and the SDA signal transmitted from the slave device to the master device is represented as the SDA signal ( Y). The signal transmission direction is controlled by the master device. Here, the mechanism of transmission control according to I 2 C including transmission direction control will be briefly described.

Ｉ２Ｃ方式の通信（以下、Ｉ２Ｃ通信）は、マスターデバイスによりスタート・コンディションと呼ばれるコマンドが発行されることにより開始される。スタート・コンディションの発行は、ＳＣＬ信号がＨレベルのときにマスターデバイスによりＳＤＡ信号（Ｘ）がＨレベルからＬレベルに変更されることでスレーブデバイスに通知される。このとき、スタート・コンディションは、Ｉ２Ｃバスに接続された全てのスレーブデバイスに通知される。全てのスレーブデバイスがスタート・コンディションを受信すると、マスターデバイスは、コントロール・バイト（ＣＢ；Ｃｏｎｔｒｏｌ Ｂｙｔｅ）と呼ばれるＳＤＡ信号（Ｘ）を送信する。 I 2 C communication (hereinafter referred to as “I 2 C communication”) is started when a command called a start condition is issued by the master device. Issuance of the start condition is notified to the slave device when the SDA signal (X) is changed from the H level to the L level by the master device when the SCL signal is at the H level. At this time, the start condition is notified to all slave devices connected to the I 2 C bus. When all slave devices receive the start condition, the master device transmits an SDA signal (X) called a control byte (CB).

コントロール・バイトには、通信対象のスレーブデバイスを示すアドレス情報と、ＳＤＡ信号の伝送方向を示すＲ／Ｗフラグとが含まれる。このコントロール・バイトは、Ｉ２Ｃバスに接続された全てのスレーブデバイスにより受信される。各スレーブデバイスは、コントロール・バイトを受信し、それに含まれるアドレス情報と自身のアドレスとが一致しているか否かを判定する。コントロール・バイトに含まれるアドレス情報と自身のアドレスとが一致しているスレーブデバイスはＳＤＡ信号の送受信に備え、不一致のスレーブデバイスは再びスタート・コンディションが発行されるまで待機する。 The control byte includes address information indicating the slave device to be communicated and an R / W flag indicating the transmission direction of the SDA signal. This control byte is received by all slave devices connected to the I 2 C bus. Each slave device receives the control byte and determines whether the address information included in the slave device matches its own address. The slave device in which the address information included in the control byte matches its own address prepares for transmission / reception of the SDA signal, and the slave device that does not match waits until a start condition is issued again.

ＳＤＡ信号の送受信は、コントロール・バイトに含まれるＲ／Ｗフラグが示す方向に従って行われる。例えば、Ｒ／ＷフラグがＲｅａｄの場合、スレーブデバイスからマスターデバイスへとＳＤＡ信号（Ｙ）の伝送が行われる。一方、Ｒ／ＷフラグがＷｒｉｔｅの場合、マスターデバイスからスレーブデバイスへとＳＤＡ信号（Ｘ）の伝送が行われる。ＳＤＡ信号は、マスターデバイスが出力するＳＣＬ信号に同期して１クロック毎に１ビットずつ、例えば、１度に８クロック分だけ送信される。そして、９クロック目のタイミングで受信側から送信側へとＡＣＫ（ＳＤＡ信号＝Ｌレベル）又はＮＡＣＫ（ＳＤＡ信号＝Ｈレベル）が返される（図６を参照）。   The transmission / reception of the SDA signal is performed according to the direction indicated by the R / W flag included in the control byte. For example, when the R / W flag is “Read”, the SDA signal (Y) is transmitted from the slave device to the master device. On the other hand, when the R / W flag is Write, the SDA signal (X) is transmitted from the master device to the slave device. The SDA signal is transmitted one bit per clock, for example, 8 clocks at a time in synchronization with the SCL signal output from the master device. Then, ACK (SDA signal = L level) or NACK (SDA signal = H level) is returned from the receiving side to the transmitting side at the timing of the ninth clock (see FIG. 6).

Ｉ２Ｃ通信を終了する際には、ストップ・コンディションと呼ばれるコマンドが発行される。ストップ・コンディションは、ＳＣＬ信号がＨレベルのときにマスターデバイスによりＳＤＡ信号をＬレベルからＨレベルに変化させることで発行される。ストップ・コンディションが発行されると、スレーブデバイスは、再びスタート・コンディションが発行されるまで待機状態となる。つまり、ストップ・コンディションによりＩ２Ｃバスが開放される。 When ending the I 2 C communication, a command called a stop condition is issued. The stop condition is issued by changing the SDA signal from the L level to the H level by the master device when the SCL signal is at the H level. When a stop condition is issued, the slave device is in a standby state until a start condition is issued again. That is, the I 2 C bus is released by the stop condition.

このように、Ｉ２Ｃ通信の開始時にマスターデバイスにより通信対象のスレーブデバイスとデータの伝送方向とが決定される。但し、Ｉ２Ｃ通信には、スタート・コンディションとストップ・コンディションとの間で伝送方向や通信対象を変えるコマンド（リピート・スタート・コンディション）も用意されている。そのため、リピート・スタート・コンディションを利用して、本来スタート・コンディションとストップ・コンディションとの間で固定されている伝送方向や通信対象を変更することができる。 Thus, at the start of I 2 C communication, the master device determines the slave device to be communicated and the data transmission direction. However, for I 2 C communication, a command (repeat start condition) for changing a transmission direction and a communication target between a start condition and a stop condition is also prepared. Therefore, it is possible to change the transmission direction and communication target that are originally fixed between the start condition and the stop condition by using the repeat start condition.

リピート・スタート・コンディションの発行方法は、スタート・コンディションの発行方法と同じである。但し、リピート・スタート・コンディションは、スタート・コンディションとストップ・コンディションとの間で発行される。リピート・スタート・コンディションを発行した後、マスターデバイスは、変更後のアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトをスレーブデバイスに向けて送信する。そして、このコントロール・バイトにより新たな伝送方向と通信対象とが再決定される。   The method for issuing a repeat start condition is the same as the method for issuing a start condition. However, the repeat start condition is issued between the start condition and the stop condition. After issuing the repeat start condition, the master device transmits a control byte including the changed address information and the R / W flag to the slave device. Then, a new transmission direction and communication target are determined again by this control byte.

また、Ｉ２Ｃ通信には、マスターデバイスに対して通信の一時停止を要求するコマンド（クロック・ストレッチ；図７を参照）が定義されている。クロック・ストレッチとは、スレーブデバイスがマスターデバイスから供給されるＳＣＬ信号を強制的にＬレベル出力にするというものである。クロック・ストレッチの間、ＳＣＬ信号がＬレベルに固定されるため、マスターデバイスはＩ２Ｃ通信を一時停止する。スレーブデバイスによりＳＣＬ信号のＬレベル出力が解除されると、マスターデバイスは、Ｉ２Ｃ通信を再開する。このように、クロック・ストレッチを利用することで、スレーブデバイスの制御によりマスターデバイスのＩ２Ｃ通信を一時停止させることができる。 In the I 2 C communication, a command (clock stretch; see FIG. 7) for requesting the master device to suspend communication is defined. The clock stretching means that the slave device forcibly sets the SCL signal supplied from the master device to the L level output. Since the SCL signal is fixed to the L level during the clock stretching, the master device pauses the I 2 C communication. When the L level output of the SCL signal is canceled by the slave device, the master device resumes the I 2 C communication. In this way, by using clock stretching, I 2 C communication of the master device can be temporarily stopped by control of the slave device.

以上、Ｉ２Ｃ方式に係る伝送制御の仕組みについて簡単に説明した。このように、Ｉ２Ｃ方式においては、ＳＣＬとＳＤＡとを組み合わせてデータの伝送が行われる。そのため、Ｉ２Ｃ方式においては２本のＩ２Ｃバスがデータの送受信に必要とされる。操作部内のマスターデバイスと表示部内のスレーブデバイスとの間でデータの送受信を実現しようとすると、電源線等も含め、ヒンジ部には複数本の配線が通ることになる。 The mechanism of transmission control according to the I 2 C system has been briefly described above. Thus, in the I 2 C system, data is transmitted by combining SCL and SDA. Therefore, in the I 2 C system, two I 2 C buses are required for data transmission / reception. If data transmission / reception is to be realized between the master device in the operation unit and the slave device in the display unit, a plurality of wires pass through the hinge unit including the power supply line.

先に述べた通り、ヒンジ部に複数本の配線が通ると、ヒンジ部の変形に伴って信号線が断線してしまう危険性がある。そのため、ヒンジ部の配線数を極力低減させる工夫が必要になる。この問題に対する一つの解決策は、ヒンジ部を通る複数の信号（例えば、ＳＣＬ、ＳＤＡ等）をシリアル化したり、シリアル化された信号を電源に重畳して伝送することである。なお、電源に重畳する場合には、シリアル信号をＤＣフリーの符号に符号化しておく必要がある。ＤＣフリーの符号に符号化しておくことで、ＤＣ電源に重畳しても、受信側でＤＣカットすることによりシリアル信号を容易に分離することができるようになる。   As described above, when a plurality of wires pass through the hinge portion, there is a risk that the signal line is disconnected along with the deformation of the hinge portion. Therefore, a device for reducing the number of wirings in the hinge portion as much as possible is required. One solution to this problem is to serialize a plurality of signals (for example, SCL, SDA, etc.) that pass through the hinge portion, or to transmit the serialized signals superimposed on a power supply. In addition, when superimposing on a power supply, it is necessary to encode a serial signal into a DC free code. By encoding into a DC-free code, serial signals can be easily separated by DC-cutting on the receiving side even when superimposed on a DC power source.

［１−２：シリアル伝送方式について］
さて、ヒンジ部を通る信号をシリアル化するには、図３に示すように、操作部及び表示部の双方にシリアライザ／デシリアライザ（ＳＥＲＤＥＳ（＃１）、ＳＥＲＤＥＳ（＃２））を設ければよい。図３のように、シリアライザ／デシリアライザを設け、伝送信号をシリアル化して多重することにより、ヒンジ部を通る信号線を大幅に低減させることができる。例えば、伝送信号をＤＣフリーの符号に符号化し、シリアル化して多重すると共に電源を重畳して伝送することにより、電源線を含めたヒンジ部の配線を１〜２本程度の同軸ケーブルに纏めることが可能になる。 [1-2: Serial transmission method]
Now, in order to serialize the signal passing through the hinge unit, as shown in FIG. 3, it is only necessary to provide a serializer / deserializer (SERDES (# 1), SERDES (# 2)) in both the operation unit and the display unit. . As shown in FIG. 3, by providing a serializer / deserializer and serializing and multiplexing transmission signals, the signal lines passing through the hinge portion can be greatly reduced. For example, the transmission signal is encoded into a DC-free code, serialized and multiplexed, and the power supply is superimposed and transmitted, so that the wiring of the hinge part including the power supply line is bundled into about one or two coaxial cables. Is possible.

（ＳＥＲＤＥＳの動作）
ここで、図３を参照しながら、シリアライザ／デシリアライザの動作について説明する。なお、操作部側のシリアライザ／デシリアライザをＳＥＲＤＥＳ（＃１）と表記し、表示部側のシリアライザ／デシリアライザをＳＥＲＤＥＳ（＃２）と表記している。シリアライザ／デシリアライザは、いずれもシリアライザ（ＳＥＲ）と、デシリアライザ（ＤＥＳ）とにより構成される。なお、以下の説明においては、操作部側にマスターデバイスが配置され、表示部側にスレーブデバイスが配置されているものとする。 (SERDES operation)
Here, the operation of the serializer / deserializer will be described with reference to FIG. The serializer / deserializer on the operation unit side is expressed as SERDES (# 1), and the serializer / deserializer on the display unit side is expressed as SERDES (# 2). Each of the serializer / deserializer includes a serializer (SER) and a deserializer (DES). In the following description, it is assumed that a master device is arranged on the operation unit side and a slave device is arranged on the display unit side.

まず、マスターデバイスからＳＣＬ信号、ＳＤＡ信号（Ｘ）が入力されると、ＳＥＲＤＥＳ（＃１）は、シリアライザにより、入力されたＳＣＬ信号、ＳＤＡ信号（Ｘ）等をシリアル化して多重し、シリアル伝送信号を生成する。なお、ＳＥＲＤＥＳ（＃１）、ＳＥＲＤＥＳ（＃２）には、シリアル化用のクロックＭＣＫがマスターデバイスから入力されているものとする。ＳＥＲＤＥＳ（＃１）により生成されたシリアル伝送信号は、同軸ケーブルを通じてＳＥＲＤＥＳ（＃２）に伝送される。シリアル伝送信号を受信すると、ＳＥＲＤＥＳ（＃２）は、デシリアライザにより、シリアル伝送信号をパラレル化してＳＣＬ信号、ＳＤＡ信号（Ｘ）等を分離し、スレーブデバイスに向けて送信する。   First, when an SCL signal and an SDA signal (X) are input from the master device, the SERDES (# 1) serializes and multiplexes the input SCL signal, SDA signal (X) and the like by a serializer, and transmits a serial transmission signal Is generated. It is assumed that the serialization clock MCK is input from the master device to SERDES (# 1) and SERDES (# 2). The serial transmission signal generated by SERDES (# 1) is transmitted to SERDES (# 2) through a coaxial cable. When receiving the serial transmission signal, SERDES (# 2) parallelizes the serial transmission signal by the deserializer, separates the SCL signal, the SDA signal (X), and the like and transmits them to the slave device.

逆に、表示部側のスレーブデバイスからＳＤＡ信号（Ｙ）を伝送する場合には、スレーブデバイスからＳＤＡ信号（Ｙ）がＳＥＲＤＥＳ（＃２）に入力される。ＳＥＲＤＥＳ（＃２）に入力されたＳＤＡ信号（Ｙ）は、シリアライザによりＭＣＫに同期するようにシリアル化され、同軸ケーブルを通じてＳＥＲＤＥＳ（＃１）に伝送される。ＳＥＲＤＥＳ（＃１）では、受信したＳＤＡ信号（Ｙ）のシリアル信号をＭＣＫに同期してサンプリングし、ＳＣＬ信号に同期してマスターデバイス向けに出力する。このように、シリアライザ／デシリアライザを設けることで、ヒンジ部を通る信号がシリアル化され、ヒンジ部の配線数を低減することができる。   Conversely, when the SDA signal (Y) is transmitted from the slave device on the display unit side, the SDA signal (Y) is input from the slave device to SERDES (# 2). The SDA signal (Y) input to the SERDES (# 2) is serialized so as to be synchronized with the MCK by the serializer and transmitted to the SERDES (# 1) through the coaxial cable. In SERDES (# 1), the serial signal of the received SDA signal (Y) is sampled in synchronization with MCK, and output to the master device in synchronization with the SCL signal. Thus, by providing the serializer / deserializer, the signal passing through the hinge part is serialized, and the number of wirings of the hinge part can be reduced.

［１−３：ＳＥＲＤＥＳによる遅延について］
しかしながら、図８に示すように、ＳＥＲＤＥＳ（＃１）、ＳＥＲＤＥＳ（＃２）の内部で行われる処理により、スレーブデバイスに到達するＳＤＡ信号（Ｘ）には遅延が発生してしまい、ＳＥＲＤＥＳ（＃１）に入力されたＳＣＬ信号との同期が乱れてしまう。そして、ＳＥＲＤＥＳ（＃２）は、遅延したＳＣＬ信号に同期してＳＤＡ信号（Ｘ）をスレーブデバイスに送信してしまう。但し、スレーブデバイスは、ＳＥＲＤＥＳ（＃２）から出力される遅延したＳＣＬ信号に同期してＳＤＡ信号（Ｘ）を正しく受信することができる。 [1-3: Delay due to SERDES]
However, as shown in FIG. 8, the processing performed inside SERDES (# 1) and SERDES (# 2) causes a delay in the SDA signal (X) reaching the slave device, and SERDES (# The synchronization with the SCL signal input to 1) is disturbed. Then, SERDES (# 2) transmits the SDA signal (X) to the slave device in synchronization with the delayed SCL signal. However, the slave device can correctly receive the SDA signal (X) in synchronization with the delayed SCL signal output from SERDES (# 2).

しかし、ＳＤＡ信号（Ｘ）に応じてスレーブデバイスから出力されるＳＤＡ信号（Ｙ）（例えば、ＡＣＫ／ＮＡＣＫ等）は、遅延したＳＣＬ信号に同期して送信されるため、ＳＥＲＤＥＳ（＃２）に遅延したＳＤＡ信号（Ｙ）が入力される。このＳＤＡ信号（Ｙ）をＳＥＲＤＥＳ（＃２）、ＳＥＲＤＥＳ（＃１）により伝送するため、その伝送処理により遅延が拡大してしまう。その結果、ＳＤＡ信号（Ｙ）は、マスターデバイスから供給されるＳＣＬ信号の同期タイミングから大きく外れてしまう。そして、マスターデバイスは、ＳＥＲＤＥＳ（＃２）、ＳＥＲＤＥＳ（＃１）を経由してスレーブデバイスから伝送されたＳＤＡ信号（Ｙ）を正しく受信することが難しくなる。   However, since the SDA signal (Y) (for example, ACK / NACK) output from the slave device in response to the SDA signal (X) is transmitted in synchronization with the delayed SCL signal, the SERDES (# 2) A delayed SDA signal (Y) is input. Since the SDA signal (Y) is transmitted by SERDES (# 2) and SERDES (# 1), the transmission process increases the delay. As a result, the SDA signal (Y) greatly deviates from the synchronization timing of the SCL signal supplied from the master device. Then, it becomes difficult for the master device to correctly receive the SDA signal (Y) transmitted from the slave device via SERDES (# 2) and SERDES (# 1).

なお、シリアライザ／デシリアライザを経由せず、操作部内のデバイス同士でＳＤＡ信号をやり取りする場合には、図６のように、ＳＣＬ信号に同期したタイミングでＳＤＡ信号（Ｘ）、ＳＤＡ信号（Ｙ）の送受信が正しく行われる。しかし、ＳＥＲＤＥＳ（＃２）、ＳＥＲＤＥＳ（＃１）を経由してやり取りされるＳＤＡ信号（Ｘ）、ＳＤＡ信号（Ｙ）には、図８に示すような遅延が生じ、本来、図８のタイミング（Ａ）で受信されるべき１ビットのＳＤＡ信号（Ｙ）がマスターデバイスにより受信できなくなってしまう。   When the SDA signal is exchanged between the devices in the operation unit without going through the serializer / deserializer, the SDA signal (X) and the SDA signal (Y) are synchronized with the SCL signal as shown in FIG. Transmission / reception is performed correctly. However, the SDA signal (X) and the SDA signal (Y) exchanged via SERDES (# 2) and SERDES (# 1) are delayed as shown in FIG. The 1-bit SDA signal (Y) to be received in (A) cannot be received by the master device.

シリアライザ／デシリアライザによる遅延は、例えば、ＳＥＲＤＥＳ（＃１）においてＭＣＫに同期してＳＤＡ信号（Ｘ）をサンプリングする際のサンプリングタイミングにより生じる。また、ＳＥＲＤＥＳ（＃１）、ＳＥＲＤＥＳ（＃２）の内部で行われる処理（例えば、シリアル化、パラレル化、符号化等）によっても遅延が生じる。但し、スレーブデバイスに対してはＳＣＬ信号に同期してＳＤＡ信号（Ｘ）が送信されるため、スレーブデバイスがＳＤＡ信号（Ｘ）を受信する分には正しく受信を行うことができる（図８を参照）。   The delay caused by the serializer / deserializer is caused by, for example, the sampling timing when the SDA signal (X) is sampled in synchronization with MCK in SERDES (# 1). Also, a delay is caused by processing (for example, serialization, parallelization, encoding, etc.) performed inside SERDES (# 1) and SERDES (# 2). However, since the SDA signal (X) is transmitted to the slave device in synchronization with the SCL signal, the slave device can receive the signal correctly as long as it receives the SDA signal (X) (see FIG. 8). reference).

しかし、スレーブデバイスがＳＥＲＤＥＳ（＃２）から供給されるＳＣＬ信号に同期してＳＤＡ信号（Ｙ）を送信すると、そのＳＤＡ信号（Ｙ）は、ＳＥＲＤＥＳ（＃２）に入力された時点で既にマスターデバイスから供給されているＳＣＬ信号から遅延したものとなる。さらに、ＳＥＲＤＥＳ（＃２）により受信されたＳＤＡ信号（Ｙ）は、ＳＥＲＤＥＳ（＃２）、ＳＥＲＤＥＳ（＃１）により更なる遅延を受けて伝送される。その結果、ＳＥＲＤＥＳ（＃１）から出力されるＳＤＡ信号（Ｙ）は、図８に示すように、ＳＣＬ信号から大きく遅延してしまう。   However, when the slave device transmits the SDA signal (Y) in synchronization with the SCL signal supplied from the SERDES (# 2), the SDA signal (Y) is already input to the SERDES (# 2). It is delayed from the SCL signal supplied from. Further, the SDA signal (Y) received by SERDES (# 2) is transmitted with a further delay by SERDES (# 2) and SERDES (# 1). As a result, the SDA signal (Y) output from SERDES (# 1) is greatly delayed from the SCL signal as shown in FIG.

このように大きな遅延が発生してしまうと、マスターデバイスにおいてＳＤＡ信号（Ｙ）を正しく受信することが難しくなる。例えば、図８の例においてＳＣＬ信号の立ち上がりエッジに同期してＳＤＡ信号（Ｙ）をサンプリングした場合には、正しくＳＤＡ信号（Ｙ）を受信することができない。このような理由から、シリアライザ／デシリアライザを経由することにより遅延が生じたとしてもマスターデバイスでＳＤＡ信号（Ｙ）を正しく受信できるようにする信号伝送技術が求められるのである。   When such a large delay occurs, it becomes difficult for the master device to correctly receive the SDA signal (Y). For example, in the example of FIG. 8, when the SDA signal (Y) is sampled in synchronization with the rising edge of the SCL signal, the SDA signal (Y) cannot be correctly received. For these reasons, there is a need for a signal transmission technique that enables the master device to correctly receive the SDA signal (Y) even if a delay occurs through the serializer / deserializer.

このような課題に対し、例えば、ＭＣＫを十分に高速化し、ＳＣＬ信号を十分に低速化することにより、サンプリングタイミングにより生じる遅延を小さくことができる。しかし、ＭＣＫを高速化すると消費電力が大幅に増大してしまう。また、ヒンジ部を通過する信号のクロック周波数が高まるため、通信電波への電磁干渉（ＥＭＩ）が問題となる。さらに、ＳＣＬ信号を低速化するとＩ２Ｃバスの伝送速度が低下し、パフォーマンスが大幅に低下してしまう。 For example, the delay caused by the sampling timing can be reduced by sufficiently speeding up the MCK and sufficiently slowing down the SCL signal. However, if the speed of MCK is increased, the power consumption increases significantly. Further, since the clock frequency of the signal passing through the hinge portion is increased, electromagnetic interference (EMI) to the communication radio wave becomes a problem. Furthermore, when the SCL signal is slowed down, the transmission speed of the I 2 C bus is lowered, and the performance is greatly lowered.

また、マスターデバイスがシリアライザ／デシリアライザによる遅延を考慮してＳＤＡ信号（Ｙ）の受信タイミングを調整する方法も考えられるが、遅延の原因がサンプリングタイミングや各種処理時間、ＳＥＲＤＥＳ（＃１）とＳＥＲＤＥＳ（＃２）との間の距離にあるため、十分な精度でタイミング調整を行うことは現実的に困難である。以下、このような課題を解決するための具体的な方法について説明する。   In addition, a method in which the master device adjusts the reception timing of the SDA signal (Y) in consideration of the delay caused by the serializer / deserializer is also conceivable. 2), it is practically difficult to adjust the timing with sufficient accuracy. Hereinafter, a specific method for solving such a problem will be described.

＜２：実施形態＞
本発明の一実施形態について説明する。本実施形態は、シリアライザ／デシリアライザにより遅延が発生したとしても、マスターデバイスにおいて正しくＳＤＡ信号（Ｙ）を受信できるようにする信号伝送方法を提案するものである。なお、当該信号伝送方法は、Ｉ２Ｃ方式等、既存のバスシステムの枠組みを変更せずに上記の課題を解決しようとするものである。ここでは、説明の都合上、Ｉ２Ｃ方式のバスシステムを前提に説明するが、本実施形態に係る技術の適用範囲はＩ２Ｃ方式のバスシステムに限定されるものではなく、Ｉ２Ｃ方式と同様の仕組みが定義されたバスシステムにおいて好適に用いられる。 <2: Embodiment>
An embodiment of the present invention will be described. The present embodiment proposes a signal transmission method that enables the master device to correctly receive the SDA signal (Y) even if a delay occurs due to the serializer / deserializer. The signal transmission method is intended to solve the above problem without changing the framework of an existing bus system such as the I 2 C method. Here, for convenience of explanation, will be explained on the assumption bus system I 2 C scheme, the application range of the technology according to the present embodiment is not limited to the bus system I 2 C scheme, I 2 C It is preferably used in a bus system in which a mechanism similar to the system is defined.

［２−１：携帯端末の構成］
以下、本実施形態に係る携帯端末１００の構成について説明する。 [2-1: Configuration of mobile terminal]
Hereinafter, the configuration of the mobile terminal 100 according to the present embodiment will be described.

（２−１−１：全体構成）
まず、図４を参照しながら、本実施形態に係る携帯端末１００の全体的な構成について説明する。図４は、本実施形態に係る携帯端末１００の全体的な構成例を示す説明図である。なお、図４には、折り畳み式の携帯電話を模した携帯端末１００の外形が記載されているが、本実施形態に係る技術の適用範囲は、折り畳み式の携帯電話に限定されるものではない。例えば、ノートＰＣ、携帯型ゲーム機、携帯情報端末等、任意の電子機器に対して適用することが可能である。 (2-1-1: Overall configuration)
First, an overall configuration of the mobile terminal 100 according to the present embodiment will be described with reference to FIG. FIG. 4 is an explanatory diagram illustrating an example of the overall configuration of the mobile terminal 100 according to the present embodiment. Note that FIG. 4 illustrates the outer shape of the mobile terminal 100 simulating a foldable mobile phone, but the scope of application of the technology according to the present embodiment is not limited to a foldable mobile phone. . For example, the present invention can be applied to an arbitrary electronic device such as a notebook PC, a portable game machine, or a portable information terminal.

図４に示すように、携帯端末１００は、表示部１０２と、ヒンジ部１０４と、操作部１０６とにより構成される。表示部１０２と操作部１０６とは、ヒンジ部１０４により接続されている。また、ヒンジ部１０４は可動部材で形成されており、ヒンジ部１０４の可動範囲内において表示部１０２と操作部１０６との位置関係を変更することができる。さらに、ヒンジ部１０４には同軸ケーブルが配線されており、表示部１０２と操作部１０６とが電気的に接続されている。   As illustrated in FIG. 4, the mobile terminal 100 includes a display unit 102, a hinge unit 104, and an operation unit 106. The display unit 102 and the operation unit 106 are connected by a hinge unit 104. In addition, the hinge unit 104 is formed of a movable member, and the positional relationship between the display unit 102 and the operation unit 106 can be changed within the movable range of the hinge unit 104. Further, a coaxial cable is wired to the hinge unit 104, and the display unit 102 and the operation unit 106 are electrically connected.

また、表示部１０２には、シリアライザ／デシリアライザ１４０（ＳＥＲＤＥＳ（＃２））と、スレーブデバイス１４２（Ｉ２Ｃ Ｓｌａｖｅ（３）、Ｉ２Ｃ Ｓｌａｖｅ（３））とが搭載されている。そして、操作部１０６には、シリアライザ／デシリアライザ１２０（ＳＥＲＤＥＳ（＃１））と、マスターデバイス１２２（Ｉ２Ｃ Ｍａｓｔｅｒ）と、スレーブデバイス１２４（Ｉ２Ｃ Ｓｌａｖｅ（１）、Ｉ２Ｃ Ｓｌａｖｅ（２））とが搭載されている。 The display unit 102 includes a serializer / deserializer 140 (SERDES (# 2)) and a slave device 142 (I 2 C Slave (3), I 2 C Slave (3)). The operation unit 106 includes a serializer / deserializer 120 (SERDES (# 1)), a master device 122 (I 2 C Master), and a slave device 124 (I 2 C Slave (1), I 2 C Slave (2). ) And are installed.

マスターデバイス１２２としては、例えば、ＣＰＵやベースバンドプロセッサ等が想定される。ベースバンドプロセッサは、通信制御やアプリケーションの実行等を行うデバイスである。また、スレーブデバイス１２４、１４２としては、例えば、操作キー、赤外線通信デバイス、カメラデバイス、ディスプレイデバイス等が想定される。もちろん、ここで例示したデバイス以外にも、マスターデバイス１２２、スレーブデバイス１２４、１４２として利用可能なデバイスは存在し、実施の態様に応じて適切なデバイスにマスター／スレーブの属性が割り当てられる。   As the master device 122, for example, a CPU or a baseband processor is assumed. The baseband processor is a device that performs communication control, application execution, and the like. As the slave devices 124 and 142, for example, operation keys, infrared communication devices, camera devices, display devices, and the like are assumed. Of course, in addition to the devices exemplified here, there are devices that can be used as the master device 122 and slave devices 124 and 142, and the master / slave attribute is assigned to an appropriate device according to the embodiment.

（マスターデバイス１２２ − スレーブデバイス１２４）
ここで、マスターデバイス１２２とスレーブデバイス１２４との間でデータ（ＳＤＡ信号（Ｘ）、ＳＤＡ信号（Ｙ））のやり取りが行われる際の動作フローについて説明する。 (Master device 122-Slave device 124)
Here, an operation flow when data (SDA signal (X), SDA signal (Y)) is exchanged between the master device 122 and the slave device 124 will be described.

まず、マスターデバイス１２２により、スタート・コンディションが発行され、コントロール・バイトを用いてスレーブデバイス１２４が選択される。コントロール・バイトに含まれるＲ／ＷフラグがＷｒｉｔｅの場合、マスターデバイス１２２から、選択されたスレーブデバイス１２４へとＳＤＡ信号（Ｘ）が送信される。一方、コントロール・バイトに含まれるＲ／ＷフラグがＲｅａｄの場合、スレーブデバイス１２４からマスターデバイス１２２へとＳＤＡ信号（Ｙ）が送信される。このとき、スレーブデバイス１２４には、マスターデバイス１２２からＳＣＬ信号が供給されており、ＳＤＡ信号（Ｘ）、ＳＤＡ信号（Ｙ）はＳＣＬ信号に同期して送信される。   First, a start condition is issued by the master device 122, and the slave device 124 is selected using the control byte. When the R / W flag included in the control byte is Write, the SDA signal (X) is transmitted from the master device 122 to the selected slave device 124. On the other hand, when the R / W flag included in the control byte is Read, the SDA signal (Y) is transmitted from the slave device 124 to the master device 122. At this time, the SCL signal is supplied from the master device 122 to the slave device 124, and the SDA signal (X) and the SDA signal (Y) are transmitted in synchronization with the SCL signal.

スレーブデバイス１２４は、マスターデバイス１２２と同じ操作部１０６に設けられており、直接Ｉ２Ｃバス１１０に接続されている。そのため、シリアライザ／デシリアライザ１２０、１４０をＳＤＡ信号（Ｘ）、ＳＤＡ信号（Ｙ）が通ることはない。従って、このケースにおいて、ＳＤＡ信号（Ｘ）、ＳＤＡ（Ｙ）は、シリアライザ／デシリアライザ１２０、１５０により生じる遅延とは無関係である。従って、マスターデバイス１２２は、Ｒ／ＷフラグがＲｅａｄの場合、ＳＣＬ信号に同期して正しくＳＤＡ信号（Ｙ）を受信することができる。また、スレーブデバイス１２４は、Ｒ／ＷフラグがＷｒｉｔｅの場合、ＳＣＬ信号に同期して正しくＳＤＡ信号（Ｘ）を受信することができる。 The slave device 124 is provided in the same operation unit 106 as the master device 122, and is directly connected to the I 2 C bus 110. Therefore, the SDA signal (X) and the SDA signal (Y) do not pass through the serializer / deserializer 120, 140. Thus, in this case, the SDA signals (X), SDA (Y) are independent of the delay caused by the serializer / deserializer 120, 150. Therefore, when the R / W flag is Read, the master device 122 can correctly receive the SDA signal (Y) in synchronization with the SCL signal. Further, when the R / W flag is Write, the slave device 124 can correctly receive the SDA signal (X) in synchronization with the SCL signal.

従って、マスターデバイス１２２と同じ操作部１０６に設けられたスレーブデバイス１２４に対するデータの送受信については、シリアライザ／デシリアライザ１２０、１５０による遅延への対策を講じる必要はない。   Therefore, it is not necessary to take measures against delay by the serializer / deserializer 120 and 150 for data transmission / reception with respect to the slave device 124 provided in the same operation unit 106 as the master device 122.

（マスターデバイス１２２ − スレーブデバイス１４２）
次に、マスターデバイス１２２とスレーブデバイス１４２との間でデータ（ＳＤＡ信号（Ｘ）、ＳＤＡ信号（Ｙ））のやり取りが行われる際の動作フローについて説明する。 (Master device 122-Slave device 142)
Next, an operation flow when data (SDA signal (X), SDA signal (Y)) is exchanged between the master device 122 and the slave device 142 will be described.

まず、マスターデバイス１２２により、スタート・コンディションが発行され、コントロール・バイトを用いてスレーブデバイス１４２が選択される。但し、スレーブデバイス１４２が表示部１０２側に設けられているため、コントロール・バイトは、シリアライザ／デシリアライザ１２０、１４０を介して表示部１０２にシリアル伝送される。このとき、シリアライザ／デシリアライザ１２０、１４０における各種処理等により、コントロール・バイトには遅延が生じる。遅延が生じたコントロール・バイトは、Ｉ２Ｃバス１０８を通じてシリアライザ／デシリアライザ１４０からスレーブデバイス１４２に伝送される。 First, a start condition is issued by the master device 122, and the slave device 142 is selected using the control byte. However, since the slave device 142 is provided on the display unit 102 side, the control byte is serially transmitted to the display unit 102 via the serializer / deserializer 120 and 140. At this time, a delay occurs in the control byte due to various processes in the serializer / deserializer 120 and 140. The delayed control byte is transmitted from the serializer / deserializer 140 to the slave device 142 via the I 2 C bus 108.

コントロール・バイトを受信すると、スレーブデバイス１４２は、ＡＣＫ（成功）又はＮＡＣＫ（失敗）をマスターデバイス１２２に向けて送信する。このとき、スレーブデバイス１４２は、シリアライザ／デシリアライザ１４０から供給されるＳＣＬ信号に同期してＡＣＫ／ＮＡＣＫを伝送する。但し、シリアライザ／デシリアライザ１４０から供給されるＳＣＬ信号には遅延が含まれているため、スレーブデバイス１４２から送信されるＡＣＫ／ＮＡＣＫは、マスターデバイス１２２から供給されたＳＣＬ信号から遅延したものとなる。   Upon receipt of the control byte, the slave device 142 sends an ACK (success) or NACK (failure) towards the master device 122. At this time, the slave device 142 transmits ACK / NACK in synchronization with the SCL signal supplied from the serializer / deserializer 140. However, since the SCL signal supplied from the serializer / deserializer 140 includes a delay, the ACK / NACK transmitted from the slave device 142 is delayed from the SCL signal supplied from the master device 122.

スレーブデバイス１４２から送信されたＡＣＫ／ＮＡＣＫは、Ｉ２Ｃバス１０８を通じてシリアライザ／デシリアライザ１４０に伝送される。そして、このＡＣＫ／ＮＡＣＫは、シリアライザ／デシリアライザ１４０、１２０を介してマスターデバイス１２２に伝送される。このとき、シリアライザ／デシリアライザ１４０、１２０における各種処理等により、ＡＣＫ／ＮＡＣＫに更なる遅延が生じる（図８を参照）。先に述べた通り、このまま送信すると、マスターデバイス１２２が正しくＡＣＫ／ＮＡＣＫを受信することができなくなる。 The ACK / NACK transmitted from the slave device 142 is transmitted to the serializer / deserializer 140 through the I 2 C bus 108. The ACK / NACK is transmitted to the master device 122 via the serializer / deserializer 140 and 120. At this time, a further delay occurs in ACK / NACK due to various processes in the serializer / deserializer 140 and 120 (see FIG. 8). As described above, if the transmission is performed as it is, the master device 122 cannot correctly receive the ACK / NACK.

そこで、本実施形態に係るシリアライザ／デシリアライザ１２０は、マスターデバイス１２２からコントロール・バイトを受信した時点でクロック・ストレッチ（図７を参照）を開始し、マスターデバイス１２２の通信動作を一時停止させる。そして、シリアライザ／デシリアライザ１４０から伝送されたＡＣＫ／ＮＡＣＫを送信する際にクロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫ／ＮＡＣＫを送信する。なお、コントロール・バイトに対するＡＣＫ／ＮＡＣＫの応答に限らず、シリアライザ／デシリアライザ１２０、１４０を介してＳＤＡ信号（Ｙ）を伝送する際には遅延が生じる。そのため、このような場合にも本実施形態においては同様の対策が講じられる。   Therefore, the serializer / deserializer 120 according to the present embodiment starts clock stretching (see FIG. 7) when receiving the control byte from the master device 122, and temporarily stops the communication operation of the master device 122. Then, when the ACK / NACK transmitted from the serializer / deserializer 140 is transmitted, the clock stretching is canceled and the ACK / NACK is transmitted in synchronization with the SCL signal supplied again from the master device 122. Note that a delay occurs when the SDA signal (Y) is transmitted via the serializer / deserializer 120 and 140, not limited to the ACK / NACK response to the control byte. Therefore, in such a case, the same measures are taken in the present embodiment.

上記のような対策を講じることにより、シリアライザ／デシリアライザ１２０、１４０で伝送遅延が生じたとしても、マスターデバイス１２２により正しくＳＤＡ信号（Ｙ）を受信することができるようになる。以下、シリアライザ／デシリアライザ１２０、１４０の機能構成について、より詳細に説明する。   By taking the above measures, the master device 122 can correctly receive the SDA signal (Y) even if a transmission delay occurs in the serializer / deserializer 120, 140. Hereinafter, the functional configuration of the serializer / deserializer 120 and 140 will be described in more detail.

（２−１−２：ＳＥＲＤＥＳの機能構成）
ここでは、図５を参照しながら、本実施形態に係るシリアライザ／デシリアライザ１２０、１４０の機能構成について説明する。図５は、本実施形態に係るシリアライザ／デシリアライザ１２０、１４０の機能構成例を示す説明図である。上記の通り、シリアライザ／デシリアライザ１２０は、スレーブデバイス１４０へのＳＤＡ信号（Ｙ）の要求（ＳＤＡ信号（Ｘ））を受け付けた時点でクロック・ストレッチを開始し、ＳＤＡ信号（Ｙ）をマスターデバイス１２２に送信する時点でクロック・ストレッチを解除する。このような制御を行うことにより、ＳＤＡ信号（Ｙ）をマスターデバイス１２２が正しく受信することができるようになる。 (2-1-2: SERDES functional configuration)
Here, the functional configuration of the serializer / deserializer 120 and 140 according to the present embodiment will be described with reference to FIG. FIG. 5 is an explanatory diagram illustrating a functional configuration example of the serializer / deserializer 120 and 140 according to the present embodiment. As described above, the serializer / deserializer 120 starts clock stretching when the SDA signal (Y) request (SDA signal (X)) to the slave device 140 is received, and sends the SDA signal (Y) to the master device 122. Cancel clock stretching at the time of transmission. By performing such control, the master device 122 can correctly receive the SDA signal (Y).

（シリアライザ／デシリアライザ１２０の構成）
図５に示すように、シリアライザ／デシリアライザ１２０は、Ｉ２Ｃインターフェース１３０と、Ｉ２Ｃスレーブ機能提供部１３２と、送信部１３４と、ＰＨＹレイヤ機能提供部１３６と、受信部１３８とを有する。なお、シリアライザ／デシリアライザ１２０には、マスターデバイス１２２からシリアル伝送用のクロックＭＣＫが供給されているものとする。 (Configuration of serializer / deserializer 120)
As illustrated in FIG. 5, the serializer / deserializer 120 includes an I 2 C interface 130, an I 2 C slave function providing unit 132, a transmitting unit 134, a PHY layer function providing unit 136, and a receiving unit 138. The serializer / deserializer 120 is supplied with a serial transmission clock MCK from the master device 122.

（シリアライザ／デシリアライザ１４０の構成）
また、シリアライザ／デシリアライザ１４０は、ＰＨＹレイヤ機能提供部１５０と、受信部１５２と、Ｉ２Ｃマスタ機能提供部１５４と、Ｉ２Ｃインターフェース１５６と、送信部１５８とを有する。なお、シリアライザ／デシリアライザ１５０には、マスターデバイス１２２からシリアル伝送用のクロックＭＣＫが供給されているものとする。 (Configuration of serializer / deserializer 140)
The serializer / deserializer 140 includes a PHY layer function providing unit 150, a receiving unit 152, an I 2 C master function providing unit 154, an I 2 C interface 156, and a transmitting unit 158. The serializer / deserializer 150 is supplied with a serial transmission clock MCK from the master device 122.

（動作）
以下、シリアライザ／デシリアライザ１２０、１４０の動作について説明する。 (Operation)
Hereinafter, operations of the serializer / deserializer 120 and 140 will be described.

スタート・コンディションが発行されると、マスターデバイス１２２からコントロール・バイトが送信され、シリアライザ／デシリアライザ１２０に入力される。このとき、マスターデバイス１２２からはＳＣＬ信号が供給され、ＳＤＡを通じてＳＣＬ信号に同期したコントロール・バイトが入力される。ＳＣＬ信号、コントロール・バイトは、Ｉ２Ｃインターフェース１３０を通じてＩ２Ｃスレーブ機能提供部１３２に入力される。Ｉ２Ｃスレーブ機能提供部１３２は、コントロール・バイトに含まれるアドレス情報を参照し、スレーブデバイス１４２のアドレスに一致するか否かを判定する。 When a start condition is issued, a control byte is transmitted from the master device 122 and input to the serializer / deserializer 120. At this time, an SCL signal is supplied from the master device 122, and a control byte synchronized with the SCL signal is input through the SDA. SCL signal, the control byte is input to I 2 C slave function providing unit 132 through the I 2 C interface 130. The I 2 C slave function providing unit 132 refers to the address information included in the control byte and determines whether or not the address matches the address of the slave device 142.

アドレス情報がスレーブデバイス１４２のアドレスに一致しない場合には、次にスタート・コンディションが発行されるまで待機する。一方、アドレス情報がスレーブデバイス１４２のアドレスに一致する場合、Ｉ２Ｃスレーブ機能提供部１３２は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、Ｉ２Ｃスレーブ機能提供部１３２は、コントロール・バイト及びＳＣＬ信号を送信部１３４に入力し、ＰＨＹレイヤ機能提供部１３６を通じてシリアライザ／デシリアライザ１４０にシリアル伝送する。 If the address information does not match the address of the slave device 142, the process waits until the next start condition is issued. On the other hand, when the address information matches the address of the slave device 142, the I 2 C slave function providing unit 132 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the I 2 C slave function providing unit 132 inputs the control byte and the SCL signal to the transmitting unit 134 and serially transmits the control byte and the SCL signal to the serializer / deserializer 140 through the PHY layer function providing unit 136.

シリアライザ／デシリアライザ１４０にシリアル伝送されたコントロール・バイト及びＳＣＬ信号は、ＰＨＹレイヤ機能提供部１５０を通じて受信部１５２により受信され、パラレル化されてＩ２Ｃマスタ機能提供部１５４に入力される。コントロール・バイト及びＳＣＬ信号が入力されると、Ｉ２Ｃマスタ機能提供部１５４は、Ｉ２Ｃインターフェース１５６を介して、入力されたＳＣＬ信号をスレーブデバイス１４２に供給すると共に、そのＳＣＬ信号に同期してコントロール・バイトを送信する。 The control byte and the SCL signal serially transmitted to the serializer / deserializer 140 are received by the receiving unit 152 through the PHY layer function providing unit 150, parallelized, and input to the I 2 C master function providing unit 154. When the control byte and the SCL signal are input, the I 2 C master function providing unit 154 supplies the input SCL signal to the slave device 142 via the I 2 C interface 156 and is synchronized with the SCL signal. To send a control byte.

このとき、シリアライザ／デシリアライザ１２０、１４０における各種処理等により、コントロール・バイト及びＳＣＬ信号には遅延が生じているが、スレーブデバイス１４２では、そのＳＣＬ信号に同期してコントロール・バイトを正しく受信することができる。コントロール・バイトを受信したスレーブデバイス１４２は、マスターデバイス１２２に向けてＡＣＫ又はＮＡＣＫを送信する。このとき、スレーブデバイス１４２は、シリアライザ／デシリアライザ１４０から供給されるＳＣＬ信号に同期してＡＣＫ又はＮＡＣＫを送信する。   At this time, a delay occurs in the control byte and the SCL signal due to various processes in the serializer / deserializer 120 and 140, but the slave device 142 must correctly receive the control byte in synchronization with the SCL signal. Can do. The slave device 142 that has received the control byte transmits ACK or NACK to the master device 122. At this time, the slave device 142 transmits ACK or NACK in synchronization with the SCL signal supplied from the serializer / deserializer 140.

スレーブデバイス１４２から送信されたＡＣＫ又はＮＡＣＫは、Ｉ２Ｃインターフェース１５６を通じてＩ２Ｃマスタ機能提供部１５４に入力される。ＡＣＫ又はＮＡＣＫが入力されると、Ｉ２Ｃマスタ機能提供部１５４は、入力されたＡＣＫ又はＮＡＣＫを送信部１５８に入力し、ＰＨＹレイヤ機能提供部１５０を通じてシリアライザ／デシリアライザ１２０にＡＣＫ／ＮＡＣＫをシリアル伝送する。シリアライザ／デシリアライザ１４０からシリアル伝送されたＡＣＫ／ＮＡＣＫは、ＰＨＹレイヤ機能提供部１３６を通じて受信部１３８により受信され、パラレル化されてＩ２Ｃスレーブ機能提供部１３２に入力される。 ACK or NACK transmitted from the slave device 142 is input to the I 2 C master function providing unit 154 through the I 2 C interface 156. When ACK or NACK is input, the I 2 C master function providing unit 154 inputs the input ACK or NACK to the transmission unit 158, and serializes ACK / NACK to the serializer / deserializer 120 through the PHY layer function providing unit 150. To transmit. The ACK / NACK serially transmitted from the serializer / deserializer 140 is received by the receiving unit 138 through the PHY layer function providing unit 136, parallelized, and input to the I 2 C slave function providing unit 132.

ＡＣＫ／ＮＡＣＫが入力されると、Ｉ２Ｃスレーブ機能提供部１３２は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＩ２ＣインターフェースによりＡＣＫ／ＮＡＣＫを送信する。このようにしてＩ２Ｃスレーブ機能提供部１３２から送信されたＡＣＫ／ＮＡＣＫは、ＳＣＬ信号に同期して正しく受信することができる。そのため、シリアライザ／デシリアライザ１２０、１４０において伝送遅延が発生したとしても、マスターデバイス１２２において正しくＡＣＫ／ＮＡＣＫを受信することができるようになる。なお、ＡＣＫ／ＮＡＣＫ以外のＳＤＡ信号（Ｙ）についても同様である。 When ACK / NACK is input, the I 2 C slave function providing unit 132 cancels the clock stretching and transmits ACK / NACK through the I 2 C interface in synchronization with the SCL signal supplied again from the master device 122. . Thus, ACK / NACK transmitted from the I 2 C slave function providing unit 132 can be correctly received in synchronization with the SCL signal. Therefore, even if a transmission delay occurs in the serializer / deserializer 120, 140, the master device 122 can correctly receive ACK / NACK. The same applies to SDA signals (Y) other than ACK / NACK.

なお、シリアル信号をＤＣフリーの符号に符号化して伝送する場合、その符号化処理は、送信部１３４、１５８において行われる。また、復号処理は、受信部１３８、１５２において行われる。さらに、シリアル信号にＤＣ電源を重畳して伝送する場合、ＤＣ電源の重畳はＰＨＹレイヤ機能提供部１３６において行われ、ＤＣ電源の分離はＰＨＹレイヤ機能提供部１５０において行われる。このような構成にすることにより、ＤＣ電源とシリアル信号とを重畳して伝送することができるようになるため、シリアライザ／デシリアライザ１２０、１４０間の配線数を減らすことができる。   When a serial signal is encoded into a DC-free code and transmitted, the encoding process is performed in the transmission units 134 and 158. Decoding processing is performed in the receiving units 138 and 152. Further, when the DC power is superimposed on the serial signal and transmitted, the DC power is superimposed in the PHY layer function providing unit 136 and the DC power is separated in the PHY layer function providing unit 150. With this configuration, the DC power supply and the serial signal can be superimposed and transmitted, so that the number of wires between the serializer / deserializer 120 and 140 can be reduced.

以上、本実施形態に係るシリアライザ／デシリアライザ１２０、１４０の機能構成について説明した。以下では、本実施形態に係る信号伝送方法について説明すると共に、シリアライザ／デシリアライザ１２０、１４０の動作についても、より詳細に説明する。   The functional configuration of the serializer / deserializer 120 and 140 according to the present embodiment has been described above. Hereinafter, the signal transmission method according to the present embodiment will be described, and the operations of the serializer / deserializer 120 and 140 will be described in more detail.

［２−２：信号伝送方法］
以下、本実施形態に係る信号伝送方法について説明する。 [2-2: Signal transmission method]
Hereinafter, the signal transmission method according to the present embodiment will be described.

先に述べた通り、Ｉ２Ｃ通信では、スタート・コンディションの発行後にマスターデバイス１２２から送信されるコントロール・バイトにより、伝送方向と通信対象とが特定される。さらに、リピート・スタート・コンディションの発行により、伝送方向、通信対象を変更することができる。また、スレーブデバイス１２４、１４２の応答内容に応じて通信シーケンスが異なる。そのため、本実施形態に係る通信シーケンスには多数のパターンが存在する。以下では、その一部のパターンを例に挙げて本実施形態に係る信号伝送方法について説明する。 As described above, in the I 2 C communication, the transmission direction and the communication target are specified by the control byte transmitted from the master device 122 after the start condition is issued. Furthermore, the transmission direction and the communication target can be changed by issuing a repeat start condition. Further, the communication sequence varies depending on the response contents of the slave devices 124 and 142. Therefore, there are many patterns in the communication sequence according to the present embodiment. Hereinafter, the signal transmission method according to the present embodiment will be described by taking a part of the pattern as an example.

（２−２−１：Ｒｅａｄ試行 → ＮＡＣＫ応答）
まず、図９、図１０を参照しながら、Ｒ／ＷフラグがＲｅａｄの場合に、コントロール・バイトに対してＮＡＣＫが返されるまでの通信シーケンスについて具体的に説明する。なお、図中において、ＡＤはアドレス情報を示し、ＲはＲｅａｄを示すＲ／Ｗフラグを示し、ＮはＮＡＣＫを示す。また、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディションを示す。 (2-2-1: Read attempt → NACK response)
First, the communication sequence until the NACK is returned for the control byte when the R / W flag is “Read” will be specifically described with reference to FIGS. 9 and 10. In the figure, AD indicates address information, R indicates an R / W flag indicating Read, and N indicates NACK. S indicates a start condition, and P indicates a stop condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
まず、図９を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission not through SERDES)
First, a case where SDA signals are exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG.

図９に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報（７ビット）及びＲ／Ｗフラグ（１ビット）を含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロック（ＳＣＬ信号）に同期してＮＡＣＫ（１ビット）をマスターデバイス１２２に送信する。ＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行してＩ２Ｃ通信を終了する。 As shown in FIG. 9, first, a start condition S is issued by the master device 122. Next, a control byte including address information (7 bits) and an R / W flag (1 bit) is transmitted by the master device 122 through SDA. Next, the slave device 124 receives the control byte transmitted by the master device 122 and transmits NACK (1 bit) to the master device 122 in synchronization with the next bit clock (SCL signal). When receiving the NACK, the master device 122 issues a stop condition P and ends the I 2 C communication.

このように、シリアライザ／デシリアライザ１２０、１４０を通さない場合には遅延が生じないため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＮＡＣＫを正しく受信することができる。   As described above, there is no delay when the serializer / deserializer 120 and 140 are not passed through. Therefore, NACK is synchronized with the bit clock of 1 bit following the bit clock of 8 bits used for transmission of the control byte. Sent. Therefore, the master device 122 can correctly receive the NACK for the control byte in synchronization with the SCL signal.

（ＳＥＲＤＥＳを通す伝送）
次に、図１０を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission through SERDES)
Next, a case in which SDA signals are exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG.

図１０に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０に伝送する。   As shown in FIG. 10, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. The control byte transmitted through the SDA is input to the serializer / deserializer 120. When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the serializer / deserializer 120 transmits the input control byte and SCL signal to the serializer / deserializer 140.

伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＮＡＣＫを送信する。スレーブデバイス１４２により送信されたＮＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０に伝送される。   Upon receiving the transmitted control byte and SCL signal, the serializer / deserializer 140 issues a start condition and transmits the control byte to the slave device 142 in synchronization with the received SCL signal. When receiving the control byte transmitted by the serializer / deserializer 140, the slave device 142 transmits NACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte. The NACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＮＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＮＡＣＫを送信する。シリアライザ／デシリアライザ１２０により送信されたＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行して操作部１０６側におけるＩ２Ｃ通信を終了する。また、操作部１０６側のストップ・コンディションＰの通知が表示部１０２側にも伝達される。操作部１０６側におけるＩ２Ｃ通信が終了すると、シリアライザ／デシリアライザ１４０もストップ・コンディションＰを発行し、表示部１０２側におけるＩ２Ｃ通信を終了する。 When receiving the NACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the NACK in synchronization with the SCL signal supplied again from the master device 122. When receiving the NACK transmitted by the serializer / deserializer 120, the master device 122 issues a stop condition P and ends the I 2 C communication on the operation unit 106 side. Further, the notification of the stop condition P on the operation unit 106 side is also transmitted to the display unit 102 side. When the I 2 C communication on the operation unit 106 side ends, the serializer / deserializer 140 also issues a stop condition P, and ends the I 2 C communication on the display unit 102 side.

このように、シリアライザ／デシリアライザ１２０、１４０により遅延が生じる場合でも、クロック・ストレッチによりＳＣＬ信号の送信が停止されているため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＮＡＣＫを正しく受信することができる。   Thus, even when a delay occurs due to the serializer / deserializer 120, 140, transmission of the SCL signal is stopped by clock stretching, so one bit following the 8-bit bit clock used for transmission of the control byte. NACK is transmitted in synchronization with the minute bit clock. Therefore, the master device 122 can correctly receive the NACK for the control byte in synchronization with the SCL signal.

（２−２−２：Ｒｅａｄ試行 → データ応答）
次に、図１１、図１２を参照しながら、Ｒ／ＷフラグがＲｅａｄの場合に、コントロール・バイトに対してデータが返されてから通信が終了するまでの通信シーケンスについて具体的に説明する。なお、図中において、ＡＤはアドレス情報を示し、ＲはＲｅａｄを示すＲ／Ｗフラグを示し、ＮはＮＡＣＫを示し、ＡはＡＣＫを示し、Ｄはデータを示す。また、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディションを示す。 (2-2-2: Read trial → Data response)
Next, a communication sequence from when data is returned to the control byte until communication is completed when the R / W flag is Read will be described in detail with reference to FIGS. In the figure, AD indicates address information, R indicates an R / W flag indicating Read, N indicates NACK, A indicates ACK, and D indicates data. S indicates a start condition, and P indicates a stop condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
まず、図１１を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission not through SERDES)
First, a case where an SDA signal is exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG.

図１１に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロックに同期してＡＣＫをマスターデバイス１２２に送信する。   As shown in FIG. 11, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. Next, the slave device 124 receives the control byte transmitted by the master device 122 and transmits an ACK to the master device 122 in synchronization with the next bit clock.

さらに、スレーブデバイス１２４は、次のビットクロックに同期して１ビットずつ８ビットのデータＤをマスターデバイス１２２に送信する。８ビットのデータＤを全て送信すると、スレーブデバイス１２４は、データＤの送信に利用されたビットクロックの次のビットクロックに同期してＮＡＣＫ（１ビット）をマスターデバイス１２２に送信する。ＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行してＩ２Ｃ通信を終了する。 Further, the slave device 124 transmits 8-bit data D to the master device 122 bit by bit in synchronization with the next bit clock. When all the 8-bit data D is transmitted, the slave device 124 transmits NACK (1 bit) to the master device 122 in synchronization with the bit clock next to the bit clock used for transmitting the data D. When receiving the NACK, the master device 122 issues a stop condition P and ends the I 2 C communication.

このように、シリアライザ／デシリアライザ１２０、１４０を通さない場合には遅延が生じないため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤが送信され、続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、及びデータＤを正しく受信することができる。   As described above, since no delay occurs when the serializer / deserializer 120 and 140 are not passed, the ACK is synchronized with the bit clock of 1 bit following the bit clock of 8 bits used for transmission of the control byte. The 8-bit data D is transmitted in synchronization with the subsequent 8-bit bit clock, and NACK is transmitted in synchronization with the subsequent 1-bit bit clock. Therefore, the master device 122 can correctly receive the ACK for the control byte and the data D in synchronization with the SCL signal.

（ＳＥＲＤＥＳを通す伝送）
次に、図１２を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission through SERDES)
Next, a case where SDA signals are exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG.

図１２に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。   As shown in FIG. 12, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA.

ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０に伝送する。   The control byte transmitted through the SDA is input to the serializer / deserializer 120. When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the serializer / deserializer 120 transmits the input control byte and SCL signal to the serializer / deserializer 140.

伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションＳを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。   Upon receiving the transmitted control byte and SCL signal, the serializer / deserializer 140 issues a start condition S and transmits the control byte to the slave device 142 in synchronization with the received SCL signal.

シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＡＣＫを送信する。   When the control byte transmitted by the serializer / deserializer 140 is received, the slave device 142 transmits an ACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte.

さらに、スレーブデバイス１４２は、ＡＣＫに続く８ビット分のビットクロックに同期して８ビットのデータＤを送信する。スレーブデバイス１４２により送信されたＡＣＫ及びデータＤは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   Further, the slave device 142 transmits 8-bit data D in synchronization with the 8-bit bit clock following the ACK. The ACK and data D transmitted by the slave device 142 are received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＡＣＫ及びデータＤを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫ及びデータＤを送信する。   When ACK and data D are received from the serializer / deserializer 140, the serializer / deserializer 120 cancels clock stretching and transmits ACK and data D in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたＡＣＫ及びデータＤを受信すると、マスターデバイス１２２は、データＤの送信に利用されたビットクロックに続くビットクロックに同期してＮＡＣＫを送信する。そして、マスターデバイス１２２は、ストップ・コンディションＰを発行して操作部１０６側におけるＩ２Ｃ通信を終了する。 When ACK and data D transmitted by the serializer / deserializer 120 are received, the master device 122 transmits NACK in synchronization with a bit clock subsequent to the bit clock used for transmission of data D. Then, the master device 122 issues a stop condition P and ends the I 2 C communication on the operation unit 106 side.

マスターデバイス１２２により送信されたＮＡＣＫは、シリアライザ／デシリアライザ１２０、１４０によりシリアル伝送され、Ｉ２Ｃバス１０８を通じてシリアライザ／デシリアライザ１４０からスレーブデバイス１４２に送信される。 The NACK transmitted by the master device 122 is serially transmitted by the serializer / deserializer 120 and 140 and transmitted from the serializer / deserializer 140 to the slave device 142 through the I 2 C bus 108.

また、操作部１０６側のストップ・コンディションＰの通知が表示部１０２側にも伝達される。ＮＡＣＫ及びストップ・コンディションＰの通知がスレーブデバイス１４２に伝達されると、シリアライザ／デシリアライザ１４０は、ストップ・コンディションＰを発行し、表示部１０２側におけるＩ２Ｃ通信を終了する。 Further, the notification of the stop condition P on the operation unit 106 side is also transmitted to the display unit 102 side. When the notification of NACK and stop condition P is transmitted to the slave device 142, the serializer / deserializer 140 issues a stop condition P and ends the I 2 C communication on the display unit 102 side.

このように、シリアライザ／デシリアライザ１２０、１４０により遅延が生じる場合でも、クロック・ストレッチによりＳＣＬ信号の伝送が停止されているため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤが送信され、続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、データＤを正しく受信することができる。   Thus, even if a delay occurs due to the serializer / deserializer 120, 140, transmission of the SCL signal is stopped by clock stretching, so one bit following the 8-bit bit clock used to transmit the control byte. An ACK is transmitted in synchronization with the minute bit clock, an 8-bit data D is transmitted in synchronization with the subsequent 8-bit bit clock, and a NACK is transmitted in synchronization with the subsequent 1-bit bit clock. Therefore, the master device 122 can correctly receive ACK and data D for the control byte in synchronization with the SCL signal.

（２−２−３：Ｒｅａｄ試行 → 複数データ応答）
次に、図１３、図１４を参照しながら、Ｒ／ＷフラグがＲｅａｄの場合に、コントロール・バイトに対して複数のデータが返されて通信が終了するまでの通信シーケンスについて具体的に説明する。なお、図中において、ＡＤはアドレス情報を示し、ＲはＲｅａｄを示すＲ／Ｗフラグを示し、ＮはＮＡＣＫを示し、ＡはＡＣＫを示し、Ｄ１、Ｄ２、Ｄ３はデータを示す。また、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディションを示す。 (2-2-3: Read trial → Multiple data response)
Next, with reference to FIGS. 13 and 14, when the R / W flag is Read, a communication sequence from when a plurality of data is returned to the control byte until the communication is completed will be described in detail. . In the figure, AD indicates address information, R indicates an R / W flag indicating Read, N indicates NACK, A indicates ACK, and D1, D2, and D3 indicate data. S indicates a start condition, and P indicates a stop condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
まず、図１３を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。なお、図１３の例では、２つのデータＤ１、Ｄ２がスレーブデバイス１２４からマスターデバイス１２２に伝送される。 (Transmission not through SERDES)
First, the case where the SDA signal is exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG. In the example of FIG. 13, two data D <b> 1 and D <b> 2 are transmitted from the slave device 124 to the master device 122.

図１３に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロックに同期してＡＣＫをマスターデバイス１２２に送信する。   As shown in FIG. 13, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. Next, the slave device 124 receives the control byte transmitted by the master device 122 and transmits an ACK to the master device 122 in synchronization with the next bit clock.

さらに、スレーブデバイス１２４は、ＡＣＫの次のビットクロックに同期して１ビットずつ８ビットのデータＤ１をマスターデバイス１２２に送信する。このデータＤ１を受信すると、マスターデバイス１２２は、データＤ１の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＡＣＫをスレーブデバイス１２４に送信する。このＡＣＫを受信すると、スレーブデバイス１２４は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期してデータＤ２をマスターデバイス１２２に送信する。   Further, the slave device 124 transmits 8-bit data D1 to the master device 122 bit by bit in synchronization with the bit clock next to ACK. When receiving the data D1, the master device 122 transmits ACK to the slave device 124 in synchronization with the bit clock for one bit following the bit clock used for transmission of the data D1. When this ACK is received, the slave device 124 transmits the data D2 to the master device 122 in synchronization with the bit clock for 8 bits following the bit clock used for transmitting the ACK.

８ビットのデータＤ２を全て送信すると、スレーブデバイス１２４は、データＤ２の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫ（１ビット）をマスターデバイス１２２に送信する。ＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行してＩ２Ｃ通信を終了する。 When all the 8-bit data D2 is transmitted, the slave device 124 transmits NACK (1 bit) to the master device 122 in synchronization with the bit clock for one bit following the bit clock used for transmitting the data D2. When receiving the NACK, the master device 122 issues a stop condition P and ends the I 2 C communication.

このように、シリアライザ／デシリアライザ１２０、１４０を通さない場合には遅延が生じないため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤ１が送信される。そして、続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤ２が送信され、続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、データＤ１、Ｄ２を正しく受信することができる。   As described above, since no delay occurs when the serializer / deserializer 120 and 140 are not passed, the ACK is synchronized with the bit clock of 1 bit following the bit clock of 8 bits used for transmission of the control byte. The 8-bit data D1 is transmitted in synchronization with the subsequent 8-bit bit clock. Then, ACK is transmitted in synchronization with the bit clock for the subsequent 1 bit, and 8-bit data D2 is transmitted in synchronization with the bit clock for the subsequent 8 bits, and NACK is synchronized with the bit clock for the subsequent 1 bit. Is sent. Therefore, the master device 122 can correctly receive ACK and data D1 and D2 for the control byte in synchronization with the SCL signal.

（ＳＥＲＤＥＳを通す伝送）
次に、図１４を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。なお、図１４の例では、３つのデータＤ１、Ｄ２、Ｄ３がスレーブデバイス１４２からマスターデバイス１２２に伝送される。 (Transmission through SERDES)
Next, a case in which SDA signals are exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG. In the example of FIG. 14, three data D1, D2, and D3 are transmitted from the slave device 142 to the master device 122.

図１４に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報（７ビット）及びＲ／Ｗフラグ（１ビット）を含むコントロール・バイトがＳＤＡを通じて送信される。   As shown in FIG. 14, first, a start condition S is issued by the master device 122. Next, a control byte including address information (7 bits) and an R / W flag (1 bit) is transmitted by the master device 122 through SDA.

ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０にシリアル伝送する。   The control byte transmitted through the SDA is input to the serializer / deserializer 120. When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. The serializer / deserializer 120 serially transmits the input control byte and SCL signal to the serializer / deserializer 140.

シリアル伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションＳを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。   When the serially transmitted control byte and the SCL signal are received, the serializer / deserializer 140 issues a start condition S and transmits the control byte to the slave device 142 in synchronization with the received SCL signal.

シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＡＣＫを送信する。さらに、スレーブデバイス１４２は、ＡＣＫに続く８ビット分のビットクロックに同期して８ビットのデータＤ１を送信する。スレーブデバイス１４２により送信されたＡＣＫ及びデータＤ１は、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the control byte transmitted by the serializer / deserializer 140 is received, the slave device 142 transmits an ACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte. Further, the slave device 142 transmits 8-bit data D1 in synchronization with the 8-bit bit clock following the ACK. The ACK and data D1 transmitted by the slave device 142 are received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＡＣＫ及びデータＤ１を受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫ及びデータＤ１を送信する。   When ACK and data D1 are received from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits ACK and data D1 in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたＡＣＫ及びデータＤ１を受信すると、マスターデバイス１２２は、データＤ１の送信に利用されたビットクロックに続くビットクロックに同期してＡＣＫをシリアライザ／デシリアライザ１２０に送信する。ＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、再びクロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。   When receiving the ACK and data D1 transmitted by the serializer / deserializer 120, the master device 122 transmits ACK to the serializer / deserializer 120 in synchronization with the bit clock that follows the bit clock used to transmit the data D1. When the ACK is received, the serializer / deserializer 120 starts clock stretching again, and temporarily stops the communication operation of the master device 122.

そして、シリアライザ／デシリアライザ１２０は、入力されたＡＣＫをシリアライザ／デシリアライザ１４０にシリアル伝送する。シリアル伝送されたＡＣＫを受信すると、シリアライザ／デシリアライザ１４０は、受信したＡＣＫをスレーブデバイス１４２に送信する。   The serializer / deserializer 120 serially transmits the input ACK to the serializer / deserializer 140. When the serially transmitted ACK is received, the serializer / deserializer 140 transmits the received ACK to the slave device 142.

シリアライザ／デシリアライザ１４０により送信されたＡＣＫを受信すると、スレーブデバイス１４２は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期して８ビットのデータＤ２を送信する。スレーブデバイス１４２により送信されたデータＤ２は、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the ACK transmitted by the serializer / deserializer 140 is received, the slave device 142 transmits 8-bit data D2 in synchronization with the 8-bit bit clock used for transmitting the ACK. The data D2 transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からデータＤ２を受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してデータＤ２を送信する。   When the data D2 is received from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the data D2 in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたデータＤ２を受信すると、マスターデバイス１２２は、データＤ２の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＡＣＫをシリアライザ／デシリアライザ１２０に送信する。ＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、再びクロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。   When the data D2 transmitted by the serializer / deserializer 120 is received, the master device 122 transmits ACK to the serializer / deserializer 120 in synchronization with the bit clock for one bit following the bit clock used for transmission of the data D2. When the ACK is received, the serializer / deserializer 120 starts clock stretching again, and temporarily stops the communication operation of the master device 122.

そして、シリアライザ／デシリアライザ１２０は、入力されたＡＣＫをシリアライザ／デシリアライザ１４０にシリアル伝送する。シリアル伝送されたＡＣＫを受信すると、シリアライザ／デシリアライザ１４０は、受信したＡＣＫをスレーブデバイス１４２に送信する。シリアライザ／デシリアライザ１４０により送信されたＡＣＫを受信すると、スレーブデバイス１４２は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期して８ビットのデータＤ３を送信する。スレーブデバイス１４２により送信されたデータＤ３は、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   The serializer / deserializer 120 serially transmits the input ACK to the serializer / deserializer 140. When the serially transmitted ACK is received, the serializer / deserializer 140 transmits the received ACK to the slave device 142. When the ACK transmitted by the serializer / deserializer 140 is received, the slave device 142 transmits 8-bit data D3 in synchronization with the 8-bit bit clock used for transmitting the ACK. The data D3 transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からデータＤ３を受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してデータＤ３を送信する。   When the data D3 is received from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the data D3 in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたデータＤ３を受信すると、マスターデバイス１２２は、データＤ３の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫをシリアライザ／デシリアライザ１２０に送信する。そして、マスターデバイス１２２は、ストップ・コンディションＰを発行して操作部１０６側におけるＩ２Ｃ通信を終了する。 When the data D3 transmitted by the serializer / deserializer 120 is received, the master device 122 transmits NACK to the serializer / deserializer 120 in synchronization with the bit clock for one bit following the bit clock used for transmission of the data D3. Then, the master device 122 issues a stop condition P and ends the I 2 C communication on the operation unit 106 side.

マスターデバイス１２２により送信されたＮＡＣＫは、シリアライザ／デシリアライザ１２０、１４０によりシリアル伝送され、Ｉ２Ｃバス１０８を通じてシリアライザ／デシリアライザ１４０からスレーブデバイス１４２に送信される。 The NACK transmitted by the master device 122 is serially transmitted by the serializer / deserializer 120 and 140 and transmitted from the serializer / deserializer 140 to the slave device 142 through the I 2 C bus 108.

また、操作部１０６側のストップ・コンディションＰの通知が表示部１０２側にも伝達される。ＮＡＣＫ及びストップ・コンディションＰの通知がスレーブデバイス１４２に伝達されると、シリアライザ／デシリアライザ１４０は、ストップ・コンディションＰを発行し、表示部１０２側におけるＩ２Ｃ通信を終了する。 Further, the notification of the stop condition P on the operation unit 106 side is also transmitted to the display unit 102 side. When the notification of NACK and stop condition P is transmitted to the slave device 142, the serializer / deserializer 140 issues a stop condition P and ends the I 2 C communication on the display unit 102 side.

このように、シリアライザ／デシリアライザ１２０、１４０により遅延が生じる場合でも、クロック・ストレッチによりＳＣＬ信号の伝送が停止されているため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期してデータＤ１が送信される。そして、続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期してデータＤ２が送信される。さらに、続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期してデータＤ３が送信され、続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、及びデータＤ１、Ｄ２、Ｄ３を正しく受信することができる。   Thus, even if a delay occurs due to the serializer / deserializer 120, 140, transmission of the SCL signal is stopped by clock stretching, so one bit following the 8-bit bit clock used to transmit the control byte. The ACK is transmitted in synchronization with the minute bit clock, and the data D1 is transmitted in synchronization with the subsequent 8-bit bit clock. Then, ACK is transmitted in synchronization with the subsequent bit clock of 1 bit, and data D2 is transmitted in synchronization with the subsequent 8-bit bit clock. Furthermore, ACK is transmitted in synchronization with the bit clock for the subsequent 1 bit, data D3 is transmitted in synchronization with the bit clock for the subsequent 8 bits, and NACK is transmitted in synchronization with the bit clock for the subsequent 1 bit. The Therefore, the master device 122 can correctly receive the ACK for the control byte and the data D1, D2, and D3 in synchronization with the SCL signal.

（２−２−４：Ｗｒｉｔｅ試行 → ＮＡＣＫ応答）
次に、図１５、図１６を参照しながら、Ｒ／ＷフラグがＷｒｉｔｅの場合に、コントロール・バイトに対してＮＡＣＫが返されるまでの通信シーケンスについて具体的に説明する。なお、図中において、ＡＤはアドレス情報を示し、ＷはＷｒｉｔｅを示すＲ／Ｗフラグを示し、ＮはＮＡＣＫを示す。また、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディションを示す。 (2-2-4: Write trial → NACK response)
Next, the communication sequence until the NACK is returned for the control byte when the R / W flag is Write will be specifically described with reference to FIGS. 15 and 16. In the figure, AD indicates address information, W indicates an R / W flag indicating Write, and N indicates NACK. S indicates a start condition, and P indicates a stop condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
次に、図１５を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission not through SERDES)
Next, a case where SDA signals are exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG.

図１５に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロックに同期してＮＡＣＫをマスターデバイス１２２に送信する。ＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行してＩ２Ｃ通信を終了する。 As shown in FIG. 15, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. Then, the slave device 124 receives the control byte transmitted by the master device 122 and transmits a NACK to the master device 122 in synchronization with the next bit clock. When receiving the NACK, the master device 122 issues a stop condition P and ends the I 2 C communication.

このように、シリアライザ／デシリアライザ１２０、１４０を通さない場合には遅延が生じないため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＮＡＣＫを正しく受信することができる。   As described above, there is no delay when the serializer / deserializer 120 and 140 are not passed through. Therefore, NACK is synchronized with the bit clock of 1 bit following the bit clock of 8 bits used for transmission of the control byte. Sent. Therefore, the master device 122 can correctly receive the NACK for the control byte in synchronization with the SCL signal.

（ＳＥＲＤＥＳを通す伝送）
次に、図１６を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission through SERDES)
Next, a case where SDA signals are exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG.

図１６に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。   As shown in FIG. 16, first, the start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. The control byte transmitted through the SDA is input to the serializer / deserializer 120.

コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０に伝送する。   When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the serializer / deserializer 120 transmits the input control byte and SCL signal to the serializer / deserializer 140.

伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションＳを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。   Upon receiving the transmitted control byte and SCL signal, the serializer / deserializer 140 issues a start condition S and transmits the control byte to the slave device 142 in synchronization with the received SCL signal.

シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＮＡＣＫを送信する。スレーブデバイス１４２により送信されたＮＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When receiving the control byte transmitted by the serializer / deserializer 140, the slave device 142 transmits NACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte. The NACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＮＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＮＡＣＫを送信する。   When receiving the NACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the NACK in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行して操作部１０６側におけるＩ２Ｃ通信を終了する。また、操作部１０６側のストップ・コンディションＰの通知が表示部１０２側にも伝達される。操作部１０６側におけるＩ２Ｃ通信が終了すると、シリアライザ／デシリアライザ１４０もストップ・コンディションＰを発行し、表示部１０２側におけるＩ２Ｃ通信を終了する。 When receiving the NACK transmitted by the serializer / deserializer 120, the master device 122 issues a stop condition P and ends the I 2 C communication on the operation unit 106 side. Further, the notification of the stop condition P on the operation unit 106 side is also transmitted to the display unit 102 side. When the I 2 C communication on the operation unit 106 side ends, the serializer / deserializer 140 also issues a stop condition P, and ends the I 2 C communication on the display unit 102 side.

このように、シリアライザ／デシリアライザ１２０、１４０により遅延が生じる場合でも、クロック・ストレッチによりＳＣＬ信号の送信が停止されているため、コントロール・バイトの送信に利用された８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＮＡＣＫを正しく受信することができる。   In this way, even when a delay occurs due to the serializer / deserializer 120, 140, the transmission of the SCL signal is stopped by the clock stretching, so that the 1 following the bit clock for 8 bits used for the transmission of the control byte. NACK is transmitted in synchronization with the bit clock for bits. Therefore, the master device 122 can correctly receive the NACK for the control byte in synchronization with the SCL signal.

（２−２−５：Ｗｒｉｔｅ試行 → データ書き込み）
次に、図１７、図１８を参照しながら、Ｒ／ＷフラグがＷｒｉｔｅの場合に、コントロール・バイトに対してデータが書き込まれて通信が終了するまでの通信シーケンスについて具体的に説明する。なお、図中において、ＡＤはアドレス情報を示し、ＷはＷｒｉｔｅを示すＲ／Ｗフラグを示し、ＡはＡＣＫを示し、Ｄはデータを示す。また、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディションを示す。 (2-2-5: Write trial → Write data)
Next, a communication sequence from when data is written to the control byte until communication is completed when the R / W flag is Write will be described in detail with reference to FIGS. In the figure, AD indicates address information, W indicates an R / W flag indicating Write, A indicates ACK, and D indicates data. S indicates a start condition, and P indicates a stop condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
まず、図１７を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission not through SERDES)
First, the case where the SDA signal is exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG.

図１７に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロックに同期してＡＣＫをマスターデバイス１２２に送信する。   As shown in FIG. 17, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. Next, the slave device 124 receives the control byte transmitted by the master device 122 and transmits an ACK to the master device 122 in synchronization with the next bit clock.

ＡＣＫを受信すると、マスターデバイス１２２は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期して８ビットのデータＤをスレーブデバイス１２４に送信する。データＤを受信すると、スレーブデバイス１２４は、データＤの書き込み処理を実行する。   When receiving the ACK, the master device 122 transmits the 8-bit data D to the slave device 124 in synchronization with the bit clock for 8 bits following the bit clock used for transmitting the ACK. When the data D is received, the slave device 124 executes a data D write process.

データＤの書き込み処理が完了すると、スレーブデバイス１２４は、データＤの送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＡＣＫをマスターデバイス１２２に送信する。ＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行してＩ２Ｃ通信を終了する。 When the data D writing process is completed, the slave device 124 transmits ACK to the master device 122 in synchronization with the bit clock for one bit following the bit clock used for transmission of the data D. When receiving the ACK, the master device 122 issues a stop condition P and ends the I 2 C communication.

このように、シリアライザ／デシリアライザ１２０、１４０を通さない場合には遅延が生じないため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤが送信され、続く１ビット分のビットクロックに同期してＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、及びデータＤの書き込み完了に伴うＡＣＫを正しく受信することができる。   As described above, since no delay occurs when the serializer / deserializer 120 and 140 are not passed, the ACK is synchronized with the bit clock of 1 bit following the bit clock of 8 bits used for transmission of the control byte. Then, 8-bit data D is transmitted in synchronization with the subsequent 8-bit bit clock, and ACK is transmitted in synchronization with the subsequent 1-bit bit clock. Therefore, the master device 122 can correctly receive the ACK for the control byte and the ACK accompanying the completion of writing of the data D in synchronization with the SCL signal.

（ＳＥＲＤＥＳを通す伝送）
次に、図１８を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission through SERDES)
Next, a case where the SDA signal is exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG.

図１８に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。   As shown in FIG. 18, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. The control byte transmitted through the SDA is input to the serializer / deserializer 120.

コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０に伝送する。   When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the serializer / deserializer 120 transmits the input control byte and SCL signal to the serializer / deserializer 140.

伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。   Upon receiving the transmitted control byte and SCL signal, the serializer / deserializer 140 issues a start condition and transmits the control byte to the slave device 142 in synchronization with the received SCL signal.

シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＡＣＫを送信する。スレーブデバイス１４２により送信されたＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the control byte transmitted by the serializer / deserializer 140 is received, the slave device 142 transmits an ACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte. The ACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫを送信する。   When receiving the ACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the ACK in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたＡＣＫを受信すると、マスターデバイス１２２は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期してデータＤを送信する。マスターデバイス１２２により送信されたデータＤは、シリアライザ／デシリアライザ１２０、１４０によりシリアル伝送され、Ｉ２Ｃバス１０８を通じてシリアライザ／デシリアライザ１４０からスレーブデバイス１４２に送信される。 When receiving the ACK transmitted by the serializer / deserializer 120, the master device 122 transmits data D in synchronization with a bit clock of 8 bits following the bit clock used for transmitting the ACK. The data D transmitted by the master device 122 is serially transmitted by the serializer / deserializer 120 and 140, and is transmitted from the serializer / deserializer 140 to the slave device 142 through the I 2 C bus 108.

シリアライザ／デシリアライザ１４０により送信されたデータＤを受信すると、スレーブデバイス１４２は、データＤの書き込み処理を実行する。そして、データＤの書き込み処理が完了すると、スレーブデバイス１４２は、データＤの送信に利用されたビットクロックの次のビットクロックに同期してＡＣＫを送信する。スレーブデバイス１４２により送信されたＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the data D transmitted by the serializer / deserializer 140 is received, the slave device 142 executes a data D write process. When the data D writing process is completed, the slave device 142 transmits an ACK in synchronization with the bit clock next to the bit clock used for transmitting the data D. The ACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫを送信する。シリアライザ／デシリアライザ１２０からＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行して操作部１０６側におけるＩ２Ｃ通信を終了する。 When receiving the ACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the ACK in synchronization with the SCL signal supplied again from the master device 122. When receiving the ACK from the serializer / deserializer 120, the master device 122 issues a stop condition P and ends the I 2 C communication on the operation unit 106 side.

また、操作部１０６側のストップ・コンディションＰの通知が表示部１０２側にも伝達される。ストップ・コンディションＰの通知がスレーブデバイス１４２に伝達されると、シリアライザ／デシリアライザ１４０は、ストップ・コンディションＰを発行し、表示部１０２側におけるＩ２Ｃ通信を終了する。 Further, the notification of the stop condition P on the operation unit 106 side is also transmitted to the display unit 102 side. When the notification of the stop condition P is transmitted to the slave device 142, the serializer / deserializer 140 issues a stop condition P and ends the I 2 C communication on the display unit 102 side.

このように、シリアライザ／デシリアライザ１２０、１４０により遅延が生じる場合でも、クロック・ストレッチによりＳＣＬ信号の伝送が停止されているため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信される。さらに、続く８ビット分のビットクロックに同期して８ビットのデータＤが送信され、続く１ビット分のビットクロックに同期してＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、及びデータＤの書き込み完了を示すＡＣＫを正しく受信することができる。   Thus, even if a delay occurs due to the serializer / deserializer 120, 140, transmission of the SCL signal is stopped by clock stretching, so one bit following the 8-bit bit clock used to transmit the control byte. ACK is transmitted in synchronization with the minute bit clock. Further, 8-bit data D is transmitted in synchronization with the subsequent 8-bit bit clock, and ACK is transmitted in synchronization with the subsequent 1-bit bit clock. Therefore, the master device 122 can correctly receive the ACK for the control byte and the ACK indicating the completion of writing of the data D in synchronization with the SCL signal.

（２−２−６：Ｗｒｉｔｅ試行 → 複数データ書き込み）
次に、図１９、図２０を参照しながら、Ｒ／ＷフラグがＷｒｉｔｅの場合に、コントロール・バイトの送信後に複数のデータが書き込まれて通信が終了するまでの通信シーケンスについて具体的に説明する。なお、図中において、ＡＤはアドレス情報を示し、ＷはＷｒｉｔｅを示すＲ／Ｗフラグを示し、ＮはＮＡＣＫを示し、ＡはＡＣＫを示し、Ｄ１、Ｄ２、Ｄ３はデータを示す。また、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディションを示す。 (2-2-6: Write trial → Write multiple data)
Next, with reference to FIG. 19 and FIG. 20, when the R / W flag is Write, a communication sequence from the transmission of a control byte until a plurality of data is written until the communication is completed will be specifically described. . In the figure, AD indicates address information, W indicates an R / W flag indicating Write, N indicates NACK, A indicates ACK, and D1, D2, and D3 indicate data. S indicates a start condition, and P indicates a stop condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
まず、図１９を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。なお、図１９の例では、２つのデータＤ１、Ｄ２がマスターデバイス１２２からスレーブデバイス１２４に伝送される。 (Transmission not through SERDES)
First, a case where SDA signals are exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG. In the example of FIG. 19, two data D1 and D2 are transmitted from the master device 122 to the slave device 124.

図１９に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロックに同期してＡＣＫをマスターデバイス１２２に送信する。   As shown in FIG. 19, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. Next, the slave device 124 receives the control byte transmitted by the master device 122 and transmits an ACK to the master device 122 in synchronization with the next bit clock.

ＡＣＫを受信すると、マスターデバイス１２２は、ＡＣＫの送信に利用されたビットクロックの次のビットクロックに同期して１ビットずつ８ビットのデータＤ１をスレーブデバイス１２４に送信する。このデータＤ１を受信すると、スレーブデバイス１２４は、データＤ１の書き込み処理を実行する。   When receiving the ACK, the master device 122 transmits 8-bit data D1 bit by bit to the slave device 124 in synchronization with the bit clock next to the bit clock used for transmitting the ACK. When receiving this data D1, the slave device 124 executes a writing process of the data D1.

データＤ１の書き込み処理が完了すると、スレーブデバイス１２４は、データＤ１の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＡＣＫをスレーブデバイス１２４に送信する。このＡＣＫを受信すると、マスターデバイス１２２は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期してデータＤ２をスレーブデバイス１２４に送信する。   When the writing process of the data D1 is completed, the slave device 124 transmits ACK to the slave device 124 in synchronization with the bit clock for one bit following the bit clock used for transmission of the data D1. When receiving this ACK, the master device 122 transmits the data D2 to the slave device 124 in synchronization with the bit clock for 8 bits following the bit clock used for transmitting the ACK.

このデータＤ２を受信すると、スレーブデバイス１２４は、データＤ２の書き込み処理を実行する。データＤ２の書き込み処理に失敗すると、スレーブデバイス１２４は、データＤ２の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫをスレーブデバイス１２４に送信する。このＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行してＩ２Ｃ通信を終了する。 When receiving this data D2, the slave device 124 executes a writing process of the data D2. When the writing process of the data D2 fails, the slave device 124 transmits NACK to the slave device 124 in synchronization with the bit clock for one bit following the bit clock used for transmitting the data D2. Upon receiving this NACK, the master device 122 issues a stop condition P and ends the I 2 C communication.

このように、シリアライザ／デシリアライザ１２０、１４０を通さない場合には遅延が生じないため、コントロール・バイトの送信に用いた８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤ１が送信される。そして、続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期して８ビットのデータＤ２が送信され、続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、データＤ１の書き込み成功を示すＡＣＫ、データＤ２の書き込み失敗を示すＮＡＣＫを正しく受信することができる。   As described above, since no delay occurs when the serializer / deserializer 120 and 140 are not passed, the ACK is synchronized with the bit clock of 1 bit following the bit clock of 8 bits used for transmission of the control byte. The 8-bit data D1 is transmitted in synchronization with the subsequent 8-bit bit clock. Then, ACK is transmitted in synchronization with the bit clock for the subsequent 1 bit, and 8-bit data D2 is transmitted in synchronization with the bit clock for the subsequent 8 bits, and NACK is synchronized with the bit clock for the subsequent 1 bit. Is sent. Therefore, the master device 122 can correctly receive the ACK for the control byte, the ACK indicating the successful writing of the data D1, and the NACK indicating the failed writing of the data D2 in synchronization with the SCL signal.

（ＳＥＲＤＥＳを通す伝送）
次に、図２０を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。なお、図２０の例では、２つのデータＤ１、Ｄ２がマスターデバイス１２２からスレーブデバイス１２４に伝送される。 (Transmission through SERDES)
Next, a case where SDA signals are exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG. In the example of FIG. 20, two data D1 and D2 are transmitted from the master device 122 to the slave device 124.

図２０に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。   As shown in FIG. 20, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA.

ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０に伝送する。   The control byte transmitted through the SDA is input to the serializer / deserializer 120. When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the serializer / deserializer 120 transmits the input control byte and SCL signal to the serializer / deserializer 140.

伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションＳを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。   Upon receiving the transmitted control byte and SCL signal, the serializer / deserializer 140 issues a start condition S and transmits the control byte to the slave device 142 in synchronization with the received SCL signal.

シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＡＣＫを送信する。スレーブデバイス１４２により送信されたＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the control byte transmitted by the serializer / deserializer 140 is received, the slave device 142 transmits an ACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte. The ACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫを送信する。   When receiving the ACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the ACK in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたＡＣＫを受信すると、マスターデバイス１２２は、ＡＣＫの送信に利用されたビットクロックに続くビットクロックに同期してデータＤ１をシリアライザ／デシリアライザ１２０に送信する。データＤ１を受信すると、シリアライザ／デシリアライザ１２０は、再びクロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。   When receiving the ACK transmitted by the serializer / deserializer 120, the master device 122 transmits the data D1 to the serializer / deserializer 120 in synchronization with the bit clock used for transmitting the ACK. When the data D1 is received, the serializer / deserializer 120 starts clock stretching again, and temporarily stops the communication operation of the master device 122.

そして、シリアライザ／デシリアライザ１２０は、入力されたデータＤ１をシリアライザ／デシリアライザ１４０にシリアル伝送する。シリアル伝送されたデータＤ１を受信すると、シリアライザ／デシリアライザ１４０は、受信したデータＤ１をスレーブデバイス１４２に送信する。   The serializer / deserializer 120 serially transmits the input data D1 to the serializer / deserializer 140. When the serially transmitted data D1 is received, the serializer / deserializer 140 transmits the received data D1 to the slave device 142.

シリアライザ／デシリアライザ１４０により送信されたデータＤ１を受信すると、スレーブデバイス１４２は、受信したデータＤ１の書き込み処理を実行する。データＤ１の書き込み処理が完了すると、スレーブデバイス１４２は、データＤ１の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＡＣＫを送信する。スレーブデバイス１４２により送信されたＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the data D1 transmitted by the serializer / deserializer 140 is received, the slave device 142 executes a writing process for the received data D1. When the writing process of the data D1 is completed, the slave device 142 transmits ACK in synchronization with the bit clock for one bit following the bit clock used for transmission of the data D1. The ACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＡＣＫを送信する。   When receiving the ACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the ACK in synchronization with the SCL signal supplied again from the master device 122.

シリアライザ／デシリアライザ１２０により送信されたＡＣＫを受信すると、マスターデバイス１２２は、ＡＣＫの送信に利用されたビットクロックに続く８ビット分のビットクロックに同期してデータＤ２をシリアライザ／デシリアライザ１２０に送信する。データＤ２を受信すると、シリアライザ／デシリアライザ１２０は、再びクロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。   When receiving the ACK transmitted by the serializer / deserializer 120, the master device 122 transmits the data D2 to the serializer / deserializer 120 in synchronization with the bit clock for 8 bits following the bit clock used for transmitting the ACK. When the data D2 is received, the serializer / deserializer 120 starts clock stretching again, and temporarily stops the communication operation of the master device 122.

そして、シリアライザ／デシリアライザ１２０は、入力されたデータＤ２をシリアライザ／デシリアライザ１４０にシリアル伝送する。シリアル伝送されたデータＤ２を受信すると、シリアライザ／デシリアライザ１４０は、受信したデータＤ２をスレーブデバイス１４２に送信する。   The serializer / deserializer 120 serially transmits the input data D2 to the serializer / deserializer 140. When the serially transmitted data D 2 is received, the serializer / deserializer 140 transmits the received data D 2 to the slave device 142.

シリアライザ／デシリアライザ１４０により送信されたデータＤ２を受信すると、スレーブデバイス１４２は、データＤ２の書き込み処理を実行する。そして、データＤ２の書き込み処理が失敗すると、スレーブデバイス１４２は、データＤ２の送信に利用されたビットクロックに続く１ビット分のビットクロックに同期してＮＡＣＫを送信する。スレーブデバイス１４２により送信されたＮＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   When the data D2 transmitted by the serializer / deserializer 140 is received, the slave device 142 executes a writing process of the data D2. When the writing process of the data D2 fails, the slave device 142 transmits NACK in synchronization with the bit clock for one bit following the bit clock used for transmitting the data D2. The NACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＮＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＮＡＣＫを送信する。シリアライザ／デシリアライザ１２０により送信されたＮＡＣＫを受信すると、マスターデバイス１２２は、ストップ・コンディションＰを発行して操作部１０６側におけるＩ２Ｃ通信を終了する。また、ストップ・コンディションＰの通知がスレーブデバイス１４２に伝達されると、シリアライザ／デシリアライザ１４０は、ストップ・コンディションＰを発行し、表示部１０２側におけるＩ２Ｃ通信を終了する。 When receiving the NACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the NACK in synchronization with the SCL signal supplied again from the master device 122. When receiving the NACK transmitted by the serializer / deserializer 120, the master device 122 issues a stop condition P and ends the I 2 C communication on the operation unit 106 side. Further, when the notification of the stop condition P is transmitted to the slave device 142, the serializer / deserializer 140 issues the stop condition P and ends the I 2 C communication on the display unit 102 side.

このように、シリアライザ／デシリアライザ１２０、１４０により遅延が生じる場合でも、クロック・ストレッチによりＳＣＬ信号の伝送が停止されているため、コントロール・バイトの送信に利用された８ビット分のビットクロックに続く１ビット分のビットクロックに同期してＡＣＫが送信され、続く８ビット分のビットクロックに同期してデータＤ１が送信され、続く１ビット分のビットクロックに同期してＡＣＫが送信される。さらに、続く８ビット分のビットクロックに同期してデータＤ２が送信され、続く１ビット分のビットクロックに同期してＮＡＣＫが送信される。そのため、マスターデバイス１２２は、ＳＣＬ信号に同期してコントロール・バイトに対するＡＣＫ、データＤ１の書き込み成功を示すＡＣＫ、データＤ２の書き込み失敗を示すＮＡＣＫを正しく受信することができる。   As described above, even when a delay occurs due to the serializer / deserializer 120, 140, transmission of the SCL signal is stopped by clock stretching, and therefore, 1 following the bit clock of 8 bits used for transmission of the control byte. ACK is transmitted in synchronization with the bit clock for bits, data D1 is transmitted in synchronization with the bit clock for the subsequent 8 bits, and ACK is transmitted in synchronization with the bit clock for the subsequent 1 bit. Further, data D2 is transmitted in synchronization with the subsequent 8-bit bit clock, and NACK is transmitted in synchronization with the subsequent 1-bit bit clock. Therefore, the master device 122 can correctly receive the ACK for the control byte, the ACK indicating the successful writing of the data D1, and the NACK indicating the failed writing of the data D2 in synchronization with the SCL signal.

（２−２−７：リピート・スタート・コンディションの発行）
次に、図２１、図２２を参照しながら、コントロール・バイトに対してＮＡＣＫが返された後にリピート・スタート・コンディションが発行される場合の通信シーケンスについて具体的に説明する。なお、図中において、ＡＤ、ＡＤ’はアドレス情報を示し、Ｘ、Ｘ’はＲ／Ｗフラグを示し、ＮはＮＡＣＫを示す。但し、ＡＤとＡＤ’とは等しくてもよいし、異なっていてもよい。また、ＸとＸ’とは等しくてもよいし、異なっていてもよい。なお、Ｓはスタート・コンディションを示し、Ｐはストップ・コンディション、ＲＳはリピート・スタート・コンディションを示す。 (2-2-7: Issuing repeat start conditions)
Next, a communication sequence when a repeat start condition is issued after a NACK is returned for the control byte will be specifically described with reference to FIGS. In the figure, AD and AD ′ indicate address information, X and X ′ indicate an R / W flag, and N indicates NACK. However, AD and AD ′ may be the same or different. X and X ′ may be the same or different. Note that S indicates a start condition, P indicates a stop condition, and RS indicates a repeat start condition.

スタート・コンディションＳが発行されると、マスターデバイス１２２からコントロール・バイトが全てのスレーブデバイス１２４、１４２に送信される。そのうち、スレーブデバイス１２４に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通さずに伝送される。一方、スレーブデバイス１４２に向けて送信されるものは、シリアライザ／デシリアライザ１２０、１４０を通して伝送される。なお、リピート・スタート・コンディションＲＳの発行に伴うコントロール・バイトの送信に関しても同様である。以下、それぞれのケースについて個々に説明する。   When the start condition S is issued, the control byte is transmitted from the master device 122 to all the slave devices 124 and 142. Among them, what is transmitted to the slave device 124 is transmitted without passing through the serializer / deserializer 120 and 140. On the other hand, what is sent to the slave device 142 is transmitted through the serializer / deserializer 120, 140. The same applies to transmission of a control byte accompanying the issuance of a repeat start condition RS. Hereinafter, each case will be described individually.

（ＳＥＲＤＥＳを通さない伝送）
まず、図２１を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通さずにＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission not through SERDES)
First, a case where an SDA signal is exchanged without passing through the serializer / deserializer 120, 140 will be described with reference to FIG.

図２１に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。次いで、スレーブデバイス１２４は、マスターデバイス１２２により送信されたコントロール・バイトを受信し、次のビットクロックに同期してＮＡＣＫをマスターデバイス１２２に送信する。ＮＡＣＫを受信すると、マスターデバイス１２２は、リピート・スタート・コンディションＲＳを発行する。   As shown in FIG. 21, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. Then, the slave device 124 receives the control byte transmitted by the master device 122 and transmits a NACK to the master device 122 in synchronization with the next bit clock. When receiving the NACK, the master device 122 issues a repeat start condition RS.

リピート・スタート・コンディションＲＳを発行した場合、マスターデバイス１２２は、再びコントロール・バイトを送信する。このとき、マスターデバイス１２２は、コントロール・バイトに含まれるアドレス情報及びＲ／Ｗフラグを変更することができる。ここでは、アドレス情報ＡＤがＡＤ’（スレーブデバイス１２４）に設定され、Ｒ／ＷフラグがＸからＸ’に設定されたものとする。リピート・スタート・コンディションＲＳが発行されると、スレーブデバイス１２４は、その発行後に受信したコントロール・バイトに含まれるアドレス情報ＡＤ’、及びＲ／ＷフラグＸ’に基づいてＩ２Ｃ通信を行う。 When the repeat start condition RS is issued, the master device 122 transmits the control byte again. At this time, the master device 122 can change the address information and the R / W flag included in the control byte. Here, it is assumed that the address information AD is set to AD ′ (slave device 124) and the R / W flag is set from X to X ′. When the repeat start condition RS is issued, the slave device 124 performs I 2 C communication based on the address information AD ′ included in the control byte received after the issue and the R / W flag X ′.

このように、リピート・スタート・コンディションＲＳが発行されるまでの通信シーケンスは、これまで説明してきた通信シーケンスと同じである。また、リピート・スタート・コンディションＲＳが発行された後の通信シーケンスは、その発行後に送信されるコントロール・バイトの内容に応じて変更される。但し、リピート・スタート・コンディションＲＳの発行後に実行される通信シーケンスの内容も、これまで説明してきた通信シーケンスと実質的に同じである。   Thus, the communication sequence until the repeat start condition RS is issued is the same as the communication sequence described so far. Further, the communication sequence after the repeat start condition RS is issued is changed according to the content of the control byte transmitted after the issuance. However, the content of the communication sequence executed after the issuance of the repeat start condition RS is substantially the same as the communication sequence described so far.

（ＳＥＲＤＥＳを通す伝送）
次に、図２２を参照しながら、シリアライザ／デシリアライザ１２０、１４０を通じてＳＤＡ信号のやり取りが行われるケースについて説明する。 (Transmission through SERDES)
Next, a case where SDA signals are exchanged through the serializer / deserializer 120 and 140 will be described with reference to FIG.

図２２に示すように、まず、マスターデバイス１２２によりスタート・コンディションＳが発行される。次いで、マスターデバイス１２２によりアドレス情報及びＲ／Ｗフラグを含むコントロール・バイトがＳＤＡを通じて送信される。ＳＤＡを通じて送信されたコントロール・バイトは、シリアライザ／デシリアライザ１２０に入力される。コントロール・バイトが入力されると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止する。そして、シリアライザ／デシリアライザ１２０は、入力されたコントロール・バイト及びＳＣＬ信号をシリアライザ／デシリアライザ１４０に伝送する。   As shown in FIG. 22, first, a start condition S is issued by the master device 122. Next, a control byte including address information and an R / W flag is transmitted by the master device 122 through the SDA. The control byte transmitted through the SDA is input to the serializer / deserializer 120. When the control byte is input, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122. Then, the serializer / deserializer 120 transmits the input control byte and SCL signal to the serializer / deserializer 140.

伝送されたコントロール・バイト及びＳＣＬ信号を受信すると、シリアライザ／デシリアライザ１４０は、スタート・コンディションを発行し、受信したＳＣＬ信号に同期してコントロール・バイトをスレーブデバイス１４２に送信する。シリアライザ／デシリアライザ１４０により送信されたコントロール・バイトを受信すると、スレーブデバイス１４２は、コントロール・バイトの送信に利用されたビットクロックの次のビットクロックに同期してＮＡＣＫを送信する。スレーブデバイス１４２により送信されたＮＡＣＫは、シリアライザ／デシリアライザ１４０により受信され、シリアライザ／デシリアライザ１２０にシリアル伝送される。   Upon receiving the transmitted control byte and SCL signal, the serializer / deserializer 140 issues a start condition and transmits the control byte to the slave device 142 in synchronization with the received SCL signal. When receiving the control byte transmitted by the serializer / deserializer 140, the slave device 142 transmits NACK in synchronization with the bit clock next to the bit clock used for transmitting the control byte. The NACK transmitted by the slave device 142 is received by the serializer / deserializer 140 and serially transmitted to the serializer / deserializer 120.

シリアライザ／デシリアライザ１４０からＮＡＣＫを受信すると、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＮＡＣＫを送信する。シリアライザ／デシリアライザ１２０により送信されたＮＡＣＫを受信すると、マスターデバイス１２２は、リピート・スタート・コンディションＲＳを発行する。リピート・スタート・コンディションＲＳの発行後、マスターデバイス１２２は、アドレス情報及びＲ／Ｗフラグを再設定したコントロール・バイトを送信する。   When receiving the NACK from the serializer / deserializer 140, the serializer / deserializer 120 cancels the clock stretching and transmits the NACK in synchronization with the SCL signal supplied again from the master device 122. When the NACK transmitted by the serializer / deserializer 120 is received, the master device 122 issues a repeat start condition RS. After issuing the repeat start condition RS, the master device 122 transmits a control byte in which the address information and the R / W flag are reset.

リピート・スタート・コンディションＲＳが発行されると、シリアライザ／デシリアライザ１２０は、リピート・スタート・コンディションＲＳの発行後に受信したコントロール・バイトに含まれるアドレス情報が表示部１０２側のスレーブデバイス１４２のアドレスに一致するか否かを判定する。アドレス情報がスレーブデバイス１４２のアドレスに一致する場合、シリアライザ／デシリアライザ１２０は、シリアライザ／デシリアライザ１４０にコントロール・バイトをシリアル伝送し、Ｉ２Ｃ通信を継続する。一方、アドレス情報がスレーブデバイス１４２のアドレスに一致しない場合、シリアライザ／デシリアライザ１２０は、再びスタート・コンディションＳ（又は、リピート・スタート・コンディションＲＳ）が発行されるまで待機する。 When the repeat start condition RS is issued, the serializer / deserializer 120 matches the address information included in the control byte received after the issuance of the repeat start condition RS with the address of the slave device 142 on the display unit 102 side. It is determined whether or not to do. If the address information matches the address of the slave device 142, the serializer / deserializer 120 serially transmits a control byte to the serializer / deserializer 140 and continues I 2 C communication. On the other hand, when the address information does not match the address of the slave device 142, the serializer / deserializer 120 waits until the start condition S (or repeat start condition RS) is issued again.

このように、リピート・スタート・コンディションＲＳが発行されるまでの通信シーケンスは、これまで説明してきた通信シーケンスと同じである。また、リピート・スタート・コンディションＲＳが発行された後の通信シーケンスは、その発行後に送信されるコントロール・バイトの内容に応じて変更される。但し、リピート・スタート・コンディションＲＳの発行後に実行される通信シーケンスの内容も、これまで説明してきた通信シーケンスと実質的に同じである。   Thus, the communication sequence until the repeat start condition RS is issued is the same as the communication sequence described so far. Further, the communication sequence after the repeat start condition RS is issued is changed according to the content of the control byte transmitted after the issuance. However, the content of the communication sequence executed after the issuance of the repeat start condition RS is substantially the same as the communication sequence described so far.

以上、本実施形態に係る信号伝送方法について具体的に説明した。上記の通り、本実施形態に係る信号伝送方法を適用することにより、シリアライザ／デシリアライザ１２０、１４０で伝送遅延が発生する場合においても、マスターデバイス１２２がＳＤＡ信号（Ｙ）を正しく受信することが可能になる。   The signal transmission method according to the present embodiment has been specifically described above. As described above, by applying the signal transmission method according to the present embodiment, the master device 122 can correctly receive the SDA signal (Y) even when a transmission delay occurs in the serializer / deserializer 120, 140. Become.

［２−３：ＳＥＲＤＥＳの動作］
次に、図２３Ａ〜図２３Ｃ、図２４Ａ〜図２４Ｃを参照しながら、本実施形態に係るシリアライザ／デシリアライザ１２０、１４０により実行される処理の流れについて詳細に説明する。なお、図２３Ａ〜図２３Ｃは、シリアライザ／デシリアライザ１２０の動作に関するものである。一方、図２４Ａ〜図２４Ｃは、シリアライザ／デシリアライザ１４０の動作に関するものである。以下、それぞれについて説明する。 [2-3: SERDES operation]
Next, the flow of processing executed by the serializer / deserializer 120 and 140 according to the present embodiment will be described in detail with reference to FIGS. 23A to 23C and FIGS. 24A to 24C. 23A to 23C relate to the operation of the serializer / deserializer 120. FIG. On the other hand, FIGS. 24A to 24C relate to the operation of the serializer / deserializer 140. Each will be described below.

（２−３−１：操作部側ＳＥＲＤＥＳの動作）
まず、図２３Ａ〜図２３Ｃを参照する。図２３Ａに示すように、まず、シリアライザ／デシリアライザ１２０は、スタート・コンディションＳが発行されたか否かを判定する（Ｓ１０２）。スタート・コンディションＳが発行された場合、シリアライザ／デシリアライザ１２０は、ステップＳ１０４の処理に進行する。一方、スタート・コンディションＳが発行されていない場合、シリアライザ／デシリアライザ１２０は、再びステップＳ１０２の処理を繰り返す。 (2-3-1: Operation of operation unit side SERDES)
First, FIG. 23A to FIG. 23C will be referred to. As shown in FIG. 23A, first, the serializer / deserializer 120 determines whether or not a start condition S has been issued (S102). When the start condition S is issued, the serializer / deserializer 120 proceeds to the process of step S104. On the other hand, when the start condition S has not been issued, the serializer / deserializer 120 repeats the process of step S102 again.

ステップＳ１０４の処理に進行した場合、シリアライザ／デシリアライザ１２０は、マスターデバイス１２２からコントロール・バイト（アドレス情報ＡＤ＋Ｒ／ＷフラグＸ）を受信する（Ｓ１０４）。次いで、シリアライザ／デシリアライザ１２０は、受信したコントロール・バイトに含まれるアドレス情報ＡＤが表示部１０２側のスレーブデバイス１４２が持つアドレスに一致するか否かを判定する（Ｓ１０６）。アドレス情報ＡＤがスレーブデバイス１４２のアドレスに一致する場合、シリアライザ／デシリアライザ１２０は、ステップＳ１０８の処理に進行する。一方、アドレス情報ＡＤがスレーブデバイス１４２のアドレスに一致しない場合、シリアライザ／デシリアライザ１２０は、図２３ＣのステップＳ１４８の処理に進行する。   When the process proceeds to step S104, the serializer / deserializer 120 receives a control byte (address information AD + R / W flag X) from the master device 122 (S104). Next, the serializer / deserializer 120 determines whether or not the address information AD included in the received control byte matches the address of the slave device 142 on the display unit 102 side (S106). When the address information AD matches the address of the slave device 142, the serializer / deserializer 120 proceeds to the process of step S108. On the other hand, when the address information AD does not match the address of the slave device 142, the serializer / deserializer 120 proceeds to the process of step S148 in FIG. 23C.

ステップＳ１０８の処理に進行した場合、シリアライザ／デシリアライザ１２０は、Ｒ／ＷフラグＸがＸ＝Ｒｅａｄであるか、Ｘ＝Ｗｒｉｔｅであるかを判定する（Ｓ１０８）。Ｘ＝Ｒｅａｄの場合、シリアライザ／デシリアライザ１２０は、ステップＳ１１０の処理に進行する。一方、Ｘ＝Ｗｒｉｔｅの場合、シリアライザ／デシリアライザ１２０は、ステップＳ１１８の処理に進行する。   When the process proceeds to step S108, the serializer / deserializer 120 determines whether the R / W flag X is X = Read or X = Write (S108). When X = Read, the serializer / deserializer 120 proceeds to the process of step S110. On the other hand, when X = Write, the serializer / deserializer 120 proceeds to the process of step S118.

ステップＳ１１０の処理に進行した場合、シリアライザ／デシリアライザ１２０は、表示部１０２側にあるシリアライザ／デシリアライザ１４０にスタート・コンディションＳの発行通知、及びコントロール・バイト（ＡＤ＋Ｘ）を伝送する（Ｓ１１０）。次いで、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始する（Ｓ１１２）。次いで、シリアライザ／デシリアライザ１２０は、表示部１０２側にあるシリアライザ／デシリアライザ１４０からの応答を待ち、応答が得られた場合に、その応答がＡＣＫ及びデータＤであるか、ＮＣＫであるかを判定する（Ｓ１１４）。応答がＡＣＫ及びデータＤである場合、シリアライザ／デシリアライザ１２０は、ステップＳ１１６の処理に進行する。一方、応答がＮＡＣＫである場合、シリアライザ／デシリアライザ１２０は、図２３ＣのステップＳ１４６の処理に進行する。   When the processing proceeds to step S110, the serializer / deserializer 120 transmits the start condition S issuance notification and the control byte (AD + X) to the serializer / deserializer 140 on the display unit 102 side (S110). Next, the serializer / deserializer 120 starts clock stretching (S112). Next, the serializer / deserializer 120 waits for a response from the serializer / deserializer 140 on the display unit 102 side, and when a response is obtained, determines whether the response is ACK and data D or NCK. (S114). If the response is ACK and data D, the serializer / deserializer 120 proceeds to the process of step S116. On the other hand, when the response is NACK, the serializer / deserializer 120 proceeds to the process of step S146 of FIG. 23C.

ステップＳ１１６の処理に進行した場合、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、シリアライザ／デシリアライザ１４０から取得したＡＣＫ及びデータＤをマスターデバイス１２２に伝送する（Ｓ１１６）。次いで、シリアライザ／デシリアライザ１２０は、図２３ＢのステップＳ１２６の処理に進行し、マスターデバイス１２２からの応答を待ち受ける（Ｓ１２６）。マスターデバイス１２２からの応答が得られた場合、シリアライザ／デシリアライザ１２０は、マスターデバイス１２２からの応答がＡＣＫであるか、ＮＡＣＫであるかを判定する（Ｓ１２８）。マスターデバイス１２２からの応答がＡＣＫである場合、シリアライザ／デシリアライザ１２０は、ステップＳ１３０の処理に進行する。一方、マスターデバイス１２２からの応答がＮＡＣＫである場合、シリアライザ／デシリアライザ１２０は、図２３ＣのステップＳ１４６の処理に進行する。   When the processing proceeds to step S116, the serializer / deserializer 120 cancels the clock stretching and transmits the ACK and data D acquired from the serializer / deserializer 140 to the master device 122 (S116). Next, the serializer / deserializer 120 proceeds to the process of step S126 of FIG. 23B and waits for a response from the master device 122 (S126). When the response from the master device 122 is obtained, the serializer / deserializer 120 determines whether the response from the master device 122 is ACK or NACK (S128). When the response from the master device 122 is ACK, the serializer / deserializer 120 proceeds to the process of step S130. On the other hand, when the response from the master device 122 is NACK, the serializer / deserializer 120 proceeds to the process of step S146 of FIG. 23C.

ステップＳ１３０の処理に進行した場合、シリアライザ／デシリアライザ１２０は、表示部１０２側にあるシリアライザ／デシリアライザ１４０にＡＣＫをシリアル伝送する（Ｓ１３０）。次いで、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止させる（Ｓ１３２）。次いで、シリアライザ／デシリアライザ１２０は、表示部１０２側にあるシリアライザ／デシリアライザ１４０を通じてスレーブデバイス１４２からデータＤを取得する（Ｓ１３４）。   When the processing proceeds to step S130, the serializer / deserializer 120 serially transmits ACK to the serializer / deserializer 140 on the display unit 102 side (S130). Next, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122 (S132). Next, the serializer / deserializer 120 acquires data D from the slave device 142 through the serializer / deserializer 140 on the display unit 102 side (S134).

次いで、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、シリアライザ／デシリアライザ１４０から受信したデータＤをマスターデバイス１２２に伝送する（Ｓ１３６）。そして、シリアライザ／デシリアライザ１２０は、再びステップＳ１２６の処理に進行し、ステップＳ１２６以降の処理を実行する。   Next, the serializer / deserializer 120 cancels the clock stretching and transmits the data D received from the serializer / deserializer 140 to the master device 122 (S136). Then, the serializer / deserializer 120 proceeds to the process of step S126 again, and executes the processes after step S126.

さて、ステップＳ１０８においてＲ／ＷフラグＸがＷｒｉｔｅの場合、シリアライザ／デシリアライザ１２０は、ステップＳ１１８の処理に進行し、表示部１０２側にあるシリアライザ／デシリアライザ１４０にスタート・コンディションＳの発行通知、及びコントロール・バイト（ＡＤ＋Ｘ）をシリアル伝送する（Ｓ１１８）。次いで、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを開始し、マスターデバイス１２２の通信動作を一時停止させる（Ｓ１２０）。   If the R / W flag X is Write in step S108, the serializer / deserializer 120 proceeds to the process in step S118, and issues a start condition S issuance notification and control to the serializer / deserializer 140 on the display unit 102 side. Byte (AD + X) is serially transmitted (S118). Next, the serializer / deserializer 120 starts clock stretching and temporarily stops the communication operation of the master device 122 (S120).

次いで、シリアライザ／デシリアライザ１２０は、表示部１０２側にあるシリアライザ／デシリアライザ１４０からの応答を待ち、その応答がＡＣＫであるか、ＮＡＣＫであるかを判定する（Ｓ１２２）。応答がＡＣＫである場合、シリアライザ／デシリアライザ１２０は、ステップＳ１２４の処理に進行する。一方、その応答がＮＡＣＫである場合、シリアライザ／デシリアライザ１２０は、図２３ＣのステップＳ１４６の処理に進行する。   Next, the serializer / deserializer 120 waits for a response from the serializer / deserializer 140 on the display unit 102 side, and determines whether the response is ACK or NACK (S122). If the response is ACK, the serializer / deserializer 120 proceeds to the process of step S124. On the other hand, if the response is NACK, the serializer / deserializer 120 proceeds to the process of step S146 of FIG. 23C.

ステップＳ１２４の処理に進行した場合、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、シリアライザ／デシリアライザ１４０から取得したＡＣＫをマスターデバイス１２２に伝送する（Ｓ１２４）。   When the process proceeds to step S124, the serializer / deserializer 120 cancels the clock stretching and transmits the ACK acquired from the serializer / deserializer 140 to the master device 122 (S124).

次いで、シリアライザ／デシリアライザ１２０は、図２３ＣのステップＳ１３８の処理に進行し、マスターデバイス１２２からの応答を待ち受ける（Ｓ１３８）。次いで、シリアライザ／デシリアライザ１２０は、マスターデバイス１２２からの応答が得られた場合、その応答がリピート・スタート・コンディションＲＳの発行であるか、ストップ・コンディションＰの発行であるか、データＤであるかを判定する（Ｓ１４０）。   Next, the serializer / deserializer 120 proceeds to the process of step S138 in FIG. 23C and waits for a response from the master device 122 (S138). Next, when the response from the master device 122 is obtained, the serializer / deserializer 120 determines whether the response is an issue of a repeat start condition RS, an issue of a stop condition P, or data D Determine (S140).

マスターデバイス１２２からの応答がリピート・スタート・コンディションＲＳの発行である場合、シリアライザ／デシリアライザ１２０は、図２３ＡのステップＳ１０４の処理に再び戻り、ステップＳ１０４以降の処理を実行する。また、マスターデバイス１２２からの応答がストップ・コンディションＰの発行である場合、シリアライザ／デシリアライザ１２０は、ステップＳ１４４の処理に進行する。さらに、マスターデバイス１２２からの応答がデータＤである場合、シリアライザ／デシリアライザ１２０は、ステップＳ１４２の処理に進行する。   If the response from the master device 122 is the issuance of a repeat start condition RS, the serializer / deserializer 120 returns to the process of step S104 in FIG. 23A and executes the processes after step S104. If the response from the master device 122 is the issuance of the stop condition P, the serializer / deserializer 120 proceeds to the process of step S144. Furthermore, when the response from the master device 122 is data D, the serializer / deserializer 120 proceeds to the process of step S142.

ステップＳ１４４の処理に進行した場合、シリアライザ／デシリアライザ１２０は、表示部１０２側のシリアライザ／デシリアライザ１４０にストップ・コンディションＰの発行通知を送信し（Ｓ１４４）、再び図２３ＡのステップＳ１０２の処理に戻る。また、ステップＳ１４２の処理に進行した場合、シリアライザ／デシリアライザ１２０は、表示部１０２側にあるシリアライザ／デシリアライザ１４０にデータＤをシリアル伝送し（Ｓ１４２）、図２３ＡのステップＳ１２０以降の処理を実行する。   When the process proceeds to step S144, the serializer / deserializer 120 transmits a stop condition P issuance notification to the serializer / deserializer 140 on the display unit 102 side (S144), and returns to the process of step S102 of FIG. 23A again. When the process proceeds to step S142, the serializer / deserializer 120 serially transmits the data D to the serializer / deserializer 140 on the display unit 102 side (S142), and executes the processes after step S120 in FIG. 23A.

ところで、図２３ＡのステップＳ１１４、Ｓ１２２、及び図２３ＢのステップＳ１２８の処理において応答がＮＡＣＫである場合、シリアライザ／デシリアライザ１２０は、図２３ＣのステップＳ１４６の処理に進行し、マスターデバイス１２０にＮＡＣＫを伝送する（Ｓ１４６）。このとき、シリアライザ／デシリアライザ１２０は、クロック・ストレッチを解除し、マスターデバイス１２２から再び供給されるＳＣＬ信号に同期してＮＡＣＫを伝送する。   By the way, when the response is NACK in the processes of steps S114 and S122 of FIG. 23A and step S128 of FIG. 23B, the serializer / deserializer 120 proceeds to the process of step S146 of FIG. 23C and transmits the NACK to the master device 120. (S146). At this time, the serializer / deserializer 120 cancels the clock stretching and transmits a NACK in synchronization with the SCL signal supplied again from the master device 122.

次いで、シリアライザ／デシリアライザ１２０は、マスターデバイス１２２による応答を待ち受け、応答が得られ場合、その応答がリピート・スタート・コンディションＲＳの発行であるか、ストップ・コンディションＰの発行であるかを判定する（Ｓ１４８）。応答がリピート・スタート・コンディションＲＳの発行である場合、シリアライザ／デシリアライザ１２０は、図２３ＡのステップＳ１０４の処理に進行し、ステップＳ１０４以降の処理を実行する。一方、応答がストップ・コンディションＰの発行である場合、シリアライザ／デシリアライザ１２０は、ステップＳ１４４の処理に進行し、表示部１０２側のシリアライザ／デシリアライザ１４０にストップ・コンディションＰの発行通知を送信して（Ｓ１４４）、再び図２３ＡのステップＳ１０２の処理に戻る。   Next, the serializer / deserializer 120 waits for a response from the master device 122. If a response is obtained, the serializer / deserializer 120 determines whether the response is an issuance of a repeat start condition RS or an issuance of a stop condition P (S148). ). If the response is issuance of a repeat start condition RS, the serializer / deserializer 120 proceeds to the process of step S104 in FIG. 23A and executes the processes after step S104. On the other hand, when the response is the issuance of the stop condition P, the serializer / deserializer 120 proceeds to the process of step S144, and transmits the issuance notification of the stop condition P to the serializer / deserializer 140 on the display unit 102 side ( S144), the process returns to step S102 of FIG. 23A again.

以上、シリアライザ／デシリアライザ１２０の動作について説明した。   The operation of the serializer / deserializer 120 has been described above.

（２−３−２：表示部側ＳＥＲＤＥＳの動作）
次に、図２４Ａ〜図２４Ｃを参照する。図２４Ａに示すように、まず、シリアライザ／デシリアライザ１４０は、操作部１０６側にあるシリアライザ／デシリアライザ１２０からスタート・コンディションＳの発行通知が伝送されたか否かを判定する（Ｓ２０２）。スタート・コンディションＳの発行通知が検出された場合、シリアライザ／デシリアライザ１４０は、ステップＳ２０４の処理に進行する。一方、スタート・コンディションＳの発行通知が検出されていない場合、シリアライザ／デシリアライザ１４０は、再びステップＳ２０２の処理を繰り返す。 (2-3-2: Display side SERDES operation)
Reference is now made to FIGS. As illustrated in FIG. 24A, first, the serializer / deserializer 140 determines whether or not a start condition S issuance notification is transmitted from the serializer / deserializer 120 on the operation unit 106 side (S202). When the issue notification of the start condition S is detected, the serializer / deserializer 140 proceeds to the process of step S204. On the other hand, when the issue notification of the start condition S is not detected, the serializer / deserializer 140 repeats the process of step S202 again.

ステップＳ２０４の処理に進行した場合、シリアライザ／デシリアライザ１４０は、操作部１０６側のシリアライザ／デシリアライザ１２０からコントロール・バイトを受信する（Ｓ２０４）。次いで、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２にスタート・コンディションＳを発行し、コントロール・バイトを送信する（Ｓ２０６）。   When the process proceeds to step S204, the serializer / deserializer 140 receives a control byte from the serializer / deserializer 120 on the operation unit 106 side (S204). Next, the serializer / deserializer 140 issues a start condition S to the slave device 142 and transmits a control byte (S206).

次いで、シリアライザ／デシリアライザ１４０は、コントロール・バイトに含まれるＲ／ＷフラグＸがＸ＝Ｒｅａｄであるか、Ｘ＝Ｗｒｉｔｅであるかを判定する（Ｓ２０８）。Ｘ＝Ｒｅａｄである場合、シリアライザ／デシリアライザ１４０は、ステップＳ２１０の処理に進行する。一方、Ｘ＝Ｗｒｉｔｅである場合、シリアライザ／デシリアライザ１４０は、ステップＳ２１４の処理に進行する。   Next, the serializer / deserializer 140 determines whether the R / W flag X included in the control byte is X = Read or X = Write (S208). When X = Read, the serializer / deserializer 140 proceeds to the process of step S210. On the other hand, if X = Write, the serializer / deserializer 140 proceeds to the process of step S214.

ステップＳ２１０に進行した場合、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２からの応答を待機し、応答を受信した場合には、その応答がＡＣＫ及びデータＤであるか、ＮＡＣＫであるかを判定する（Ｓ２１０）。応答がＡＣＫ及びデータＤである場合、シリアライザ／デシリアライザ１４０は、ステップＳ２１２の処理に進行する。一方、応答がＮＡＣＫである場合、シリアライザ／デシリアライザ１４０は、図２４ＣのステップＳ２３６の処理に進行する。   When proceeding to step S210, the serializer / deserializer 140 waits for a response from the slave device 142, and when receiving the response, determines whether the response is ACK and data D or NACK ( S210). If the response is ACK and data D, the serializer / deserializer 140 proceeds to the process of step S212. On the other hand, when the response is NACK, the serializer / deserializer 140 proceeds to the process of step S236 in FIG. 24C.

ステップＳ２１２に進行した場合、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２から取得したＡＣＫ及びデータＤをシリアル化して操作部１０６側のシリアライザ／デシリアライザ１２０に伝送する（Ｓ２１２）。次いで、シリアライザ／デシリアライザ１４０は、図２４ＢのステップＳ２１８の処理に進行し、操作部１０６側にあるシリアライザ／デシリアライザ１２０からの応答を待ち受ける（Ｓ２１８）。   When the process proceeds to step S212, the serializer / deserializer 140 serializes the ACK and data D acquired from the slave device 142 and transmits them to the serializer / deserializer 120 on the operation unit 106 side (S212). Next, the serializer / deserializer 140 proceeds to the process of step S218 in FIG. 24B and waits for a response from the serializer / deserializer 120 on the operation unit 106 side (S218).

次いで、シリアライザ／デシリアライザ１４０は、操作部１０６側からの応答を受信した場合に、その応答がＡＣＫであるか、ＮＡＣＫであるかを判定する（Ｓ２２０）。応答がＡＣＫである場合、シリアライザ／デシリアライザ１４０は、ステップＳ２２２の処理に進行する。一方、その応答がＮＡＣＫである場合、図２４ＣのステップＳ２３６の処理に進行する。   Next, when receiving a response from the operation unit 106 side, the serializer / deserializer 140 determines whether the response is ACK or NACK (S220). If the response is ACK, the serializer / deserializer 140 proceeds to the process of step S222. On the other hand, if the response is NACK, the process proceeds to step S236 in FIG. 24C.

ステップＳ２２２の処理に進行した場合、シリアライザ／デシリアライザ１４０は、操作部１０６側にあるシリアライザ／デシリアライザ１２０から受信したＡＣＫをスレーブデバイス１４２に伝送する（Ｓ２２２）。次いで、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２からデータＤを取得する（Ｓ２２４）。次いで、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２から取得したデータＤを操作部１０６側のシリアライザ／デシリアライザ１２０にシリアル伝送し（Ｓ２２６）、再びステップＳ２１８の処理に戻る。   When the processing proceeds to step S222, the serializer / deserializer 140 transmits the ACK received from the serializer / deserializer 120 on the operation unit 106 side to the slave device 142 (S222). Next, the serializer / deserializer 140 acquires data D from the slave device 142 (S224). Next, the serializer / deserializer 140 serially transmits the data D acquired from the slave device 142 to the serializer / deserializer 120 on the operation unit 106 side (S226), and returns to the process of step S218 again.

さて、ステップＳ２０８においてＲ／ＷフラグＸがＷｒｉｔｅである場合、シリアライザ／デシリアライザ１４０は、ステップＳ２１４の処理に進行し、スレーブデバイス１４２からの応答がＡＣＫであるか、ＮＡＣＫであるかを判定する（Ｓ２１４）。応答がＡＣＫの場合、シリアライザ／デシリアライザ１４０は、ステップＳ２１６の処理に進行する。一方、その応答がＮＡＣＫの場合、シリアライザ／デシリアライザ１４０は、図２４ＣのステップＳ２３６の処理に進行する。   When the R / W flag X is Write in step S208, the serializer / deserializer 140 proceeds to the process of step S214, and determines whether the response from the slave device 142 is ACK or NACK ( S214). If the response is ACK, the serializer / deserializer 140 proceeds to the process of step S216. On the other hand, if the response is NACK, the serializer / deserializer 140 proceeds to the process of step S236 in FIG. 24C.

ステップＳ２１６の処理に進行した場合、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２から取得したＡＣＫを操作部１０６側にあるシリアライザ／デシリアライザ１２０にシリアル伝送する（Ｓ２１６）。次いで、シリアライザ／デシリアライザ１４０は、図２４ＣのステップＳ２２８の処理に進行し、操作部１０６側にあるシリアライザ／デシリアライザ１２０からの応答を待ち受ける（Ｓ２２８）。   When the processing proceeds to step S216, the serializer / deserializer 140 serially transmits the ACK acquired from the slave device 142 to the serializer / deserializer 120 on the operation unit 106 side (S216). Next, the serializer / deserializer 140 proceeds to the process of step S228 of FIG. 24C and waits for a response from the serializer / deserializer 120 on the operation unit 106 side (S228).

次いで、シリアライザ／デシリアライザ１４０は、操作部１０６側のシリアライザ／デシリアライザ１２０から応答を受信すると、その応答がストップ・コンディションＰの発行通知であるか、データＤであるかを判定する（Ｓ２３０）。応答がストップ・コンディションＰの発行通知である場合、シリアライザ／デシリアライザ１４０は、ステップＳ２３４の処理に進行する。一方、その応答がデータＤである場合、シリアライザ／デシリアライザ１４０は、ステップＳ２３２の処理に進行する。   Next, when the serializer / deserializer 140 receives a response from the serializer / deserializer 120 on the operation unit 106 side, the serializer / deserializer 140 determines whether the response is a stop condition P issuance notification or data D (S230). If the response is an issuance notification of the stop condition P, the serializer / deserializer 140 proceeds to the process of step S234. On the other hand, if the response is data D, the serializer / deserializer 140 proceeds to the process of step S232.

ステップＳ２３４の処理に進行した場合、シリアライザ／デシリアライザ１４０は、シリアライザ／デシリアライザ１２０から取得したストップ・コンディションＰの発行通知をスレーブデバイス１４２に伝送し（Ｓ２３４）、再び図２４ＡのステップＳ２０２の処理に戻る。一方、ステップＳ２３２の処理に進行した場合、シリアライザ／デシリアライザ１４０は、シリアライザ／デシリアライザ１２０から取得したデータＤをスレーブデバイス１４２に伝送し（Ｓ２３２）、図２４ＡのステップＳ２１４の処理に進行して、ステップＳ２１４以降の処理を実行する。   When the process proceeds to step S234, the serializer / deserializer 140 transmits the stop condition P issuance notification acquired from the serializer / deserializer 120 to the slave device 142 (S234), and returns to the process of step S202 of FIG. 24A again. . On the other hand, when the process proceeds to step S232, the serializer / deserializer 140 transmits the data D acquired from the serializer / deserializer 120 to the slave device 142 (S232), and proceeds to the process of step S214 in FIG. The process after S214 is executed.

ところで、図２４ＡのステップＳ２１０、Ｓ２１４、及び図２４ＢのステップＳ２２０において、応答がＮＡＣＫであった場合、シリアライザ／デシリアライザ１４０は、図２４ＣのステップＳ２３６の処理に進行する。ステップＳ２３６の処理に進行すると、シリアライザ／デシリアライザ１４０は、操作部１０６側にあるシリアライザ／デシリアライザ１２０にＮＡＣＫを伝送する（Ｓ２３６）。   By the way, when the response is NACK in steps S210 and S214 of FIG. 24A and step S220 of FIG. 24B, the serializer / deserializer 140 proceeds to the process of step S236 of FIG. 24C. When the processing proceeds to step S236, the serializer / deserializer 140 transmits NACK to the serializer / deserializer 120 on the operation unit 106 side (S236).

次いで、シリアライザ／デシリアライザ１４０は、操作部１０６側のシリアライザ／デシリアライザ１２０からストップ・コンディションＰの発行通知を取得し（Ｓ２３８）、ステップＳ２３４の処理に進行する。次いで、シリアライザ／デシリアライザ１４０は、スレーブデバイス１４２にストップ・コンディションＰの発行通知を伝送し（Ｓ２３４）、再び図２４ＡのステップＳ２０２の処理に戻る。   Next, the serializer / deserializer 140 acquires the issuance notification of the stop condition P from the serializer / deserializer 120 on the operation unit 106 side (S238), and proceeds to the process of step S234. Next, the serializer / deserializer 140 transmits an issuance notification of the stop condition P to the slave device 142 (S234), and returns to the process of step S202 in FIG. 24A again.

以上、シリアライザ／デシリアライザ１４０の動作について説明した。   The operation of the serializer / deserializer 140 has been described above.

［２−４：伝送フォーマット］
次に、図２５を参照しながら、本実施形態に係る信号伝送方法にて利用する伝送フォーマットについて説明する。図２５は、本実施形態に係る信号伝送方法にて利用する伝送フォーマットの一例を示す説明図である。 [2-4: Transmission format]
Next, a transmission format used in the signal transmission method according to the present embodiment will be described with reference to FIG. FIG. 25 is an explanatory diagram showing an example of a transmission format used in the signal transmission method according to the present embodiment.

本実施形態に係る信号伝送方法は、例えば、図２５に示すような７種類のフレームを用いて実現することができる。当該フレームは、３ビットのヘッダ、及び８ビットのデータにより構成される。   The signal transmission method according to the present embodiment can be realized using, for example, seven types of frames as shown in FIG. The frame is composed of a 3-bit header and 8-bit data.

３ビットのヘッダにより区別されるデータの種類は、（１）スタート・コンディションＳの発行時に送信されるコントロール・バイト、（２）リピート・スタート・コンディションＲＳの発行時に送信されるコントロール・バイト、（３）ストップ・コンディションＰの発行通知、（４）ＡＣＫ、（５）ＡＣＫ＋データ、（６）ＮＡＣＫ、（７）データの７通りである。   The types of data distinguished by the 3-bit header are (1) a control byte transmitted when a start condition S is issued, (2) a control byte transmitted when a repeat start condition RS is issued, ( 3) Issuing notification of stop condition P, (4) ACK, (5) ACK + data, (6) NACK, (7) data.

但し、将来的なフォーマットの拡張に対応するために、図２５の例に示すような予備（予約）を設けておく方がよい。このような伝送フォーマットを用いることにより、本実施形態に係る信号伝送方法を実現することができる。   However, in order to cope with future format expansion, it is better to provide a reserve (reservation) as shown in the example of FIG. By using such a transmission format, the signal transmission method according to the present embodiment can be realized.

以上、本実施形態に係る携帯端末１００の構成、信号伝送方法、及び当該信号伝送方法に用いるフレームの構成について説明した。本実施形態の技術を適用することにより、Ｉ２Ｃのようなバスシステムにおいて、ＳＥＲＤＥＳを介したマスターデバイスとスレーブデバイスとの間の信号伝送が実現される。なお、上記の例はＩ２Ｃの仕様に準拠しているため、Ｉ２Ｃバスシステムに適用する場合には、これまでのハードウェア資産、ソフトウェア資産に特別な手を加えることなく、本実施形態の技術により得られる効果を享受することができる。つまり、本実施形態に係る技術を適用することで、既存のＩ２ＣバスシステムにＳＥＲＤＥＳの構成を容易に追加することができるようになる。もちろん、Ｉ２Ｃと同様の仕様を有するバスシステムに対しても同様のことが言える。 The configuration of the mobile terminal 100 according to the present embodiment, the signal transmission method, and the configuration of the frame used for the signal transmission method have been described above. By applying the technique of the present embodiment, signal transmission between the master device and the slave device via SERDES is realized in a bus system such as I 2 C. In addition, since the above example conforms to the I 2 C specification, when applied to the I 2 C bus system, this implementation is performed without any special modification to the existing hardware and software assets. The effect obtained by the technology of the form can be enjoyed. That is, by applying the technique according to the present embodiment, the SERDES configuration can be easily added to the existing I 2 C bus system. Of course, the same can be said for a bus system having the same specifications as I 2 C.

＜３：まとめ＞
最後に、本実施形態に係る技術内容について簡単に纏める。ここで述べる技術内容は、例えば、ＰＣ、携帯電話、携帯ゲーム機、携帯情報端末、情報家電、カーナビゲーションシステム等、種々の電子機器に対して適用することができる。 <3: Summary>
Finally, the technical contents according to the present embodiment will be briefly summarized. The technical contents described here can be applied to various electronic devices such as PCs, mobile phones, portable game machines, portable information terminals, information appliances, car navigation systems, and the like.

上記の電子機器の機能構成は次のように表現することができる。当該電子機器は、第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信部と、前記マスター側受信部によりデータが受信された場合に前記マスター機器の通信動作を一時停止させるマスター動作停止部と、前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信部により受信されたクロック及びデータを送信するスレーブ側送信部と、を有する。   The functional configuration of the electronic device can be expressed as follows. The electronic device includes a master-side receiving unit that receives a clock supplied from a master device connected to the first bus, data transmitted from the master device in synchronization with the clock, and the master-side reception. A master operation stop unit for temporarily stopping communication operation of the master device when data is received by the unit, and a slave device connected to a second bus different from the first bus. A slave-side transmission unit that transmits the clock and data received by the unit.

さらに、上記の電子機器は、前記スレーブ側送信部により送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信するスレーブ側受信部と、前記スレーブ側受信部によりデータが受信された場合に前記マスター機器の通信動作を再開させるマスター動作再開部と、前記マスター動作再開部により通信動作が再開された前記マスター機器から供給されるクロックに同期して前記スレーブ側受信部により受信されたデータを前記マスター機器に送信するマスター側送信部とを有する。   Furthermore, in the electronic device, the slave side receiving unit that receives data transmitted from the slave device in synchronization with the clock transmitted by the slave side transmitting unit, and the data received by the slave side receiving unit A master operation resuming unit that resumes communication operation of the master device, and received by the slave side receiving unit in synchronization with a clock supplied from the master device whose communication operation has been resumed by the master operation resuming unit. A master-side transmitter that transmits data to the master device.

上記構成のように、第１のバスに接続されたマスター機器から第２のバスに接続されたスレーブ機器にデータを送信する際、マスター機器の動作を一時停止することにより、マスター機器から供給されるクロックが一時停止される。このようにしてクロックを一時停止させた状態で第２のバスに接続されたスレーブ機器にデータを送信し、当該スレーブ機器から応答データを受信することにより、スレーブ機器との間のデータ伝送に関する処理で遅延が生じたとしても、その遅延時間の間はマスター機器から供給されるクロックが進むことはない。   As described above, when data is transmitted from the master device connected to the first bus to the slave device connected to the second bus, the data is supplied from the master device by temporarily stopping the operation of the master device. Clock is suspended. Processing related to data transmission with the slave device by transmitting data to the slave device connected to the second bus with the clock suspended in this manner and receiving response data from the slave device Even if a delay occurs, the clock supplied from the master device does not advance during the delay time.

そして、スレーブ機器から受信した応答データをマスター機器に送信する際に、マスター機器の動作を再開させ、再び供給されるクロックに同期して送信することで、マスター機器は、クロックに同期して正しく応答データを受信することができるようになる。その結果、伝送遅延による受信不良を回避することができる。   When the response data received from the slave device is transmitted to the master device, the master device resumes the operation of the master device and transmits it again in synchronization with the supplied clock. Response data can be received. As a result, reception failure due to transmission delay can be avoided.

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。   As mentioned above, although preferred embodiment of this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to the example which concerns. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.

例えば、上記の説明においては、シリアライザ／デシリアライザ１２０、１４０の間で行われるシリアル伝送に関する処理が信号遅延の要因とされていた。しかし、信号遅延の要因は、これに限定されない。   For example, in the above description, processing related to serial transmission performed between the serializer / deserializer 120 and 140 is a factor of signal delay. However, the cause of signal delay is not limited to this.

例えば、マスターデバイスとスレーブデバイスとの間に電圧変換を行うブリッジ機器が挿入されている場合、そのブリッジ機器が伝送遅延の原因となることがある。また、マスターデバイスとスレーブデバイスとの間の距離が非常に長い場合に伝送遅延が発生してしまうことがある。   For example, when a bridge device that performs voltage conversion is inserted between the master device and the slave device, the bridge device may cause a transmission delay. Also, a transmission delay may occur when the distance between the master device and the slave device is very long.

このような場合に本実施形態に係る信号伝送方法をブリッジ機器に適用し、マスターデバイスとスレーブデバイスとの間に挿入することにより、伝送遅延が発生しても、スレーブデバイスからマスターデバイスへと正しくデータを伝送することが可能になる。このような変形についても、上で説明した本実施形態の技術的範囲に含まれる。   In such a case, the signal transmission method according to the present embodiment is applied to the bridge device and inserted between the master device and the slave device, so that data can be correctly transferred from the slave device to the master device even if transmission delay occurs. It becomes possible to transmit. Such modifications are also included in the technical scope of the present embodiment described above.

また、上記説明においては、シリアライザ／デシリアライザ１２０、１４０間の伝送路を同軸ケーブルで構成する例を示したが、シリアライザ／デシリアライザ１２０、１４０に代えて無線送受信部を設けることにより、伝送路を無線に変更することができる。この場合、シリアライザ／デシリアライザ１２０、１４０の構成の中で、シリアル化／パラレル化する要素を無線変調／無線復調する要素に置き換えることで、上記説明と同様に本実施形態に係る信号伝送方法を適用することが可能になる。   In the above description, the example in which the transmission path between the serializer / deserializer 120 and 140 is configured by a coaxial cable has been shown. However, by providing a wireless transmission / reception unit instead of the serializer / deserializer 120 and 140, the transmission path is wirelessly connected. Can be changed. In this case, in the configuration of the serializer / deserializer 120, 140, the signal transmission method according to the present embodiment is applied in the same manner as described above by replacing the serialization / parallelization element with the radio modulation / radio demodulation element. It becomes possible to do.

１００ 携帯端末
１０２ 表示部
１０４ ヒンジ部
１０６ 操作部
１０８、１１０ Ｉ２Ｃバス
１２０、１４０ シリアライザ／デシリアライザ
１２２ マスターデバイス
１２４、１４２ スレーブデバイス
１３０ Ｉ２Ｃインターフェース
１３２ Ｉ２Ｃスレーブデバイス機能提供部
１３４、１５８ 送信部
１３６、１５０ ＰＨＹレイヤ機能提供部
１３８、１５２ 受信部
１５４ Ｉ２Ｃマスタ機能提供部
１５６ Ｉ２Ｃインターフェース DESCRIPTION OF SYMBOLS 100 Portable terminal 102 Display part 104 Hinge part 106 Operation part 108,110 I2C bus 120,140 Serializer / deserializer 122 Master device 124,142 Slave device 130 I2C interface 132 I2C slave device function provision part 134,158 Transmission part 136,150 PHY layer Function providing unit 138, 152 Receiving unit 154 I2C master function providing unit 156 I2C interface

Claims (8)

第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信部と、
前記マスター側受信部によりデータが受信された場合に前記マスター機器の通信動作を一時停止させるマスター動作停止部と、
前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信部により受信されたクロック及びデータを送信するスレーブ側送信部と、
前記スレーブ側送信部により送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信するスレーブ側受信部と、
前記スレーブ側受信部によりデータが受信された場合に前記マスター機器の通信動作を再開させるマスター動作再開部と、
前記マスター動作再開部により通信動作が再開された前記マスター機器から供給されるクロックに同期して前記スレーブ側受信部により受信されたデータを前記マスター機器に送信するマスター側送信部と、
を備える、信号処理装置。 A master-side receiving unit that receives a clock supplied from a master device connected to the first bus and data transmitted from the master device in synchronization with the clock;
A master operation stopping unit that temporarily stops communication operation of the master device when data is received by the master side receiving unit;
A slave side transmission unit that transmits the clock and data received by the master side reception unit to a slave device connected to a second bus different from the first bus;
A slave-side receiver that receives data transmitted from the slave device in synchronization with the clock transmitted by the slave-side transmitter;
A master operation resuming unit that resumes communication operation of the master device when data is received by the slave side receiving unit;
A master-side transmitting unit that transmits data received by the slave-side receiving unit to the master device in synchronization with a clock supplied from the master device whose communication operation has been resumed by the master operation resuming unit;
A signal processing apparatus comprising: 前記信号処理装置は、シリアル伝送路により接続された第１及び第２のモジュールにより形成されており、
前記スレーブ側送信部は、
前記マスター側受信部により受信されたクロック及びデータをシリアル化してシリアル信号を生成し、前記シリアル伝送路を通じて当該シリアル信号を送信する、前記第１のモジュールに設けられたシリアライザと、
前記シリアル伝送路を通じて送信されたシリアル信号を受信して前記クロック及びデータを復元する、前記第２のモジュールに設けられたデシリアライザと、
を含み、
前記スレーブ側受信部は、
前記スレーブ機器から送信されたデータをシリアル化してシリアル信号を生成し、前記シリアル伝送路を通じて当該シリアル信号を送信する、前記第２のモジュールに設けられたシリアライザと、
前記シリアル伝送路を通じて送信されたシリアル信号を受信して前記データを復元する、前記第１のモジュールに設けられたデシリアライザと、
を含む、請求項１に記載の信号処理装置。 The signal processing device is formed by first and second modules connected by a serial transmission path,
The slave side transmitter is
A serializer provided in the first module for serializing a clock and data received by the master side receiving unit to generate a serial signal and transmitting the serial signal through the serial transmission path;
A deserializer provided in the second module for receiving the serial signal transmitted through the serial transmission path and restoring the clock and data;
Including
The slave side receiver is
A serializer provided in the second module that serializes data transmitted from the slave device to generate a serial signal and transmits the serial signal through the serial transmission path;
A deserializer provided in the first module for receiving the serial signal transmitted through the serial transmission path and restoring the data;
The signal processing device according to claim 1, comprising: 前記第１及び第２のバスは、Ｉ２Ｃ方式のシリアルバスである、請求項２に記載の信号処理装置。 The signal processing apparatus according to claim 2, wherein the first and second buses are I 2 C serial buses. 前記マスター動作停止部は、前記マスター機器から供給されるクロックを固定するクロック・ストレッチを用いて前記マスター機器の通信動作を一時停止させ、
前記マスター動作再開部は、前記クロック・ストレッチを解除することにより前記マスター機器の通信動作を再開させる、請求項３に記載の信号処理装置。 The master operation stop unit temporarily stops the communication operation of the master device using a clock stretch that fixes a clock supplied from the master device,
The signal processing device according to claim 3, wherein the master operation restarting unit restarts the communication operation of the master device by releasing the clock stretching. 前記第１のモジュールは、少なくとも表示データを出力する演算処理部をさらに有し、
前記第２のモジュールは、入力された表示データを表示する表示部をさらに有し、
前記第１のモジュールに設けられたシリアライザは、前記演算処理部から出力された表示データ及びクロックをシリアル化して送信し、
前記第２のモジュールに設けられたデシリアライザは、前記シリアル伝送路を通じて送信されたシリアル信号を受信し、前記クロック及び表示データを復元して前記表示部に入力する、請求項４に記載の信号処理装置。 The first module further includes an arithmetic processing unit that outputs at least display data;
The second module further includes a display unit for displaying the input display data,
The serializer provided in the first module serializes and transmits display data and a clock output from the arithmetic processing unit,
5. The signal processing according to claim 4, wherein a deserializer provided in the second module receives a serial signal transmitted through the serial transmission path, restores the clock and display data, and inputs the restored data to the display unit. apparatus. 前記信号処理装置は、前記マスター機器から受信したデータの送信先が前記第２のバスに接続されたスレーブ機器であるか否かを判定する送信先判定部をさらに備え、
前記マスター動作停止部、前記スレーブ側送信部、前記スレーブ側受信部、前記マスター動作再開部、前記マスター側送信部は、前記送信先判定部による判定結果に応じて、前記送信先が前記第２のバスに接続されたスレーブ機器である場合に動作する、請求項１に記載の信号処理装置。 The signal processing device further includes a transmission destination determination unit that determines whether a transmission destination of data received from the master device is a slave device connected to the second bus,
The master operation stop unit, the slave side transmission unit, the slave side reception unit, the master operation resumption unit, and the master side transmission unit are configured such that the transmission destination is the second destination according to a determination result by the transmission destination determination unit. The signal processing device according to claim 1, wherein the signal processing device operates when the slave device is connected to the bus. 前記信号処理装置は、無線伝送路により接続された第１及び第２のモジュールにより形成されており、
前記スレーブ側送信部は、
前記マスター側受信部により受信されたクロック及びデータを無線信号に変換し、前記無線伝送路を通じて送信する、前記第１のモジュールに設けられた無線送信部と、
前記無線伝送路を通じて送信された無線信号を受信して前記クロック及びデータを復元する、前記第２のモジュールに設けられた無線受信部と、
を含み、
前記スレーブ側受信部は、
前記スレーブ機器から送信されたデータを無線信号に変換し、前記無線伝送路を通じて送信する、前記第２のモジュールに設けられた無線送信部と、
前記無線伝送路を通じて送信された無線信号を受信して前記データを復元する、前記第１のモジュールに設けられた無線受信部と、
を含む、請求項１に記載の信号処理装置。 The signal processing device is formed by first and second modules connected by a wireless transmission path,
The slave side transmitter is
A radio transmission unit provided in the first module, which converts a clock and data received by the master side reception unit into a radio signal and transmits the radio signal through the radio transmission path;
A radio reception unit provided in the second module for receiving the radio signal transmitted through the radio transmission path and restoring the clock and data;
Including
The slave side receiver is
A wireless transmission unit provided in the second module, which converts data transmitted from the slave device into a wireless signal and transmits the wireless signal through the wireless transmission path;
A radio receiving unit provided in the first module for receiving the radio signal transmitted through the radio transmission path and restoring the data;
The signal processing device according to claim 1, comprising: 第１のバスに接続されたマスター機器から供給されるクロックと、当該クロックに同期して前記マスター機器から送信されるデータとを受信するマスター側受信ステップと、
前記マスター側受信ステップでデータが受信された場合に前記マスター機器の通信動作を一時停止させるマスター動作停止ステップと、
前記第１のバスとは異なる第２のバスに接続されたスレーブ機器に対し、前記マスター側受信ステップで受信されたクロック及びデータを送信するスレーブ側送信ステップと、
前記スレーブ側送信ステップで送信されたクロックに同期して前記スレーブ機器から送信されたデータを受信するスレーブ側受信ステップと、
前記スレーブ側受信ステップでデータが受信された場合に前記マスター機器の通信動作を再開させるマスター動作再開ステップと、
前記マスター動作再開ステップで通信動作が再開された前記マスター機器から供給されるクロックに同期して前記スレーブ側受信ステップで受信されたデータを前記マスター機器に送信するマスター側送信ステップと、
を含む、信号伝送方法。
A master side receiving step for receiving a clock supplied from a master device connected to the first bus and data transmitted from the master device in synchronization with the clock;
A master operation stop step of temporarily stopping communication operation of the master device when data is received in the master side reception step;
A slave side transmission step of transmitting the clock and data received in the master side reception step to a slave device connected to a second bus different from the first bus;
A slave side receiving step for receiving data transmitted from the slave device in synchronization with the clock transmitted in the slave side transmitting step;
A master operation resuming step for resuming communication operation of the master device when data is received in the slave side receiving step;
A master-side transmission step of transmitting data received in the slave-side reception step to the master device in synchronization with a clock supplied from the master device whose communication operation has been resumed in the master operation resumption step;
Including a signal transmission method.
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