JP2011040571A - Dielectric thin film element - Google Patents
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Abstract
Description
本発明は、誘電体薄膜素子に関する。 The present invention relates to a dielectric thin film element.
近年、薄膜コンデンサやアンチヒューズ素子等、誘電体薄膜素子の研究が盛んになってきている。誘電体薄膜素子は、誘電体層と、誘電体層の上下面に形成された一対の電極層とを有する容量部を備えており、電子部品を小型化、薄型化することが可能である。誘電体薄膜素子の外部電極端子の直下の部分は実装時に機械的応力を受けるため、性能の劣化や、内部の配線の剥離や断線の可能性がある。そのため、機械的応力を低減させるために、様々な構造の薄膜コンデンサが提案されている。 In recent years, research on dielectric thin film elements such as thin film capacitors and antifuse elements has been actively conducted. The dielectric thin film element includes a capacitor portion having a dielectric layer and a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer, and the electronic component can be reduced in size and thickness. Since the portion immediately below the external electrode terminal of the dielectric thin film element is subjected to mechanical stress at the time of mounting, there is a possibility of performance deterioration, peeling of internal wiring, or disconnection. Therefore, thin film capacitors having various structures have been proposed in order to reduce mechanical stress.
例えば特許文献１では、図８のように、基板１１１上に形成され、誘電体層１１３と、誘電体層１１３の上下面に形成された一対の電極層である下部電極層１１２と上部電極層１１４と、を有する容量部１３０を備えた薄膜コンデンサ１２０が開示されている。そして、外部電極端子１１８からの機械的応力を緩和するために保護絶縁層１１６が設けられている。 For example, in Patent Document 1, as shown in FIG. 8, a dielectric layer 113 is formed on a substrate 111, and a lower electrode layer 112 and an upper electrode layer which are a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer 113. 114, a thin film capacitor 120 including a capacitor portion 130 having the same structure is disclosed. A protective insulating layer 116 is provided to relieve mechanical stress from the external electrode terminal 118.
しかし、特許文献１の構成では、機械的応力に対して、保護絶縁層１１６では応力の緩和が不十分な場合があり、性能の劣化や、電極パッド１１７の電極層からの剥離や断線が発生する場合があった。 However, in the configuration of Patent Document 1, there are cases where the stress relaxation is insufficient in the protective insulating layer 116 with respect to mechanical stress, resulting in performance degradation, peeling or disconnection of the electrode pad 117 from the electrode layer. There was a case.
本発明はこのような事情を鑑みてなされたものであって、実装時にかかる機械的応力を緩和する誘電体薄膜素子を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide a dielectric thin film element that relieves mechanical stress applied during mounting.
本発明に係る誘電体薄膜素子は、基板と、前記基板上に形成され、誘電体層と、前記誘電体層の上下面に形成された少なくとも一対の電極層と、を有する容量部と、前記容量部のいずれかの電極層と電気的に接続される引出電極と、前記引出電極上に複数部分形成される外部電極と、前記外部電極の間に介在する有機絶縁層と、を備えることを特徴としている。 The dielectric thin film element according to the present invention includes a substrate, a capacitor formed on the substrate, having a dielectric layer, and at least a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer; An extraction electrode electrically connected to any one of the electrode layers of the capacitor, an external electrode formed in a plurality of parts on the extraction electrode, and an organic insulating layer interposed between the external electrodes It is a feature.
この場合、外部電極が引出電極上に複数部分形成され、外部電極の複数部分の間には有機絶縁層が介在している。そのため、外部電極にかかる機械的応力は、介在している有機絶縁層に吸収される。したがって、機械的応力が緩和され、引出電極の剥離や断線を抑制することが可能となる。 In this case, a plurality of external electrodes are formed on the extraction electrode, and an organic insulating layer is interposed between the plurality of external electrodes. Therefore, the mechanical stress applied to the external electrode is absorbed by the intervening organic insulating layer. Therefore, the mechanical stress is relieved and peeling of the extraction electrode and disconnection can be suppressed.
また、本発明に係る誘電体薄膜素子は、基板と、前記基板上に形成され、誘電体層と、前記誘電体層の上下面に形成された少なくとも一対の電極層と、を有する容量部と、前記容量部のいずれかの電極層と電気的に接続される引出電極と、前記引出電極上に形成される外部電極と、前記外部電極が複数部分露出するように前記外部電極上に形成される有機絶縁層と、を備えることを特徴としている。 A dielectric thin film element according to the present invention includes a substrate, a capacitor formed on the substrate, a dielectric layer, and at least a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer; A lead electrode electrically connected to one of the electrode layers of the capacitor, an external electrode formed on the lead electrode, and the external electrode formed on the external electrode such that a plurality of parts are exposed. And an organic insulating layer.
この場合、外部電極が複数部分露出するように、有機絶縁層が外部電極上に形成されている。そのため、実装時のはんだと外部電極とが複数部分で接続されることになる。そして、接続される複数部分の間には有機絶縁層が介在している。したがって、外部電極にかかる機械的応力は、介在している有機絶縁層に吸収され、応力が緩和されることとなる。 In this case, the organic insulating layer is formed on the external electrode so that a plurality of external electrodes are exposed. Therefore, the solder at the time of mounting and the external electrode are connected at a plurality of portions. An organic insulating layer is interposed between the connected portions. Therefore, the mechanical stress applied to the external electrode is absorbed by the intervening organic insulating layer, and the stress is relaxed.
また、本発明に係る誘電体薄膜素子は、前記容量部の少なくとも一部を覆う保護層を備え、前記引出電極は、前記保護層を貫通して前記電極層と接続される接続部と、前記保護層上に形成される平面部と、を有し、前記外部電極は前記平面部上に形成されることを特徴としている。 In addition, the dielectric thin film element according to the present invention includes a protective layer that covers at least a part of the capacitor portion, and the extraction electrode passes through the protective layer and is connected to the electrode layer; and A flat portion formed on the protective layer, and the external electrode is formed on the flat portion.
この場合、外部電極が引出電極の接続部の直上にない構成となる。したがって、引出電極にかかる機械的応力をより緩和することができる。 In this case, the external electrode is not directly above the connection portion of the extraction electrode. Therefore, the mechanical stress applied to the extraction electrode can be further relaxed.
また、本発明に係る誘電体薄膜素子は、前記複数部分は前記基板の長手方向に形成されることを特徴としている。 The dielectric thin film element according to the present invention is characterized in that the plurality of portions are formed in a longitudinal direction of the substrate.
一般的に、実装時には、基板、すなわち誘電体薄膜素子の長手方向により強い応力がかかる。したがって、機械的応力を効果的に緩和することができる。 Generally, during mounting, a stronger stress is applied to the longitudinal direction of the substrate, that is, the dielectric thin film element. Therefore, mechanical stress can be effectively relieved.
本発明に係る誘電体薄膜素子では、外部電極にかかる機械的応力が介在している有機絶縁層に吸収される。したがって、機械的応力が緩和され、引出電極の剥離や断線を抑制することが可能となる。 In the dielectric thin film element according to the present invention, mechanical stress applied to the external electrode is absorbed by the organic insulating layer. Therefore, the mechanical stress is relieved and peeling of the extraction electrode and disconnection can be suppressed.
以下において、本発明を実施するための形態について説明する。 Hereinafter, modes for carrying out the present invention will be described.
（第１の実施形態）
図１は本発明の誘電体薄膜素子の一実施形態を示す平面図である。誘電体薄膜素子１０の上面は有機絶縁層３３で覆われている。そして、外部電極４３、４４が露出している。外部電極４３、４４は引出電極４１、４２上にそれぞれ複数部分形成されている。
(First embodiment)
FIG. 1 is a plan view showing an embodiment of a dielectric thin film element of the present invention. The upper surface of the dielectric thin film element 10 is covered with an organic insulating layer 33. The external electrodes 43 and 44 are exposed. A plurality of external electrodes 43 and 44 are formed on the extraction electrodes 41 and 42, respectively.
図２（ａ）は図１のＡ−Ａ断面図である。また、図２（ｂ）は図１のＢ−Ｂ断面図である。図２（ａ）、図２（ｂ）に示すように、基板１１の表面に酸化物層１２が形成されている。基板１１は、例えばＳｉ単結晶基板（以下「Ｓｉ基板」）が選択される。 FIG. 2A is a cross-sectional view taken along the line AA in FIG. FIG. 2B is a cross-sectional view taken along the line BB in FIG. As shown in FIGS. 2A and 2B, an oxide layer 12 is formed on the surface of the substrate 11. As the substrate 11, for example, a Si single crystal substrate (hereinafter “Si substrate”) is selected.
密着層１３は基板１１の一方の主面上に形成されている。密着層１３は、基板１１の酸化物層１２と下部電極層２１との密着をとるために形成される。そして、酸化物層１２の上に、密着層１３、下部電極層２１、誘電体層２２、上部電極層２３が順次積層されている。下部電極層２１、誘電体層２２、上部電極層２３は容量部２０を構成している。 The adhesion layer 13 is formed on one main surface of the substrate 11. The adhesion layer 13 is formed for adhesion between the oxide layer 12 and the lower electrode layer 21 of the substrate 11. An adhesion layer 13, a lower electrode layer 21, a dielectric layer 22, and an upper electrode layer 23 are sequentially stacked on the oxide layer 12. The lower electrode layer 21, the dielectric layer 22, and the upper electrode layer 23 constitute a capacitor unit 20.
また、上部電極層２３の上に、誘電体層２２と同一の材料の誘電体層２４を更に設けても良い。誘電体層２４の存在により、容量部のリーク電流を低減することができる。 Further, a dielectric layer 24 made of the same material as that of the dielectric layer 22 may be further provided on the upper electrode layer 23. The presence of the dielectric layer 24 can reduce the leakage current of the capacitor portion.
容量部２０と誘電体層２４は、無機保護層３１と有機保護層３２により覆われている。無機保護層３１と有機保護層３３は、保護層３０を構成している。保護層３０は、容量部２０への水分の浸入を防ぐために形成される。 The capacitor unit 20 and the dielectric layer 24 are covered with an inorganic protective layer 31 and an organic protective layer 32. The inorganic protective layer 31 and the organic protective layer 33 constitute a protective layer 30. The protective layer 30 is formed to prevent moisture from entering the capacitor portion 20.
下部電極層２１は、引出電極４１を介して外部電極４３と電気的に接続されている。引出電極４１は、接続部４１ａと平面部４１ｂを有している。接続部４１ａは、無機保護層３１と有機保護層３２を貫通して形成され、外部電極４３と電気的に接続されている。また、平面部４１ｂは、有機保護層３２の上部に形成されている。 The lower electrode layer 21 is electrically connected to the external electrode 43 through the extraction electrode 41. The extraction electrode 41 has a connection part 41a and a flat part 41b. The connection portion 41 a is formed through the inorganic protective layer 31 and the organic protective layer 32 and is electrically connected to the external electrode 43. Further, the flat portion 41 b is formed on the organic protective layer 32.
また、上部電極層２３は、引出電極４２を介して外部電極４４と電気的に接続されている。引出電極４２は、接続部４２ａと平面部４２ｂを有している。接続部４２ａは、無機保護層３１と有機保護層３２を貫通して形成され、外部電極４３と電気的に接続されている。また、平面部４２ｂは、有機保護層３２の上部に形成されている。 Further, the upper electrode layer 23 is electrically connected to the external electrode 44 through the extraction electrode 42. The extraction electrode 42 has a connection part 42a and a flat part 42b. The connection part 42 a is formed through the inorganic protective layer 31 and the organic protective layer 32 and is electrically connected to the external electrode 43. Further, the flat portion 42 b is formed on the organic protective layer 32.
有機絶縁層３３は、無機保護層３１及び有機保護層３２を被覆している。そして、外部電極４３、４４が図２（ｂ）のように、複数部分露出するように形成されている。 The organic insulating layer 33 covers the inorganic protective layer 31 and the organic protective layer 32. The external electrodes 43 and 44 are formed so as to expose a plurality of portions as shown in FIG.
本実施形態では、外部電極４３、４４が引出電極４１、４２上にそれぞれ複数部分形成されている。そして、複数部分の間には有機絶縁層３３が介在している。この構成により、外部電極に機械的応力がかかった場合においても、その応力は、外部電極の複数部分に介在している有機絶縁層３３に吸収される。したがって、機械的応力が緩和され、引出電極４１、４２の剥離や断線を抑制することが可能となる。 In the present embodiment, a plurality of external electrodes 43 and 44 are formed on the extraction electrodes 41 and 42, respectively. An organic insulating layer 33 is interposed between the plurality of portions. With this configuration, even when mechanical stress is applied to the external electrode, the stress is absorbed by the organic insulating layer 33 interposed in a plurality of portions of the external electrode. Therefore, the mechanical stress is relieved, and peeling and disconnection of the extraction electrodes 41 and 42 can be suppressed.
外部電極の複数部分は、基板の長手方向に形成されることが好ましい。
一般的に、実装時には、基板、すなわち誘電体薄膜素子の長手方向により強い応力がかかる。したがって、基板の長手方向に外部電極の複数部分が形成されることで、機械的応力をより効果的に緩和することができる。
The plurality of portions of the external electrode are preferably formed in the longitudinal direction of the substrate.
Generally, during mounting, a stronger stress is applied to the longitudinal direction of the substrate, that is, the dielectric thin film element. Therefore, the mechanical stress can be more effectively relieved by forming a plurality of portions of the external electrode in the longitudinal direction of the substrate.
下部電極層２１、上部電極層２３は、導電性を有する金属材料を用いる。導電性が良好で体酸化性に優れた高融点の貴金属材料を用いることが好ましい。例えば、ＡｕやＰｔが挙げられる。 The lower electrode layer 21 and the upper electrode layer 23 are made of a conductive metal material. It is preferable to use a high melting point noble metal material having good conductivity and excellent body oxidizability. For example, Au and Pt are mentioned.
誘電体層２２に使用される材料としては、高誘電率を有する誘電体材料を用いる。具体的には、（Ｂａ，Ｓｒ）ＴｉＯ3（以下「ＢＳＴ」という。）、ＳｒＴｉＯ3、ＢａＴｉＯ3や、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ4Ｔｉ4Ｏ15等のビスマス層状化合物等が挙げられる。 As a material used for the dielectric layer 22, a dielectric material having a high dielectric constant is used. Specifically, (Ba, Sr) TiO 3 (hereinafter referred to as “BST”), SrTiO 3 , BaTiO 3 , bismuth layered compounds such as Pb (Zr, Ti) O 3 , SrBi 4 Ti 4 O 15, etc. Can be mentioned.
密着層１３は、誘電体層２２と同一の材料を用いても、異なる材料を用いても良い。同一の材料を用いた場合には、製造方法が簡単になる。 The adhesion layer 13 may be made of the same material as the dielectric layer 22 or a different material. When the same material is used, the manufacturing method is simplified.
無機保護層３１には、例えばＳｉＮx、ＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2等を用いることができる。また、有機保護層３２や有機絶縁層３３には、ポリイミド樹脂やエポキシ樹脂を用いることができる。 For the inorganic protective layer 31, for example, SiN x , SiO 2 , Al 2 O 3 , TiO 2 or the like can be used. Moreover, a polyimide resin or an epoxy resin can be used for the organic protective layer 32 and the organic insulating layer 33.
外部電極４１、４２は、例えばＴｉで形成された第１層とＣｕで形成された第２層からなる２層構造である。また、外部電極４３、４４は、例えばＮｉで形成された第１層とＡｕで形成された第２層からなる２層構造である。 The external electrodes 41 and 42 have a two-layer structure including a first layer made of Ti and a second layer made of Cu, for example. The external electrodes 43 and 44 have a two-layer structure including a first layer formed of, for example, Ni and a second layer formed of Au.
また、本実施形態において、容量部２０の誘電体層は１層の構造だが、誘電体層が複数層存在していても良い。 In the present embodiment, the dielectric layer of the capacitor unit 20 has a single layer structure, but a plurality of dielectric layers may exist.
（第２の実施形態）
以下において、本発明の他の実施形態について説明する。第１の実施形態と共通する部分については説明を省略する。
(Second Embodiment)
In the following, other embodiments of the present invention will be described. A description of portions common to the first embodiment is omitted.
図３は本発明の誘電体薄膜素子の第２の実施形態を示す平面図である。 FIG. 3 is a plan view showing a second embodiment of the dielectric thin film element of the present invention.
図４（ａ）は図３のＤ−Ｄ断面図である。また、図４（ｂ）は図３のＥ−Ｅ断面図である。 4A is a cross-sectional view taken along the line DD of FIG. FIG. 4B is a cross-sectional view taken along line EE in FIG.
図から明らかなように、本実施形態では、外部電極４３、４４上に、有機絶縁層３４が形成されている。そして、外部電極４３、４４が複数部分露出するように形成されている。そのため、実装時のはんだと外部電極４３、４４とが複数部分で接続されることになる。そして、接続される複数部分の間には有機絶縁層３４が介在している。したがって、外部電極４３、４４にかかる機械的応力は、介在している有機絶縁層３４に吸収され、応力が緩和されることとなる。 As is apparent from the figure, in this embodiment, the organic insulating layer 34 is formed on the external electrodes 43 and 44. The external electrodes 43 and 44 are formed so as to expose a plurality of portions. Therefore, the solder at the time of mounting and the external electrodes 43 and 44 are connected at a plurality of portions. An organic insulating layer 34 is interposed between the connected portions. Therefore, the mechanical stress applied to the external electrodes 43 and 44 is absorbed by the intervening organic insulating layer 34, and the stress is relieved.
［実験例］
以下のように誘電体薄膜素子を形成した。
[Experimental example]
A dielectric thin film element was formed as follows.
［実験例１］
実験例１として、図１、図２のような誘電体薄膜素子を形成した。
[Experimental Example 1]
As Experimental Example 1, a dielectric thin film element as shown in FIGS. 1 and 2 was formed.
まず、７００ｎｍのＳｉＯ2層である酸化物層１２が形成されたＳｉ基板１１を用意した。 First, a Si substrate 11 on which an oxide layer 12 which is a 700 nm SiO 2 layer was formed was prepared.
次に、基板１１上に、化学溶液堆積（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｏｎ）法で密着層１３として５０ｎｍのＢＳＴ層を形成した。酸化物層１２が形成されたＳｉ基板１１の上面に、Ｂａ：Ｓｒ：Ｔｉ＝７０：３０：１００（モル比）となるように、有機機金属化合物を含む誘電体原料溶液をスピンコートにより塗布した。その後、ホットプレート上で３５０℃で乾燥した。その後、６５０℃の条件で１０分加熱処理した。 Next, a 50 nm BST layer was formed on the substrate 11 as the adhesion layer 13 by a chemical solution deposition (CSD) method. A dielectric material solution containing an organic metal compound is applied by spin coating on the upper surface of the Si substrate 11 on which the oxide layer 12 is formed so that Ba: Sr: Ti = 70: 30: 100 (molar ratio). did. Then, it dried at 350 degreeC on the hotplate. Then, it heat-processed on 650 degreeC conditions for 10 minutes.
次に、下部電極層２１として、密着層１３の上にスパッタリング法を用いて厚さ２００ｎｍのＰｔ層を得た。そして、誘電体層２２、上部電極層２３を順に形成した。すなわち、Ｐｔ層の上に、前述したＢＳＴ層と同様の方法で、厚さ９０ｎｍのＢＳＴ層を形成した。このＢＳＴ層の上に、前述したＰｔ層と同様の方法で、厚さ２００ｎｍのＰｔ層を形成した。そして、容量部２０上に誘電体層２４として、前述したＢＳＴ層と同様の方法で、厚さ９０ｎｍのＢＳＴ層を形成した。 Next, as the lower electrode layer 21, a Pt layer having a thickness of 200 nm was obtained on the adhesion layer 13 using a sputtering method. And the dielectric material layer 22 and the upper electrode layer 23 were formed in order. That is, a 90 nm thick BST layer was formed on the Pt layer by the same method as the BST layer described above. On this BST layer, a Pt layer having a thickness of 200 nm was formed in the same manner as the Pt layer described above. Then, a BST layer having a thickness of 90 nm was formed on the capacitor portion 20 as the dielectric layer 24 by the same method as the BST layer described above.
次に、誘電体層２４、上部電極層２３のエッチングを行い、続いて誘電体層２２、下部電極層２１のエッチングを行った。まず、誘電体層２４であるＢＳＴ層の上にレジストを塗布し、露光、現像によりレジストパターンを形成した。そして、Ａｒイオンミリング法により、所定形状にパターニングした。その後同様の方法で、誘電体層２２と下部電極層２１のエッチングを行った。 Next, the dielectric layer 24 and the upper electrode layer 23 were etched, and then the dielectric layer 22 and the lower electrode layer 21 were etched. First, a resist was applied on the BST layer as the dielectric layer 24, and a resist pattern was formed by exposure and development. And it patterned to the predetermined shape by Ar ion milling method. Thereafter, the dielectric layer 22 and the lower electrode layer 21 were etched by the same method.
そして、上記の積層構造に８５０℃３０分の熱処理を行った。 Then, the above laminated structure was heat-treated at 850 ° C. for 30 minutes.
次に、無機保護層３１を形成した。具体的には、プラズマ化学気相成長法（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により厚さ４００ｎｍの酸化シリコンＳｉＯX層を形成した。 Next, the inorganic protective layer 31 was formed. Specifically, a silicon oxide SiO x layer having a thickness of 400 nm was formed by plasma enhanced chemical vapor deposition (PECVD).
そして、無機保護層３１上に、有機保護層３２を形成した。具体的には感光性ポリイミドをスピンコートし、露光、現像、キュアすることで膜厚２μｍのポリイミド樹脂の有機保護層３２を形成した。 Then, an organic protective layer 32 was formed on the inorganic protective layer 31. Specifically, an organic protective layer 32 of polyimide resin having a film thickness of 2 μm was formed by spin coating photosensitive polyimide, exposing, developing, and curing.
次に、有機保護層３２をマスクパターンとして使用し、ＣＨＦ3ガスを用いて無機保護層３１をパターニングした。この時、開口部を形成し、上下電極層２１、２３の一部を露出させた。 Next, the inorganic protective layer 31 was patterned using CHF 3 gas using the organic protective layer 32 as a mask pattern. At this time, an opening was formed and a part of the upper and lower electrode layers 21 and 23 was exposed.
次に、引出電極４１、４２を形成した。具体的には、マグネトロンスパッタを用いて、Ｔｉ層（層厚１００ｎｍ）、Ｃｕ層（層厚１０００ｎｍ）を連続的に形成した。その後、レジスト塗布、露光、現像を順に行うことによりレジストパターンを形成した。そして、レジストパターンをマスクにして、Ｃｕ層をＡｒイオンミリング法によりパターニングした。続いて、レジストパターンをそのまま用いて、Ｔｉ層をパターニングした。 Next, extraction electrodes 41 and 42 were formed. Specifically, a Ti layer (layer thickness 100 nm) and a Cu layer (layer thickness 1000 nm) were continuously formed by using magnetron sputtering. Thereafter, a resist pattern was formed by sequentially performing resist coating, exposure, and development. Then, using the resist pattern as a mask, the Cu layer was patterned by Ar ion milling. Subsequently, the Ti layer was patterned using the resist pattern as it was.
次に、引出電極４１、４２の一部が露出するように有機絶縁層３３を形成した。具体的には、感光性樹脂材料をスピンコートで塗布し、露光、現像、キュアを順に行うことにより、膜厚２μｍのエポキシ樹脂層を得た。 Next, the organic insulating layer 33 was formed so that a part of the extraction electrodes 41 and 42 was exposed. Specifically, a photosensitive resin material was applied by spin coating, and exposure, development, and curing were sequentially performed to obtain an epoxy resin layer with a thickness of 2 μm.
そして、有機絶縁層３３の開口部分に、外部電極４３、４４を形成した。具体的にはレジストパターンの開口部、すなわち引出電極のＣｕ層上に、電解めっきで厚さ２μｍのＮｉ層を形成した。その上に厚さ０．０５μｍのＡｕ層を形成した。 Then, external electrodes 43 and 44 were formed in the opening portion of the organic insulating layer 33. Specifically, a 2 μm thick Ni layer was formed by electrolytic plating on the opening of the resist pattern, that is, on the Cu layer of the extraction electrode. An Au layer having a thickness of 0.05 μm was formed thereon.
［実験例２］
実験例２として、図３、図４のような誘電体薄膜素子を形成した。
[Experiment 2]
As Experimental Example 2, a dielectric thin film element as shown in FIGS. 3 and 4 was formed.
実験例２の誘電体薄膜素子は、基本的に実験例１と同様のプロセスで形成した。そして、引出電極４１、４２を形成した。具体的には、マグネトロンスパッタを用いて、Ｔｉ層（層厚１００ｎｍ）、Ｃｕ層（層厚１０００ｎｍ）を連続的に形成した。 The dielectric thin film element of Experimental Example 2 was basically formed by the same process as in Experimental Example 1. And extraction electrodes 41 and 42 were formed. Specifically, a Ti layer (layer thickness 100 nm) and a Cu layer (layer thickness 1000 nm) were continuously formed by using magnetron sputtering.
この後、Ｔｉ層とＣｕ層のパターニング前に、外部電極４３、４４を形成した。具体的には、レジスト塗布、露光、現像を順に行うことによりレジストパターンを形成した。そして、電解めっき法によりＣｕ層上にＮｉ層を２．０μｍ、その上にＡｕ層を０．３μｍ形成した。 Thereafter, external electrodes 43 and 44 were formed before patterning of the Ti layer and the Cu layer. Specifically, a resist pattern was formed by sequentially performing resist coating, exposure, and development. Then, an Ni layer was formed to 2.0 μm on the Cu layer by electrolytic plating, and an Au layer was formed to 0.3 μm thereon.
そして、引出電極４１、４２のパターニングを行った。具体的には、レジスト塗布、露光、現像を順に行うことによりレジストパターンを形成した。そして、レジストパターンをマスクにして、Ｃｕ層をＡｒイオンミリング法によりパターニングした。続いて、レジストパターンをそのまま用いて、Ｔｉ層をパターニングした。 Then, the extraction electrodes 41 and 42 were patterned. Specifically, a resist pattern was formed by sequentially performing resist coating, exposure, and development. Then, using the resist pattern as a mask, the Cu layer was patterned by Ar ion milling. Subsequently, the Ti layer was patterned using the resist pattern as it was.
そして、エポキシ樹脂からなる有機絶縁層３３、３４を外部電極４３、４４の一部が露出するように形成した。具体的には、感光性樹脂材料をスピンコートで塗布し、露光、現像、キュアを順に行うことにより、膜厚２μｍのエポキシ樹脂層を得た。 Then, the organic insulating layers 33 and 34 made of epoxy resin were formed so that a part of the external electrodes 43 and 44 was exposed. Specifically, a photosensitive resin material was applied by spin coating, and exposure, development, and curing were sequentially performed to obtain an epoxy resin layer with a thickness of 2 μm.
［比較例］
比較例として、図５、図６のような誘電体薄膜素子を形成した。図６は図５のＨ−Ｈ断面図である。比較例の誘電体薄膜素子は、有機絶縁層３３をパターニングして、外部電極４３、４４を図のように形成した。パターニングの形状以外は、実験例１と同様のプロセスで形成した。
[Comparative example]
As a comparative example, a dielectric thin film element as shown in FIGS. 5 and 6 was formed. 6 is a cross-sectional view taken along the line HH in FIG. In the dielectric thin film element of the comparative example, the organic insulating layer 33 was patterned to form the external electrodes 43 and 44 as shown in the figure. Except for the shape of patterning, it was formed by the same process as in Experimental Example 1.
図７に、誘電体薄膜素子の実装時の断面の拡大概略図を示す。左側が実装前の図で、右側が実装時にはんだ４５が外部電極４３上に形成された場合の図である。図７（ａ）は実験例１の拡大図で、図１のＣ−Ｃ断面図である。図７（ｂ）、図７（ｃ）は実験例２の拡大図である。図７（ｂ）は図３のＦ−Ｆ断面図であり、図７（ｃ）は図３のＧ−Ｇ断面図である。そして、図７（ｄ）は比較例の拡大図で、図５のＩ−Ｉ断面図である。 FIG. 7 shows an enlarged schematic view of a cross section when the dielectric thin film element is mounted. The left side is a view before mounting, and the right side is a view when the solder 45 is formed on the external electrode 43 during mounting. Fig.7 (a) is an enlarged view of Experimental example 1, and is CC sectional drawing of FIG. 7B and 7C are enlarged views of Experimental Example 2. FIG. 7B is a cross-sectional view taken along line FF in FIG. 3, and FIG. 7C is a cross-sectional view taken along line GG in FIG. FIG. 7D is an enlarged view of the comparative example, and is a cross-sectional view taken along the line II of FIG.
実験例１、実験例２、比較例のいずれも、Ａｕ層／Ｎｉ層の２層構造である外部電極４３のはんだに近いＡｕ層がはんだに食われる。その結果、Ａｕ層が存在していた部分にもはんだが形成されることとなる。 In each of Experimental Example 1, Experimental Example 2, and Comparative Example, the Au layer close to the solder of the external electrode 43 having a two-layer structure of Au layer / Ni layer is eroded by the solder. As a result, solder is also formed in the portion where the Au layer was present.
実験例１の場合には、はんだ４５は有機絶縁層３３をまたぐように形成される。
また、実験例２のように、有機絶縁層３４が外部電極４３上に形成されている場合には、図７（ｂ）、（ｃ）のようにＡｕ層が存在していた部分にもはんだが形成される。したがって、はんだ４５中に有機絶縁層３４が存在するような構造になる。一方、比較例では、図７（ｄ）のように、はんだ４５が外部電極４３上に形成される。
In the case of Experimental Example 1, the solder 45 is formed so as to straddle the organic insulating layer 33.
Further, when the organic insulating layer 34 is formed on the external electrode 43 as in Experimental Example 2, the portion where the Au layer was present as shown in FIGS. 7B and 7C is also soldered. Is formed. Therefore, the structure is such that the organic insulating layer 34 exists in the solder 45. On the other hand, in the comparative example, the solder 45 is formed on the external electrode 43 as shown in FIG.
実験例１、実験例２のように、外部電極４３、４４とはんだ４５とが複数部分で接続している場合には、外部電極４３、４４にかかる機械的応力は、介在している有機絶縁層３３、３４に吸収され、応力を緩和することができる。 When the external electrodes 43 and 44 and the solder 45 are connected at a plurality of portions as in Experimental Example 1 and Experimental Example 2, mechanical stress applied to the external electrodes 43 and 44 is caused by intervening organic insulation. It is absorbed by the layers 33 and 34 and can relieve stress.
尚、本発明は上記の実施形態に限定されるものではない。各層の膜厚、形成方法、形成条件は単なる例示である。誘電体薄膜素子の機能を損なわない範囲で任意に変更可能である。 In addition, this invention is not limited to said embodiment. The film thickness, formation method, and formation conditions of each layer are merely examples. The dielectric thin film element can be arbitrarily changed as long as the function of the dielectric thin film element is not impaired.
１０：誘電体薄膜素子
１１：基板
１２：酸化物層
１３：密着層
２０：容量部
２１：下部電極層
２２：誘電体層
２３：上部電極層
２４：誘電体層
３０：保護層
３１：無機保護層
３２：有機保護層
３３，３４：有機絶縁層
４１，４２：引出電極
４１ａ，４２ａ：引出部
４１ｂ，４１ｂ：接続部
４３，４４：外部電極
４５：はんだ
１１１：基板
１１２：下部電極層
１１３：誘電体層
１１４：上部電極層
１１５：バリア層
１１６： 保護絶縁層
１１７：電極パッド（外部電極）
１１８：外部電極端子
１２０：薄膜コンデンサ
１３０：容量部
10: Dielectric thin film element 11: Substrate 12: Oxide layer 13: Adhesion layer 20: Capacitance part 21: Lower electrode layer 22: Dielectric layer 23: Upper electrode layer 24: Dielectric layer 30: Protective layer 31: Inorganic protection Layer 32: Organic protective layer 33, 34: Organic insulating layer 41, 42: Lead electrode 41a, 42a: Lead portion 41b, 41b: Connection portion 43, 44: External electrode 45: Solder 111: Substrate 112: Lower electrode layer 113: Dielectric layer 114: Upper electrode layer 115: Barrier layer 116: Protective insulating layer 117: Electrode pad (external electrode)
118: External electrode terminal 120: Thin film capacitor 130: Capacitance section
Claims (4)
前記基板上に形成され、誘電体層と、前記誘電体層の上下面に形成された少なくとも一対の電極層と、を有する容量部と、
前記容量部のいずれかの電極層と電気的に接続される引出電極と、
前記引出電極上に複数部分形成される外部電極と、
前記外部電極の間に介在する有機絶縁層と、
を備える誘電体薄膜素子。 A substrate,
A capacitor part formed on the substrate and having a dielectric layer and at least a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer;
An extraction electrode that is electrically connected to any electrode layer of the capacitor;
A plurality of external electrodes formed on the extraction electrode;
An organic insulating layer interposed between the external electrodes;
A dielectric thin film element comprising:
前記基板上に形成され、誘電体層と、前記誘電体層の上下面に形成された少なくとも一対の電極層と、を有する容量部と、
前記容量部のいずれかの電極層と電気的に接続される引出電極と、
前記引出電極上に形成される外部電極と、
前記外部電極が複数部分露出するように前記外部電極上に形成される有機絶縁層と、
を備える誘電体薄膜素子。 A substrate,
A capacitor part formed on the substrate and having a dielectric layer and at least a pair of electrode layers formed on the upper and lower surfaces of the dielectric layer;
An extraction electrode that is electrically connected to any electrode layer of the capacitor;
An external electrode formed on the extraction electrode;
An organic insulating layer formed on the external electrode such that a plurality of external electrodes are exposed;
A dielectric thin film element comprising:
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106469610A (en) * | 2012-01-17 | 2017-03-01 | 罗姆股份有限公司 | Chip capacitor and its manufacture method |
| JP2017112393A (en) * | 2012-01-17 | 2017-06-22 | ローム株式会社 | Chip capacitor and method of manufacturing the same |
| WO2018198330A1 (en) * | 2017-04-28 | 2018-11-01 | ゼンテルジャパン株式会社 | Capacitor device and manufacturing method therefor |
| US10340088B2 (en) | 2017-02-21 | 2019-07-02 | Tdk Corporation | Thin-film capacitor |
| US10483345B2 (en) | 2017-02-13 | 2019-11-19 | Tdk Corporation | Electronic component embedded substrate |
| US10813220B2 (en) | 2017-02-13 | 2020-10-20 | Tdk Corporation | Electronic component embedded substrate |
| US11114249B2 (en) | 2017-02-21 | 2021-09-07 | Tdk Corporation | Thin-film capacitor |
| US11276531B2 (en) | 2017-05-31 | 2022-03-15 | Tdk Corporation | Thin-film capacitor and method for manufacturing thin-film capacitor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345234A (en) * | 2000-03-29 | 2001-12-14 | Kyocera Corp | Thin film electronic part, laminated thin film electronic part, and substrate |
| JP2002222925A (en) * | 2001-01-26 | 2002-08-09 | Fujitsu Ltd | Capacitor and semiconductor device having the same |
| JP2003347157A (en) * | 2002-05-30 | 2003-12-05 | Kyocera Corp | Thin film electronic component |
| JP2004214589A (en) * | 2002-11-14 | 2004-07-29 | Fujitsu Ltd | Thin film capacitor and method for manufacturing it |
| JP2007081325A (en) * | 2005-09-16 | 2007-03-29 | Murata Mfg Co Ltd | Thin film capacitor |
-
2009
- 2009-08-11 JP JP2009186632A patent/JP5299158B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345234A (en) * | 2000-03-29 | 2001-12-14 | Kyocera Corp | Thin film electronic part, laminated thin film electronic part, and substrate |
| JP2002222925A (en) * | 2001-01-26 | 2002-08-09 | Fujitsu Ltd | Capacitor and semiconductor device having the same |
| JP2003347157A (en) * | 2002-05-30 | 2003-12-05 | Kyocera Corp | Thin film electronic component |
| JP2004214589A (en) * | 2002-11-14 | 2004-07-29 | Fujitsu Ltd | Thin film capacitor and method for manufacturing it |
| JP2007081325A (en) * | 2005-09-16 | 2007-03-29 | Murata Mfg Co Ltd | Thin film capacitor |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106469610A (en) * | 2012-01-17 | 2017-03-01 | 罗姆股份有限公司 | Chip capacitor and its manufacture method |
| JP2017112393A (en) * | 2012-01-17 | 2017-06-22 | ローム株式会社 | Chip capacitor and method of manufacturing the same |
| US10304633B2 (en) | 2012-01-17 | 2019-05-28 | Rohm Co., Ltd. | Chip capacitor and method for manufacturing the same |
| US10777360B2 (en) | 2012-01-17 | 2020-09-15 | Rohm Co., Ltd. | Chip capacitor and method for manufacturing the same |
| US10483345B2 (en) | 2017-02-13 | 2019-11-19 | Tdk Corporation | Electronic component embedded substrate |
| US10813220B2 (en) | 2017-02-13 | 2020-10-20 | Tdk Corporation | Electronic component embedded substrate |
| US10340088B2 (en) | 2017-02-21 | 2019-07-02 | Tdk Corporation | Thin-film capacitor |
| US11114249B2 (en) | 2017-02-21 | 2021-09-07 | Tdk Corporation | Thin-film capacitor |
| WO2018198330A1 (en) * | 2017-04-28 | 2018-11-01 | ゼンテルジャパン株式会社 | Capacitor device and manufacturing method therefor |
| JPWO2018198330A1 (en) * | 2017-04-28 | 2020-01-16 | ゼンテルジャパン株式会社 | Capacitor device and manufacturing method thereof |
| US11038012B2 (en) | 2017-04-28 | 2021-06-15 | AP Memory Technology Corp. | Capacitor device and manufacturing method therefor |
| US11276531B2 (en) | 2017-05-31 | 2022-03-15 | Tdk Corporation | Thin-film capacitor and method for manufacturing thin-film capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
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