JP2010278341A - 貼り合わせｓｏｓ基板 - Google Patents

Abstract

【解決課題】 半導体デバイスの特性低下の原因となるサファイア基板からシリコン基板へのアルミニウム成分の拡散を大幅に抑制したＳＯＳ基板を提供する。
【解決手段】 シリコン基板１の表面からイオンを注入してイオン注入層３を形成する工程と、サファイア基板２の表面と前記シリコン基板１のイオンを注入した表面とを貼り合わせる前に、両表面の少なくとも一方の表面に、表面活性化処理を施す工程と、前記シリコン基板１の前記表面と前記サファイア基板２の前記表面とを貼り合わせる工程と、前記貼り合わせた基板に最高温度として１５０℃以上２５０℃以下の熱処理を加え接合体５を得る工程と、前記イオン注入層に沿って前記接合体を剥離させシリコン薄膜を前記サファイア基板に転写する剥離工程を少なくとも含んでなる方法によって製造されるＳＯＳ基板であって、誘導結合プラズマ質量分析［ＩＣＰ−ＭＳ］もしくは原子吸光分析法によるシリコン薄膜表面のＡｌ濃度が２×１０^１１ａｔｏｍｓ／ｃｍ^２以下であるＳＯＳ基板。
【選択図】 図１

Description

本発明は半導体デバイス用基板として要求される低汚染度の、特に低Ａｌ濃度のＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板に関する。

ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板は半導体素子において接合容量の低減やリーク電流の抑制、高周波特性などの観点からパワーデバイスや高周波デバイスなどの用途に用いられている。
その中でも、ＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）、ＳＯＧ（Ｓｉｌｉｃｏｎ ｏｎ Ｇｌａｓｓ）、ＳＯＳと呼ばれるＳＯＩ基板が提案されており、ハンドル基板（石英、ガラス、サファイア）が有する絶縁性及び透明性などからプロジェクタ、高周波デバイスなどへの応用が見込まれている。特にＳＯＳに関してはハンドル基板であるサファイアの熱伝導率が石英の約３０倍であることから、ＳＯＳ基板は放熱性にも優れた基板材料として期待されている。

一方、半導体デバイス用基板は非常に高い清浄度が求められている。特に基板表面の残留金属はｐｎ接合リーク不良や酸化膜の絶縁耐圧不良の原因となり、半導体デバイスの性能や歩留まりに大きく影響を与える。ＩＴＲＳによる国際半導体技術ロードマップによれば、デバイスの線幅が減少するにつれてより低い残留金属濃度がデバイス用基板に求められている。例えば２００７年時点で、ＤＲＡＭの場合ハーフピッチが６５ｎｍであるのに対して、これに要求される残留金属濃度は１×１０^１０ａｔｏｍｓ／ｃｍ^２以下である。現在実用化しているＳＯＳ基板を用いて作製されたＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）デバイスはそのゲート長が５００ｎｍであるが、この場合シリコン層表面の不純物金属は〜１０^１１ａｔｏｍｓ／ｃｍ^２であることを求められている。

現在ＳＯＳ基板としては、特許文献１に記載されたような、サファイア基板上にシリコン層をヘテロエピタキシャル成長させたヘテロエピタキシャルＳＯＳ基板（以下、「ＨＥ−ＳＯＳ基板」と略す。）がある。

しかしながら、ＨＥ−ＳＯＳ基板に関しては特許文献１で述べられているように、シリコン層のヘテロエピタキシャル成長に必要な高基板温度や、ヘテロエピタキシャル成長後のシリコン層の結晶欠陥を低減させるためのアニール処理という約１０００℃の熱処理工程を入れなければならず、この工程によるサファイア基板からシリコン層側へのアルミニウムの拡散が問題となっている。

特表平０８−５１２４３２号公報

このようなシリコン層内に拡散した不純物アルミニウムはアクセプタとして振る舞い、ＭＯＳＦＥＴやＭＥＳＦＥＴ（金属半導体ＦＥＴ）のようなｐ型チャネル能動素子のソースおよびドレイン領域間の高いリーク電流の原因と考えられている。

本発明は、上記現状に鑑み、半導体デバイスの特性低下の原因となるサファイア基板からシリコン基板へのアルミニウム成分の拡散を大幅に抑制したＳＯＳ基板を提供する。

この問題を解決するために、本発明者は以下のようなＳＯＳ基板を考案した。すなわち、ＳＯＳ基板の作製に当たって、高温プロセスを必要とするシリコンのヘテロエピタキシャル成長を利用するのではなく、サファイア基板とシリコン基板を直接張り合わせる方法を考案した。この貼り合わせＳＯＳ（以下Ｂ−ＳＯＳと略す）基板の作製方法の概略を図１に示す。作製工程としては、
（ｉ）貼り合わせ前に各々の基板表面を活性化する工程、
（ｉｉ）基板同士を貼り合わせる工程、
（ｉｉｉ）結合力を強化するための熱処理工程、
（ｉｖ）シリコン基板側の薄膜化、および、
（ｖ）ケミカルエッチング、研磨、洗浄が挙げられる。
（ｉｖ）の工程に関しては研削・研磨による薄膜化、もしくは、シリコン基板に予め水素イオンを注入しておき、熱処理終了後機械的な衝撃を与えること、もしくは、貼り合わせ基板の両面間で温度差をつけることにより、水素イオン注入層で剥離を行うことも可能である。また、本ケースではサファイアという単結晶の物質を用いているが、組成が同様で非晶質体のアルミナでも同様の結果を得ることが可能である。

本発明により１０００℃という高温処理を必要とすることなく、サファイア基板からのＡｌの拡散を抑制することができ、２×１０^１１ａｔｏｍｓ／ｃｍ^２以下という低ＡｌのＳＯＳ基板を作製することができる。

本発明における貼り合わせＳＯＳ基板の作製フローにおける（ａ）表面活性化処理、（ｂ）貼り合わせ工程、（ｃ）基板両面の温度差印加工程、（ｄ）機械的衝撃印加工程の概略図である。

本発明に係るＳＯＳ基板は、シリコン薄膜表面のＡｌ濃度が２×１０^１１ａｔｏｍｓ／ｃｍ^２以下であるものである。ＳＯＳ基板のＳｉ層における不純物金属測定に関しては、誘導結合型プラズマ質量分析法（ＩＣＰ−ＭＳ）、もしくは原子吸光分析法（ＡＡＳ）を採用した。
前記分析を行う際には、Ｓｉ層表面にＨＦとＨ_２Ｏ_２の混合溶液、もしくはＨＣｌとＨ_２Ｏ_２の混合溶液を微少量滴下して測定用試料溶液を採取し各種測定を行った。

上記ＳＯＳ基板は、貼り合わせ法によって製造されたものであることが好ましい。貼り合わせ法を採用することにより、ヘテロエピタキシャル成長法に比べて、サファイア／シリコン界面の近傍における欠陥密度と、シリコンバルク部における欠陥密度との相関を小さくすることができる利点がある。

以下、本発明にかかるＳＯＳ基板の製造方法の一態様について図１に基づいて詳細に説明する。
まず、シリコン基板１もしくは酸化膜付きシリコン基板１を用意する。貼り合わせ後のシリコン層の薄膜化の手段によっては、所望の膜厚に応じた加速電圧で水素イオン等が注入されたシリコン基板を用意する。

イオン注入層３は、シリコン基板１中に形成する。この際、その表面から所望の深さにイオン注入層３を形成できるような注入エネルギーで、所定の線量の水素イオン（Ｈ^＋）または水素分子イオン（Ｈ_２ ^＋）を注入する。このときの条件として、例えば、注入エネルギーは５０〜１００ｋｅＶとできる。

前記シリコン基板１に注入する水素イオン（Ｈ^＋）のドーズ量は、１．０×１０^１６ａｔｏｍ／ｃｍ^２〜１．０×１０^１７ａｔｏｍ／ｃｍ^２であることが好ましい。１．０×１０^１６ａｔｏｍ／ｃｍ^２未満であると、界面の脆化が起こらない場合があり、１．０×１０^１７ａｔｏｍ／ｃｍ^２を超えると、貼り合わせ後の熱処理中に気泡となり転写不良となる場合がある。より好ましいドーズ量は、５．０×１０^１６ａｔｏｍ／ｃｍ^２である。
注入イオンとして水素分子イオン（Ｈ_２ ^＋）を用いる場合、そのドーズ量は５．０×１０^１５ａｔｏｍｓ／ｃｍ^２〜５．０×１０^１６ａｔｏｍｓ／ｃｍ^２であることが好ましい。５．０×１０^１５ａｔｏｍｓ／ｃｍ^２未満であると、界面の脆化が起こらない場合があり、５．０×１０^１６ａｔｏｍｓ／ｃｍ^２を超えると、貼り合わせ後の熱処理中に気泡となり転写不良となる場合がある。より好ましいドーズ量は、２．５×１０^１６ａｔｏｍ／ｃｍ^２である。
また、シリコン基板１の表面にあらかじめ数ｎｍ〜５００ｎｍ程度のシリコン酸化膜等の絶縁膜を形成しておき、それを通して水素イオンまたは水素分子イオンの注入を行えば、注入イオンのチャネリングを抑制する効果が得られるという利点がある。

次に、シリコン基板１の表面及び／又はサファイア基板２の表面を活性化処理する。表面活性化処理の方法としてはウェットケミカル処理、プラズマ処理、オゾン処理、高真空下でのアニール処理が挙げられる。
ウェットケミカル処理による基板表面の活性化を行う場合は、水、アンモニア水、硫酸を用いて基板を浸漬処理することにより基板表面のＯＨ基が増加して表面が活性化する。処理はシリコン基板１のイオン注入した表面及びサファイア基板２の貼り合わせ面の両方について行うのがより好ましいが、いずれか一方だけを行ってもよい。
プラズマで処理をする場合、真空チャンバ中に基板を設置しガスを減圧下で導入した後、高周波プラズマに５〜１０秒程曝し、表面をプラズマ処理する。プラズマ用ガスとしてはシリコン基板１を処理する場合、表面を酸化する場合には酸素、酸化しない場合には水素、ヘリウムやアルゴンといった希ガス、又はこれらの混合ガスを用いることができる。サファイア基板２を処理する場合はいずれのガスでもよい。プラズマ処理をすることにより、シリコン基板１及び／又はサファイア基板２の表面の有機物が酸化して除去され、さらに表面のＯＨ基が増加し活性化する。処理はシリコン基板１のイオン注入した表面及びサファイア基板の貼り合わせ面の両方について行うのがより好ましいが、いずれか一方だけを行ってもよい。
オゾンで処理をする場合は、大気を導入したチャンバ中にＲＣＡ洗浄等の洗浄をしたシリコン基板及び／又はサファイア基板を載置し、窒素、アルゴン等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素をオゾンに変換することで、表面をオゾン処理する。プラズマ処理とオゾン処理とはどちらか一方又は両方行なうことができる。
高真空下でのアニール処理を行う場合は、シリコン基板を３×１０^−６ Ｐａ以下に減圧した反応容器内に設置し約９００ ℃で基板を昇温することでアニール処理を行う。この処理により、基板表面の自然酸化膜が除去されて、表面は非常に清浄度が高く活性化した状態となる。

次に、このシリコン基板１の表面およびサファイア基板２の活性化処理をした表面を接合面として貼り合わせる。

次いで、貼り合わせた基板に１５０℃以上２５０℃以下の熱処理を施し、接合体５を得る。熱処理を行う理由は密着力（接合力）を上げるためである。温度を１５０ ℃以上２５０ ℃以下とする理由は、１５０ ℃未満では結合強度が上がらない為で、２５０ ℃を超えると貼り合わせた基板が破損する可能性が出るためである。
また、この熱処理装置に関しては清浄度が管理されたオーブンなどが例として挙げられる。熱処理は前記温度域内で行うが、オーブンの昇温速度は、通常、 １ ℃／分から５ ℃／分、熱処理の降温速度は１ ℃／分から５ ℃／分である。しかし、上記速度が基板作製にあたって限定されるわけではない。
熱処理時間としては、温度にもある程度依存するが１２時間〜７２時間が好ましい。

続いて基板を室温まで冷却し、イオン注入層に機械的衝撃を与える、もしくは、接合体５の両面間で温度差を設けることによって各面の熱応力の差を利用して剥離を行い、シリコン薄膜をサファイア基板に転写する薄膜転写を行う。上記接合体５のいずれの面を高温にしてもよいが、シリコンとサファイアとの熱膨張率の大きさの違いを考慮して、シリコン側を加熱することが好ましい。
イオン注入層３に機械的衝撃を与えるためには、例えばガスや液体等の流体のジェットを接合した基板の側面から連続的または断続的に吹き付ければよいが、衝撃により機械的剥離が生じる方法であれば特に限定はされない。
接合体５の両面間で温度差をつけて剥離を行う場合は、片面を加熱しもう一方の面を冷却する形で行う。このとき加熱と冷却の温度差が５０ ℃以上であることが好ましい。５０ ℃より低いと、熱応力の差が発生せずに剥離が進行しない状態になる。５０ ℃以上にすると熱応力が発生し、熱膨張率の差によりシリコン基板１のイオン注入層３から剥離（前記熱処理によりイオン注入層の脆化がおこり、この面から剥離される）が行われる。
上記剥離工程により、サファイア基板２上にシリコン薄膜６が形成されたＳＯＳ基板７が得られる。

上記剥離直後のシリコン薄膜６の表面には、１５０ｎｍ程度のダメージ層が残存するので上記ＳＯＳ基板７に対して、後工程としてケミカルエッチングや研磨を行うことによるシリコン薄膜の減厚処理、ウェットもしくはドライプロセスによる洗浄を行うことで、ＳＯＳ基板をそれぞれの用途に適した状態に仕上げる。ここでダメージ層全てを研磨で取り除くことは膜厚バラツキを増大させることになるので、実際のプロセスでは、大部分を化学的なエッチング方法で除去し、然る後に鏡面仕上げ研磨で表面を鏡面化するという方法が合理的である。
ここでいうケミカルエッチング処理とは、ＫＯＨ、ＮａＯＨ、ＣｓＯＨ、ＮＨ_４ＯＨのいずれかのアルカリ溶液や、ＥＤＰ（Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅ−ｐｙｒｏｃａｔｅｃｈｏｌ−ｗａｔｅｒ）、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）、ヒドラジン（ｈｙｄｒａｚｉｎｅ）などのいずれかの有機溶剤が含まれた薬液でシリコン薄膜をエッチングする処理のことを示す。
ケミカルエッチング量は後工程の研磨量にも依存するが、前記ダメージ層厚さ150 nmの70%以上になるまで行うことが好ましく、引き続き行う鏡面仕上げ研磨によって目標とする厚さに調厚することが好ましい。
また、前記ウェットプロセスによる洗浄とはＲＣＡ洗浄やスピン洗浄が上げられ、ドライプロセスによる洗浄にはＵＶ／オゾン洗浄やＨＦベーパー洗浄がある。

本発明におけるＳＯＳ基板は、サファイア基板上のシリコン薄膜におけるＡｌ濃度が非常に低いものであるので、例えば、ＭＯＳＦＥＴやＭＥＳＦＥＴ（金属半導体ＦＥＴ）のようなｐ型チャネル能動素子；該ｐ型チャネル能動素子を含み、多くの演算処理機能を盛り込んだＣＰＵやシステムチップ等の高周波デバイス等に好適に用いることができる。また、液晶装置等の電気光学装置用基板の作製用にも適する。

実施例１
半導体基板として、予め酸化膜を２００ ｎｍ成長させた直径１５０ ｍｍのシリコン基板（厚さ６２５ μｍ）に対して５６ ｋｅＶ、ドーズ量５×１０^１６ ａｔｏｍｓ ／ ｃｍ^２で水素イオンを注入した。あわせてハンドル基板となる直径１５０ ｍｍのサファイア基板（厚さ６００ μｍ）を準備し、シリコン及びサファイア基板双方の表面にプラズマ活性化処理を行い貼り合わせた。次に貼り合わせた基板の熱処理（処理温度：１５０ ℃〜２５０ ℃）を２４時間行い、結合力を上げた接合体を得た後、貼り合せ界面に機械的衝撃を加え剥離をすることで、シリコン薄膜６をサファイア基板２に転写した。目視により基板全面へのシリコン薄膜６の転写が確認できた。
この後、ＳＯＳ基板７の仕上げとしてNH4OH/H2O2液を用いてケミカルエッチング処理し、CMP及びＲＣＡ洗浄を順次行い、シリコン薄膜の膜厚を１５０ ｎｍとした。
次に、シリコン層の薄膜化を行ったＳＯＳ基板７のシリコン薄膜６側の金属濃度を誘導結合プラズマ質量分析法［ＩＣＰ−ＭＳ］により評価した。表１にそれぞれ異なる熱処理温度で作製したＳＯＳ基板のシリコン層側の金属濃度をまとめた。

ここでＤＬとは検出限界以下の濃度であることを意味する。
表１から、アルミニウムをはじめ、各金属濃度は異なる熱処理温度で作製した基板間で大きな差はなく、その濃度も２×１０^１１ ａｔｏｍｓ／ｃｍ^２以下であった。
実施例２

半導体基板として、直径１５０ ｍｍのシリコン基板（厚さ６２５ μｍ、酸化膜はなし）を準備し、これに５６ ｋｅＶ、ドーズ量５×１０^１６ ａｔｏｍｓ ／ ｃｍ^２で水素イオンを注入した。あわせてハンドル基板となる直径１５０ ｍｍのサファイア基板（厚さ６００ μｍ）を準備し、シリコン基板のイオン注入した表面ならびにサファイア基板の表面にプラズマ活性化処理を行い、その後両基板を貼り合わせた。貼り合わせた基板に異なる熱処理温度で２４時間熱処理を施して接合体を得た後に、シリコン層側を約６０ ℃に、サファイア基板側を約１０ ℃となるように加熱及び冷却することで剥離を行い、シリコン薄膜６をサファイア基板２に転写した。
この後、ＳＯＳ基板７の仕上げとしてNH4OH/H2O2液を用いてケミカルエッチング処理、研磨及びＲＣＡ洗浄を順次行い、シリコン薄膜の膜厚を150 ｎｍとした。
シリコン層の薄膜化を行ったＳＯＳ基板７のシリコン薄膜６側の金属濃度を原子吸光分析法により評価した。表２にそれぞれ異なる熱処理温度で作製したＳＯＳ基板７のシリコン薄膜６側の金属濃度をまとめた。

表２から、アルミニウムをはじめ、各金属濃度は異なる熱処理温度で作製した基板間で大きな差はなく、その濃度も２×１０^１１ ａｔｏｍｓ／ｃｍ^２以下であった。
また、剥離方法は、化学エッチングに影響を与えないことがわかった。
比較例１

前記実施例１の比較対照として、他の処理工程の条件は同じとし、貼り合わせ基板の熱処理温度を１４０ ℃にした場合は結合力不足によるサファイア基板へのシリコン層の未転写部が剥離時に散見された。一方、貼り合わせ基板の熱処理温度を２７０ ℃にして場合においては熱処理時に貼り合わせ基板が破損した。これはシリコンとサファイアとの熱膨張率の違いに起因するものと考えられる。

１ シリコン基板
２ サファイア基板
３ イオン注入層
４ 貼り合わせ界面
５ 接合体
６ シリコン薄膜
７ 貼り合わせＳＯＳ基板

Claims (7)

1. シリコン基板の表面からイオンを注入してイオン注入層を形成する工程と、
   サファイア基板の表面と前記シリコン基板のイオンを注入した表面とを貼り合わせる前に、両表面の少なくとも一方の表面に、表面活性化処理を施す工程と、
   前記シリコン基板の前記表面と前記サファイア基板の前記表面とを貼り合わせる工程と、
   前記貼り合わせた基板に最高温度として１５０℃以上２５０℃以下の熱処理を加え接合体を得る工程と、
   前記イオン注入層に沿って前記接合体を剥離させシリコン薄膜を前記サファイア基板に転写する剥離工程を少なくとも含んでなる方法によって製造されるＳＯＳ基板であって、誘導結合プラズマ質量分析［ＩＣＰ−ＭＳ］もしくは原子吸光分析法によるシリコン薄膜表面のＡｌ濃度が２×１０^１１ａｔｏｍｓ／ｃｍ^２以下であるＳＯＳ基板。
2. 前記剥離工程が、前記イオン注入層を脆化させた後、該イオン注入層に機械的衝撃を加え、該イオン注入層に沿って前記接合体を剥離する工程を含む請求項１に記載のＳＯＳ基板。
3. 前記剥離工程が、前記イオン注入層を脆化させた後、前記接合体のシリコン基板側とサファイア基板側の両側に温度差を設けることにより、該イオン注入層に沿って前記接合体を剥離する工程を含む請求項１または２に記載のＳＯＳ基板。
4. 前記剥離工程で得られたシリコン薄膜を、ウェットプロセス又はドライプロセスで洗浄する洗浄工程をさらに含む請求項１ないし３のいずれかに記載のＳＯＳ基板。
5. 前記剥離工程で得られたシリコン薄膜を減厚するための減厚工程をさらに含む請求項１ないし４のいずれかに記載のＳＯＳ基板。
6. 前記減厚工程が、前記剥離工程で得られたシリコン薄膜のケミカルエッチング及び／又は研磨である請求項５に記載のＳＯＳ基板。
7. 請求項１ないし６のいずれかに記載のＳＯＳ基板を含む半導体デバイス。
   

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