JP2010268408A - 鋸波発生回路 - Google Patents

Abstract

【課題】コンデンサの充放電により鋸波を発生させる回路において、帰還回路の動作遅延によるボトム電圧、周波数のばらつきを低減する。
【解決手段】所定の電流を供給する定電流源Ｉosc５０と、上記定電流源Ｉosc５０に一端が接続された抵抗Ｒoscと、上記抵抗Ｒoscの他端に一端が接続され、他端が接地されたコンデンサＣoscと、上記コンデンサＣoscの両端に接続されたスイッチング素子４０と、上記コンデンサＣoscの出力を用いて上記スイッチング素子４０をスイッチングする帰還回路１００とを備え、上記定電流源Ｉosc５０と上記抵抗Ｒoscとの間の接続点を出力端子として鋸波を発生する鋸波発生回路。
【選択図】図１

Description

本発明は、鋸波信号を発生させるための鋸波発生回路に関する。

ＤＣＤＣコンバータなどのＰＷＭ制御を行う回路では、ＰＷＭ変調波を発生するために鋸波信号が使用される。例えば特許文献１に記載された鋸波発生回路は、鋸波を用いてパルス幅変調（ＰＷＭ変調）を行う。図５に示すように、パルス信号発生回路２から発生させたパルス信号を、微分回路３で微分して、この微分信号によってトランジスタＴｒのオンオフを行い、コンデンサＣ２の充電・放電を行う。この充放電の繰り返しにより接続点Ｑに鋸波信号を発生させている。図５の回路では、接続点Ｑに出力された鋸波信号と入力信号Ｖｉとをコンパレータ５で比較してＰＷＭ変調を行い、出力端子８にＰＷＭ変調後のパルス信号を発生させている。この従来技術では、定電流源４とコンデンサＣ２との間に抵抗Ｒ２を設けることにより、鋸波信号のレベルシフトを行い、出力端子８に所望のＰＷＭ変調率のパルス信号を得ている。

しかしながら、上記従来技術では、パルス信号発生回路２によってパルス信号を発生させ、このパルス信号を微分して、トランジスタＴｒをオンオフするため、回路規模が大きくなるという問題がある。

図６に、他の従来の鋸波発生回路を示す。この鋸波発生回路では、鋸波電圧Ｖoをコンパレータ１０、２０に帰還入力することで、上記従来技術で用いられるパルス信号発生回路２を無くす構成としている。２つのコンパレータ１０、２０と、リセット型のフリップフロップ（以下ＦＦ）３０と、スイッチング素子としてのＦＥＴ４０と、コンデンサＣoscによって鋸波発生回路を構成している。図７は、図６の回路構成の各部の動作波形を示すタイムチャートである。

ＦＥＴ４０がオフの間は、定電流源５０によりコンデンサＣoscに電荷が充電され、鋸波電圧Ｖoが上昇する。鋸波電圧Ｖoがコンパレータ１０の上限基準電圧ＶsetHを越えると、コンパレータ１０の出力ＶcompHが上昇開始する。コンパレータ１０の出力ＶcompHがＦＦ３０のしきい値Ｖ１を越えると、ＦＦ３０がセットされ、ＦＦ３０の出力Ｖswが“ＨＩＧＨ”に立ち上がり、ＦＥＴ４０がオンする。これにより、コンデンサＣoscの電荷が、ＦＥＴ４０を介して放電され、鋸波電圧Ｖoは下降する。この鋸波電圧Ｖoの下降により、コンパレータ１０の出力ＶcompHは下降する。その後、鋸波電圧Ｖoがコンパレータ２０の下限基準電圧ＶsetLを下回ると、コンパレータ２０の出力ＶcompLが上昇開始する。コンパレータ２０の出力ＶcompLがＦＦ３０のしきい値Ｖ２を越えると、ＦＦ３０がリセットされ、ＦＦ３０の出力Ｖswが“ＬＯＷ”に立ち下がり、ＦＥＴ４０がオフする。これにより、定電流源５０によりコンデンサＣoscに電荷が再充電される。このような動作が繰り返され、鋸波（鋸波電圧Ｖo）が発生される。

このように、図６の構成では、コンパレータ１０，２０の上限基準電圧ＶsetHと下限基準電圧ＶsetLとの差Ｖsetを鋸波の振幅の設計値として設定する。

実開平０２−７３８２６号公報

しかしながら、図６に示す構成では、コンパレータ１０，２０およびＦＦ３０の動作遅延ｔDelayにより、ＦＥＴ４０のオンオフに遅延が発生し、出力される鋸波の振幅は、図７（ａ）に示されるように、設計値Ｖsetよりも大きくなる。すなわち、鋸波電圧Ｖoのピーク電圧Ｖpは上限基準電圧ＶsetHより大きくなり、鋸波電圧Ｖoのボトム電圧Ｖbは下限基準電圧ＶsetLより小さくなる。特に、電荷の放電側に対応する下りスロープは、急峻な変化を示すので、スイッチング遅延の影響を受けやすくボトム電圧Ｖbが下限基準電圧ＶsetLよりも大幅に低下してしまうという問題があった。

本発明は、このような問題に鑑みてなされたもので、その目的は、鋸波での急峻な傾きを示す放電側のボトム電圧Ｖbを、帰還回路の応答速度によらず、設計値に近い値に設定可能にすることにある。

本発明は、このような目的を達成するために、請求項１に記載の発明は、所定の電流を供給する定電流源と、上記定電流源に一端が接続された抵抗と、上記抵抗の他端に一端が接続され、他端が接地されたコンデンサと、上記コンデンサの両端に接続されたスイッチング素子と、上記コンデンサの出力を用いて上記スイッチング素子をスイッチングする帰還回路とを備え、上記定電流源と上記抵抗との間の接続点を出力端子として鋸波を発生する鋸波発生回路である。

請求項２に記載の発明は請求項１に記載の鋸波発生回路において、上記帰還回路は、上限基準電圧と、上記抵抗と上記コンデンサとの接続点電位とを比較し、上記コンデンサの電位が上記上限基準電圧を越えたとき、上記上限基準電圧と上記コンデンサの電位とを比較して出力する上限コンパレータと、下限基準電圧と、上記抵抗と上記コンデンサとの接続点電位とを比較し、上記コンデンサの電位が上記下限基準電圧を下回ったとき、上記下限基準電圧と上記コンデンサの電位とを比較して出力する下限コンパレータと、上記２つのコンパレータの出力に基づいて上記スイッチング素子をオンオフするスイッチング信号を発生するフリップフロップ回路とを有することを特徴とする。

請求項３に記載の発明は請求項２に記載の鋸波発生回路において、上記下限コンパレータの上記下限基準電圧はグランド電圧に近接した値に設定されることを特徴とする。

請求項４に記載の発明は、請求項１に記載の鋸波発生回路において、上記帰還回路は、上限基準電圧と、上記抵抗と上記コンデンサとの接続点電位とを比較し、上記コンデンサの電位が上記上限基準電圧を越えたとき、上記上限基準電圧と上記コンデンサの電位とを比較して出力する上限コンパレータと、上記上限コンパレータの出力端に、上記上限コンパレータの出力を遅延させる遅延回路とを有することを特徴とする。

請求項５に記載の発明は、請求項４に記載の鋸波発生回路において、上記遅延回路は、上記スイッチング素子のオン時間が、上記コンデンサの放電時間よりも大きくなる遅延時間に設定されることを特徴とする。

本発明によれば、コンデンサの充放電により鋸波を発生させる回路において、鋸波での急峻な傾きを示す放電側のボトム電圧Ｖbを、帰還回路の応答速度によらず、設計値に近い値に設定することを可能にする。また、帰還回路の動作遅延によるボトム電圧、周波数のばらつきを低減できる。また、従来の回路に比べて応答が遅い回路素子を用いることができるので、消費電流を低減することができる。

本発明の第１の実施形態にかかる鋸波発生回路を示す図である。 第１の実施形態の鋸波発生回路のタイムチャートを示す図である。 本発明の第２の実施形態にかかる鋸波発生回路を示す図である。 第２の実施形態の鋸波発生回路のタイムチャートを示す図である。 従来の鋸波発生回路の一例を説明するための図である。 従来の鋸波発生回路の他の一例を説明するための図である。 図６の鋸波発生回路のタイムチャートを示す図である。

以下、図面を参照しながら本発明の実施形態について詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態にかかる鋸波発生回路の構成を示す図である。図１に示す鋸波発生回路は、電源電圧ＶDDと、定電流Ｉoscを出力する定電流源５０と、抵抗Ｒoscと、コンデンサＣoscと、スイッチング素子としてのＦＥＴ４０と、帰還回路１００とを備えて構成され、帰還回路１００はさらに、２つのコンパレータ１０、２０と、セットリセット型のフリップフロップ（以下ＦＦ）３０とを備えて構成される。

コンデンサＣoscは、一端が抵抗Ｒoscを介して定電流源５０に接続され、他端が接地されている。コンデンサＣoscは、ＦＥＴ４０のドレイン端子に接続されており、ＦＥＴ４０がオンオフすることにより充放電される。ＦＥＴ４０がオンされると、コンデンサＣoscの電荷が放電し、ＦＥＴ４０がオフされている間は、定電流源５０によってコンデンサＣoscに電荷が充電される。

抵抗ＲoscとコンデンサＣoscとの接続点電位であるコンデンサ電圧ＶRampが、コンパレータ１０、２０に帰還入力されている。コンパレータ１０は、上限基準電圧ＶsetHとコンデンサ電圧ＶRampとを比較し、コンデンサ電圧ＶRampが上限基準電圧ＶsetHを越えると、その比較出力を出力ＶcompHとして出力する。コンパレータ２０は、下限基準電圧ＶsetLとコンデンサ電圧ＶRampとを比較し、コンデンサ電圧ＶRampが下限基準電圧ＶsetLを下回ると、その比較出力を出力ＶcompLとして出力する。コンパレータ２０の下限基準電圧ＶsetLをグランド電圧ＧＮＤに近接した値（グランド電圧ＧＮＤより少し大きい値）に設定し、コンパレータ１０の上限基準電圧ＶsetHを、下限基準電圧ＶsetLに出力すべき鋸波の振幅の設計値Ｖsetを加えた値に設定するものである。

ＦＦ３０は、コンパレータ１０の出力ＶcompHによってセットされ、コンパレータ２０の出力ＶcompLによってリセットされるセットリセット型のＦＦであり、その出力ＶswをＦＥＴ４０のゲート端子にスイッチング信号として入力する。ＦＥＴ４０は、ドレイン端子が抵抗ＲoscとコンデンサＣoscとの接続点に接続され、ソース端子が接地されている。ＦＥＴ４０は、ＦＦ３０の出力Ｖswによってオンオフにスイッチングされ、コンデンサＣoscの充放電をしている。

定電流源５０と抵抗Ｒoscとの接続点には、出力端子が設けられ、この出力端子から鋸波電圧Ｖoutが出力される。

図２は、図１の鋸波発生回路の動作を示すタイミングチャートであり、（ａ）はコンデンサＣoscの電圧ＶRamp、（ｂ）はコンパレータ１０の出力ＶcompH、（ｃ）はコンパレータ２０の出力ＶcompL、（ｄ）はＦＦ３０の出力Ｖsw、（ｅ）はコンデンサ電圧ＶRampと鋸波電圧Ｖoutとの関係をそれぞれ示している。

ＦＥＴ４０がオフである間、コンデンサＣoscは、定電流源５０から供給される一定の電流により充電され、コンデンサ電圧ＶRamp、鋸波電圧Ｖoutが上昇する（図２（ａ）（ｅ）上り傾斜）。コンデンサ電圧ＶRampがコンパレータ１０の上限基準電圧ＶsetHを越えると、コンパレータ１０の出力ＶcompHが下降開始する。コンパレータ１０の出力ＶcompHがＦＦ３０のしきい値Ｖ１を下回ると、ＦＦ３０がセットされ、ＦＦ３０の出力Ｖswが“ＨＩＧＨ”に立ち上がり、ＦＥＴ４０がオンする。これにより、コンデンサＣoscの電荷が、ＦＥＴ４０を介して放電され、コンデンサ電圧ＶRamp、鋸波電圧Ｖoutは下降する（図２（ａ）（ｅ）下り傾斜）。

このコンデンサ電圧ＶRampが下降し、ＶRampがコンパレータ１０の上限基準電圧ＶsetHを下回ると、コンパレータ１０の出力ＶcompHは上昇する。その後、コンデンサ電圧ＶRampの下降により、コンデンサ電圧ＶRampがコンパレータ２０の下限基準電圧ＶsetLを下回ると、コンパレータ２０の出力ＶcompLが下降開始する。コンパレータ２０の出力ＶcompLがＦＦ３０のしきい値Ｖ２を下回ると、ＦＦ３０がリセットされ、ＦＦ３０の出力Ｖswが“ＬＯＷ”に立ち下がり、ＦＥＴ４０がオフする。これにより、コンデンサＣoscは、定電流源５０から供給される一定の電流により再充電される。このような動作が繰り返され、コンデンサＣoscと抵抗Ｒoscの接続点にコンデンサ電圧ＶRampが、出力端子に鋸波電圧Ｖoutが発生される。

この図１に示す構成においても、図６に示した従来技術同様、コンパレータ１０，２０およびＦＦ３０による動作遅延ｔDelayが発生しており、この動作遅延ｔDelayによって、ＦＥＴ４０のスイッチングに遅延が発生している。

ここで、本実施の形態の鋸波発生回路では、コンパレータ２０の下限基準電圧ＶsetLをグランド電圧ＧＮＤに近接した値（グランド電圧ＧＮＤより少し大きい値）に設定している。また、定電流源５０と、コンデンサＣoscとの間に、オフセット電圧Ｖoffsetを発生させるための抵抗Ｒoscを設けている。オフセット電圧Ｖoffsetは、定電流源５０の定電流Ｉoscと抵抗Ｒoscの抵抗値の積で決まる。このような構成によって、急峻な変化を示す電荷の放電側での変位幅を制限している。すなわち、コンデンサ電圧ＶRampのボトム電圧Ｖbottomはグランド電圧ＧＮＤに制限される。よって、鋸波電圧Ｖoutのボトム電圧Ｖbottom'は、定電流源５０の定電流Ｉoscと抵抗Ｒoscの抵抗値の積で決まるオフセット電圧Ｖoffsetで設定することができる。また、鋸波電圧Ｖoutはコンデンサ電圧ＶRampにオフセット電圧Ｖoffsetを加えた値になり、立ち上がりや立下りのタイミングは同一である。

急峻な変化を示す電荷の放電側においては、コンパレータ２０の出力ＶcompLが立ち下がり始めた後、ＦＦ３０の出力Ｖswがリセットされるまでには、上述した遅延時間ｔDelayを要し、従来回路では、この遅延時間ｔDelayの間に、コンデンサ電圧ＶRampは下限基準電圧ＶsetLより大幅に低下していた。

これに対し、本実施の形態では、下限基準電圧ＶsetLがグランド電圧ＧＮＤに近接した値に設定されているので、コンパレータ２０の出力が立ち下がり始めた後、コンデンサ電圧ＶRampは、即座にグランド電圧ＧＮＤに到達し、これ以上低下することはない。したがって、急峻な変化を示す電荷の放電側においても、コンデンサ電圧ＶRampは下限基準電圧ＶsetLに対し大きく低下することがない。

また、本鋸波発生回路では、コンデンサＣoscと定電流源５０との間にオフセット抵抗Ｒoscを設けて、この抵抗Ｒoscを介して鋸波電圧Ｖoutを得るように構成されているので、ＧＮＤ近傍ではない、所定の電圧範囲の出力が得られる。すなわち、帰還回路１００における遅延があっても、オフセット電圧Ｖoffsetにより決定される所定のボトム電圧Ｖbottom'を有する鋸波（鋸波電圧Ｖout）を得ることができる。

このように、本実施の形態では、下限基準電圧ＶsetLをグランド電圧ＧＮＤに近接した値に設定しているので、コンパレータ１０，２０やＦＦ３０などの帰還回路による応答遅延が存在しても、遅延によるボトム電圧、周波数のばらつきを低減できる。また、従来の回路に比べて応答が遅い回路素子を用いることができるので、消費電流を低減することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、帰還回路１１０で生じる遅延時間をコンデンサの放電時間に対して十分に長い時間に予め設定することにより、第１の実施形態よりもコンパレータを少なくし、消費電流を低減した構成である。

図３は本発明の第２の実施形態にかかる鋸波発生回路の構成を示す図である。第２の実施形態は、第１の実施形態の回路構成において、コンパレータ２０と、ＦＦ３０とを省き、コンパレータ１０の出力のみによって、ＦＥＴ４０のスイッチングを行う構成とし、さらに、コンパレータ１０の出力を遅延する遅延回路６０を設けている点で第１の実施形態と異なっている。なお、出力整形回路７０は、遅延回路６０の出力波形をＦＥＴ４０のスイッチング信号に整形するための回路であり、便宜的に示したものである。

遅延回路６０は、遅延回路６０の遅延時間に応じて、ＦＥＴ４０のオン時間を所定値に制御するものである。コンデンサＣoscに蓄積された電荷の放電に必要な時間は、コンデンサ電圧ＶRampのピーク電圧Ｖpeak、ＦＥＴ４０のオン抵抗およびコンデンサＣoscの容量で決定される。コンデンサＣoscに蓄積された電荷が放電されるまでの時間より、ＦＥＴ４０のオン時間の方が長くなるように、遅延回路６０の遅延時間を設定する。このように、遅延回路６０の遅延時間を設定することで、コンデンサＣoscに蓄積された電荷の放電が完了する前に、次の充電／放電のサイクルが開始するのを防止することができる。これにより、コンデンサ電圧ＶRampがグランド電圧ＧＮＤまで確実に放電されることとなり、鋸波電圧Ｖoutのボトム電圧Ｖbottom'を一定の値に設定することができる。

図４は、図３の鋸波発生回路の動作を示すタイミングチャートであり、（ａ）はコンデンサＣoscの電圧ＶRampを示し、（ｂ）はコンパレータ１０の出力ＶcompHを示し、（ｃ）は遅延回路６０の出力Ｖdelayを示し、（ｄ）は波形整形回路７０の出力Ｖswを示し、（ｅ）はコンデンサ電圧ＶRampと鋸波電圧Ｖoutとの関係を示している。

ＦＥＴ４０がオフである間、コンデンサＣoscは、定電流源５０から供給される一定の電流により充電され、コンデンサ電圧ＶRamp、鋸波電圧Ｖoutが上昇する（図４（ａ）（ｅ）上り傾斜）。コンデンサ電圧ＶRampがコンパレータ１０の上限基準電圧ＶsetHを越えると、コンパレータ１０の出力ＶcompHが“ＨＩＧＨ”に立ち上がり、遅延回路６０の出力ＶDelayが上昇開始する。遅延回路６０の出力ＶDelayの上昇開始後、遅延回路６０の出力ＶDelayが波形整形回路７０のしきい値Ｖopに達すると、波形整形回路７０が“ＨＩＧＨ”に立ち上がり、ＦＥＴ４０をオンする。これにより、コンデンサＣoscの電荷が、ＦＥＴ４０を介して放電され、コンデンサ電圧ＶRamp、鋸波電圧Ｖoutは下降する（図４（ａ）（ｅ）下り傾斜）。

このコンデンサ電圧ＶRampの下降により、コンパレータ１０の出力ＶcompHは下降する。その後、コンデンサ電圧ＶRampの下降により、コンデンサ電圧ＶRampがコンパレータ１０の上限基準電圧ＶsetHを下回ると、コンパレータ１０の出力ＶcompHが少し遅れて“ＬＯＷ”に立ち下がる。コンパレータ１０の出力ＶcompHが立ち下った後、予め設定された遅延時間（ｔDeley１）が経過すると、遅延回路６０の出力ＶDelayが波形整形回路７０のしきい値Ｖopを下回る。すると、波形整形回路７０の出力Ｖswが“ＬＯＷ”に立ち下がり、ＦＥＴ４０をオフする。これにより、コンデンサＣoscは、定電流源５０から供給される一定の電流により再充電される。このような動作が繰り返され、コンデンサ電圧ＶRamp、鋸波電圧Ｖoutに鋸波が発生される。

この実施の形態においても、定電流源５０と抵抗Ｒoscとの接続点に出力端子が設けられ、コンデンサ電圧ＶRampに対しオフセット電圧Ｖoffset（＝Ｒosc×Ｉosc）だけオフセットを与えて、出力端子から鋸波電圧Ｖoutを得る。

この実施の形態では、コンパレータ１０の出力を遅延する遅延回路６０を設け、帰還回路１１０で生じる遅延時間をコンデンサの放電時間に対して十分に長い時間に予め設定することにより、コンデンサ電圧ＶRampがグランド電圧ＧＮＤまで確実に降下する。鋸波の振幅は、コンパレータ１０の上限基準電圧ＶsetHとグランド電圧ＧＮＤとにより設定されるので、コンパレータ１０の上限基準電圧ＶsetHは、グランド電圧ＧＮＤに鋸波の振幅の設計値Ｖsetを加えた値にほぼ等しい値に決めるようにしている。この構成により、コンパレータ２０およびＦＦ３０を削除した場合においても、急峻な変化を示す電荷の放電の際に、コンデンサ電圧ＶRampのボトム電圧Ｖbottomをグランド電圧ＧＮＤに制限して所望の振幅の鋸波を発生させることができ、ボトム電圧、周波数のばらつきを低減できる。また、コンパレータ１個でも構成可能であるので、第１の実施形態に比べてさらに、消費電流を低減することができる。

また、上記第２の実施形態においては、遅延回路６０を設けることにより帰還回路１１０の遅延時間を発生させる態様について説明したが、コンデンサＣoscの放電時間がコンパレータ１０の応答遅延時間に対して十分に短い場合は、遅延回路６０および波形整形回路７０を省略した構成としても、上記と同様の効果を得られる。

２ パルス信号発生回路
３ 微分回路
４ 定電流源
５ コンパレータ
７ 増幅器
８ 出力端子
１０ 上限コンパレータ
２０ 下限コンパレータ
３０ セットリセット型フリップフロップ（ＦＦ）
４０ スイッチング素子（ＦＥＴ）
５０ 定電流源
６０ 遅延回路
７０ 波形整形回路
Ｃosc コンデンサ
Ｒosc 抵抗

Claims (5)

1. 所定の電流を供給する定電流源と、
   前記定電流源に一端が接続された抵抗と、
   前記抵抗の他端に一端が接続され、他端が接地されたコンデンサと、
   前記コンデンサの両端に接続されたスイッチング素子と、
   前記コンデンサの出力を用いて前記スイッチング素子をスイッチングする帰還回路とを備え、
   前記定電流源と前記抵抗との間の接続点を出力端子として鋸波を発生する鋸波発生回路。
2. 前記帰還回路は、
   上限基準電圧と、前記抵抗と前記コンデンサとの接続点電位とを比較し、前記コンデンサの電位が前記上限基準電圧を越えたとき、前記上限基準電圧と前記コンデンサの電位とを比較して出力する上限コンパレータと、
   下限基準電圧と、前記抵抗と前記コンデンサとの接続点電位とを比較し、前記コンデンサの電位が前記下限基準電圧を下回ったとき、前記下限基準電圧と前記コンデンサの電位とを比較して出力する下限コンパレータと、
   前記２つのコンパレータの出力に基づいて前記スイッチング素子をオンオフするスイッチング信号を発生するフリップフロップ回路と
   を有する請求項１に記載の鋸波発生回路。
3. 前記下限コンパレータの前記下限基準電圧はグランド電圧に近接した値に設定される請求項２に記載の鋸波発生回路。
4. 前記帰還回路は、
   上限基準電圧と、前記抵抗と前記コンデンサとの接続点電位とを比較し、前記コンデンサの電位が前記上限基準電圧を越えたとき、前記上限基準電圧と前記コンデンサの電位とを比較して出力する上限コンパレータと、
   前記上限コンパレータの出力端に、前記上限コンパレータの出力を遅延させる遅延回路と
   を有する請求項１に記載の鋸波発生回路。
5. 前記遅延回路は、前記スイッチング素子のオン時間が、前記コンデンサの放電時間よりも大きくなる遅延時間に設定される請求項４に記載の鋸波発生回路。

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