JP2010263394A - 映像信号処理装置 - Google Patents

Abstract

【課題】様々な倍率の解像度変換を少ないラインメモリで行うこと。
【解決手段】映像信号が入力される入力部１１と、所定のワード数を有するＮ個のラインメモリ１３と、映像信号の水平及び垂直の画素数に応じてラインメモリ１３を組み替え、映像信号の１ライン分の画素数を格納するために少なくとも必要なＫ個のラインメモリ１３に１ライン分の映像信号を格納し、多くともＮ／Ｋライン分のラインをラインメモリ１３に格納するよう制御するメモリ制御部１４と、ラインメモリ１３から読み出した映像信号を用いて所定の映像信号処理を行う映像信号処理演算部１２と、を備える。
【選択図】図１

Description

本発明は、デジタルビデオカメラなどで用いられる映像信号処理装置に関するものであり、特に映像信号の解像度変換処理に用いられるフィルタ演算処理に関するものである。

一般的にデジタルビデオカメラ等の映像信号を記録する装置においては、ユーザーがモード設定することにより記録フォーマットを複数選択できるものがある。

例えばＨＤ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ）カメラを搭載するビデオカメラの場合、記録フォーマットはＨＤまたはＳＤ（Ｓｔａｎｄａｒｄ Ｄｅｆｉｎｉｔｉｏｎ）を選択することができる。ＨＤの場合は１０８０ｉ（１９２０×１０８０画素）や７２０ｐ（１２８０×７２０画素）など、ＳＤの場合は４８０ｉ（７２０×４８０画素）や５７６ｉ（７２０×５７６画素）などの記録フォーマットが一般的に用いられる。また、再生時のメニュー画面における撮影シーンごとのサムネイル表示では、縮小したサムネイル画像（例えば３２０×１８０画素等）が生成され、記録することも考えられる。ビデオカメラ本体の構成としては、撮像部では常に最大の１９２０×１０８０画素の映像信号を取得し、映像信号処理演算を施して設定された記録フォーマットへと解像度変換する方法が考えられる。

特許文献１に、データを格納したラインメモリから、時分割で複数種類のフォーマットの画像信号を生成する画像信号処理装置が開示されている。

このような解像度変換を行う際には、映像信号はフィルタ処理が施され画素の間引きが行われる。この解像度変換処理は映像信号処理演算部で行う。複数のサイズの入力画像を扱うフィルタ回路では、ラインメモリのサイズは、扱う最大の水平サイズ、最大の縮小率を実現するために必要な垂直タップ用のライン数だけ装備するのが一般的である。

一例として縮小率ごとに必要なタップ数を以下に挙げる。縮小率が小さい１／２倍程度なら４タップ、縮小率が中程度の１／４倍程度なら６タップ、縮小率が大きい１／８倍程度なら１２タップ必要というように、縮小率が大きくなるに従って必要なタップ数が増加する。この理由は、間引き量が多いのに少ない画素数でフィルタ演算（平均化処理）をすると情報が失われて出力画像の滑らかさが低下してしまうのを防ぐためである。

上記の例において必要なラインメモリは、水平サイズは１９２０ワード、垂直のライン数は１２ライン必要となる。

また映像信号は、一般的には輝度信号と色信号の両方を扱う。よって、解像度変換を施すためには輝度信号用と色信号用に上記構成の回路を２系統用意しなければならない。また輝度信号は色信号より解像度劣化が目立ちやすいため、輝度信号により多くのタップを割り当てて周波数特性の良好な垂直フィルタを施すことが好ましい。そのためには輝度信号用の系統にラインメモリを追加して高次のフィルタを実現させなければならない。

またサムネイル画像を得るときのように、例えば１／１２倍のような非常に大きな縮小率を実現する場合、まず簡単なフィルタで１／２倍しその後１／６倍するような構成を取り得る。また別のケースとしては、１／２倍した中間画像と１／１２倍のサムネイル画像を同時に取得したい場合にも上記の構成をとるのが有益である。中間画像を得る第１の解像度変換処理は、垂直処理のために幾らかラインメモリを装備する。中間画像の生成が不要な場合（縮小率があまり大きくない場合や、同時に中間画像が必要でない場合）は、第１の解像度変換処理をバイパスして、第２の解像度変換処理のみ行うように経路を変更するようにすればよい。

特開２００１−２６８５２７号公報

以上のように、従来の映像信号処理装置では、ラインメモリを入力映像信号の水平最大画素数のワード数で、最大の縮小率を満足するのに必要なライン数だけ持つ必要があった。そのため、垂直フィルタ部への入力映像信号の水平サイズが小さく、縮小率が大きい場合には、多くのライン数を必要とするが、ラインメモリの水平ワード数の多くが未使用のまま余る。逆に水平ワード数が大きく、縮小率が小さい場合には、水平ワード数は全て使用するが必要ライン数は少なくてよいので、使われないライン数が多く余る。このように様々な解像度へ変換する場合、全ての変換用途を満たすためにラインメモリが冗長となってしまう課題がある。また、輝度信号により多くのタップ数を割り当てるには、さらにラインメモリを追加する必要があった。さらに、高い倍率を実現する場合や、複数の解像度の画像を得る用途には、追加された解像度変換処理のためのラインメモリをさらに追加する必要があった。

本発明の映像信号処理装置は、映像信号が入力される入力部と、所定のワード数を有するＮ個のラインメモリと、前記映像信号の水平及び垂直の画素数に応じて前記ラインメモリを組み替え、前記映像信号の１ライン分の画素数を格納するために必要な少なくともＫ個の前記ラインメモリに１ライン分の映像信号を格納し、多くともＮ／Ｋライン分のラインを前記ラインメモリに格納するよう制御するメモリ制御部と、前記ラインメモリから読み出した映像信号を用いて所定の映像信号処理を行う映像信号処理演算部と、を備える。

以上により本発明は、垂直フィルタ部への入力映像信号の水平サイズに応じて最適な構成をとることが可能なので、必要なラインメモリのサイズを削減することができる。

また、出力する画像サイズを動的に変更したい場合にも、動的にラインメモリ構成を変えることができる。

また、輝度信号と色信号に施すフィルタ処理の特性を変化させる場合に、適切にラインメモリ構成を変えることができ、ラインメモリ容量の増加を招くことがない。

また、複数の解像度変換を直列につなぎ複数の解像度の信号を得る場合に、適切にラインメモリ構成を変えることができ、ラインメモリ容量の増加を招くことがない。

実施の形態１における映像信号処理装置の構成を示すブロック図 実施の形態１におけるメモリ制御手段のラインメモリ割り当ての概念図 実施の形態１におけるメモリ制御手段のラインメモリへの書き込み制御方法の説明図 実施の形態１におけるメモリ制御手段のタップ構成変更のタイミング図 実施の形態２における映像信号処理装置の構成を示すブロック図 実施の形態２におけるメモリ制御手段のラインメモリ割り当ての概念図 実施の形態２におけるメモリ制御手段の割り当てラインメモリの使用例を示す図 実施の形態３における映像信号処理装置の構成を示すブロック図

以下、映像信号処理装置の一実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は、実施の形態１における映像信号処理装置の構成を示すブロック図である。ここで、映像信号処理演算の内容は入力映像信号を指定された解像度へ縮小する際の垂直縮小処理を行うものとして説明する。

図１において、映像信号処理装置は、水平縮小手段１０と、入力端子１１と、垂直縮小手段１２と、ラインメモリ１３と、メモリ制御手段１４と、コントローラ１５と、出力端子１６と、を含む。

このように構成された映像信号処理装置について、以下に動作を説明する。

まず、入力された映像信号は水平縮小手段１０にて、指定された出力解像度の水平画素数になるように水平方向の縮小処理を施される。縮小処理は縮小率に応じた帯域制限フィルタをかけて画素を間引くことによって実現する。このフィルタは入力画素サンプルをフィルタタップ数に応じた遅延段で遅延させて積和演算を施す。水平フィルタの場合は遅延段をフリップフロップで構成すればよく、ラインメモリ等のＳＲＡＭは不要なので回路規模的にはあまり問題視されない。

水平縮小手段１０で指定の水平解像度に縮小された映像信号は、入力端子１１から垂直縮小手段１２へ供給される。

垂直縮小手段１２は映像信号処理演算部であって、ラインメモリ１３から読み出された映像信号を用いてフィルタ演算を行い、縮小処理を施すものである。ここで垂直フィルタは、演算に必要なタップ数分のデータをＳＲＡＭ等のラインメモリに記憶しておかなければならない。このラインメモリは回路規模に大きく影響するので性能を決めるタップ数と、回路規模とのバランスを考慮する必要がある。

ラインメモリ１３はワード数ＷのラインメモリをＮ本含んでいる。図中のＭ１〜Ｍ１２はそれぞれ単体のラインメモリを示しており、Ｎ＝１２本の状態を示す。

メモリ制御手段１４は、ラインメモリ１３に含まれるＮ本のメモリの書き込みおよび読み出しの制御を行うものである。メモリ制御手段１４は、入力端子１１から入力される映像信号の１ライン分の水平画素数を記憶するのに十分なワード数となるようにＫ本のラインメモリを使用して、入力映像信号の１ライン分のデータを記憶する。そして、全てのラインメモリを用いて、最大Ｎ／Ｋライン分を記憶し、垂直フィルタのタップとする。

垂直縮小手段１２は、メモリ制御手段１４から出力されるラインメモリ１３からの読み出しデータを使用してフィルタ演算および間引き処理を行う。縮小処理の場合は、入力信号のスルー（記憶しない）出力もタップとして使用できるので、（Ｎ／Ｋ）＋１タップのフィルタ演算が可能である。また、入力端子１１からは指定された縮小率に応じていろいろな水平画素数の映像信号が入力されるので、それぞれの入力水平画素数に応じたＫの値を変更すれば良い。

コントローラ１５は、上記Ｋの値を、メモリ制御手段１４に与えるものである。一例としてワード数Ｗ＝５１２ワード、Ｎ＝１２本、Ｋ＝４とすると、水平画素数は２０４８まで対応可能で、ラインメモリに記憶できるライン数は３ラインとなり、縮小用フィルタは最大で４タップとなる。

最後に、垂直縮小手段１２により縮小された映像信号は出力端子１６から外部へ出力される。

次に、メモリ制御手段１４の書き込み制御の詳細な動作説明を行う。図２は入力される水平画素数に対応したラインメモリ配置の概念図である。

図２（ａ）はＫ＝４の場合のラインメモリ配置のイメージである。４本を１ライン分に割り当てている。２０４８画素まで対応できるが、タップ数は４タップまでとなる。図２（ｂ）はＫ＝２の場合で、２本を１ライン分に割り当てている。１０２４画素まで対応できるが、タップ数は７タップまでとなる。図２（ｃ）はＫ＝１の場合で、１本を１ライン分に割り当てている。５１２画素までの対応で、タップ数は１３タップまでとることができる。

また、上記構成の動作タイミングについて、図３を参照しながら説明する。ただし簡単のためＭ１〜Ｍ４のラインメモリの動作のみを抽出して説明する。

図３（ａ）はＫ＝４の場合のタイミング図であり、１ライン分の２０４８画素のデータを４領域Ａ１〜Ａ４に分割し、Ａ１の期間のデータをラインメモリＭ１に、Ａ２の期間のデータをラインメモリＭ２に、Ａ３の期間のデータをラインメモリＭ３に、Ａ４の期間のデータをラインメモリＭ４に、記憶するように書き込みタイミングを生成する（ライトイネーブル制御）。

図３（ｂ）はＫ＝２の場合のタイミング図であり、２ライン分の１０２４画素のデータをＡ１及びＡ２、並びにＡ３及びＡ４に分割する。１ライン分のデータを分割したＡ１、Ａ２について、Ａ１の期間のデータをラインメモリＭ１に、Ａ２の期間のデータをラインメモリＭ２に、記憶するように書き込みタイミングを生成する。また、１ライン前のデータを分割したＡ３、Ａ４について、Ａ３の期間のデータをラインメモリＭ３に、Ａ４の期間のデータをラインメモリＭ４に、記憶するように書き込みタイミングを生成する。この場合は２ライン分のメモリとして動作させることが出来る。

図３（ｃ）はＫ＝１の場合のタイミング図であり、１ライン分の５１２画素のデータＡ１について、Ａ１の期間のデータをラインメモリＭ１に記憶する。１ライン前の５１２画素のデータＡ２について、Ａ２の期間のデータをラインメモリＭ２に記憶する。２ライン前の５１２画素のデータＡ３について、Ａ３の期間のデータをラインメモリＭ３に記憶する。３ライン前の５１２画素のデータＡ４について、Ａ４の期間のデータをラインメモリＭ４に記憶する。この場合は４ライン分のメモリとして動作させることが出来る。ここで、図３における入力映像信号のｎ、ｎ−１、ｎ−２、ｎ−３の付記はラインメモリに入力される映像信号のライン番号を意味しており、ｎは入力スルー、ｎ−１は１ライン前、ｎ−２は２ライン前、ｎ−３は３ライン前、の信号であることを意味する。入力スルー以外はラインメモリから読み出されたデータを用いる。

次に図４を用いて、コントローラ１５における垂直フィルタのタップ構成変更の動作を説明する。図４において、垂直同期信号は、入力映像信号の１フィールドまたは１フレーム期間（１Ｖ期間）を示す信号とする。図４によると、１Ｖ期間ごとにタップ構成を変化させることができることを示す。コントローラ１５は、１Ｖ期間の開始のタイミングでＫの値を変更してメモリ制御手段１４のメモリ制御を変更する。同じ画角の原信号から２種類の縮小画像を得るときに回路を１つで実行できる。例えば動画であっても２Ｖ期間同じ時刻の画像を供給することにより、同時刻の２種類の違う解像度の画像を得ることができる。このように、コントローラ１５は動的にタップ構成を変化させることができる。

（実施の形態２）
図５は、実施の形態２における映像信号処理装置の構成を示すブロック図である。ここで、映像信号処理演算の内容は入力映像信号を指定された解像度へ縮小する際の垂直縮小処理を行うものとして説明する。

図５において、映像信号処理装置は、水平縮小手段２０及び３０と、入力端子２１及び３１と、垂直縮小手段２２及び３２と、ラインメモリ２３と、メモリ制御手段２４と、コントローラ２５と、出力端子２６及び３３と、を含む。

このように構成された映像信号処理装置について、以下に動作を説明する。

一般的な例として、映像信号は輝度信号および色信号に分離されて入力される場合を考える。映像信号の解像度変換は輝度信号および色信号それぞれに対して実施しなければならない。図５に示す構成は、図１に示す構成を輝度信号用、色信号用の２系統用いている。但しそのまま２系統並べるのではなく、ラインメモリ２３を共用している点が異なる。

まず、入力された輝度信号は水平縮小手段２０にて、指定された出力解像度の水平画素数になるように水平方向の縮小処理を施される。水平縮小手段２０で指定の水平解像度に縮小された輝度信号は、入力端子２１から垂直縮小手段２２へ供給される。

垂直縮小手段２２は映像信号処理演算部であって、ラインメモリ２３から読み出された輝度信号データを用いてフィルタ演算を行い、縮小処理を施すものである。

ラインメモリ２３はワード数ＷのラインメモリをＮ本含んでいる。図中のＭ１〜Ｍ１２およびＮ１〜Ｎ１２はそれぞれ単体のラインメモリを示しており、Ｎ＝２４本の状態を示す。

一方、入力された色信号は水平縮小手段３０にて、指定された出力解像度の水平画素数になるように水平方向の縮小処理を施される。水平縮小手段３０で指定の水平解像度に縮小された色信号は、入力端子３１から垂直縮小手段３２へ供給される。

垂直縮小手段３２は映像信号処理演算部であって、ラインメモリ２３から読み出された色信号データを用いてフィルタ演算を行い、縮小処理を施すものである。

メモリ制御手段２４は、ラインメモリ２３に含まれるＮ本のメモリの書き込みおよび読み出しの制御を行うものである。メモリ制御手段２４は、入力端子２１および３１から入力される輝度信号、色信号の１ライン分の水平画素数を記憶するのに十分なワード数となるようにＫ本のラインメモリを使用して、入力される輝度信号、色信号の１ライン分のデータを記憶する。このとき、記憶可能なライン数は輝度信号と色信号を合わせて最大Ｎ／Ｋライン分である。このうち、輝度信号にＬライン分を割り当て、色信号用に最大Ｎ／Ｋ−Ｌライン分を割り当てる。すなわち、輝度信号にＭ＝Ｌ×Ｋ本のラインメモリを割り当て、色信号用に最大Ｎ−Ｍ本のラインメモリを割り当てる。このように、輝度信号に割り当てられたラインメモリに輝度信号のデータを記憶し、色信号に割り当てられたラインメモリに色信号のデータを記憶し、これらを読み出して、それぞれ輝度信号の垂直縮小手段２２および色信号の垂直縮小手段３２に供給する。

コントローラ２５は、Ｍの値を制御して（もちろんＫの値も関係する）、輝度信号と色信号へのラインメモリの配分を調整する。

最後に、垂直縮小手段２２により縮小された輝度信号は出力端子２６から外部へ出力される。また垂直縮小手段３２により縮小された色信号は出力端子３３から外部へ出力される。

次に、メモリ制御手段２４の書き込み制御の詳細な動作説明を行う。図６はラインメモリを輝度信号と色信号に分配する様子を説明する図である。図６（ａ）はＮ＝２４本のラインメモリを輝度信号に１２本、色信号に１２本用いる場合を示す。これをモードＡとする。次に図６（ｂ）はＮ＝２４本のラインメモリを輝度信号に２０本、色信号に４本用いる場合を示す。これをモードＢとする。

このように分配したときの輝度信号と色信号のラインメモリの使用例を図７に示す。図７（ａ）は上記モードＡにおける輝度信号と色信号のラインメモリ構成の一例であり、水平画素数２０４８までを扱う場合を示す。輝度信号用に３ライン分のメモリを用い、最大４タップの垂直フィルタ演算が可能である。色信号用も３ライン分のメモリを用い、最大４タップの垂直フィルタ演算が可能である。図７（ｂ）は上記モードＢにおける輝度信号と色信号のラインメモリ構成の一例であり、水平画素数２０４８までを扱う場合を示す。輝度信号用に５ライン分のメモリを用い、最大６タップの垂直フィルタ演算が可能である。色信号用には１ライン分のメモリしか割り当てず、最大２タップの垂直フィルタ演算が可能である。

一般にフィルタ処理による解像度劣化は輝度信号の方が色信号より目立つ。よって輝度信号に周波数特性の良い、高次のフィルタを用いることが望ましい。例えば、縮小率が１倍〜１／２倍程度の場合であれば、色信号は２タップの直線補間による間引きを行えばよく、周波数特性は良くなくとも見た目に影響が目立ちにくい。色信号用であまったラインメモリを輝度信号に分配することにより、周波数特性の良い高次フィルタを用いることができるようにすることが目的である。しかし、色信号の信号帯域が高く、２タップの直線補間による間引きでは劣化が目立つ場合は、モードＡの構成をとることもできる。

なお、本実施の形態２においても、実施の形態１と同様に、コントローラ２５は映像信号の垂直同期信号の示す１Ｖ期間単位にタップ構成を変化させることができる。入力映像信号の輝度信号と色信号のそれぞれの信号帯域に応じて変化させることができる。

（実施の形態３）
図８は、実施の形態３における映像信号処理装置の構成を示すブロック図である。入力映像信号を指定された解像度へ縮小する際に、２段の縮小手段を用いて、中間解像度の映像信号を生成しながら指定した出力解像度の映像信号を得る構成を示す。

図８において、映像信号処理装置は、第１の縮小手段４０と、第２の縮小手段４１と、ラインメモリ４４と、メモリ制御手段４５と、コントローラ４６と、出力端子４７と、を含む。第２の縮小手段４１は、水平縮小手段４２と、垂直縮小手段４３と、を含む。

このように構成された映像信号処理装置について、以下に動作を説明する。

まず、入力された映像信号は、第１の縮小手段４０にて第１の解像度変換を施される。図示していないが水平および垂直の縮小処理（フィルタ処理と間引き処理）を行う。垂直縮小処理においては上述のごとくラインメモリを必要とする。第１の縮小手段４０からの出力データは中間解像度の映像信号である。必要があれば外部へ出力する。

この中間解像度の映像信号は、第２の縮小手段４１へ入力され、指定された出力解像度に変換される。第２の縮小手段４１は水平縮小手段４２と垂直縮小手段４３を備えている。

まず、水平縮小手段４２は、指定された出力解像度の水平画素数になるように水平方向の縮小処理を施す。水平縮小手段４２で指定の水平解像度に縮小された映像信号は、垂直縮小手段４３へ供給される。垂直縮小手段４３は、ラインメモリ４４から読み出された映像信号を用いてフィルタ演算を行い、縮小処理を施す。

ラインメモリ４４はワード数ＷのラインメモリをＮ本含んでいる。図中のＭ１〜Ｍ１２はそれぞれ単体のラインメモリを示しており、Ｎ＝１２本の状態を示す。

メモリ制御手段４５は、ラインメモリ４４に含まれるＮ本のメモリの書き込みおよび読み出しの制御を行うものである。メモリ制御手段４５は、第１の縮小手段４０にＳ本のラインメモリを割り当て、第１の縮小手段４０は中間解像度への変換のために使用する。次に残りの最大Ｎ−Ｓ本のラインメモリを第２の縮小手段４１へ割り当て、第２の縮小手段４１は出力解像度への変換のために使用する。

コントローラ４６は、Ｓの値を制御して（もちろんＫの値も関係する）、第１の縮小手段４０と第２の縮小手段４１へのラインメモリの配分を調整する。

最後に、垂直縮小手段２２により縮小された輝度信号は出力端子４７から外部へ出力される。

なお、本構成においては、中間画像の生成が不要な場合（縮小率があまり大きくない場合や、同時に中間画像が必要でない場合）に、第１の縮小手段４０をバイパスして第２の縮小手段４１の処理のみ行うこともできる。このときメモリ制御手段４５は、コントローラ４６からの指示に従い、第１の縮小手段４０に割り当てていたラインメモリの資源を全て第２の縮小手段４１へ配分するように動作する。

なお、本実施の形態３においても、実施の形態１、２と同様に、コントローラ４６は映像信号の垂直同期信号の示す１Ｖ期間単位にタップ構成を変化させることができる。

なお、上記説明では映像信号に解像度変換処理を施す場合の説明を行ったが、垂直フィルタ演算を伴うあらゆる映像信号処理に適用可能である。

以上述べたように本発明の映像信号処理装置は、入力される映像信号の水平画素数に応じてラインメモリの構成を変えることによって、様々な倍率の解像度変換を実現することができるので、ラインメモリを冗長に備える必要がない。

また、輝度信号と色信号のそれぞれの信号帯域に応じて、輝度信号へ色信号のラインメモリ資源を割り当てることができるので、回路規模の増大を招くことなく画質向上を図ることができる。

また、高い倍率を実現する場合や複数の解像度の画像を得る用途にも、追加のラインメモリ資源を必要とせずに適用可能である。

よって、本発明はデジタルビデオカメラやビデオレコーダなどに用いる各種の映像信号処理装置やソフトウェアに極めて有用である。

１０、２０、３０、４２ 水平縮小手段
１１、２１、３１ 入力端子
１２、２２、３２、４３ 垂直縮小手段
１３、２３、４４ ラインメモリ
１４、２４、４５ メモリ制御手段
１５、２５、４６ コントローラ
１６、２６、３３、４７ 出力端子
４０ 第１の縮小手段
４１ 第２の縮小手段

Claims (7)

1. 映像信号が入力される入力部と、
   所定のワード数を有するＮ個のラインメモリと、
   前記映像信号の水平及び垂直の画素数に応じて前記ラインメモリを組み替え、前記映像信号の１ライン分の画素数を格納するために必要な少なくともＫ個の前記ラインメモリに１ライン分の映像信号を格納し、多くともＮ／Ｋライン分のラインを前記ラインメモリに格納するよう制御するメモリ制御部と、
   前記ラインメモリから読み出した映像信号を用いて所定の映像信号処理を行う映像信号処理演算部と、
   を備える映像信号処理装置。
2. 前記メモリ制御部は、
   前記映像信号の水平及び垂直の画素数が変化したタイミングに合わせて、前記Ｋの値を変更する
   請求項１記載の映像信号処理装置。
3. 映像信号の輝度信号及び色信号が入力される入力部と、
   所定のワード数を有する複数個のラインメモリと、
   前記ラインメモリを分配し、分配したラインメモリにそれぞれ前記輝度信号及び前記色信号を格納するメモリ制御部と、
   前記ラインメモリから読み出した輝度信号を用いて輝度信号用の映像信号処理を行い、前記ラインメモリから読み出した色信号を用いて色信号用の映像信号処理を行う映像信号処理演算部と、
   を備える映像信号処理装置。
4. 前記メモリ制御部は、
   前記輝度信号及び前記色信号に対する前記映像信号処理の内容の変化に応じて、前記輝度信号と前記色信号に対するラインメモリの配分を変える
   請求項３記載の映像信号処理装置。
5. 前記映像信号処理演算部は、
   前記ラインメモリを用いたフィルタ演算を行う
   請求項１から４のいずれかに記載の映像信号処理装置。
6. 前記映像信号処理演算部は、
   前記ラインメモリを用いた、映像信号の解像度を変換するフィルタ演算を行う
   請求項１から４のいずれかに記載の映像信号処理装置。
7. 映像信号が入力される入力部と、
   所定のワード数を有する複数個のラインメモリと、
   前記映像信号から第１の解像度の中間画像を得る第１の解像度変換部と、
   前記中間画像から第２の解像度の出力画像を得る第２の解像度変換部と、
   前記第１の解像度変換部及び前記第２の解像度変換部に前記ラインメモリを分配し、割り当てるメモリ制御部と、
   を備える映像信号処理装置。

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