[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2010258485A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010258485A
JP2010258485A JP2010186748A JP2010186748A JP2010258485A JP 2010258485 A JP2010258485 A JP 2010258485A JP 2010186748 A JP2010186748 A JP 2010186748A JP 2010186748 A JP2010186748 A JP 2010186748A JP 2010258485 A JP2010258485 A JP 2010258485A
Authority
JP
Japan
Prior art keywords
mosfet
semiconductor device
commutation
rectifying
driving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010186748A
Other languages
English (en)
Inventor
Takayuki Hashimoto
貴之 橋本
Nobuyoshi Matsuura
伸悌 松浦
Masaki Shiraishi
正樹 白石
Yukihiro Sato
幸弘 佐藤
Tetsuya Kawashima
徹也 川島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010186748A priority Critical patent/JP2010258485A/ja
Publication of JP2010258485A publication Critical patent/JP2010258485A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Dc-Dc Converters (AREA)
  • Rectifiers (AREA)

Abstract

【課題】インダクタンスを低減できる半導体装置を提供する。
【解決手段】整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１、及びこれらを駆動する駆動用ＩＣ２２を一つのパッケージに実装した半導体装置において、整流用ＭＯＳＦＥＴ２０、金属板２５、転流用ＭＯＳＦＥＴ２１を積層し、主回路の電流はパッケージの裏面から表面に向かって流れ、金属板２５はパッケージ内の配線を経由して出力端子に繋がり、駆動用ＩＣ２２と整流用ＭＯＳＦＥＴ２０、及び転流用ＭＯＳＦＥＴ２１を繋ぐ配線にワイヤボンディング２３を用い、全ての端子が同一面に配置されている。これにより、インダクタンスが小さくなり、電源損失及びスパイク電圧が低減される。
【選択図】図１

Description

本発明は、電源装置に係り、特に、電子機器等に用いられる半導体装置及び電源装置に適用して有効な技術に関する。
従来より、電子機器等に用いられる電源装置として、図２に示すような電源装置が知られている。図２に示す電源装置では、直流入力電源６０から入力コンデンサ６１を含んで構成された入力部５１に入力された直流電力を駆動部７０から出力される制御信号に基づいてスイッチング部５２でスイッチングし、転流ダイオード６３や出力フィルタ５５を含んで構成された出力部５３から負荷６６に対して電力が供給される。また、負荷６６へ出力される電圧や電流は検出部６７で検出され、この検出値と設定部６８で設定された負荷６６の制御目標値とが比較演算部６９で比較され、駆動部７０から比較結果に基づいた制御信号がスイッチング部５２に出力される。このようにして、負荷に供給される電力が制御目標値と一致するように制御される。
このような電源装置の具体的な回路構成を図３に示す。スイッチング部５２は、能動素子（例えばトランジスタやＭＯＳＦＥＴ等）６２で構成されている。出力部５３は、転流ダイオード６３と、チョークコイル６４及びコンデンサ６５で構成された出力フィルタとで構成されている。制御部５４は、比較演算部６９、設定部６８、駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより、能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
図３に示す電源装置では、能動素子６２がオンの場合には、直流電力はチョークコイル６４及びコンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及びコンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより、能動素子６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖｏは、以下の（１）式で示される。
Ｖｏ＝Ｖｉｎ×（Ｔｏｎ／Ｔ）・・・（１）
ただし、Ｖｉｎは入力直流電圧、Ｔは駆動部７０から出力されるパルス信号の周期、Ｔｏｎは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、Ｔｏｎ／Ｔはデューティ比を示す。
ところで、出力部５３における転流側には、図３に示すように受動素子であるダイオードを使用するのが通常であるが、転流ダイオード６３は、図４に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度となっている。このように、転流ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させるという問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、転流ダイオード６３を多くして（２個や３個等）並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要があるという問題があった。
この問題を解決するため、図５に示すように、転流側に転流用ＭＯＳＦＥＴ３（ダイオード３Ａ）を使用した同期整流方式の電源装置が知られている。図５において、１は直流入力電源、２は整流用ＭＯＳＦＥＴ（ダイオード２Ａ）、４はチョークコイル、５は出力コンデンサ、６は負荷となるＬＳＩを示す抵抗、７は入力コンデンサ、９は制御回路である。これは図６に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードの場合と比較して小さいことを利用したものである。
このような電源装置では、図７に示すような回路の形状に起因する寄生成分が存在する。例えば、主回路の寄生抵抗１０、主回路の寄生インダクタンス１１、ＭＯＳＦＥＴゲート駆動回路の寄生抵抗１２、ＭＯＳＦＥＴゲート駆動回路の寄生インダクタンス１３がこれに該当する。図８は、主回路の寄生インダクタンス１１と電源損失の関係を示したもので、インダクタンスが大きくなるにしたがい、損失が増加することが分かる。主回路の寄生抵抗１０、ＭＯＳＦＥＴゲート駆動回路の寄生抵抗１２、ＭＯＳＦＥＴゲート駆動回路の寄生インダクタンス１３についても同様に、数値が大きくなるに従い、損失が増加するという傾向を示す。
主回路の寄生インダクタンス１１を低減する手段として、複数の半導体チップを一つのパッケージに実装する手法があり、マルチチップモジュール（ＭＣＭ：Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）、またはＳｉＰ（Ｓｙｅｔｅｍ ｉｎ Ｐａｃｋａｇｅ）と呼ばれている。最近、図９に示す駆動部１５と整流用ＭＯＳＦＥＴ２、転流用ＭＯＳＦＥＴ３を機能ブロック１６として集積化したモジュールが製品化されており、これらの内容は、特開２００４−３４２７３５号公報（特許文献１）に詳細に記述されている。
図１０は、上記特許文献１に示された図で、ＱＦＮパッケージ（Ｑｕａｄ ＦｌａｔＮｏ−Ｌｅａｄ）に整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１、駆動用ＩＣ２２を集積し、チップ間の接続とチップとリードフレーム２４の接続はワイヤボンディング２３を用いている。図１１は、図１０の断面図（ａ−ａ’線）を示す。
特開２００４−３４２７３５号公報
しかしながら、この半導体装置は主回路の電流経路にワイヤボンディングを用いているため、インダクタンスが大きいという問題がある。
そこで、本発明は、上記問題を解決すべくなされたものであり、インダクタンスを低減できる半導体装置を提供することを目的とするものである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、上記目的を達成するために、整流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴ、及びこれらを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を一つのパッケージに実装した半導体装置において、整流用ＭＯＳＦＥＴ、金属板、転流用ＭＯＳＦＥＴを積層し、主回路の電流はパッケージの裏面から表面に向かって流れ、上記金属板はパッケージ内の配線を経由して出力端子に繋がり、駆動用ＩＣと整流用ＭＯＳＦＥＴ、及び転流用ＭＯＳＦＥＴを繋ぐ配線にワイヤボンディングを用い、全ての端子が同一面に配置されていることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、半導体装置の主回路インダクタンスを低減し、電源損失及び電圧スパイクを低減できるという効果を有する。
本発明の第１の実施例における半導体装置を示す断面図である。 従来の電源装置の機能を説明するための構成図である。 従来の電源装置の機能及び電気回路を説明するための構成図である。 ダイオードの電圧降下と電流の関係を示す図である。 従来の電源装置の電気回路を説明するための図である。 ダイオード及びＭＯＳＦＥＴの電圧降下と電流の関係を示す図である。 電源装置の寄生インダクタンスと寄生抵抗を説明するための図である。 主回路インダクタンスと電源損失の関係を示す図である。 従来の半導体装置の機能を説明するための図である。 従来の半導体装置を示す平面図である。 従来の半導体装置を示す断面図である。 本発明の第１の実施例における半導体装置を示す平面図である。 本発明の効果を説明するための図である。 本発明の他の実施例（第２）における半導体装置を示す平面図である。 本発明の他の実施例（第３）における半導体装置を示す平面図である。 本発明の他の実施例（第３）における半導体装置を示す断面図である。 本発明の他の実施例（第４）における半導体装置を示す平面図である。 本発明の他の実施例（第４）における半導体装置を示す断面図である。 本発明の他の実施例（第５）における半導体装置を示す平面図である。 本発明の他の実施例（第６）における半導体装置を示す平面図である。 本発明の他の実施例（第７）における半導体装置を示す平面図である。 本発明の他の実施例（第７）における半導体装置を示す断面図である。 本発明の他の実施例（第８）における半導体装置を示す断面図である。 本発明の他の実施例（第８）における半導体装置を示す断面図である。 本発明の半導体装置を応用した実施例（第１０）を示す断面図である。 本発明の半導体装置を応用した実施例（第１１）を示す平面図である。 コンデンサの周波数特性を説明するための図である。 本発明の半導体装置を応用した実施例（第１２）の電気回路を示す図である。 本発明の半導体装置を応用した実施例（第１３）の機能を示す図である。 本発明の他の実施例（第９）における半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
また、図面において、半導体装置を示す平面図は、実際には上面が封止材で覆われているが、分かりやすくするために、封止材を取り除いて内蔵している部品が露出した状態を示している。さらに、半導体装置を示す断面図は、主要な部品を切断するように線を決め、この線で切断した断面を示している。
本発明の実施の形態における半導体装置は、前述した図５に示すような同期整流方式の電源装置に用いられる。すなわち、この電源装置は、整流用ＭＯＳＦＥＴの一方の主端子が直流入力電源の正電位側に接続され、整流用ＭＯＳＦＥＴの他方の主端子がチョークコイルと転流用ＭＯＳＦＥＴの一方の主端子に接続され、転流用ＭＯＳＦＥＴの他方の主端子が直流入力電源の負電位側に接続され、出力コンデンサの一方の端子がチョークコイルの他方の端子に接続され、出力コンデンサの他方の端子が転流用ＭＯＳＦＥＴの他方の主端子に接続され、負荷となる半導体装置に電力を供給する端子の一方がチョークコイルの他方の端子に接続され、負荷となる半導体装置に電力を供給する端子の他方が転流用ＭＯＳＦＥＴの他方の主端子に接続され、制御回路により整流用ＭＯＳＦＥＴ及び転流用ＭＯＳＦＥＴのゲートを駆動するような構成となっている。
以下において、本発明の実施の形態を、各実施例に分けて説明する。
（第１の実施例）
図１２、図１を用いて、本発明の第１の実施例における半導体装置について説明する。図１２に示すように、本実施例の半導体装置は、整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１、及びこれらを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）２２を備え、整流用ＭＯＳＦＥＴ２０、金属板（導電体）２５、転流用ＭＯＳＦＥＴ２１を積層し、ワイヤボンディング２３により駆動用ＩＣ２２と整流用ＭＯＳＦＥＴ２０、及び転流用ＭＯＳＦＥＴ２１を接続し、整流用ＭＯＳＦＥＴ２０と出力端子ＬＸに繋がるリードフレームを金属板２５とワイヤボンディングを介して接続し、転流用ＭＯＳＦＥＴ２１とグランド端子Ｇｎｄに繋がるリードフレームをワイヤボンディングで接続する。主回路の端子と駆動用ＩＣの端子は同一面上に配置される。その理由は、本発明に係る半導体装置は電気回路基板に実装されるので、端子を３次元的に取り出すことが困難であるためである。図１は、図１２の断面図（ａ−ａ’線）を示す。
次に、この半導体装置の電流経路について説明する。電流は、主回路電流とゲート電流の２種類があり、また主回路電流は２つの期間に分けることができる。つまり、「電力を供給する期間」と「転流期間」で、「電力を供給する期間」は、整流用ＭＯＳＦＥＴ２０がオン、転流用ＭＯＳＦＥＴ２１がオフで、電流は図１２の電源端子Ｖｉｎに繋がるリードフレーム２４から、整流用ＭＯＳＦＥＴ２０を裏面から表面に向かって流れ、金属板２５を通り、図９のチョークコイル４と出力コンデンサ５からなる出力フィルタを介して負荷に流れ込む。一方、「転流期間」の電流は、グランド端子Ｇｎｄから金属板２５を通って、転流用ＭＯＳＦＥＴ２１を表面から裏面に向かって流れ、リードフレーム２４を経由してチョークコイル４に流れ込む。図１２では、整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１ともに表面側がソース、裏面側がドレインの所謂「縦型デバイス」を想定している。
図１３は、本発明と従来例の電源損失を比較したものである。従来例の主回路インダクタンスが２．３ｎＨであるのに対して、本発明では０．５ｎＨに低減でき、電源損失は約５．５Ｗから５．１Ｗへ改善する。
（第２の実施例）
次に、金属板２５の応力を緩和した実施例について述べる。本発明の半導体装置の製造工程には、リフローと呼ばれる高温のプロセスが含まれる。リフローの際には、半導体と金属の熱膨張係数が異なるため、半導体チップにクラックが発生するなどの問題がある。図１４の実施例では、金属板２５に複数の溝４６を設けることでリフロー時の応力を緩和することができる。
（第３の実施例）
次に、第１の実施例と比べてインダクタンスを更に低減できる、他の実施例について述べる。図１２では、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１からグランド端子の接続にワイヤボンディングを用いているが、ワイヤボンディングのインダクタンスは金属板に比べて大きいという問題がある。
図１５は、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１とグランド端子の接続に金属板２５と金属板２８を用いた実施例で、第１の実施例と比べて主回路のインダクタンスを大幅に低減することができる。図１６は、図１５の断面図（ａ−ａ’線）を示す。
本実施例では、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１からグランド端子の接続を金属板としたが、どちらか一方を金属板とし、他方をワイヤボンディングとした場合も、第１の実施例と比べて特性を向上できることは言うまでもない。
（第４の実施例）
次に、図１７と図１８を用いて、他の実施例について述べる。本実施例が図１５の実施例と異なる点は、駆動用ＩＣ２２が、絶縁物４７を介して転流用ＭＯＳＦＥＴ２１と金属板２８の上に積層されていることである。駆動用ＩＣ２２を積層することで、駆動用ＩＣ２２から、整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１までの距離が短くなるので、駆動回路のインダクタンスが小さくなる。また、実装面積が小さくなるという効果もある。図１８は、図１７の断面図（ａ−ａ’線）を示す。
（第５の実施例）
次に、図１９を用いて、他の実施例について述べる。本実施例が第１の実施例と異なる点は、金属板を用いないことである。金属板の代わりに半導体前工程の配線パターンを用いることで、配線の広がり抵抗は増加するが、製造工程を簡略化できるという効果がある。
（第６の実施例）
次に、図２０を用いて、他の実施例について述べる。本実施例が第１の実施例と異なる点は、駆動用ＩＣ２２を含まないことである。本実施例では、駆動用ＩＣを外付けする必要があるが、半導体装置のユーザが任意の駆動用ＩＣを選択できるというメリットがある。
（第７の実施例）
次に、図２１を用いて、他の実施例について述べる。図２１が第１の実施例と異なる点は、入力コンデンサ２９を半導体装置の中に取り込んだことである。入力コンデンサ２９を内蔵することで、入力コンデンサ２９の正極から整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１を通って入力コンデンサ２９の負極に戻る主回路ループの距離が短くなり、インダクタンスを低減することができる。
図２２は、インダクタンスの低減効果を更に高めた例である。入力コンデンサ２９を電源端子のリードフレーム２４とグランド端子の金属板２８の間に配置する。このように、入力コンデンサ２９を立体的に配置することで、上記した主回路ループのインダクタンスを最小にすることができる。
（第８の実施例）
近年、半導体プロセスの微細化に伴い、電源の負荷となるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）の動作電圧は下がる傾向にあり、電源の入力電圧が変わらない条件では、電源のデューティーは年々下がることになる。この場合、整流用ＭＯＳＦＥＴ２０の導通期間は短くなるので、整流用ＭＯＳＦＥＴ２０は導通損失に比べて、スイッチング損失が支配的になる。スイッチング損失を低減するためには帰還容量を下げることが有効で、整流用ＭＯＳＦＥＴ２０のチップサイズは転流用ＭＯＳＦＥＴ２１と比べて小さくなる。小さい面積の整流用ＭＯＳＦＥＴ２０の上に、大きい転流用ＭＯＳＦＥＴ２１を積層する場合、ワイヤボンディングの際に、機械的な強度が問題となる。
次に、この問題を対策した実施例を述べる。図２３は、駆動用ＩＣ２２と転流用ＭＯＳＦＥＴ２１の接続に用いるワイヤボンディング２３の位置が整流用ＭＯＳＦＥＴ２０と金属板２５が積層された位置にあることが特徴である。この構造をとることにより、ボンディング時の衝撃により転流用ＭＯＳＦＥＴ２１が傾くのを防ぐことができる。
図２４が、図２３と異なる点は、整流用ＭＯＳＦＥＴ２０と同じ厚さのダミーチップ３１を挿入したことである。この構造をとることで、整流用ＭＯＳＦＥＴ２０のボンディング時の衝撃に対する耐性が向上する。
（第９の実施例）
以上、述べたように、半導体チップを積層することで、実装面積が小さくなり、機器が小型化できるというメリットがある。反面、熱抵抗が増加するという問題がある。以下、この問題を解決する実施例を２つ述べる。
一つめの実施例を図１を用いて説明する。第１の実施例では、封止材２７の例として樹脂を挙げたが、一般に樹脂は熱抵抗が大きいという問題がある。最近、熱伝導導が低い樹脂が報告されており、図１の封止材２７に高熱伝導度樹脂を用いることでパッケージの熱抵抗を大幅に低減することができる。高熱伝導樹脂については、日立評論７月号（２００５）「ナノテクノロジーによる新素材（高熱伝導樹脂・低誘電損失樹脂・ナノ粒子）」に詳述されている。
２つめの実施例を図３０を用いて説明する。図３０が図１と異なる点は、転流用ＭＯＳＦＥＴ２１の上に金属板２８を配置し、この金属板２８を露出させたことである。本実施例を用いることで、整流用ＭＯＳＦＥＴ２０及び転流用ＭＯＳＦＥＴ２１の発熱が、金属板２８を介して空気中に放出されるので、熱伝導度が大幅に低減できる。
（第１０の実施例）
次に、負荷となるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）を含めた実施例について述べる。図２５は、本発明の半導体装置と、その負荷となるＬＳＩ３４を電気回路基板３２に搭載し、これらに共通のヒートシンク３３を取り付けたものである。ヒートシンクを共通化することで、本発明の半導体装置のためのヒートシンクが不要となり、部品数が削減できる。また、ＬＳＩの発熱は本発明の半導体装置と比べると大きいので、ＬＳＩ用のヒートシンクを大型化する必要はない。
（第１１の実施例）
次に、本発明の半導体装置と、出力フィルタとなるインダクタンス及びコンデンサを含めた実施例について述べる。図５の電気回路において、整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３は交互にオンとなり、出力の電流及び電圧は矩形波となるので、出力コンデンサ５とチョークコイル４は電圧と電流を平滑化する役割を果たす。
図２６は、本発明の半導体装置、チョークコイル、コンデンサと負荷となるＬＳＩのソケットを含めた実施例を示す。ソケット４０はＬＳＩを取り付けるソケットで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）である、ソケットの中心付近に、周波数特性が良いコンデンサ４１が置かれ、その周囲に周波数特性が上記コンデンサ４１より劣るコンデンサ４２が置かれ、その周囲にチョークコイル４３が置かれ、その周囲に本発明の半導体装置４４が置かれる。このように、電源を構成する部品を密に配置することで、出力フィルタと負荷であるＬＳＩの距離が短くなり、整流用ＭＯＳＦＥＴがスイッチングする際のＬＳＩの電圧変化を小さくすることができる。
ここで、コンデンサの周波数特性を説明する。図２７は、コンデンサの周波数特性を示した図で、横軸が周波数、縦軸がインピーダンスを表す。コンデンサの周波数がＶ字型となる理由は、低周波数領域ではコンデンサの寄生インダクタンスが無視できるのでインピーダンスが純粋なコンデンサ特性を示すのに対し、高周波では寄生インダクタンスが支配的になるので、インピーダンスがインダクタンス特性を示すからである。周波数特性が良いコンデンサは、高い周波数までインピーダンスが低下する。本実施例では、２つの異なる周波数特性を持つコンデンサを例に説明したが、周波数特性が異なるコンデンサを３種以上用いても、同様の効果が得られる。
（第１２の実施例）
次に、本発明の半導体装置を応用した実施例について述べる。図２８は、本発明の半導体装置７１を４個並列に用いた実施例で、半導体装置７１の前段に、制御信号を出力する制御回路７５があり、それぞれの半導体装置７１に位相の異なる信号を出力する。図２８において、７２はチョークコイル、７３は出力コンデンサ、７４は負荷となるＬＳＩを示す抵抗である。本実施例では、半導体装置７１の並列数が４個なので、制御回路７５が出力する信号の位相は９０度ずつ異なる。このように位相をずらすことで、電源の実効的なスイッチング周波数を、それぞれの周波数の４倍にすることができ、出力電流のリップルを低減することができる。
（第１３の実施例）
次に、本発明の他の実施例について述べる。他の実施例を示す図２９が、図９と異なる点は、制御部１４をパッケージに取り込んだことで、点線で示した範囲の機能ブロック４５を一つのパッケージに実装したことで、制御部１４から整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３までの距離が短くなるので、制御部１４からの信号の遅延が短くなり、負荷となるＬＳＩの電流が急変した場合の応答性が向上する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、電源装置に係り、特に、電子機器等に用いられる半導体装置及び電源装置に適用して有効である。
１…直流入力電源、２…整流用ＭＯＳＦＥＴ、３…転流用ＭＯＳＦＥＴ、４…チョークコイル、５…出力コンデンサ、６…負荷となるＬＳＩを示す抵抗、７…入力コンデンサ、９…制御回路、１０…主回路の寄生抵抗、１１…主回路の寄生インダクタンス、１２…駆動回路の寄生抵抗、１３…駆動回路の寄生インダクタンス、１４…制御部、１５…駆動部、１６…機能ブロック、２０…整流用ＭＯＳＦＥＴ、２１…転流用ＭＯＳＦＥＴ、２２…駆動用ＩＣ、２３…ワイヤボンディング、２４…リードフレーム、２５…金属板、２７…封止材、２８…金属板、２９…入力コンデンサ、３１…ダミーチップ、３２…電気回路基板、３３…ヒートシンク、３４…負荷となるＬＳＩ、４０…ソケット、４１，４２…コンデンサ、４３…チョークコイル、４４…本発明の半導体装置、４５…機能ブロック、４６…溝、４７…絶縁物、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３…転流ダイオード、６４…チョークコイル、６５…コンデンサ、６６…負荷、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、７１…本発明の半導体装置、７２…チョークコイル、７３…出力コンデンサ、７４…負荷となるＬＳＩを示す抵抗、７５…制御回路。

Claims (8)

  1. 一つのパッケージに形成され、整流用ＭＯＳＦＥＴ及び転流用ＭＯＳＦＥＴを備えた半導体装置において、
    前記整流用ＭＯＳＦＥＴと前記転流用ＭＯＳＦＥＴは金属導電体を介して積層され、
    前記整流用ＭＯＳＦＥＴのゲート駆動用の外部接続端子と、
    前記整流用ＭＯＳＦＥＴを駆動するドライバの基準電圧用の外部接続端子とを備え、
    前記ゲート駆動用の外部接続端子と前記整流用ＭＯＳＦＥＴのゲート端子を接続するワイヤと、前記基準電圧用の外部接続端子と前記整流用ＭＯＳＦＥＴを駆動するドライバの基準電圧と同電位部分を接続するワイヤは隣合って設けられていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記整流用ＭＯＳＦＥＴの基準電圧と同電位部分は、前記整流用ＭＯＳＦＥＴのソース電極と同電位であることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記整流用ＭＯＳＦＥＴの基準電圧と同電位部分は、前記転流用ＭＯＳＦＥＴのドレイン電極と同電位であることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記整流用ＭＯＳＦＥＴの基準電圧と同電位部分は、前記金属導電体と同電位であることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記整流用ＭＯＳＦＥＴの基準電圧と同電位部分は、前記転流用ＭＯＳＦＥＴのドレイン電極と同電位であることを特徴とする半導体装置。
  6. 一つのパッケージに形成され、整流用ＭＯＳＦＥＴ及び転流用ＭＯＳＦＥＴを備えた半導体装置において、
    前記整流用ＭＯＳＦＥＴと前記転流用ＭＯＳＦＥＴは金属導電体を介して積層され、
    前記パッケージの一辺に配置された入力電圧が印加される入力電圧端子と、
    該入力電圧端子が存在するパッケージの一辺の反対側の一辺に配置された出力電圧が印加される出力電圧端子とを備え、
    前記積層された整流用ＭＯＳＦＥＴのゲート端子は、前記入力電圧端子側に配置されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    積層された前記整流用ＭＯＳＦＥＴと前記転流用ＭＯＳＦＥＴは、前記金属導電体との間でそれぞれ積層方向に電流が流れることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    前記入力電圧端子が配置されたパッケージの一辺に対して、直角に位置する一辺に接地端子を設けたことを特徴とする半導体装置。
JP2010186748A 2010-08-24 2010-08-24 半導体装置 Pending JP2010258485A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010186748A JP2010258485A (ja) 2010-08-24 2010-08-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010186748A JP2010258485A (ja) 2010-08-24 2010-08-24 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005307999A Division JP2007116013A (ja) 2005-10-24 2005-10-24 半導体装置及びそれを用いた電源装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012278898A Division JP5487290B2 (ja) 2012-12-21 2012-12-21 半導体装置

Publications (1)

Publication Number Publication Date
JP2010258485A true JP2010258485A (ja) 2010-11-11

Family

ID=43318972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010186748A Pending JP2010258485A (ja) 2010-08-24 2010-08-24 半導体装置

Country Status (1)

Country Link
JP (1) JP2010258485A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014006814A1 (ja) * 2012-07-04 2014-01-09 パナソニック株式会社 半導体装置
JP2014175613A (ja) * 2013-03-12 2014-09-22 Shindengen Electric Mfg Co Ltd 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026251A (ja) * 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
JP2002368121A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 電力用半導体装置
JP2005166987A (ja) * 2003-12-03 2005-06-23 Mitsubishi Electric Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026251A (ja) * 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
JP2002368121A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 電力用半導体装置
JP2005166987A (ja) * 2003-12-03 2005-06-23 Mitsubishi Electric Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014006814A1 (ja) * 2012-07-04 2014-01-09 パナソニック株式会社 半導体装置
JPWO2014006814A1 (ja) * 2012-07-04 2016-06-02 パナソニックＩｐマネジメント株式会社 半導体装置
US9379049B2 (en) 2012-07-04 2016-06-28 Panasonic Intellectual Property Management Co., Ltd. Semiconductor apparatus
JP2014175613A (ja) * 2013-03-12 2014-09-22 Shindengen Electric Mfg Co Ltd 半導体装置

Similar Documents

Publication Publication Date Title
US7782025B2 (en) Semiconductor device and power supply device using the same
US8044468B2 (en) Semiconductor device
JP5291864B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
JP5487290B2 (ja) 半導体装置
Wang et al. Review of state-of-the-art integration technologies in power electronic systems
US20140063744A1 (en) Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
US20120200281A1 (en) Three-Dimensional Power Supply Module Having Reduced Switch Node Ringing
US20120193772A1 (en) Stacked die packages with flip-chip and wire bonding dies
JP2011152011A (ja) 半導体装置及びそれを用いた電源装置
JP2009043820A (ja) 高効率モジュール
JP2007227763A (ja) 半導体装置
KR20130088884A (ko) 적층된 전력 컨버터를 갖는 반도체 디바이스
JP4250191B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置
JP4344776B2 (ja) 半導体装置
JP2018085782A (ja) 半導体モジュール、半導体装置および電力装置
WO2020262212A1 (ja) 半導体装置
JP2010258485A (ja) 半導体装置
JP2013141035A (ja) 半導体装置
JP2008251901A (ja) 複合半導体装置
JP5292388B2 (ja) 半導体装置
JP2006253734A (ja) 半導体装置
JP2023021365A (ja) 半導体装置および電力変換装置
JP2008130719A (ja) 半導体装置及びｄｃ−ｄｃコンバータ
JP5024439B2 (ja) 半導体装置
JP5412559B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100824

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130312