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JP2010251754A - C4ボール内の均一な電流密度のための金属配線構造体 - Google Patents

C4ボール内の均一な電流密度のための金属配線構造体 Download PDF

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JP2010251754A
JP2010251754A JP2010091384A JP2010091384A JP2010251754A JP 2010251754 A JP2010251754 A JP 2010251754A JP 2010091384 A JP2010091384 A JP 2010091384A JP 2010091384 A JP2010091384 A JP 2010091384A JP 2010251754 A JP2010251754 A JP 2010251754A
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metal vias
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line structure
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Timothy Dooling Sullivan
ティモシー・ドーリング・サリバン
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Wolfgang Sauter
ウォルフガング・ソーター
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Abstract

【課題】 C4ボール内の均一な電流密度のための金属配線構造体を提供する。
【解決手段】 1つの実施形態において、金属構造体のサブパッド・アセンブリが、金属パッドの直下に配置される。サブパッド・アセンブリは、金属パッドに当接する上位レベル金属ライン構造体と、上位レベル金属ライン構造体とその下方に配置された下位レベル金属ライン構造体との間の電気的接続をもたらす一組の金属ビアとを含む。別の実施形態において、C4ボールの信頼性は、C4ボール内部の均一な電流密度分布を助長するように分割及び分布させた一組の統合された金属ビアを有する金属パッド構造体を用いることによって高められる。複数の金属ビアの断面積の面密度は、金属パッドの中央部分において金属パッドの平担部分の周縁部分よりも高い。
【選択図】 図1

Description

本発明は、半導体構造体に関し、より具体的には、ボンディング・パッドのための金属配線構造体及びその製造方法に関する。
半導体デバイス及び半導体ウェハ(基板)上の相互接続の形成が完了すると、半導体ウェハは、半導体チップ又は「ダイ」にダイシングされる。次に、機能半導体チップをパッケージして、回路基板上への取付けを容易にする。パッケージは、回路基板のような上位レベルのアセンブリ・システムに対する機械的な保護及び電気的な接続を与える半導体チップのための支持要素である。1つの典型的なパッケージング技術は、Controlled Collapse Chip Connection(C4)パッケージングであり、これは、各々が半導体チップ上のC4パッドと、パッケージング基板上の別のC4パッドとを接触させるC4ボールを用いる。この場合、パッケージング基板は、回路基板上に組み立てることができる。
各々のC4パッドは、典型的には半導体製造手順中に金属相互接続構造体の最後の金属層から形成される接触金属パッドである。各々のC4パッドは、C4ボールの底部を収容するように十分大きい。接合パッド構造体とは、このようなC4パッドと、下方の付属構造体とを含む構造体のことをいう。
C4ボールのような金属構造体は、金属イオンの格子と非局在化自由電子とを含む。電流がC4ボールを通して流れるとき、金属イオンは、金属イオンの電荷と金属イオンが曝される電界とによる静電力を受ける。さらに、電流の伝導中に電子が格子により散乱されるとき、電子は、運動量を導体材料の格子内の金属イオンに移動させる。静電力の方向は、電界の方向、すなわち、電流の方向であり、電子の運動量移動による力の方向は、電子の流れの方向、すなわち、電流と反対の方向である。しかしながら、電子の運動量移動による力は、一般的に静電力より大きい。従って、金属イオンは電流と反対の方向、すなわち、電子の流れの方向に正味の力を受ける。電流によって生じる質量輸送又は電流による導電性材料の移動は、当該技術分野においてエレクトロマイグレーションと呼ばれる。
C4ボール内にエレクトロマイグレーションによってボイドが形成されると、ボイドは導電性経路の面積を減少させるので、臨界伝導経路、すなわち、「ホットスポット」における電流密度が増加する。従って、より高い電流密度がエレクトロマイグレーション・プロセスを加速してボイドを成長させる。相互に強め合う悪循環により、ボイド及び電流密度の大きさが増大し、最終的に電気経路内の事実上の切断をもたらし、エレクトロマイグレーション故障を引き起こす。エレクトロマイグレーション故障は、C4ボールに対する信頼性の主要な懸案事項である。
従って、C4ボールのエレクトロマイグレーション故障を減少させて、C4接続の信頼性を高める必要性が存在する。
本発明は、C4ボール内部の均一な電流密度分布を助長する金属配線構造体を提供することによってC4ボールの信頼性を高める。
本発明において、金属パッドの直下に配置される金属構造体のサブパッド・アセンブリが提供される。サブパッド・アセンブリは、金属パッドに当接する上位レベル金属ライン構造体と、上位レベル金属ライン構造体の下方に配置された下位レベル金属ライン構造体と、上位レベル金属ライン構造体とその下方に配置された下位レベル金属ライン構造体との間の電気的接続をもたらす一組の金属ビアとを含む。一組の金属ビアは、C4ボールに接触する金属パッドの中央部分において周縁部分におけるよりも高い電流密度をもたらすように分布する。C4ボールが金属パッドに接合された後、サブパッド・アセンブリの幾何形状は、より多くの電流が金属パッドの中央を通過するようにしてC4ボール内の電流密度を均一にし、これによりその内部でのエレクトロマイグレーションを減少させる。
本発明の一態様によれば、金属相互接続構造体の上に配置された金属パッドと、金属パッドに当接する上位レベル金属ライン構造体と、上位レベル金属ライン構造体の下方に配置された下位レベル金属ライン構造体と、一組の金属ビアとを含む構造体が提供され、ここで一組の金属ビアは、金属パッドの中央領域の下方において金属パッドの周縁領域の下方よりも高い面密度の水平方向断面積を有する。
この一組の金属ビアは、少なくとも1つの水平方向に沿った、隣り合う金属ビアの間の不均一な間隔を有する。水平方向は、一組の金属ビア内の一組の1次元配列に対して同じにすることができる。代替的に、水平方向は、中心点からの半径方向とすることができ、一組の1次元配列は、多くの異なる方向に配向させることができる。さらに、一組の金属ビアは、水平面内の2つの異なる方向において隣り合う金属ビアの間の不均一な間隔を有することができ、ここで隣り合う金属ビアの間の間隔は、両方向で調整される。一組の金属ビアの中の隣り合う金属ビアの間の不均一な間隔は、金属パッドとC4ボールとの間の接触領域の中央領域における断面積の総合密度が接触領域の周縁領域における断面積の総合密度よりも大きくなるように分布させる。
本発明の別の態様によれば、構造体を形成する方法が提供され、この方法は、基板上に下位レベル金属ライン構造体を含む金属相互接続構造体を形成するステップと、下位レベル金属ライン構造体の直接上に一組の金属ビアを形成するステップと、一組の金属ビアの直接上に上位レベル金属ライン構造体を形成するステップと、上位レベル金属ライン構造体の上に金属パッドを形成するステップとを含み、ここで一組の金属ビアは、金属パッドの中央領域の下方において金属パッドの周縁領域の下方よりも高い面密度の導電性水平方向断面積を有する配置に形成する。
さらに、本発明は、C4ボール内部の均一な電流密度分布を助長するように分割及び分布された、一組の統合された金属ビアを有する金属パッド構造体を提供することによってC4ボールの信頼性を高める。複数の金属ビアにおける断面積の面密度は、金属パッドの中央部分において金属パッドの平担部分の周縁部分よりも高い。C4ボールが金属パッドに接合された後、断面積の面密度の変化の分布は、より多くの電流が金属パッドの中央を通過するようにして、その上のC4ボール内の電流密度を均一にし、これによりC4ボール内のエレクトロマイグレーションを減少させる。
本発明の一態様によれば、金属相互接続構造体の上に配置され、上部平担部分と下方に延びる複数の金属ビアとを含む一体構造の金属パッドと、複数の金属ビアの底面に当接する金属ライン構造体とを含む構造体が提供され、ここで複数の金属ビアは、金属パッドの中央領域の下方において金属パッドの周縁領域の下方よりも高い面密度の水平方向断面積を有する。
複数の金属ビアは、少なくとも1つの水平方向に沿った、隣り合う金属ビアの間の不均一な間隔を有する。水平方向は、複数の金属ビアの中の複数の1次元配列に対して同じにすることができる。代替的に、水平方向は、中心点からの半径方向とすることができ、複数の1次元配列は、多くの異なる方向に配向させることができる。さらに、複数の金属ビアは、水平面内の2つの異なる方向の、隣り合う金属ビアの間の不均一な間隔を有することができ、ここで隣り合う金属ビアの間の間隔は、両方向で調整される。複数の金属ビアの隣り合う金属ビアの間の不均一な間隔は、金属パッドとC4ボールの間の接触領域の中央領域における断面積の総合密度が接触領域の周縁領域における断面積の総合密度よりも大きくなるように分布させる。
本発明の別の態様によれば、構造体を形成する方法が提供され、この方法は、基板上に金属ライン構造体を含む金属相互接続構造体を形成するステップと、金属ライン構造体の上に保護誘電体層を形成するステップと、金属相互接続構造体の上に、上部平担部分と下方に延びて金属ライン構造体に接触する複数の金属ビアとを含む一体構造の金属パッドを形成するステップとを含み、ここで複数の金属ビアは、金属パッドの中央領域の下方において金属パッドの周縁領域の下方よりも高い面密度の水平方向断面積を有し、そして上部平端部分は、保護誘電体層の上面の上に形成され、複数の金属ビアは、保護誘電体層によって横方向に取り囲まれる。
本発明による、第1の組の金属ビアと第1の下位レベル金属ライン構造体とを用いる第1の例示的な構造体の平面A−A’に沿った垂直方向の断面図である。 本発明による、第1の組の金属ビアと第1の下位レベル金属ライン構造体とを用いる第1の例示的な構造体の平面B−B’に沿った水平方向の断面図である。 本発明による、第1の組の金属ビアと第1の下位レベル金属ライン構造体とを用いる第1の例示的な構造体の平面C−C’に沿った水平方向の断面図である。 本発明による、第1の組の金属ビアと第1の下位レベル金属ライン構造体とを用いる第1の例示的な構造体の平面D−D’に沿った水平方向の断面図である。 本発明による、第1の組の金属ビアと第1の下位レベル金属ライン構造体とを用いる第1の例示的な構造体の平面E−E’に沿った水平方向の断面図である。 本発明による、図4に対応する平面内の、第2の組の金属ビアを用いる第2の例示的な構造体の水平方向の断面図である。 本発明による、図4に対応する平面内の、第3の組の金属ビアを用いる第3の例示的な構造体の水平方向の断面図である。 本発明による、図4に対応する平面内の、第4の組の金属ビアを用いる第4の例示的な構造体の水平方向の断面図である。 本発明による、図5に対応する平面内の、第2の下位レベル金属ライン構造体を用いる第5の例示的な構造体の水平方向の断面図である。 本発明による、図5に対応する平面内の、第3の下位レベル金属ライン構造体を用いる第6の例示的な構造体の水平方向の断面図である。 本発明による、図5に対応する平面内の、第4の下位レベル金属ライン構造体を用いる第7の例示的な構造体の水平方向の断面図である。 下位レベル金属ライン構造体の形成後の、第1の例示的な半導体構造体の垂直方向の断面図である。 下位レベル金属ライン構造体とビア・ホールを含むビア・レベル誘電体層との形成後の、第1の例示的な半導体構造体の垂直方向の断面図である。 ビア・レベル誘電体層内部の一組の金属ビアの形成後の、第1の例示的な半導体構造体の垂直方向の断面図である。 上位レベル金属ライン構造体の形成後の、第1の例示的な半導体構造体の垂直方向の断面図である。 保護誘電体層とその内部の開口部との形成後の、第1の例示的な半導体構造体の垂直方向の断面図である。 金属パッドの形成後の第1の例示的な半導体構造体の垂直方向の断面図である。 最上部誘電体層とその内部の開口部との形成後の、第1の例示的な半導体構造体の垂直方向の断面図である。 本発明による、第1のタイプの金属ビア配列を含む金属パッドを用いる第8の例示的な構造体の平面A−A’に沿った垂直方向の断面図である。 本発明による、第1のタイプの金属ビア配列を含む金属パッドを用いる第8の例示的な構造体の平面B−B’に沿った水平方向の断面図である。 本発明による、第1のタイプの金属ビア配列を含む金属パッドを用いる第8の例示的な構造体の平面C−C’に沿った水平方向の断面図である。 本発明による、第1のタイプの金属ビア配列を含む金属パッドを用いる第8の例示的な構造体の平面D−D’に沿った水平方向の断面図である。 本発明による、第2のタイプの金属ビア配列を含む金属パッドを用いる第9の例示的な構造体の平面A−A’に沿った垂直方向の断面図である。 本発明による、第2のタイプの金属ビア配列を含む金属パッドを用いる第9の例示的な構造体の平面B−B’に沿った水平方向の断面図である。 本発明による、第2のタイプの金属ビア配列を含む金属パッドを用いる第9の例示的な構造体の平面C−C’に沿った水平方向の断面図である。 本発明による、図21又は図25に対応する平面内の、第3のタイプの金属ビア配列を含む金属パッドを用いる第10の例示的な構造体の水平方向の断面図である。 本発明による、図21又は図25に対応する平面内の、第4のタイプの金属ビア配列を含む金属パッドを用いる第11の例示的な構造体の水平方向の断面図である。 本発明による、図21又は図25に対応する平面内の、第5のタイプの金属ビア配列を含む金属パッドを用いる第12の例示的な構造体の水平方向の断面図である。 金属ライン構造体の形成後の第8の例示的な半導体構造体の垂直方向の断面図である。 ビア・レベル誘電体層とその内部のビア・ホール配列との形成後の第8の例示的な半導体構造体の垂直方向の断面図である。 金属パッドの形成後の第8の例示的な半導体構造体の垂直方向の断面図である。 誘電体マスキング層の形成後の第8の例示的な半導体構造体の垂直方向の断面図である。
上述のように、本発明は、ボンディング・パッドのための金属配線構造体及びその製造方法に関するものであり、ここで添付の図面を用いて詳細に説明する。同じ及び対応する要素は、類似の参照符号で示すことに留意されたい。図面は、一定尺度で描かれてはいない。
図1乃至図5を参照すると、本発明の第1の実施形態による第1の例示的な構造体が示される。第1の例示的な構造体は、基板10と、その内部に形成された少なくとも1つの半導体デバイス12とを含む。基板10は、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金領域、シリコン炭素合金領域、シリコン・ゲルマニウム炭素合金領域、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素、リン化インジウム、硫化鉛、他のIII−V族化合物の半導体材料、及びII−VI族化合物半導体材料のような半導体材料を含む半導体基板とすることができる。基板は、単結晶半導体基板とすることができる。
少なくとも1つの半導体デバイス12は、電界効果トランジスタ、バイポーラ・トランジスタ、ダイオード、レジスタ、キャパシタ及びインダクタのうちの少なくとも1つを含むことができる。少なくとも1つの誘電体層20は、少なくとも1つの半導体デバイス12の上に配置される。少なくとも1つの誘電体層20は、酸化シリコンのような誘電体酸化物、窒化シリコンのような誘電体窒化物、低誘電率(低k)化学気相堆積(CVD)誘電体材料、又はスピンオン低k誘電体材料を含むことができる。金属相互接続構造体は、少なくとも1つの誘電体層20に埋め込まれる。金属相互接続構造体は、相互接続レベル金属ビア22と、相互接続レベル金属ライン24とを含むことができる。
第1の下位レベル金属ライン構造体30は、少なくとも1つの誘電体層20の最上層内部に埋め込まれる。第1の下位レベル金属ライン構造体30は、通常「チーズホール」と呼ばれるホールを含んでも含まなくてもよい。金属相互接続構造体は、少なくとも1つの半導体デバイス12と第1の下位レベル金属ライン構造体30との間に導電経路をもたらす。第1の下位レベル金属ライン構造体30は導電性金属を含む。第1の下位レベル金属ライン構造体30は、20ミクロンから200ミクロンまでの横方向寸法を有するが、より小さい寸法及びより大きい寸法もまた本明細書において企図される。下位金属ライン構造体30が矩形形状を有する場合、下位金属ライン構造体30の幅及び長さは、それぞれ20ミクロンから200ミクロンまでとすることができる。第1の下位レベル金属ライン構造体30の厚さは、典型的には150nmから1,500nmまでであるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。第1の下位レベル金属ライン構造体30は、少なくとも1つの金属を含む。第1の下位レベル金属ライン構造体30は、本質的に銅又はアルミニウムからなるものとすることができる。好ましくは、第1の下位レベル金属ライン構造体30は、本質的に銅からなるものとすることができる。
ビア・レベル誘電体層40は、第1の下位レベル金属ライン構造体30の上に配置される。ビア・レベル誘電体層40は、誘電体酸化物、誘電体窒化物、低kCVD誘電体材料、低kスピンオン誘電体材料、又はこれらの組合せを含むことができる。ビア・レベル誘電体層40は、下に配置される少なくとも1つの誘電体層20への酸素又は水分の浸入を減少させるための、誘電体酸化物、誘電体窒化物又はこれらの組合せを含むことが好ましい。第1の組の金属ビア50A及び相互接続ビア50Bは、ビア・レベル誘電体層40内に埋め込まれる。第1の組の金属ビア50A及び相互接続ビア50Bの厚さは、典型的には150nmから1,500nmの間であるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。第1の組の金属ビア50A及び相互接続ビア50Bは、少なくとも1つの金属を含む。第1の組の金属ビア50A及び相互接続ビア50Bは、本質的に銅又はアルミニウムからなるものとすることができる。第1の組の金属ビア50A及び相互接続ビア50Bは、本質的に銅からなるものとすることができる。
ライン・レベル誘電体層60は、ビア・レベル誘電体層40の上に配置される。ライン・レベル誘電体層60は、誘電体酸化物、誘電体窒化物、低kCVD誘電体材料、低kスピンオン誘電体材料、又はこれらの組合せを含むことができる。ライン・レベル誘電体層60は、下方に配置される少なくとも1つの誘電体層20への酸素又は水分の浸入を減少させるための誘電体酸化物、誘電体窒化物又はこれらの組合せを含むことが好ましい。
上位レベル金属ライン構造体70A及び上位レベル金属配線ライン70Bは、ライン・レベル誘電体層60内に埋め込まれる。上位レベル金属ライン構造体70Aは、20ミクロンから200ミクロンまでの横方向寸法を有することができるが、より小さい寸法及びより大きい寸法もまた本明細書において企図される。上位レベル金属ライン構造体70Aが矩形形状を有する場合は、上位レベル金属ライン構造体70Aの幅及び長さは、それぞれ20ミクロンから200ミクロンまでとすることができる。上位レベル金属ライン構造体70Aの厚さは、典型的には150nmから1,500nmまでであるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。上位レベル金属ライン構造体70A及び上位レベル金属配線ライン70Bは、少なくとも1つの金属を含む。上位レベル金属ライン構造体70A及び上位レベル金属配線ライン70Bは、本質的に銅又はアルミニウムからなるものとすることができる。上位レベル金属ライン構造体70A及び上位レベル金属配線ライン70Bは、本質的に銅からなることが好ましい。
保護電体層80及び金属パッド90は、ライン・レベル誘電体層60、上位レベル金属ライン構造体70A及び上位レベル金属配線ライン70Bの上に配置される。保護誘電体層80は、誘電体酸化物、誘電体窒化物、又はこれらの組合せを含む。保護誘電体層80は、誘電体酸化物及び誘電体窒化物のスタックを含むことが好ましい。典型的には、保護誘電体層80は、300nmから3,000nmまでの厚さを有するが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。
金属パッド90は、少なくとも1つのビア部分と上部平担部分とを含む。少なくとも1つのビア部分は、保護誘電体層80によって横方向に取り囲まれ、上位レベル金属ライン構造体70Aに当接する。上部平担部分は、保護誘電体層80の上及びその上方、並びに下位ビア部分の周縁部の上に配置される。金属パッド90は、少なくとも1つの金属を含む。ある場合には、金属パッド90は、本質的にアルミニウムからなるものとすることができ、上位レベル金属ライン構造体70A、第1の組の金属ビア50A、及び第1の下位レベル金属ライン構造体30の各々は、本質的に銅からなるものとすることができる。金属パッド90の厚さは、1.0ミクロンから5.0ミクロンまでとすることができるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。
開口部を有する誘電体マスキング層95は、金属パッド90と保護誘電体層80の上面との上に配置される。開口部の境界は、金属パッド90の領域内に配置される。誘電体マスキング層95は、ポリイミドのような誘電体材料を含む。幾つかの場合には、ポリイミドは、付加的な感光材料を用いないリソグラフィ印刷を可能にするように感光性とすることができる。C4ボール99は、誘電体マスキング層95内の開口部内に配置され、金属パッド90に接触する。C4ボールの直径は、30ミクロンから200ミクロンまでとすることができるが、より小さい直径及びより大きい直径もまた本明細書において企図される。
第1の組の金属ビア50Aの各金属ビアは、上位レベル金属ライン構造体70A及び第1の下位レベル金属ライン構造体30に垂直方向に当接する。金属パッド90は、上位レベル金属ライン構造体70A、第1の組の金属ビア50A、及び第1の下位レベル金属ライン構造体30を介して少なくとも1つの半導体デバイス12に抵抗結合される。
第1の組の金属ビア50Aは、実質的に同じサイズの金属ビアを含む。第1の組の金属ビア50Aは、金属パッド90の中央領域CRの下方において金属パッド90の周縁領域PRの下方よりも高い面密度の水平方向断面積を有する。中央領域CRは、金属パッド90とC4ボール99の間の接触領域の中心点を含む。本発明において、中央領域CRは、金属パッド90とC4ボール99の間の接触領域の閉じた境界よりもその接触領域の中心点により近い、上位レベル金属ライン構造体70Aの領域のサブセットとして定められる。接触領域が円形である場合、中央領域CRの半径は、接触領域の半径rの2分の1である。上位レベル金属ライン構造体70Aが凸状多角形形状又は凸状曲線形状を有する場合、中央領域CRの面積は、金属パッド90とC4ボール99の間の接触領域の面積の4分の1とすることができる。周縁領域PRは、接触領域内の中央領域CRの補完物である。周縁領域PRは、接触領域の閉鎖境界の内部且つ中央領域CRの外部の領域である。
第1の組の金属ビア50Aの少なくとも幾つかの金属ビアは、実質的に同じサイズを有し、隣り合う金属ビアの間の間隔が中央領域CRの下方において周縁領域PRの下方よりも狭い一次元配列に配置される。第1の組の金属ビア50Aは、単一の1次元配列又は複数の1次元配列に配置することができる。第1の組の金属ビア50Aが同じ配向を有する複数の1次元配列に配置される場合、隣り合う金属ビアの間の間隔は、複数の1次元配列の各々において、中央部分において端部分よりも小さい。各々の1次元配列の方向は、本明細書では第1の方向と言い、1次元配列を分離する方向は、本明細書では第2の方向と言う。各々の1次元配列の方向の間隔は、本明細書では第1の間隔と言い、これは、第1の方向に沿った間隔であり、そして隣り合う1次元配列の間の間隔は、本明細書では第2の間隔と言い、これは、第2の方向に沿った間隔である。隣り合う金属ビアの間の第1の間隔は、第1の方向に沿った中央領域CRの下において周縁領域PRの下よりも小さい。隣り合う金属ビアの間の第2の間隔は、第1の方向とは異なる第2の方向に沿った第1の組の金属ビア50Aの間で実質的に同じである。
第1の組の金属ビア50Aの各金属ビアは、円形又は矩形の断面積を有することができる。一般に、第1の組の金属ビア50Aの各ビアは、任意の多角形又は曲線の閉じた形状を有することができる。
代替的な実施形態において、第1の組の金属ビアにおける金属ビアのタイプの代わりに、異なるタイプの金属ビアを用いることができる。図6を参照すると、本発明の第2の実施形態による第2の例示的な構造体が示される。第2の例示的な構造体は、第1の実施形態の第1の組の金属ビア50Aを第2の組の金属ビア52で置き換えることによって第1の例示的な構造体から導出される。図6は、第1の例示的な構造体の図4に対応する平面内の、第2の例示的な構造体の水平方向の断面図である。
第2の組の金属ビア52の各金属ビアは、細長い水平方向断面積を有する。水平方向の幅は、細長い方向に垂直な方向の金属ビアの横方向の寸法であり、第2の組の金属ビア52の各々において中心点からの距離dと共に単調に減少する。中心点は、第2の組の金属ビア52の各々において、金属ビアの水平方向領域の形状の幾何学的中心とすることができる。
水平方向の幅は、第2の組の金属ビア52の各金属ビアの細長い方向に沿った中心点からの距離dと共に減少させることができる。第2の組の金属ビア52は、水平方向の幅の方向に沿った、すなわち、第2の組の金属ビア52における金属ビアの長手方向に垂直な方向に沿った一次元配列に配置することができる。
図7を参照すると、本発明の第3の実施形態による第3の例示的な構造体が示される。第3の例示的な構造体は、第1の実施形態の第1の組の金属ビア50Aを第3の組の金属ビア54で置き換えることによって第1の例示的な構造体から導出される。図7は、第1の例示的な構造体の図4に対応する平面内の、第3の例示的な構造体の水平方向の断面図である。
第3の組の金属ビア54は、中央領域CRの下方の中心点において互いに交差する半径方向の複数の1次元配列を含む2次元配列に配置される。第3の組の金属ビア54の隣り合う金属ビアの間の間隔は、複数の1次元配列の各々において、中央領域CRの下において周縁領域PRの下よりも小さい。
図8を参照すると、本発明の第4の実施形態による第4の例示的な構造体が示される。第4の例示的な構造体は、第1の実施形態の第1の組の金属ビア50Aを第4の組の金属ビア56で置き換えることによって第1の例示的な構造体から導出される。図8は、第1の例示的な構造体の図4に対応する平面内の、第4の例示的な構造体の水平方向の断面図である。
第4の組の金属ビア56は、異なるサイズを有する金属ビアを含む。具体的には、中央領域CRの下方に配置された金属ビアは、周縁領域PRの下方に配置された金属ビアよりも大きな水平方向の断面を有する。第4の組の金属ビア56の金属ビアのサイズは、1つの方向に沿って(例えば、平面A−A’の方向に沿って)又は2次元的に中心点からの半径と共に変化させることができる。
上述の全ての実施形態において、一組の金属ビアの導電領域の面密度は、金属パッド90とC4ボールとの間の接触領域の中央領域CRの下方において周縁領域PRの下方よりも大きい。その一組の金属ビアの抵抗は、上位レベル金属ライン構造体70Aの抵抗よりも大きいことが好ましい。その一組の金属ビアの抵抗は、上位レベル金属ライン構造体70Aの抵抗よりも典型的には1.5乃至40倍、好ましくは3乃至10倍大きいが、より小さい比率及びより大きい比率もまた本明細書において企図される。
中央領域CRの下方において周縁領域PRの下方よりも大きな面密度の導電領域を設ける効果は、電流のより大きな部分を上位レベル金属ライン構造体70Aを通してC4ボール99の内部に方向付けて、C4ボール99の表面に沿った電流を減少させることである。この電流の再分配が、C4ボール99内の電流密度を一様にして半導体チップの動作中のC4ボール99内のエレクトロマイグレーションを減少させる効果を有する。
本発明の第5の実施形態によれば、第5の例示的な構造体は、第1の下位レベル金属ライン構造体30を第2の下位レベル金属ライン構造体32で置き換えることによって第1乃至第4の例示的な構造体のいずれかから導出される。図9を参照すると、第1の実施形態の図5に対応する平面内の、第5の例示的な構造体の水平方向の断面図が示される。第2の下位レベル金属ライン構造体32は、第1の下位レベル金属ライン構造体30と実質的に同じ横方向寸法及び厚さを有することができる。
第2の下位レベル金属ライン構造体32はホールを含み、これは、通常「チーズホール」と言う。各々のチーズホールは、誘電体材料部分21Aで充填され、これは、少なくとも1つの誘電体層20の最上層と同じ組成を有する。チーズホールの構造は、第2の下位レベル金属ライン構造体32が、多数のチーズホール領域によって分離された第2の下位レベル金属ライン構造体32の中央部分へ向う長手方向(平面A−A’の方向に沿った)に延びる妨げられていない直線的導電性経路を含むようなものとする。一組の金属ビアは、本発明の第1乃至第4の実施形態の第1乃至第4の組の金属ビア(50A、52、54、56)のうちの1つとすることができ、多数のチーズホール領域の上に重なる。妨げられていない経路に関連したチーズホール領域の内部の金属ビアの配置は、第2の下位レベル金属ライン構造体32の内部領域と、第2の下位レベル金属ライン構造体32と第2の下位レベル金属ライン構造体32の周縁に存在し得る金属相互接続構造体(22、24、図1参照)との間の接触領域と、の間の電流の流れを容易にする。このようにして、より多くの電流が、C4ボール99の内部領域を通って流れることができる。
本発明の第6の実施形態によれば、第6の例示的な構造体は、第1の下位レベル金属ライン構造体30を第3の下位レベル金属ライン構造体34で置き換えることによって第1乃至第4の例示的な構造体のいずれかから導出される。図10を参照すると、第1の実施形態の図5に対応する平面内の、第6の例示的な構造体の水平方向の断面図が示される。第3の下位レベル金属ライン構造体34は、第1の下位レベル金属ライン構造体30と実質的に同じ横方向寸法及び厚さを有することができる。下位レベル金属ワイヤ33は、第3の下位レベル金属ライン構造体34と金属相互接続構造体(22、24、図1参照)との間の導電性経路を与える。
本発明の第7の実施形態によれば、第7の例示的な構造体は、第1の下位レベル金属ライン構造体30を第2の下位レベル金属ライン構造体32で置き換え、そして下位レベル金属ワイヤ33を用いて、第2の下位レベル金属ライン構造体32と金属相互接続構造体(22、24)との間の導電性経路を設けることによって第1乃至第4の例示的な構造体のいずれかから導出される。図11を参照すると、第1の実施形態の図5に対応する平面内の、第7の例示的な構造体の水平方向の断面図が示される。第4の下位レベル金属ライン構造体36は、第1の下位レベル金属ライン構造体30と実質的に同じ横方向寸法及び厚さを有することができる。
図12を参照すると、本発明の第1の例示的な構造体を形成する方法が示される。当該技術分野において周知の少なくとも1つの半導体デバイス12が基板10内に形成されている。基板10は、上述の半導体基板とすることができる。
少なくとも1つの誘電体層20と、相互接続レベル金属ビア22及び相互接続レベル金属ライン24を含む金属相互接続構造体とが、堆積及びパターン付けの連続的半導体処理ステップによって形成される。第1の下位レベル金属ライン構造体30は、少なくとも1つの誘電体層20の最上層の内部に形成され、平坦化される。平坦化の後、少なくとも1つの誘電体層20(最上層を含む)及び第1の下位レベル金属ライン構造体30全域にわたる実質的に平坦な表面が得られる。第1の下位レベル金属ライン構造体30は、上述のチーズホールを含んでも含まなくてもよい。
図13を参照すると、ビア・レベル誘電体層40は、第1の下位レベル金属ライン構造体30の上に形成される。続いて、ビア・レベル誘電体層40をパターン付けして、第1のビア・ホール及び第2のビア・ホールを形成する。第1のビア・ホール49Aは、第1の組の金属ビア50Aのパターンを有する。代替的に、第1のビア・ホールは、他の実施形態においては、第2の組の金属ビア52、第3の組の金属ビア54、第4の組の金属ビア56、又はこれらの組合せのパターンを有することができる。第2のビア・ホール49Bは随意的なものであるが、これを用いて、後に形成される下位レベル金属ライン構造体への付加的な電気配線を設けることができる。
図14を参照すると、第1のビア・ホール49Aは、銅のような導電性金属で充填される。第1のビア・ホール49A内の金属充填材料を平坦化して、第1の組の金属ビア50Aを形成する。相互接続ビア50Bは、随意に導電性金属で第2のビア・ホール49Bを充填することによって形成することができる。
図15を参照すると、上位レベル金属ライン構造体70Aは、ライン・レベル誘電体層60を堆積させ、ライン・レベル誘電体層60をパターン付けし、ライン・レベル誘電体層60内の凹部領域を導電性金属で充填し、導電性金属を平坦化することによって形成される。随意に、上位レベル金属配線ライン70Bを同時に形成することができる。
図16を参照すると、上位レベル金属ライン構造体70Aの上に保護誘電体層80を堆積させ、パターン付けして、その内部に少なくとも1つの開口部を、形成する。
図17を参照すると、金属パッド90は、アルミニウム層のような金属層を堆積させ、金属層をリソグラフィによりパターン付けすることによって形成される。金属パッド90の領域は、保護誘電体層80内の開口部の全領域を含む。
図18を参照すると、誘電体マスキング層95は、金属パッド90及び保護誘電体層80の上に堆積させる。誘電体マスキング層95内の開口部は、金属パッド90の領域内に形成される。その後、C4ボール99を金属パッド90の露出表面上に配置して、図1乃至図5に示す構造体を形成する。
第1の例示的な構造体を用いて、本発明による第1の例示的な構造体を製造する方法を説明するが、同じ方法を用いて、本発明の他の全ての実施形態による構造体を同様に形成することができる。
図19乃至図22を参照すると、本発明の第8の実施形態による第8の例示的な構造体が示される。第8の例示的な構造体は、基板610と、その内部に形成された少なくとも1つの半導体デバイス612とを含む。基板610は、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金領域、シリコン炭素合金領域、シリコン・ゲルマニウム炭素合金領域、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素、リン化インジウム、硫化鉛、他のIII−V族化合物半導体材料、及びII−VI族化合物半導体材料のような半導体材料を含む半導体基板とすることができる。基板は、単結晶半導体基板とすることができる。
少なくとも1つの半導体デバイス612は、電界効果トランジスタ、バイポーラ・トランジスタ、ダイオード、レジスタ、キャパシタ及びインダクタのうちの少なくとも1つを含むことができる。少なくとも1つの誘電体層620は、少なくとも1つの半導体デバイス612の上に配置される。少なくとも1つの誘電体層620は、酸化シリコンのような誘電体酸化物、窒化シリコンのような誘電体窒化物、低誘電率(低k)化学気相堆積(CVD)誘電体材料、又はスピンオン低k誘電体材料を含むことができる。金属相互接続構造体は、少なくとも1つの誘電体層620に埋め込まれる。金属相互接続構造体は、相互接続レベル金属ビア622と、相互接続レベル金属ライン624とを含むことができる。金属相互接続構造体は、少なくとも1つの誘電体層620の最上面と共面である上面を有する最上部相互接続ビア650をさらに含むことができる。
ライン・レベル誘電体層660は、少なくとも1つの誘電体層620の上に配置される。ライン・レベル誘電体層660は、誘電体酸化物、誘電体窒化物、低kCVD誘電体材料、低kスピンオン誘電体材料、又はこれらの組合せを含むことができる。ライン・レベル誘電体層660は、下に位置する少なくとも1つの誘電体層620への酸素又は水分の侵入を減少させるように、誘電体酸化物、誘電体窒化物、又はこれらの組合せを含むことが好ましい。
金属ライン構造体670A及び金属配線ライン670Bは、ライン・レベル誘電体層660内に埋め込まれる。金属ライン構造体670Aは、20ミクロンから200ミクロンまでの横方向寸法を有することができるが、より小さい寸法及びより大きい寸法もまた本明細書において企図される。金属ライン構造体670Aが矩形形状を有する場合、金属ライン構造体670Aの幅及び長さは、それぞれ、20ミクロンから200ミクロンまでとすることができる。金属ライン構造体670Aの厚さは、典型的には150nmから1,500nmまでであるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。金属ライン構造体670A及び金属配線ライン670Bは、少なくとも1つの金属を含む。金属ライン構造体670A及び金属配線ライン670Bは、本質的に銅又はアルミニウムからなるものとすることができる。金属ライン構造体670A及び金属配線ライン670Bは、本質的に銅からなることが好ましい。金属ライン構造体670Aは、通常「チーズホール」と言われるホールを含むことができる。各々のチーズホールは、ライン・レベル誘電体層660と同じ組成を有する誘電体材料部分621Aで充填される。
保護誘電体層680及び金属パッド690は、ライン・レベル誘電体層660、金属ライン構造体670A、及び金属配線ライン670Bの上に配置される。保護誘電体層680は、誘電体酸化物、誘電体窒化物、又はこれらの組合せを含む。保護誘電体層680は、誘電体酸化物と誘電体窒化物のスタックを含むことが好ましい。典型的には、保護誘電体層680は300nmから3,000nmまでの厚さを有するが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。
金属パッド690は、上部平担部分と、下方に延びる複数の金属ビア690Vとを含む。金属パッド690は、一体かつ単一構造、すなわち、単一要素であり、金属相互接続構造体(622、624、650)の上に配置することができる。複数の金属ビア690Vは、保護誘電体層680によって横方向に取り囲まれ、金属ライン構造体670Aに当接する。金属パッド690の上部平担部分は、保護誘電体層680の上面の上に位置する金属パッド690の部分を指す。上部平担部分は、保護誘電体層680及び複数の金属ビア690Vの上及びその上方に位置する。金属パッド690は、少なくとも1つの金属を含む。ある場合には、金属パッド690は、本質的にアルミニウムからなるものとすることができ、金属ライン構造体670Aは、本質的に銅からなるものとすることができる。金属パッド690の厚さは、1.0ミクロンから5.0ミクロンまでとすることができるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。
開口部を有する誘電体マスキング層695は、金属パッド690及び保護誘電体層680の上面の上に配置される。開口部の境界は、金属パッド690の領域内に配置される。誘電体マスキング層695は、ポリイミドのような誘電体材料を含む。幾つかの場合には、ポリイミドは、付加的な感光材料を用いないリソグラフィ印刷を可能にするように感光性とすることができる。C4ボール699は、誘電体マスキング層695内の開口部内に配置され、金属パッド690に接触する。C4ボールの直径は、30ミクロンから200ミクロンまでとすることができるが、より小さい直径及びより大きい直径もまた本明細書において企図される。金属パッド690は、金属ライン構造体670A及び金属相互接続構造体(622、624、650)を介して少なくとも1つの半導体デバイス612に抵抗結合される。
金属ライン構造体670Aは、複数の金属ビア690Vの底面に当接する。複数の金属ビア670Aは、金属パッド690の中央領域CRの下方において金属パッドの周縁領域PRの下方よりも高い面密度の水平方向断面積を有する。中央領域CRは、金属パッド690とC4ボール699の間の接触領域の中心点を含む。本発明において、中央領域CRは、金属パッド690とC4ボール699の間の接触領域の閉鎖境界よりも接触領域の中心点により近い、上位レベル金属ライン構造体670Aの領域のサブセットと定義される。接触領域が円形である場合、中央領域CRの半径は、接触領域の半径rの2分の1とする。上位レベル・ライン構造体670Aが凸状の多角形形状又は凸状の曲線形状を有する場合は、中央領域CRの面積は、金属パッド690とC4ボール699の間の接触領域の面積の11分の1とすることができる。周縁領域PRは、接触領域内の中央領域CRの補完物である。周縁領域PRは、接触領域の閉鎖境界の内部且つ中央領域CRの外部の領域である。
複数の金属ビア690Vは、実質的に同じサイズの金属ビアを含むことができる。実質的に同じサイズの金属ビアの少なくとも幾つかは、隣り合う金属ビアの間の間隔が中央領域CRの下方において周縁領域PRの下方よりも小さい一次元配列に配置することができる。複数の金属ビア690Vの中の実質的に同じサイズの金属ビアは、同じ配向を有する複数の一次元配列に、例えば、図3における平面A−A’の方向に配置することができる。
各一次元配列の方向は、本明細書において第1の方向と言い、一次元配列を分離する方向は、本明細書において第2の方向と言う。各一次元配列の方向の間隔は、本明細書においては第1の間隔s1と言い、これは、第1の方向に沿った間隔であり、隣り合う一次元配列の間の間隔は、本明細書においては第2の間隔s2と言い、これは、第2の方向に沿った間隔である。隣り合う金属ビアの間の第1の間隔s1は、第1の方向に沿った中央領域CRの下方において周縁領域PRの下方よりも小さい。
隣り合う金属ビアの間の第1の間隔s1は、複数の一次元配列の各々において、中央部分において端部分よりも小さい。複数の金属ビア690Vの各金属ビアは、円形又は矩形の断面積を有することができる。一般に、複数の金属ビア690Vの各ビアは、任意の多角形又は曲線の閉じた形状を有することができる。
複数の金属ビア690Vは、隣り合う金属ビアの間の第1の間隔s1が第1の方向に沿った中央領域CRの下方において周縁領域PRの下方よりも小さい2次元配列に配置することができる。隣り合う金属ビアの間の第2の間隔s2は、第1の方向とは異なり第1の方向に垂直にすることができる第2の方向に沿った複数の金属ビア690Vの間で実質的に同じである。
第8の例示的な構造体の複数の金属ビア690Vの代わりに異なるタイプの金属ビアを用いることができる。図23乃至図25を参照すると、本発明の第9の実施形態による第9の例示的な構造体が示される。第9の例示的な構造体は、第8の実施形態の複数の金属ビア690Vを異なるタイプの複数の金属ビア690Wで置き換えることによって第8の例示的な構造体から導出される。
金属パッド690は、少なくとも1つのビア部分690W及び上部平担部分を含む。少なくとも1つのビア部分690Wは、保護誘電体層680によって横方向に取り囲まれ、金属ライン構造体670Aに当接する。上部平担部分は、保護誘電体層680の上及びその上方、並びに少なくとも1つのビア部分690Wの周縁部の上に配置することができる。上部平担部分は、金属パッドが上部平担部分の最上面から少なくとも1つのビア部分690Wの上まで凹ませられる場合、少なくとも1つのビア部分690Wの上の領域内にホールを含むことができる。金属パッド690は、第8の実施形態におけると同様に少なくとも1つの金属を含む。ある場合には、金属パッド690は、本質的にアルミニウムからなるものとすることができ、金属ライン構造体670Aは、本質的に銅からなるものとすることができる。金属パッド690の厚さは、1.0ミクロンから5.0ミクロンまでとすることができるが、より薄い厚さ及びより厚い厚さもまた本明細書において企図される。
複数の金属ビア690Wの各金属ビアは、細長い水平方向断面積を有する。水平方向の幅は、細長い方向に垂直な方向の金属ビアの横方向寸法であり、複数の金属ビア690Wの各々において中心点からの距離dと共に単調に減少する。中心点は、複数の金属ビア690Wの各々における金属ビアの水平方向領域の形状の幾何学的中心とすることができる。
水平方向の幅は、複数の金属ビア690Wの各金属ビアの細長い方向に沿った中心点からの距離dと共に段階的に減少させることができる。複数の金属ビア690Wは、水平方向の幅の方向に沿った、すなわち、複数の金属ビア690Wの金属ビアの長手方向に垂直な方向に沿った一次元配列に配置することができる。
図26を参照すると、本発明の第10の実施形態による第10の例示的な構造体が示される。第10の例示的な構造体は、第8の実施形態の複数の金属ビア690V又は第9の実施形態の複数の金属ビア690Wを、異なるタイプの複数の金属ビア690Xで置き換えることによって第8又は第9の例示的な構造体から導出される。図26は、第8の例示的な構造体の図21又は第9の実施形態の図25に対応する平面内の、第10の例示的な構造体の水平方向の断面図である。
第10の実施形態の複数の金属ビア690Xは、中央領域CRの下方の中心点において互いに交差する半径方向の複数の1次元配列を含む2次元配列に配置される。複数の金属ビア690Xの隣り合う金属ビアの間の間隔は、複数の1次元配列の各々において、中央領域CRの下方において周縁領域PRの下方よりも小さい。中央領域CRと周縁領域PRの和は、金属パッド690とC4ボール699の間の全接触領域と同じである(図19及び図23参照)。
図27を参照すると、本発明の第11の実施形態による第11の例示的な構造体が示される。第11の例示的な構造体は、第8の実施形態の複数の金属ビア690V又は第9の実施形態の複数の金属ビア690Wを、異なるタイプの複数の金属ビア690Yで置き換えることによって第8又は第9の例示的な構造体から導出される。図27は、第8の例示的な構造体の図21又は第9の実施形態の図25に対応する平面内の、第11の例示的な構造体の水平方向の断面図である。
第11の実施形態の複数の金属ビア690Yは、隣り合うビアの間の間隔が2つの方向で調整される2次元配列に配置される。さらに、1つの方向における間隔は、水平方向断面の平面内の別の方向に沿った座標に依存するようにすることができる。金属ビアの間の間隔の2次元調整は、複数の金属ビア690Yが、金属パッド690の中央領域CRの下方において金属パッド690の周縁領域PRの下方よりも高い面密度の水平方向断面積を有するように行われる。中央領域CRと周縁領域PRの和は、金属パッド690とC4ボール699の間の全接触領域と同じである(図19及び図23参照)。
図28を参照すると、本発明の第12の実施形態による第12の例示的な構造体が示される。第12の例示的な構造体は、第8の実施形態の複数の金属ビア690V又は第9の実施形態の複数の金属ビア690Wを、異なるタイプの複数の金属ビア690Zで置き換えることによって第8又は第9の例示的な構造体から導出される。図28は、第8の例示的な構造体の図21又は第9の実施形態の図25に対応する平面内の、第12の例示的な構造体の水平方向の断面図である。
複数の金属ビア690Zは、異なるサイズを有する金属ビアを含む。具体的には、中央領域CRの下方に配置された金属ビアは、周縁領域PRの下方に配置された金属ビアよりも大きな水平方向断面積を有する。複数の金属ビア690Zの金属ビアのサイズは、1つの方向に沿って(例えば、平面A−A’の方向に沿って)又は2次元的に中心点からの半径と共に変化させることができる。
上述の全ての実施形態において、複数の金属ビア(690V、690W、690X、690Y、又は690Z)の導電領域の面密度は、金属パッド690とC4ボールの間の接触域の中央領域CRの下方において周縁領域PRの下方よりも大きい。複数の金属ビアの抵抗は、金属ライン構造体670Aの抵抗よりも大きいことが好ましい。複数の金属ビアの抵抗は、金属ライン構造体670Aの抵抗よりも、典型的には1.5乃至40倍、好ましくは3乃至10倍大きいが、より小さい比率及びより大きい比率もまた本明細書において企図される。
中央領域CRの下方において周縁領域PRの下方よりも大きな面密度の導電領域を設けることの効果は、金属ライン構造体670Aを通してC4ボール699の内部に電流のより大きな部分を方向付けて、C4ボール699の表面に沿った電流を減少させることである。この電流の再分配が、C4ボール699中の電流密度を均一にして半導体チップの動作中にC4ボール699内のエレクトロマイグレーションを減少させる効果を有する。
図29を参照すると、本発明の第8の例示的な構造体を形成する方法が示される。当該技術分野において周知の少なくとも1つの半導体デバイス612が基板610内に形成されている。基板610は、上述の半導体基板とすることができる。
少なくとも1つの誘電体層620及び金属相互接続構造体は、堆積及びパターン付けの連続的半導体処理ステップによって形成される。金属相互接続構造体は、相互接続レベル金属ビア622と、相互接続レベル金属ライン624と、最上部相互接続ビア650とを含むことができる。最上部相互接続ビアは、少なくとも1つの誘電体層620の最上面の中にビア・ホールを形成し、例えば、電気めっき、物理気相堆積(PVD)、化学気相堆積(CVD)、無電解めっき、又はこれらの組合せにより金属を堆積させることによって形成される。平坦化プロセスを実行して、少なくとも1つの誘電体層620の最上面の上の金属を除去する。金属の残りの部分は、最上部相互接続ビア650を構成し、これは、少なくとも1つの誘電体層620の最上面と共面である最上面を有する。
ライン・レベル誘電体層660は、最上部相互接続ビア650及び少なくとも1つの誘電体層620の上に堆積させる。凹部領域は、リソグラフィによるパターン付けによってライン・レベル誘電体層660内に形成され、導電性金属で充填される。導電性金属を平坦化して金属ライン構造体670Aを形成する。随意に、上位レベル金属配線ライン670Bを同時に形成することができる。
図30を参照すると、金属ライン構造体670Aの上に、保護誘電体層680を堆積させ、パターン付けして、その内部に複数の開口部を形成する。
図31を参照すると、金属パッド690は、アルミニウム層のような金属層を堆積させ、金属層をリソグラフィによりパターン付けすることによって形成される。金属パッド690の領域は、保護誘電体層680内の開口部の全領域を含む。保護誘電体層の上面レベルの下方に延びる金属パッドの一部分が、複数の金属ビア690Vを構成する。複数の金属ビア690V、及び金属パッド690内の複数の金属ビア690Vの補完物である上部平担部分は、同時に形成される。
図32を参照すると、誘電体マスキング層695が金属パッド690及び保護誘電体層680の上に堆積される。誘電体マスキング層695内の開口部は、金属パッド690の領域内に形成される。その後、C4ボール699を金属パッド690の露出表面上に配置して、図19乃至図22に示す構造体を形成する。
第8の例示的な構造体を用いて、本発明による第8の例示的な構造体を製造する方法を説明したが、同じ方法を用いて、本発明の全ての他の実施形態による構造体を同様に形成することができる。
本発明は、特定の実施形態に関して説明したが、以上の説明を考慮すれば、多数の代替物、修正物及び変形物が当業者には明白となることは明らかである。従って、本発明は、本発明の範囲及び趣旨並びに添付の特許請求の範囲に入る全ての代替物、修正物及び変形物を含むことが意図されている。
10、610:基板
12、612:半導体デバイス
20、620:誘電体層
21、621A:誘電体材料部分
22、622:相互接続レベル金属ビア
24、624:相互接続レベル金属ライン
30:第1の下位レベル金属ライン構造体
32:第2の下位レベル金属ライン構造体
33:下位レベル金属ワイヤ
34:第3の下位レベル金属ライン構造体
36:第4の下位レベル金属ライン構造体
40:ビア・レベル誘電体層
49A:第1のビア・ホール
49B:第2のビア・ホール
50A:第1の組の金属ビア
50B:相互接続ビア
52:第2の組の金属ビア
54:第3の組の金属ビア
56:第4の組の金属ビア
60、660:ライン・レベル誘電体層
70A:上位レベル金属ライン構造体
70B:上位レベル金属配線ライン
80、680:保護誘電体層
90、690:金属パッド
95、695:誘電体マスキング層
99、699:C4ボール
650:相互接続ビア
670A:金属ライン構造体
670B:金属配線ライン
690V、690W、690X、690Y、690Z:金属ビア

Claims (20)

  1. 金属相互接続構造体の上に配置された金属パッドと、
    前記金属パッドに当接する上位レベル金属ライン構造体と、
    前記上位レベル金属ライン構造体の下方に配置された下位レベル金属ライン構造体と、
    一組の金属ビアと
    を備え、
    前記一組の金属ビアは、前記金属パッドの中央領域の下方において、前記金属パッドの周縁領域の下方におけるよりも高い面密度の水平方向断面積を有する、
    構造体。
  2. 前記一組の金属ビアの各金属ビアは、前記上位レベル金属ライン構造体及び前記下位レベル金属ライン構造体に垂直に当接し、
    前記金属パッドはアルミニウムを含み、前記上位レベル金属ライン構造体、前記一組の金属ビア、及び前記下位レベル金属ライン構造体の各々は銅を含み、
    前記金属パッドは、上部平担部分と、下方に延びて前記上位レベル金属ライン構造体に当接する少なくとも1つのビア部分とを含む、
    請求項1に記載の構造体。
  3. 前記一組の金属ビアは実質的に同じサイズの金属ビアを含む、請求項1に記載の構造体。
  4. 前記実質的に同じサイズの金属ビアの少なくとも幾つかは、隣り合う金属ビアの間の間隔が前記中央領域の下方において前記周縁領域の下方におけるよりも小さい一次元配列に配置される、請求項3に記載の構造体。
  5. 前記実質的に同じサイズの金属ビアは、同じ配向を有する複数の1次元配列に配置され、
    隣り合う金属ビアの間の間隔は、前記複数の1次元配列の各々において、中央部分において端部分よりも小さい、
    請求項3に記載の構造体。
  6. 前記一組の金属ビアの各金属ビアは円形又は矩形の断面積を有する、請求項3に記載の構造体。
  7. 前記一組の金属ビアの各金属ビアは、細長い水平方向断面積を有し、水平方向の幅は、前記一組の金属ビアの各々において中心点からの距離と共に単調に減少する、請求項3に記載の構造体。
  8. 前記水平方向の幅は、細長い方向に沿った前記中心点からの距離と共に段階的に減少する、請求項7に記載の構造体。
  9. 前記一組の金属ビアは、前記水平方向の幅の方向に沿った1次元配列に配置される、請求項7に記載の構造体。
  10. 前記一組の金属ビアは、隣り合う金属ビアの間の第1の間隔が、第1の方向に沿った前記中央領域の下において前記周縁領域の下よりも小さい2次元配列に配置される、請求項3に記載の構造体。
  11. 一体構造を有し、金属相互接続構造体の上に配置され、上部平担部分と下方に延びる複数の金属ビアとを含む、金属パッドと、
    前記複数の金属ビアの底面に当接する金属ライン構造体と、
    を備え、
    前記複数の金属ビアは、前記金属パッドの中央領域の下方において前記金属パッドの周縁領域の下方よりも高い面密度の水平方向断面積を有する、
    構造体。
  12. 前記複数の金属ビアの各金属ビアは、前記金属ライン構造体に垂直に当接し、
    前記金属パッドはアルミニウムを含み、前記金属ライン構造体は銅を含む、
    請求項11に記載の構造体。
  13. 前記複数の金属ビアは実質的に同じサイズの金属ビアを含む、請求項11に記載の構造体。
  14. 前記実質的に同じサイズの金属ビアの少なくとも幾つかは、隣り合う金属ビアの間の間隔が前記中央領域の下方において前記周縁領域の下方よりも小さい一次元配列に配置される、請求項13に記載の構造体。
  15. 前記実質的に同じサイズの金属ビアは、同じ配向を有する複数の1次元配列に配置され、隣り合う金属ビアの間の間隔は、前記複数の1次元配列の各々において、中央部分において端部分におけるよりも小さい、請求項13に記載の構造体。
  16. 前記複数の金属ビアの各金属ビアは円形又は矩形の断面積を有する、請求項13に記載の構造体。
  17. 前記複数の金属ビアの各金属ビアは、細長い水平方向の断面積を有し、水平方向の幅は、前記複数の金属ビアの各々において中心点からの距離と共に単調に減少する、請求項13に記載の構造体。
  18. 前記水平方向の幅は、細長い方向に沿った前記中心点からの距離と共に段階的に減少する、請求項17に記載の構造体。
  19. 前記複数の金属ビアは、前記水平方向の幅の方向に沿った一次元配列に配置される、請求項17に記載の構造体。
  20. 前記複数の金属ビアは、隣り合う金属ビアの間の第1の間隔が第1の方向に沿った前記中央領域の下において前記周縁領域の下よりも小さい2次元配列に配置される、請求項13に記載の構造体。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023719A (ja) * 2009-07-13 2011-02-03 Internatl Business Mach Corp <Ibm> 鉛フリーc4相互接続の信頼性を改善するための構造体及び方法
JP2014501446A (ja) * 2010-12-16 2014-01-20 日本テキサス・インスツルメンツ株式会社 エレクトロマイグレーション耐性フィードライン構造を有するicデバイス
JP2017120912A (ja) * 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. Bsi接合能力改善のためのパッド領域下のサポート構造
KR20190134730A (ko) * 2018-05-23 2019-12-04 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 표시 패널 및 표시 장치
WO2020059041A1 (ja) 2018-09-19 2020-03-26 富士通株式会社 電子装置、電子機器、及び電子装置の設計支援方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
US8378448B2 (en) 2009-03-18 2013-02-19 International Business Machines Corporation Chip inductor with frequency dependent inductance
JP5383446B2 (ja) * 2009-11-18 2014-01-08 パナソニック株式会社 半導体装置
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US8482131B2 (en) * 2011-07-31 2013-07-09 Nanya Technology Corp. Via structure
US9123544B2 (en) 2011-10-21 2015-09-01 Infineon Technologies Ag Semiconductor device and method
US9041204B2 (en) * 2012-03-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad structure with dense via array
JP5673627B2 (ja) * 2012-08-03 2015-02-18 トヨタ自動車株式会社 半導体装置及びその製造方法
FR2996354A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Crolles 2 Dispositif semiconducteur comprenant une structure d'arret de fissure
US9673125B2 (en) * 2012-10-30 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure
US8723052B1 (en) 2013-02-27 2014-05-13 Boulder Wind Power, Inc. Methods and apparatus for optimizing electrical interconnects on laminated composite assemblies
US8785784B1 (en) 2013-03-13 2014-07-22 Boulder Wind Power, Inc. Methods and apparatus for optimizing structural layout of multi-circuit laminated composite assembly
US8815730B1 (en) * 2013-07-03 2014-08-26 Texas Instruments Incorporated Method for forming bond pad stack for transistors
US9793775B2 (en) 2013-12-31 2017-10-17 Boulder Wind Power, Inc. Methods and apparatus for reducing machine winding circulating current losses
CN104952822A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种焊盘结构
US9245846B2 (en) * 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
US9536808B1 (en) * 2015-06-16 2017-01-03 Macronix International Co., Ltd. Photo pattern method to increase via etching rate
US10833119B2 (en) * 2015-10-26 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for front side illuminated image sensor
US9640492B1 (en) 2015-12-17 2017-05-02 International Business Machines Corporation Laminate warpage control
US10224269B2 (en) 2015-12-17 2019-03-05 International Business Machines Corporation Element place on laminates
KR102627991B1 (ko) * 2016-09-02 2024-01-24 삼성디스플레이 주식회사 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법
CN109148401A (zh) * 2017-06-19 2019-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US10867916B2 (en) * 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via sizing for IR drop reduction
CN110133413A (zh) * 2019-06-04 2019-08-16 北京理工大学 一种用于焊锡接头的电迁移测试结构
KR102704110B1 (ko) * 2019-08-09 2024-09-06 삼성전자주식회사 두꺼운 금속층 및 범프를 갖는 반도체 소자들
CN114126225A (zh) * 2020-08-31 2022-03-01 庆鼎精密电子(淮安)有限公司 电路基板的制造方法、电路板及其制造方法
US11908790B2 (en) * 2021-01-06 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure with conductive via structure and method for forming the same
US11756970B2 (en) * 2021-03-05 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Metal grid structure to improve image sensor performance

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156070A (ja) * 1999-11-22 2001-06-08 Motorola Inc 機械的ロバスト性のあるパッドインターフェースおよび方法
JP2005116562A (ja) * 2003-10-02 2005-04-28 Renesas Technology Corp 半導体装置
JP2007013063A (ja) * 2005-07-04 2007-01-18 Fujitsu Ltd 半導体装置
JP2009188107A (ja) * 2008-02-05 2009-08-20 Fujitsu Microelectronics Ltd 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US7034402B1 (en) * 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
US6465895B1 (en) * 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
US20030218259A1 (en) * 2002-05-21 2003-11-27 Chesire Daniel Patrick Bond pad support structure for a semiconductor device
AU2003256360A1 (en) * 2002-06-25 2004-01-06 Unitive International Limited Methods of forming electronic structures including conductive shunt layers and related structures
CN1490857A (zh) * 2002-10-18 2004-04-21 景硕科技股份有限公司 一种微距覆晶载板的结构及其制造方法
CN2613046Y (zh) * 2003-04-17 2004-04-21 威盛电子股份有限公司 芯片封装结构
EP1519411A3 (en) * 2003-09-26 2010-01-13 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2005347622A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置、回路基板及び電子機器
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7253528B2 (en) * 2005-02-01 2007-08-07 Avago Technologies General Ip Pte. Ltd. Trace design to minimize electromigration damage to solder bumps
US7245025B2 (en) * 2005-11-30 2007-07-17 International Business Machines Corporation Low cost bonding pad and method of fabricating same
US7501708B2 (en) 2006-07-31 2009-03-10 International Business Machines Corporation Microelectronic device connection structure
US20080258293A1 (en) * 2007-04-17 2008-10-23 Advanced Chip Engineering Technology Inc. Semiconductor device package to improve functions of heat sink and ground shield
US7911803B2 (en) 2007-10-16 2011-03-22 International Business Machines Corporation Current distribution structure and method
US8039964B2 (en) * 2008-02-27 2011-10-18 International Business Machines Corporation Fluorine depleted adhesion layer for metal interconnect structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156070A (ja) * 1999-11-22 2001-06-08 Motorola Inc 機械的ロバスト性のあるパッドインターフェースおよび方法
JP2005116562A (ja) * 2003-10-02 2005-04-28 Renesas Technology Corp 半導体装置
JP2007013063A (ja) * 2005-07-04 2007-01-18 Fujitsu Ltd 半導体装置
JP2009188107A (ja) * 2008-02-05 2009-08-20 Fujitsu Microelectronics Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023719A (ja) * 2009-07-13 2011-02-03 Internatl Business Mach Corp <Ibm> 鉛フリーc4相互接続の信頼性を改善するための構造体及び方法
JP2014501446A (ja) * 2010-12-16 2014-01-20 日本テキサス・インスツルメンツ株式会社 エレクトロマイグレーション耐性フィードライン構造を有するicデバイス
JP2017120912A (ja) * 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. Bsi接合能力改善のためのパッド領域下のサポート構造
KR20190134730A (ko) * 2018-05-23 2019-12-04 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 표시 패널 및 표시 장치
KR102341556B1 (ko) * 2018-05-23 2021-12-22 보에 테크놀로지 그룹 컴퍼니 리미티드 어레이 기판, 표시 패널 및 표시 장치
US11398539B2 (en) 2018-05-23 2022-07-26 Boe Technology Group Co., Ltd. Array substrate, display panel and display device
WO2020059041A1 (ja) 2018-09-19 2020-03-26 富士通株式会社 電子装置、電子機器、及び電子装置の設計支援方法
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