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JP2010135837A - 積層装置及び集積回路素子の積層方法 - Google Patents

積層装置及び集積回路素子の積層方法 Download PDF

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Abstract

【課題】積層チップの製造歩留まりを高める。
【解決手段】回路パターン及び電極が形成され複数のチップが連なったチップ集合体を互いに積層する積層装置は、チップ集合体を載置し、それぞれ任意に移動可能な複数のステージと、複数のステージの各々に載置されたチップ集合体の、積層時のチップの集合体への加熱により変化する各チップの電極位置の予想変化量を、記憶する記憶手段と、記憶手段からの各チップの電極位置の予想変化量と、チップ集合体に形成された各チップの位置情報とを基に、積層時における複数のステージの互いの位置を設定し、複数のステージの少なくとも一方を制御する制御手段とを有する。
【選択図】図１

Description

本発明は、回路パターンが形成されたチップブロック同士を、互いの電極が導通するように積層する積層装置、及び集積回路素子の積層方法に関する。
現在の半導体デバイスの基本であるＣＭＯＳ−ＦＥＴ（相補型ＭＯＳ構造電界効果型トランジスタ）は、リソグラフィを中心とした微細化により高速・高性能を実現してきた。しかしながら、４５〜６５ｎｍノード（ＤＲＡＭゲートハーフピッチ４５〜６５ｎｍ）以降では、チップ内の各ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙと称する機能回路集合体）同士を結合するグローバル配線の信号遅延が重大な問題として浮上している。
これまで、低抵抗材であるＣｕ配線や低容量化のためのＬｏｗ−ｋ材を投入し、この信号遅延に対処してきたものの限界となり、付加的な補償回路（リピータ）を用いることで回避せざるをえない。しかしながら、これによりチップサイズの拡大、消費電力の高騰を招いている。
一方では、携帯電話等が広く普及し、ＬＳＩ自体の多機能・超小型化も求められている。これらを解決する手法として、２次元の回路パターンが形成されたチップを縦に積層する３次元集積回路が普及されつつあるが、この積層によるチップ形成には幾つかの形態が考えられる。
第１がＬＳＩチップを良品選別し、これを薄型のパッケージに搭載し、このパッケージ毎に積層する方式、第２がチップもしくはウェハごとに一括積層する方式である。各方式には様々な長所・短所がある。
第１の方式は良品選別されたチップを積層してゆくことで歩留まりの低下を抑制できるものの、パッケージコストに加え、チップとパッケージ間の付加的な接続配線が存在し、やはり高速化には限界がある。
第２の方式には２つの方法がある。第１が、チップ積層後にチップ毎にパッドをワイヤ配線（ワイヤボンド）する方法である。この場合、安価なチップやメモリなどには大変有効であるものの、チップの最終配線はワイヤ配線となるため、配線遅延が生じ、高速伝送が要求される集積回路には適さない。第２が、チップ内に予め貫通電極を設け、チップ上にあるバンプ等を用いて直接接続する方法である。
そこで、将来の装置コスト、設計容量の膨大性を考慮した微細化の限界を凌駕する方式として、トランジスタの構造を工夫する方式（ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の利用や歪Ｓｉチャネル構造の採用など）や光配線化などが、具現化もしくは提案されている。
最終的な実装領域での信号遅延を考慮すると、ＵＳＰ４，６１２，０８３に開示されているＳｉ貫通電極方式が有望な方法と据えられる。また、この方法は信号を一括・並列に高速伝送するような集積回路にも有効である。このような集積回路を実現するために、ＵＳＰ５，２７０，２６１や特開平７−１４９８２号では、回路パターンが形成されたウェハ同士を積層し、それぞれのウェハに形成されたチップの電極が直接接触することで、導通を得る方法が開示されている。
［特許文献１］ 米国特許第４，６１２，０８３号明細書
［特許文献２］ 米国特許第５，２７０，２６１号明細書
［特許文献３］ 特開平７−１４９８２号公報
上述の方法では、ウェハの積層時に互いのチップの位置が所定位置にくるように位置合わせして、各チップ同士が導通するように貼り合わせることにしている。しかし、ウェハに形成された全てのチップが他方のウェハに形成されたチップと導通を得るようにすることは難しく、上述の方法でも十分な歩留まりを得ることが出来なかった。
本発明は、回路パターンが形成された複数のチップを有するウェハや複数のチップが連なった状態のチップ群（以下、このようなウェハやチップ群をチップ集合体と称す）同士を積層して製造される積層チップを高い歩留まりで製造可能とする方法を提供する。
本発明の第１の態様によると、回路パターン及び電極が形成され複数のチップが連なったチップ集合体を互いに積層する積層装置は、チップ集合体を載置し、それぞれ任意に移動可能な複数のステージと、複数のステージの各々に載置されたチップ集合体の、積層時のチップの集合体への加熱により変化する各チップの電極位置の予想変化量を、記憶する記憶手段と、記憶手段からの各チップの電極位置の予想変化量と、チップ集合体に形成された各チップの位置情報とを基に、積層時における複数のステージの互いの位置を設定し、複数のステージの少なくとも一方を制御する制御手段とを有する。
本発明の第２の態様によると、第１の態様の積層装置において、更に、チップ集合体の各チップの回路パターンを決定する投影露光装置から、各チップの位置情報を取得するアライメント情報取得手段を備え、制御手段は、アライメント情報取得手段から各チップの位置情報を取得可能とするのが好ましい。
本発明の第３の態様によると、第１の態様の積層装置において、更に、チップの集合体に形成された各チップの位置測定を行うアライメント測定手段を備え、制御手段は、アライメント測定手段から各チップの位置情報を取得可能とするのが好ましい。
本発明の第４の態様によると、第１から第３のいずれかの態様の積層装置において、制御手段は、ステージの基準位置と該ステージに載置されたチップ集合体の基準位置との位置ずれに応じ、積層時におけるステージの位置を決定するのが好ましい。
本発明の第５の態様によると、第４の態様の積層装置において、更に、制御手段が設定する各々のチップ集合体の積層時の位置情報から、互いに積層されるチップ集合体の各々のチップの電極の位置の差を評価し、接合開始の判断を行う接合可否判定手段を具備するのが好ましい。
本発明の第６の態様によると、第４又は第５の態様の積層装置において、更に、積層後のチップ集合体同士の互いの電極の位置関係に応じてチップ集合体分割情報を生成し、チップの集合体を分割するダイシング装置にチップ集合体分割情報を送出する分割情報出力部を具備するのが好ましい。
本発明の第７の態様によると、第１から第６のうちいずれかの態様の積層装置において、複数のステージのうち、少なくとも一方のステージに、複数の加圧力検出手段を具備するのが好ましい。
本発明の第８の態様によると、回路パターン及び電極が形成されたチップが連なった複数のチップ集合体を互いに積層してなる集積回路素子の積層方法は、チップ集合体に形成された各チップの位置情報を取得する位置取得工程と、位置取得工程により得られた各チップの位置情報と、チップ集合体の積層時に加熱される温度で変化する各チップの電極位置に関する情報により、互いに積層されるチップの集合体同士の位置決めを行う位置決め工程と、互いに位置決めされたチップ集合体同士を圧接する接合工程とを有する。
本発明の第９の態様によると、第８の態様の集積回路素子の積層方法において、位置決め工程は、接合工程で載置されるステージのステージ基準位置と該ステージに載置されたチップ集合体に有する基準位置との位置ずれに応じて、互いに積層されるチップ集合体同士の位置決めを行うのが好ましい。
本発明の第１０の態様によると、回路パターン及び電極が形成され、複数のチップが連なったチップ集合体を互いに積層する積層装置は、チップ集合体を保持し、それぞれ任意に移動可能な複数のステージと、複数のステージに保持された各チップ集合体のチップの位置情報を取得するチップ位置情報取得手段と、チップ位置情報取得手段により取得した各チップ集合体のチップの位置情報に基づき、チップ集合体を接合する接合手段とを備える。
なお、上記における各手段は、装置あるいは部に置き換えてもよい。
本発明は、以上説明したように構成しているため、人的な介在を必要とせず、チップ集合体を積層しつつチップ集合体同士が導通可能となり、歩留まりの良い積層チップを製造することができる。
本実施の形態における積層装置１の概略構成図である。 拡散ウェハＷに形成されたバンプの拡大断面図である。 本実施の形態における積層装置１に搭載された上側ウェハホルダ１３と下側ウェハホルダ１５の位置ずれ検出機構の概略構成図である。 本実施の形態における三次元集積回路積層システムの概略構成図である。 本実施の形態における積層装置１で行われる積層工程を示したフローチャートである。 本実施の形態におけるアライメント処理装置の概略構成図である。
図１を用いて本発明の一実施形態の積層装置について説明する。この積層装置１は、基台１１上に固定され、下側ウェハホルダ１５が搭載されたステージ１１ａと、ウェハ載置台１２と、ウェハを保持する上側ウェハホルダ１３、ウェハホルダ１３を保持し搬送するチャッキングユニット１４と、チャッキングユニット１４を移動可能に支持する搬送機構１８と、上側ウェハホルダ１３と下側ウェハホルダ１５とをクランプするクランプユニット１６と、下側ウェハホルダ１５に載置するウェハを搬送し、かつクランプユニット１６でクランプされた上側ウェハホルダ１３と下側ウェハホルダ１５とを搬送する第２搬送機構１７と、各ステージ、各搬送機構などを制御する制御部１９からなる。また、図１には図示していないアライメント処理装置を合わせて具備している。なお、搬送機構１８とチャッキングユニット１４と上側ウェハホルダ１３により、もう一方のステージが構成されている。
この積層装置１は、投影露光装置により配線パターンや電極パターンがパターンニングされ、電極まで形成された同じ電極配列パターンを有する（但し、ダミー電極等は異なる配列パターンもありえる）拡散ウェハＷ同士をそれぞれの電極位置が一致するように位置決めして、ウェハ同士を接合するものである。なお、この積層装置１を使用して行われる積層チップの製造工程を図５に示す。次に、図５及び図１を基に、積層する工程を説明する。
最初に、図５に示すようにウェハ搬送を行う。この工程では、ウェハ載置台１２および下側ウェハホルダ１５にそれぞれ電極まで形成された拡散ウェハＷを載置する。なお、それぞれに載置される拡散ウェハＷは既に検査されているものである。この時点での検査は、電極パターンに形成されるバンプの高さ（特に、コプラナリティ）、バンプやビアなどの電極の形状について行われる。
バンプの高さは、拡散ウェハＷ全面に形成されたバンプの高さを計測する。もし、ここでバンプの高さのバラツキが大きい場合、拡散ウェハＷ同士を接合しても、一部のバンプは他のバンプの高さより低い為、互いのバンプは接触せず、導通しない可能性がある。したがって、バンプの高さを所定の範囲内に揃える必要がある。
このバンプの高さや形状を計測する手段としては、三次元形状測定器や画像形状測定装置などが好ましい。特に、株式会社ニコン製のＣＮＣ画像測定装置ＶＭＲシリーズが好ましい。
また、拡散ウェハに形成されたビアの形状も検査する必要がある。このビアに形成された配線材料が十分な電気的特性（導通性など）が得られているかどうかを判断するためにも必要な検査である。特にビア側壁の粗さを計測することが肝要であり、そのためにシリコンを透過する赤外線顕微鏡やＸ線顕微鏡などにより拡散ウェハＷのビアを検査することが好ましい。
更に、拡散ウェハＷ上に形成された各チップが十分機能するかの検査も行う。このようにして、所定の基準をクリアした拡散ウェハＷを選別して、この積層装置１に搬送され、ウェハ載置台１２や、下側ウェハホルダ１５に拡散ウェハＷを載置する。
次に、積層装置１は、拡散ウェハに形成されている各チップの座標データを取得する。本積層装置１の制御部１９には、他の半導体製造装置と通信可能な図示されていない通信ポートを具備している。この通信ポートを介して、拡散ウェハに電極や配線パターンをパターンニングした投影露光装置と通信できるようになっている。また、回路設計ツールから各チップに形成された回路パターン情報も取得可能となっている。
ところで、拡散ウェハＷをパターンニングする投影露光装置では重ね合わせ露光により多層配線パターンを形成する際、それぞれのパターンが拡散ウェハＷの基準位置に対してどれくらいずれているかを検出するエンハンスメント・グローバル・アライメントを行っている。このエンハンスメント・グローバル・アライメントは特開昭６１−４４４２９号公報や特開昭６２−８４５１６号公報に開示されているように、当業者にとって周知な技術事項なので、本願での説明は省略する。
このエンハンスメント・グローバル・アライメントにより位置決めして、電極パターンなどの各種パターンをウェハに投影露光しているので、投影露光装置は拡散ウェハＷ上の基準位置（例えば、ウェハにあらかじめ形成されているノッチ）に対して、拡散ウェハＷに形成される各チップがどこに形成されたか示すデータが取得されている。
そこで、本積層装置１では、拡散ウェハＷの回路パターンを決定する投影露光装置と通信可能となっており、ウェハ載置台１２や下側ウェハホルダ１５に載置された拡散ウェハＷの各チップの位置情報を取得でき、かつ回路設計装置からも回路パターン情報が取得されているので、各チップｉの電極配列位置データ（Ｘ１ｉ，Ｙ１ｉ）に必要な情報を取得している。なお、ｉは拡散ウェハＷの形成された各チップ毎に振られた自然数である。なお、各チップの電極による接続方法の代わりに、無線技術を使ったチップ同士の接続方法がある。このような場合は、電極配列位置データの代わりに、回路パターンの特定部分の配列位置データを代わりに使用することでも良い。
勿論、この積層装置１に上記投影露光装置と同等のアライメント処理装置が搭載されていてもよい。同等のアライメント処理装置を搭載することにより、上記に対応していない投影露光装置により作製された拡散ウェハＷは本処理装置を使用することで同等の結果を取得することができる。
なお、具体的には、拡散ウェハＷに形成されたパターンを認識するウェハ顕微鏡を搭載することが好ましい。このウェハ顕微鏡により拡散ウェハＷの表面にアライメントマークの位置を測定し、チップに形成される回路パターンの設計データとを加味して各チップの電極配列位置データ（Ｘ１ｉ、Ｙ１ｉ）を取得することができる。
このアライメント処理装置は、図１の積層装置１に対してＹ方向（紙面に対して奥の方向）に設けている。そして、図示されていないチャッキングユニットにより、拡散ウェハＷがウェハ載置台１２、下側ウェハホルダ１５と本アライメント処理装置とを行き交うことができる。
このアライメント処理装置の概略構成を図６に示した。このアライメント処理装置５は、基台５１に基盤５２を設けて、この基盤５２の上に、拡散ウェハＷを保持するテーブル５５を設けた。また、基台５１に設けられた支柱５８を介して、テーブル５５の載置面上方に、ウェハ顕微鏡５４を設けている。テーブル５５は少なくとも図示したＺ方向とは直交した面内で移動可能である。また、本アライメント処理装置は、テーブル５５に固定された移動鏡６１とウェハ顕微鏡５４の鏡筒部分に固定された固定鏡６２を使用する光波干渉計５７を有する。
なお、この光波干渉計５７は、直交した２方向での移動距離を測れるように、複数セットがこのアライメント処理装置に装備されている。この光波干渉計５７の情報及びウェハ顕微鏡５４から得られるマーク検出情報は、全て制御系５９に入力される。また、制御系５９に投影露光装置などからチップの配列位置を規定している設計データが入力される。また、回路パターン情報も回路設計ツールから制御系５９に取得される。具体的には、これらの設計データを保有する装置と通信ポートを介して接続される。そして、制御系５９は、テーブル５５の駆動制御も行う。
このアライメント処理装置５を用いた各チップの配列位置の割り出し方法は、次の手順で行う。ウェハに形成されたノッチをテーブル５５の所定の位置に位置決めして、拡散ウェハＷをテーブル５５に載置する。そして、テーブル５５をチップの配列位置を規定している設計データに基づき動かし、各チップのアライメントマークをウェハ顕微鏡５４により検出してゆく。ただし、全てのチップのアライメントマークを検出するのでは無く、拡散ウェハＷ上の３つ以上の選択されたチップに設けられたアライメントマークを検出する。これから拡散ウェハＷ上での幾つかのチップの位置を検出する。
次に、制御系５９では、検出されたチップの位置とチップの配列位置を決めている設計データの位置とを比較し、誤差パラメータを決定する。なお、各々の位置で誤差量が異なる場合は、最小二乗法などを適用して誤差パラメータを適用する。次に、誤差パラメータと設計データから全てのチップの配列位置を予測する。なお、具体的な演算処理方法については、前述のとおり特開昭６１−４４４２９号に開示されているとおりである。
なお、本アライメント処理装置５は、テーブル５５には拡散ウェハＷを加熱するための図示されていない加熱部と、拡散ウェハＷの温度を検出する温度検出部を有する。加熱部は、テーブル５５内に設けられたヒータからなり、このヒータの発熱量は制御系５９によって制御される。また、温度検出部は、テーブル５５の表面に設けられた熱電対からなる。もちろん、各手段はこれらに限定されるものではない。
本アライメント処理装置５がこれら加熱部と温度検出部を具備する理由は以下のとおりである。拡散ウェハＷを接合する際に加熱している。この加熱工程で生ずる熱変形量を求めるために、予め接合時の温度まで拡散ウェハＷを加熱し、各チップの回路パターン及び電極位置の移動量を計測する。ただし、この場合も拡散ウェハＷの全チップの移動量を計測するのではなく、そのうちのいくつかを計測し、拡散ウェハＷの各領域でどの方向にどれだけ移動するかをチップ毎に推定することでも良い。その際に、回路パターン情報として、不純物の拡散領域を取得しておくことで、拡散領域の存在による熱変形の変化を考慮して、チップ毎の位置を推定することでも良い。
なお、アライメント処理装置５では光波干渉計５７の光路も熱せられるため、光路中の空気揺らぎなどによる計測誤差が大きくなる。そこで、本発明の実施の形態では、異なる複数の波長からなる光波干渉計を用い、空気揺らぎの影響を排除して、正確な位置測定を可能にした。その干渉計とは、例えば特開平５−３０２８０９号に記載の２波長干渉計を用いればよい。もちろん、ここで示した方法以外に、本アライメント処理装置に加熱部を搭載しない方法も可能である。
そのひとつが、接合結果をデータベースとして残す方法である。より具体的には、ダミーとなる２つのウェハを用意する。このダミーの２つのウェハは、実際製造するウェハと同じ配線パターンを有する。そして、ダミーウェハ上にはさらに、赤外光でＳｉ透過光を用いた顕微鏡によりコントラストが取れるような金属材（例えばＣｕ）によりバーニア、もしくは通常光波測定で使われるＢｏｘマーク等を複数の位置で配備しておく。そして、ダミーウェハを加熱し、接合時の温度にした状態で、バーニア、もしくはＢｏｘマークをＳｉ透過光を用いた顕微鏡により観察し、それぞれのマークの位置を検出することで、ウェハの熱変形量を求めることが可能となる。
例えば、バーニアを配備する際には、一方のダミーウェハと他方のダミーウェハとにそれぞれピッチの異なるマークを配備し、Ｓｉ透過光を用いた顕微鏡で一方のダミーウェハに形成されたマークと他方のダミーウェハに形成されたマークがほぼ一致したマークを見つけ、そのマークが何番目のマークかによって、熱変形量を求めることができる。また、Ｂｏｘマークを用いた熱変形量の測定法については、一方のダミーウェハに設けられたＢｏｘマークと、他方のダミーウェハに設けられたＢｏｘマークとの中心位置の差を、加熱前と加熱後のそれぞれにおいてＳｉ透過光を用いた顕微鏡で検出し、熱変形量を求める。
この２つのウェハをプロセス条件に則した温度、時間で、実際に加熱接合した後にそのずれ量をウェハ内全域で定量化する。そして、本積層装置１の制御部１９のメモリ２３や、別途、制御部１９の通信ポートを介して通信可能となっている図示しないデータベース部にこれらのデータを格納し、適時読み出せる様にする。これにより多波長干渉計の搭載は不要となり、かつ上記と同等の効果を得ることができる。この加熱による移動量は、先に示したアライメント処理装置５で見積もる以外にも、シミュレーションで見積もることも出来る。なお、この移動量は、温度毎に変形の度合いが変わるので、温度毎に各チップの電極の移動量を取得することが好ましい。
なお、アライメント処理装置５では、制御系５９に入力された設計データから、各チップのアライメントマークに対する電極位置を得て、その電極位置データに本アライメント処理装置５で得られた各チップの配列位置データを加味し、各チップの電極位置を得る。このように各チップの電極位置が把握された互いに接合される拡散ウェハＷのうち一方は、ウェハ載置台１２に載置され、他方は下側ウェハホルダ１５に載置される。また、各チップの電極位置データと加熱工程で生ずる熱変形量を積層装置の制御部１９や図示されていない前述のデータベース部に入力する。
ウェハ載置台１２と拡散ウェハＷとの位置合わせ、及び下側ウェハホルダ１５と拡散ウェハＷとの位置合わせは、拡散ウェハＷに形成されたノッチとウェハ載置台１２や下側ウェハホルダ１５に設けられた凸部とを係合させることで、拡散ウェハＷが機械的に所定の位置に来るようになっている。
また、ウェハ載置台１２に載置する拡散ウェハＷは電極形成面を下側にして、ウェハ載置台１２に載置されている。なお、拡散ウェハＷは回路パターン形成時には通常電極形成面が上側になっているので、表裏を反転する反転機構を用いて、電極形成面を下側にする必要がある。表裏を反転する機構としては、通常の半導体機器などに使用されている多関節型ロボットによる反転機構を用いることができる。
次に、チャッキングユニット１４により真空吸着された上側ウェハホルダ１３及び拡散ウェハＷは、下側ウェハホルダ１５の直上に移動される。また、下側ウェハホルダ１５にも拡散ウェハＷを載置した状態となっている。なお、このときは、第２搬送部１７は下側ウェハホルダ１５の直上から退避している状態となっている。以上が、図５に示すウェハ搬送の工程である。
次に、図５に示す接合のための座標データの加算工程を行う。この工程は主に制御部１９で行われる。上側ウェハホルダ１３と拡散ウェハＷとの位置合わせ及び下側ウェハホルダ１５と拡散ウェハＷとの位置合わせは、前述の通り、拡散ウェハＷのノッチと凸部とを機械的に係合させかつ吸着させている。しかし、僅かばかりであるが、それぞれ拡散ウェハＷは上側ウェハホルダ１３の理想設置状態や下側ウェハホルダ１５の理想設置状態に対して位置ずれが生じている。故に、これらの位置ずれにより生ずる位置ずれ誤差（ΔＸ２，ΔＹ２，Δθ２）を積層時に考慮することが必要となる。
この誤差は予め見積もることができるので、予め見積もられた誤差（ΔＸ２，ΔＹ２，Δθ２）を先の配列データ（Ｘ１ｉ，Ｙ１ｉ）に加算する。なお、場合によっては、拡散ウェハＷと上側ウェハホルダ１３との位置ずれ、拡散ウェハと下側ウェハホルダ１５との位置ずれが再現性良く発生しない場合がある。このような場合は、本積層装置に設置されステージ１１ａの上方近傍及びステージ１１ａの周囲に設けられた図示していないアライメント顕微鏡を利用し、予め互いに積層されるそれぞれの拡散ウェハＷの上側ウェハホルダ１３又は下側ウェハホルダ１５との位置ずれを計測し、そのデータを先の位置ずれ誤差（ΔＸ２，ΔＹ２，Δθ２）と同等に取り扱っても良い。
具体的には、ステージ１１ａの周囲に設けられたアライメント顕微鏡と上側ウェハホルダ１３を搬送する搬送機構１８と搬送機構１８の移動量をモニタする測距手段とを用いて、上側ウェハホルダ１３のフィデューシャルマークに対するいくつかのチップ位置の相対座標を求め、理想的な設置状態に対しての位置ずれ量を求めるようにしている。また、ステージ１１ａの上方近傍に設けられたアライメント顕微鏡と下側ウェハホルダ１５を保持するステージ１１ａとステージ１１ａの移動量をモニタする測距手段とを用いて、下側ウェハホルダ１５のフィデューシャルマークといくつかのチップ位置の相対座標を求め、理想的な設置状態に対しての位置ずれようをもとめるようにしている。
そして、先に見積もられた加熱時における各チップの電極の移動量（ΔＸ３ｉ，ΔＹ３ｉ）を電極配列データ（Ｘ１ｉ，Ｙ１ｉ）と位置ずれ誤差（ΔＸ２，ΔＹ２，Δθ２）の加算データに反映させる。
なお、影響度にあわせて、各電極の移動量（ΔＸ３ｉ，ΔＹ３ｉ）だけを、各電極配列位置データ（Ｘ１ｉ，Ｙ１ｉ）に反映させるだけでもよい。また、各データの重み付けをして、反映させることでも良い。
次に、制御部１９は、図５に記載された２つのウェハの相対座標を計算する工程が行われる。本積層装置１は、図１紙面のＹ軸の正の方向に、図３に示す反射プリズム２１とフィデューシャルマーク顕微鏡２０とを載置している。このフィデューシャルマーク顕微鏡２０は、上側ウェハホルダ１３と下側ウェハホルダ１５の所定の位置に設けられたフィデューシャルマークＦＭを、プリズムミラー２１を介して同時に観察できる。
そして、フィデューシャルマーク顕微鏡２０では、搬送機構１８により搬送された上側ウェハホルダ１３と下側ウェハホルダ１５の位置ずれ量（ΔＸ４，ΔＹ４，Δθ４）を検出することができる。この位置ずれ情報を基に、２つの拡散ウェハＷの各電極位置の相対座標を計算する。
なお、これ以外にも、上側ウェハホルダ１３および下側ウェハホルダ１５のフィデューシャルマークが設けられた部分には、赤外でＳｉ透過光が透過できる窓を形成しておき、そこにフィデューシャルマークを形成しておく。そして、赤外でＳｉ透過光を用いた顕微鏡により２つのフィデューシャルマークを同時に検出して、それぞれのウェハフォルダの位置ずれ量をモニタすることでもよい。
次に、図５に記載された２つのウェハが接続目標値を満足するかの判断の工程を制御部１９で行う。具体的には、上側ウェハホルダ１３に固定された各チップの加熱時の電極位置を（Ｘｕｉ，Ｙｕｉ）で表したとき、これらＸｕｉ，Ｙｕｉは次のようになる。
Figure 2010135837
 なお、Ｘ１ｕｉ，Ｙ１ｕｉは上側ホルダ１３に固定された各チップの電極配列位置データ、ΔＸ２ｕ，ΔＹ２ｕ，θ２ｕは上側ウェハホルダ１３に配置されたウェハの理想設置状態に対する現設置状態との位置の差、ΔＸ３ｕｉ，ΔＹ３ｕｉは加熱時の各電極の予測移動量を示す。
また、下側ウェハホルダ１５に固定された各チップの加熱時の電極位置を（Ｘｌｉ，Ｙｌｉ）で表したときは次の様になる。
Figure 2010135837
 なお、Ｘ１ｌｉ，Ｙ１ｌｉは上側ホルダ１３に固定された各チップの電極配列位置データ、ΔＸ２ｌ，ΔＹ２ｌ，θ２ｌは上側ウェハホルダ１３に配置されたウェハの理想設置状態に対する現設置状態との位置の差、ΔＸ３ｌｉ，ΔＹ３ｌｉは加熱時の各電極の予測移動量を示す。
ところで、場合に応じて、加熱時の電極位置（Ｘｌｉ，Ｙｌｉ）、（Ｘｕｉ，Ｙｕｉ）は更に積層時の電極の変形量も考慮した上で補正されても良い。
次に、フィデューシャルマークのずれ量から互いのウェハホルダの座標系から一方の座標系で表せるように演算する。例えば、上側ウェハホルダ１３に載置された各チップの電極の位置を下側ウェハホルダ１５に固定された各チップの座標系に換算する際には、次のように行う。
なお、上側ウェハホルダ１３の各チップの電極位置を下側ウェハホルダ１５のチップの座標系（Ｘｕｎｉ，Ｙｕｎｉ）で表すと、式３のようになる。
Figure 2010135837
 なお、式１から式３までの上述の添え字ｉは、任意の整数で積層時にお互い接触する電極の位置座標では同じ数字となるように割り当てられている。
次に、互いに接合される上側ウェハホルダ１３に固定された各チップの電極位置と下側ウェハホルダ１５に固定された各チップの電極位置との差を其々の電極毎に求め、その差が所定範囲値Ｋ内になる電極の該当数が多い（ΔＸ４，ΔＹ４，Δθ４）を求める。
例えば、所定範囲Ｋは次のようにして設定すればよい。
Figure 2010135837
 このＫは電極の大きさ又はバンプの大きさによって適宜設定される。
次に、制御部１９は、このようにして設定されたΔＸ４，ΔＹ４，Δθ４で積層する条件で、所定値以上の電極が接続可能であるチップの枚数が規定以上かの判断を行う。これが図５に示す「２つのウェハが接続目標を満足するか」どうかのステップである。
もし、このとき、条件が満たす（ΔＸ４，ΔＹ４，Δθ４）があれば、制御部１９がステージ１１ａを制御して、ステージ１１ａＸ、Ｙ、θ（Ｚ軸と平行な軸を回転中心とした回転方向）の各方向の位置をフィディューシャルマークの位置ずれ量をモニターしながら調整し、上側ウェハホルダ１３を下側ウェハホルダ１５の方に降ろしてゆき、上側ウェハホルダ１３の拡散ウェハＷを下側ウェハホルダ１５に載置された拡散ウェハＷの上に乗せ、拡散ウェハＷ同士を重ね合わせる。
ところで、本発明は、下側ウェハホルダ１５を保持するステージ１１ａだけを制御して各々の拡散ウェハを重ね合わせる方法だけに限られない。他にも、上側ウェハホルダ１３が別のステージに設けられ、位置の微調整が可能となっているのであれば、上側ウェハホルダ１３を保持するステージと、下側ウェハホルダ１５を保持するステージの両方を制御して、拡散ウェハを重ね合わせる方法を採用してもよい。
一方、条件が満たされないようであれば、制御部１９は、拡散ウェハＷを小チップブロックに分割する分割パターンを検討する。分割パターンの検討時に考慮すべき事項は、所定値以上の電極が接続可能であるチップの枚数が規定以上の枚数になるように、積層されるチップの組み合わせを検討する。
そして、得られたチップの組み合わせパターンのうち、小チップブロックにする数が最も少ないパターンを選定し、その小チップブロックへの切断方法を出力する。出力された小チップブロックへの切断方法は、ダイシング装置に有線、無線又は記録媒体などにより提供される。そして、両拡散ウェハＷともダイシング装置に搬送され、選定された小チップブロックの切断パターンを基に拡散ウェハＷが切断される。
このようして得られた小チップブロックは、再び、ウェハ載置台１２と下側ウェハホルダ１５に載置され、前述と同じ工程が実施され、上側ウェハホルダ１３と一緒に下側ウェハホルダ１５の上に載置された小チップブロックの上に、ウェハ載置台１２に載置された小チップブロックを載置する。なお、このとき其々の小チップブロックのウェハホルダとの位置ずれ誤差（ΔＸ２，ΔＹ２，Δθ２）は、ウェハ顕微鏡などによりウェハ載置台１２や下側ウェハホルダ１５に設けられた凸部と位置ずれを検出することが好ましい。
このようにして、拡散ウェハＷ同士又は小チップブロック同士が重ね合わされたら、次に接合工程が行われる。
なお、以下の説明では拡散ウェハＷ同士の接合のみ説明する。しかし、小チップブロック同士でも、同じ実施内容である。
接合工程では、次のように行われる。上述のように、上側ウェハホルダ１３及び下側ウェハホルダ１５のそれぞれのフィデューシャルマークの位置ずれ量が（ΔＸ４，ΔＹ４，Δθ４）となるようにステージ１１ａを制御する。そして、上側ウェハホルダ１３を降下させ、上側ウェハホルダ１３と下側ウェハホルダ１４のそれぞれのウェハが接触した状態で、ステージ１１ａに備えられた図示されていない加圧機構により、上側ウェハホルダ１３と下側ウェハホルダ１５との間で圧力発生させる。このときの加圧条件は、例えば、０．５−５００ｇｆの間が考えられる。
また、加圧機構は場所ごとに加圧できる多点加圧機構を採用する。例えば、複数のピエゾ素子を上側ウェハホルダ１３のステージ１１ａの載置面に配置する。また、加圧力も多点ロードセルモニターを採用してモニターすることにより、接合面内で均一な接合力が得られるようにする。均一な接合力が与えられることによって、電極が相互に接合され、導通が得られた積層チップが得られる。
次に、所定の加圧条件で加圧した状態で、次にクランプユニット１６で拡散ウェハＷを互いに圧接した状態で、上側ウェハホルダ１３と下側ウェハホルダ１５とをクランプする。この状態で、チャッキングユニット１４は図１紙面右手方向に退避し、かつ第２搬送部１７でステージ１１ａからクランプされた上側ウェハホルダ１３及び下側ウェハホルダ１５が搬送される。
次に、図示されていない赤外線顕微鏡により各電極の接合状態を検査する。各バンプとも接合状態が良好である場合、本積層装置１に搭載された図示していない加熱室により最大４５０度に加熱され、電極間の金属は拡散溶融し、接合が達成される。
以降は、クランプユニット１６を取り外し、上側ウェハホルダ１３を取り外して、ＣＭＰ研磨工程で、上側の拡散ウェハの薄片化が行われる。このＣＭＰ工程により電極が露出し、外部と接続可能な状態になる。この時点で導通検査等を行い、ダイシング装置によりチップ毎に切り離すことで、積層チップを得ることができる。
なお、上述は２層の積層チップを作る例として開示したが、本発明はこれだけに限られない。例えば、３層以上の積層数の場合、ＣＭＰ工程で電極が露出した積層拡散ウェハを再び、積層装置１の下側ウェハホルダ１５に載置する。そして、新しい拡散ウェハＷをウェハ載置台１２において、図５に示す工程を繰り返し行うことで、３層以上の積層チップを得ることができる。なお、３層以上の小チップブロックを積層する場合、小チップブロックのパターンを決定する際には、積層するウェハ全てについて、相互にバンプが接続可能か考慮することで小チップブロックの分割パターンを決定することが好ましい。
なお、本接合工程では、拡散を用いた接合を用いたが、接合方法はこれだけに限られない。例えば、事前に拡散ウェハＷをプラズマ洗浄等により表面を清浄化しておき、常温で接合する場合にも適用可能である。この場合も１００℃以上に加熱して接合されるので、その接合時の温度に応じて、予め電極位置の移動量を（ΔＸ３ｉ，ΔＹ３ｉ，Δθ３ｉ）を算出する必要がある。また、一旦、電極同士を金属結合させた後に、ウェハの界面に樹脂を注入する方法でも良い。
次に、積層チップを製造する際に必要な本実施の形態における三次元積層システムについて、図４を用いて説明する。
本三次元集積回路積層システムは、図４に示すように前述の積層装置１と、少なくとも投影露光装置及びその制御部２２、及びＣＭＰ装置を含む前処理工程システム群２及び、少なくともダイシング装置及びその制御部３１、及びチップセレクタを含む後処理工程システム群３からなる。
本システムは、積層装置１、前処理工程システム群２及び後処理工程システム群３とを相互に搬送経路４１及び搬送ステージ４２で含み拡散ウェハＷを相互に搬送可能としている。そして、積層装置１は拡散ウェハＷを前処理工程システム群２から供給され、そして、拡散ウェハＷの積層可否判断に応じ、積層装置１は後処理工程システム群３にあるダイシング装置に拡散ウェハＷを供給したり、積層された拡散ウェハＷを前処理工程システム群２の中にあるＣＭＰ装置に供給したり、又は積層が終了し、上面に電極が露出するまでＣＭＰ装置で研磨された積層ウェハを後処理工程システム群３に供給したりする。
その際、様々な拡散ウェハＷが相互に供給可能となるように、搬送経路４１及び搬送装置４２で各システム群を連結した。また、それぞれの拡散ウェハＷがそれぞれの状況に応じて、様々な処理が行われる為、それぞれの制御部間を通信経路４３、４４、４５で結んだ。そして、通信経路４３では、少なくとも投影露光装置で取得されている拡散ウェハＷ上のチップアライメント情報が受け渡しされ、通信経路４４では、拡散ウェハＷから小チップブロックを作成する際に必要な分割情報が制御部１９からダイシング装置の制御部３１へ分割ブロックのパターン情報が受け渡しされている。
また、他にも通信経路４５にバンプの高さや形状の検査工程で使われる三次元形状測定器や画像形状測定装置の制御部とを接続し、後処理工程システム群３内のチップセレクタの制御部に検査データを出力したり、拡散ウェハＷ同士を圧接後、ＩＲ顕微鏡で検査された結果を、チップセレクタの制御部に検査データを出力することで、不良チップと良品チップの選別の迅速化が可能となる。
また、本発明の実施の形態では、拡散ウェハＷ同士や小チップブロック同士、チップ同士を位置決めして重ね合わせる際、一方のステージのみ位置を微調整したが、本発明はこれだけに限られず、両方の拡散ウェハＷや小チップブロック、チップを保持するホルダに、微動用ステージを搭載してもよい。
また、各チップの電極配列位置座標を求める為の上述のアライメント処理装置は、拡散ウェハＷ同士や小チップブロック同士を積層するときに載置されるステージとは異なるステージ上で測定する例を開示した。しかし、本発明では、これ以外にも積層するステージ近傍に各チップのアライメントマーク検出用の顕微鏡を持たせて、ウェハ同士又は小チップブロック同士を積層するステージ近傍にアライメントマーク検出用の顕微鏡を配置しても良い。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２００４年第００２０８１号（２００４年１月７日出願）

Claims (10)

  1. 回路パターン及び電極が形成され、複数のチップが連なったチップ集合体を互いに積層する積層装置であって、
    前記チップ集合体を載置し、それぞれ任意に移動可能な複数のステージと、
    前記複数のステージの各々に載置された前記チップ集合体の、積層時の前記チップの集合体への加熱により変化する各チップの電極位置の予想変化量を、記憶する記憶手段と、
    前記記憶手段からの前記各チップの電極位置の予想変化量と、前記チップ集合体に形成された各チップの位置情報とを基に、前記積層時における前記複数のステージの互いの位置を設定し、前記複数のステージの少なくとも一方を制御する制御手段とを有する。
  2. 請求項１に記載の積層装置は、
    更に、前記チップ集合体の各チップの回路パターンを決定する投影露光装置から、前記各チップの位置情報を取得するアライメント情報取得手段を備え、
    前記制御手段は、前記アライメント情報取得手段から前記各チップの位置情報を取得可能とする。
  3. 請求項１に記載の積層装置は、
    更に、前記チップの集合体に形成された各チップの位置測定を行うアライメント測定手段を備え、
    前記制御手段は、前記アライメント測定手段から前記各チップの位置情報を取得可能とする。
  4. 請求項１から請求項３のいずれか一項に記載の積層装置において、
    前記制御手段は、前記ステージの基準位置と該ステージに載置された前記チップ集合体の基準位置との位置ずれに応じ、前記積層時における前記ステージの位置を決定する。
  5. 請求項４に記載の積層装置において、
    更に、前記制御手段が設定する各々のチップ集合体の積層時の位置情報から、互いに積層される前記チップ集合体の各々のチップの電極の位置の差を評価し、接合開始の判断を行う接合可否判定手段を具備する。
  6. 請求項４又は請求項５に記載の積層装置において、
    更に、積層後の前記チップ集合体同士の互いの電極の位置関係に応じてチップ集合体分割情報を生成し、前記チップの集合体を分割するダイシング装置に前記チップ集合体分割情報を送出する分割情報出力部を具備する。
  7. 請求項１から請求項６のうちいずれか一項に記載の積層装置において、
    複数の前記ステージのうち、少なくとも一方のステージに、複数の加圧力検出手段を具備する。
  8. 回路パターン及び電極が形成されたチップが連なった複数のチップ集合体を互いに積層してなる集積回路素子の積層方法であって、
    前記チップ集合体に形成された各チップの位置情報を取得する位置取得工程と、
    前記位置取得工程により得られた各チップの位置情報と、前記チップ集合体の積層時に加熱される温度で変化する各チップの電極位置に関する情報により、互いに積層される前記チップの集合体同士の位置決めを行う位置決め工程と、
    互いに位置決めされた前記チップ集合体同士を圧接する接合工程とを有する。
  9. 請求項８に記載の集積回路素子の積層方法において、
    前記位置決め工程は、前記接合工程で載置されるステージのステージ基準位置と該ステージに載置された前記チップ集合体に有する基準位置との位置ずれに応じて、互いに積層される前記チップ集合体同士の位置決めを行う。
  10. 回路パターン及び電極が形成され、複数のチップが連なったチップ集合体を互いに積層する積層装置であって、
    前記チップ集合体を保持し、それぞれ任意に移動可能な複数のステージと、
    前記複数のステージに保持された各チップ集合体のチップの位置情報を取得するチップ位置情報取得手段と、
    前記チップ位置情報取得手段により取得した各チップ集合体のチップの位置情報に基づき、前記チップ集合体を接合する接合手段とを備える。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154738A (ja) * 2013-02-12 2014-08-25 Toshiba Information Systems (Japan) Corp 半導体装置、積層ズレ測定装置及び積層ズレ測定方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1710835B1 (en) 2004-01-07 2019-08-28 Nikon Corporation Stacked device and method for stacking integrated circuit devices
JP4825029B2 (ja) * 2006-03-17 2011-11-30 富士通セミコンダクター株式会社 ボンディング装置及びボンディング方法
US7732320B2 (en) * 2007-02-05 2010-06-08 Suss Microtec Ag Apparatus and method for semiconductor wafer bumping via injection molded solder
JP5309464B2 (ja) * 2007-04-10 2013-10-09 株式会社ニコン 形状・位置確認用センサおよび形状・位置確認方法
TWI478271B (zh) 2007-08-10 2015-03-21 尼康股份有限公司 Substrate bonding device and substrate bonding method
TWI478272B (zh) * 2007-08-15 2015-03-21 尼康股份有限公司 A positioning device, a bonding device, a laminated substrate manufacturing device, an exposure device, and a positioning method
JP5440495B2 (ja) * 2008-04-30 2014-03-12 株式会社ニコン 評価方法、評価装置、基板重ね合わせ方法及び基板重ね合わせ装置
JP2011029458A (ja) * 2009-07-27 2011-02-10 Nikon Corp 積層型半導体素子の製造方法、及び積層型半導体素子の製造装置
JP5798721B2 (ja) * 2010-04-07 2015-10-21 株式会社ニコン 基板位置合せ装置、基板貼り合せ装置、基板位置合せ方法および積層半導体の製造方法
DE102010048043A1 (de) * 2010-10-15 2012-04-19 Ev Group Gmbh Vorrichtung und Verfahren zur Prozessierung von Wafern
KR101739752B1 (ko) * 2010-11-05 2017-05-26 삼성전자 주식회사 와이어 본딩 장치 및 이를 이용한 와이어 본딩 방법
JP5707950B2 (ja) * 2011-01-13 2015-04-30 株式会社ニコン 基板重ね合わせ装置および基板重ね合わせ方法
KR20200018709A (ko) * 2012-03-28 2020-02-19 가부시키가이샤 니콘 기판 접합 장치 및 기판 접합 방법
JP6047723B2 (ja) * 2012-07-12 2016-12-21 株式会社新川 ダイボンダおよびボンディングツールと半導体ダイとの相対位置の検出方法
JP5464250B2 (ja) * 2012-10-02 2014-04-09 株式会社ニコン 積層半導体素子製造方法および積層半導体素子製造装置
JP6098148B2 (ja) * 2012-12-11 2017-03-22 株式会社ニコン アライメント装置、貼り合わせ装置および位置合わせ方法
JP2014060429A (ja) * 2013-11-13 2014-04-03 Nikon Corp ウェハ貼り合わせ装置、ウェハ貼り合わせ方法
DE102014204722A1 (de) * 2014-03-14 2015-09-17 Robert Bosch Gmbh Elektronisches Modul sowie Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls
CN104077376B (zh) * 2014-06-24 2017-04-12 长春光华微电子设备工程中心有限公司 全自动铝丝压焊机压焊目标识别定位方法及系统
KR102200008B1 (ko) 2014-08-01 2021-01-08 엘지디스플레이 주식회사 표시장치 및 이의 제조 방법
US10587858B2 (en) * 2016-03-14 2020-03-10 Symbol Technologies, Llc Device and method of dimensioning using digital images and depth data
JP7374584B2 (ja) * 2016-05-20 2023-11-07 ボード オブ リージェンツ，ザ ユニバーシティ オブ テキサス システム インクジェット座標系に対する基板座標系の精密アライメント
JP6805640B2 (ja) * 2016-08-29 2020-12-23 株式会社ニコン 積層装置、薄化装置、露光装置制御装置、プログラム及び積層体の製造方法
JP6973612B2 (ja) * 2016-08-29 2021-12-01 株式会社ニコン 積層装置、薄化装置、露光装置、制御装置、プログラム、積層体の製造方法、及び装置
TWI850225B (zh) * 2018-04-12 2024-08-01 日商尼康股份有限公司 位置對準方法及位置對準裝置
JP6935112B2 (ja) 2018-07-19 2021-09-15 ボンドテック株式会社 基板接合装置
KR102169438B1 (ko) * 2018-09-14 2020-10-26 에이피시스템 주식회사 합착 장치 및 합착 방법
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472608A (ja) * 1990-05-18 1992-03-06 Toshiba Corp 化合物半導体ウェハの製造方法および製造装置
JPH0476946A (ja) * 1990-07-19 1992-03-11 Fujitsu Ltd ウエーハ集積回路装置
JPH04290215A (ja) * 1991-03-18 1992-10-14 Sony Corp ウエハ貼り合わせ装置
JPH05217973A (ja) * 1992-02-06 1993-08-27 Nippon Steel Corp 半導体基板貼付装置
JPH06510639A (ja) * 1992-06-17 1994-11-24 マンネスマン　キーンツレ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング ボンディングによって結合される基板をスタックする方法及び装置
JP2000049180A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd 電子部品及び回路モジュールの製造方法、バンプ形成方法、並びに、平坦化チャック
JP2000294724A (ja) * 1999-04-09 2000-10-20 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2002100727A (ja) * 2000-09-12 2002-04-05 Nokia Mobile Phones Ltd 半導体装置および電子装置
JP2002118052A (ja) * 2000-10-10 2002-04-19 Toray Eng Co Ltd 積層ウエハーのアライメント方法
JP2002151642A (ja) * 2000-11-14 2002-05-24 Denso Corp 半導体装置の製造方法
JP2003249620A (ja) * 2002-02-22 2003-09-05 Toray Eng Co Ltd 半導体の接合方法およびその方法により作成された積層半導体

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612082A (en) 1982-12-02 1986-09-16 Texas Instruments Incorporated Arsenic cell stabilization valve for gallium arsenide in-situ compounding
JPS614429A (ja) 1984-06-14 1986-01-10 Nippon Denso Co Ltd 回転電機のフイ−ルドコイルの渡り線保持方法
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
JPS6144429A (ja) * 1984-08-09 1986-03-04 Nippon Kogaku Kk <Nikon> 位置合わせ方法、及び位置合せ装置
US4780617A (en) * 1984-08-09 1988-10-25 Nippon Kogaku K.K. Method for successive alignment of chip patterns on a substrate
JPH0669017B2 (ja) 1985-10-08 1994-08-31 株式会社ニコン 位置合わせ方法
JPH0398719A (ja) 1989-09-13 1991-04-24 Hitachi Ltd 対象物が変形する場合での位置ずれ補正方法と生産システム
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
JPH05302809A (ja) 1992-04-28 1993-11-16 Nikon Corp ２波長干渉測長装置
US5236118A (en) * 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
EP0571948B1 (en) 1992-05-29 2000-02-09 Texas Instruments Incorporated Donor doped perovskites for thin film dielectrics
JPH06144429A (ja) 1992-11-10 1994-05-24 Murata Mach Ltd ボックスの蓋開閉装置
JPH0714982A (ja) 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
KR0108386Y1 (ko) * 1993-12-04 1997-10-21 김광호 웨이퍼 본딩 장치
US5351876A (en) * 1994-01-04 1994-10-04 Texas Instruments Incorporated Apparatus and method for flip-clip bonding
US5595522A (en) * 1994-01-04 1997-01-21 Texas Instruments Incorporated Semiconductor wafer edge polishing system and method
US6104486A (en) * 1995-12-28 2000-08-15 Fujitsu Limited Fabrication process of a semiconductor device using ellipsometry
KR100400762B1 (ko) * 1996-08-24 2003-12-24 주식회사 하이닉스반도체 반도체 웨이퍼의 다이본딩방법
KR19980051839A (ko) 1996-12-24 1998-09-25 김영귀 차량의 프런트 에어덕트 설치구조
KR19990051382A (ko) * 1997-12-19 1999-07-05 윤종용 웨이퍼 본딩 머신
TW412817B (en) * 1998-06-19 2000-11-21 Matsushita Electric Ind Co Ltd A bump bonding apparatus and method
JP3798597B2 (ja) 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP4414535B2 (ja) * 2000-01-13 2010-02-10 進 野田 半導体装置の製造方法
JP2001210783A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体装置の製造方法
JP2001257143A (ja) * 2000-03-09 2001-09-21 Nikon Corp ステージ装置及び露光装置、並びにデバイス製造方法
JP2001298146A (ja) 2000-04-13 2001-10-26 Mitsubishi Electric Corp 多層配線基体の製造方法および多層配線基体
JP3991300B2 (ja) * 2000-04-28 2007-10-17 株式会社Ｓｕｍｃｏ 張り合わせ誘電体分離ウェーハの製造方法
JP4311862B2 (ja) 2000-05-29 2009-08-12 東レエンジニアリング株式会社 チップ実装方法
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
US6640423B1 (en) * 2000-07-18 2003-11-04 Endwave Corporation Apparatus and method for the placement and bonding of a die on a substrate
US6779055B2 (en) 2001-06-20 2004-08-17 Freescale Semiconductor, Inc. First-in, first-out memory system having both simultaneous and alternating data access and method thereof
JP4663184B2 (ja) * 2001-09-26 2011-03-30 パナソニック株式会社 半導体装置の製造方法
US6762072B2 (en) * 2002-03-06 2004-07-13 Robert Bosch Gmbh SI wafer-cap wafer bonding method using local laser energy, device produced by the method, and system used in the method
US7416010B2 (en) * 2002-03-08 2008-08-26 Lg Display Co., Ltd. Bonding apparatus and system for fabricating liquid crystal display device
US7040525B2 (en) * 2002-03-20 2006-05-09 Lg.Philips Lcd Co., Ltd. Stage structure in bonding machine and method for controlling the same
JP3974445B2 (ja) * 2002-04-19 2007-09-12 Ｊｕｋｉ株式会社 マーク認識方法および装置
JP2004002081A (ja) 2002-05-30 2004-01-08 Namiki Precision Jewel Co Ltd パターニングサファイヤ基板
KR100523824B1 (ko) * 2002-07-11 2005-10-25 에이에스엠엘 네델란즈 비.브이. 기판홀더 및 디바이스 제조방법
US6788991B2 (en) * 2002-10-09 2004-09-07 Asm International N.V. Devices and methods for detecting orientation and shape of an object
JP2005026346A (ja) * 2003-06-30 2005-01-27 Nikon Corp 半導体チップの積層方法
US20050098473A1 (en) * 2003-11-10 2005-05-12 3M Innovative Properties Company Container for containing semiconductor wafers
EP1710835B1 (en) * 2004-01-07 2019-08-28 Nikon Corporation Stacked device and method for stacking integrated circuit devices

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472608A (ja) * 1990-05-18 1992-03-06 Toshiba Corp 化合物半導体ウェハの製造方法および製造装置
JPH0476946A (ja) * 1990-07-19 1992-03-11 Fujitsu Ltd ウエーハ集積回路装置
JPH04290215A (ja) * 1991-03-18 1992-10-14 Sony Corp ウエハ貼り合わせ装置
JPH05217973A (ja) * 1992-02-06 1993-08-27 Nippon Steel Corp 半導体基板貼付装置
JPH06510639A (ja) * 1992-06-17 1994-11-24 マンネスマン　キーンツレ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング ボンディングによって結合される基板をスタックする方法及び装置
JP2000049180A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd 電子部品及び回路モジュールの製造方法、バンプ形成方法、並びに、平坦化チャック
JP2000294724A (ja) * 1999-04-09 2000-10-20 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
JP2002100727A (ja) * 2000-09-12 2002-04-05 Nokia Mobile Phones Ltd 半導体装置および電子装置
JP2002118052A (ja) * 2000-10-10 2002-04-19 Toray Eng Co Ltd 積層ウエハーのアライメント方法
JP2002151642A (ja) * 2000-11-14 2002-05-24 Denso Corp 半導体装置の製造方法
JP2003249620A (ja) * 2002-02-22 2003-09-05 Toray Eng Co Ltd 半導体の接合方法およびその方法により作成された積層半導体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154738A (ja) * 2013-02-12 2014-08-25 Toshiba Information Systems (Japan) Corp 半導体装置、積層ズレ測定装置及び積層ズレ測定方法

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Kang et al. Investigation of distortion in wafer-to-wafer bonding with highly bowed wafers
Sugaya et al. New precision alignment methodology for CMOS wafer bonding
TW200411802A (en) The method for testing wafer
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