[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2010129752A - 段差間配線構造及び段差間配線方法 - Google Patents

段差間配線構造及び段差間配線方法 Download PDF

Info

Publication number
JP2010129752A
JP2010129752A JP2008302459A JP2008302459A JP2010129752A JP 2010129752 A JP2010129752 A JP 2010129752A JP 2008302459 A JP2008302459 A JP 2008302459A JP 2008302459 A JP2008302459 A JP 2008302459A JP 2010129752 A JP2010129752 A JP 2010129752A
Authority
JP
Japan
Prior art keywords
insulating
wiring
slope
ink
droplets
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008302459A
Other languages
English (en)
Inventor
Noboru Uehara
昇 上原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2008302459A priority Critical patent/JP2010129752A/ja
Priority to US12/620,882 priority patent/US8012870B2/en
Priority to KR1020090114951A priority patent/KR101064887B1/ko
Publication of JP2010129752A publication Critical patent/JP2010129752A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998—Reinforcing structures, e.g. ramp-like support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】段差間配線の段差部を緩和すべく設けられる絶縁性スロープをインクジェット法により安定して形成することのできる段差間配線構造及び段差間配線方法を提供する。
【解決手段】絶縁性インクの液滴により形成された第１及び第２スロープ１５，１６によって段差部を覆い、それらスロープ上面にそれぞれ導電性インクの液滴により第１又は第２金属配線１８，１９を敷設する。このとき、段差部も含め第１及び第２スロープ１５，１６が形成される面は絶縁性インクの分散媒を撥液する撥液層１４によって覆われているが、この撥液層１４の表面においてそれらスロープ１５，１６の形成される領域内に、樹脂インクの液滴によるドット２０Ｄを複数形成する。そして、それらドット２０Ｄからなるドット列をつなぐ態様に配置された液滴から形成された固体層２１Ｄにより各スロープ１５，１６が形成される。
【選択図】図７

Description

本発明は、段差間配線構造及び段差間配線方法に関し、特に積層された電子部品間での配線や平面上で段差を持って交差する配線など、段差間配線の段差部を絶縁性スロープにより緩和させた状態で配線する配線構造、及び該配線構造を実現する配線方法の改良に関する。
例えば、半導体装置（パッケージ）などの電子部品を基板等に実装する際に電子部品の電極パッドに接続される配線の形成方法として、導電性の微粒子を分散させた導電性インクを微小な液滴にして吐出して乾燥する、いわゆるインクジェット法が用いられることが少なくない。インクジェット法は、配線の形状を液滴の単位で変更できるために、従来のワイヤボンディング法に比べて、配線構造の自由度を大幅に拡張させることができる。そのうえ、ワイヤボンディング法のような空中配線を必要としないために、配線の占有空間を小さくすることもでき、その結果、電子部品の実装スペースそのものを縮小することもできる。
ところで、電子部品のパッド形成面を上にしてこうした配線を行う場合、基板等の実装面と電子部品のパッド形成面との間には、電子部品の厚みに相当する段差が形成されることになる。そして、インクジェット法であれば、このような段差に沿っても配線を形成することはできる。ただし、こうした段差に沿って形成される配線は、屈曲する箇所が段差の分だけ多くなってしまい、配線そのものの機械的な信頼性を損なうおそれがある。そのため、接続対象である電極パッドとの間に段差があるような場合、インクジェット法では通常、配線へのこうした機械的なストレスを抑えるべく、段差を緩和するための前処理が施されている。
具体的には、例えば特許文献１に記載のように、まずはディスペンサ方式により、電子部品のパッド形成面と基板等の実装面とをつなぐように、粘度の高い絶縁性の樹脂材料を吐出して、それら段差を緩和する絶縁性の樹脂スロープを形成する。そして、この絶縁性の樹脂スロープ上を介するかたちで導電性インクからなる液滴を吐出し、この導電性インクを乾燥及び焼成することにより上記配線を形成するようにしている。これにより配線としての屈曲が緩和され、機械的かつ電気的な信頼性も高く維持されるようになる。
特開２００６−１４７６５０号公報
ところで、上記樹脂スロープがディスペンサ法により形成される場合、ディスペンサから吐出され配置される樹脂材料はその粘度が高いことから、吐出の開始や終了に時間的な遅れが生じることが避け難い。このため、上記樹脂スロープを高い精度で配置することは容易ではない。また、粘度が高いために樹脂スロープの厚み（高さ）が厚くなるため、実装スペースをコンパクトにし難い。
そこで近年、このような樹脂スロープをインクジェット法により形成する方法が検討されている。インクジェット法の場合、吐出される液滴の粘度が低いため、液滴の配置されるパッド形成面には事前に表面処理が行なわれ、そこに配置される液滴の接触角が制御されるようになる。具体的には、例えば図８に示すように、この表面処理としては、基板４１の実装面４１ａや電子部品４２のパッド形成面４２ａに撥液層４３を形成して、それらの面に均一で高い撥液性を付与する（図８（ａ））。そして、その撥液層４３に接触角を
制御する紫外線Ｌを照射して（図８（ｂ））、その撥液層４３と液滴との接触角を所定の接触角に制御する。そして表面処理の後には、そこに樹脂スロープを形成する量の液滴からなる液層５０Ｌが形成され（図８（ｃ），（ｄ））、その液層５０Ｌが乾燥されて形成される樹脂スロープ５０Ｄ上に基板４１の第１電極パッドＢＰと電子部品４２の第２電極パッドＰとを接続する配線４８が形成される（図８（ｅ））。しかしながら、紫外線Ｌによる表面処理は、周辺環境など様々な要素からなる条件の影響を受けて接触角にむらのある処理結果となり易く、均一な接触角を発現する表面処理を実現することが難しいという問題もある。そのためインクジェット法では、樹脂スロープ５０Ｄを形成するために配置される液滴の濡れ広がりが不安定となり、図８（ｄ）に示すように、液滴により形成される液層５０Ｌの端部の配置も不安定となり易い。すなわち、液滴が本来配置されるべきところから流出して電極パッドの表面などに移動し、接続不良等をも生じさせかねない。
本発明は、上記課題を解決するためになされたものであり、その目的は、段差間配線の段差部を緩和すべく設けられる絶縁性スロープをインクジェット法により安定して形成することのできる段差間配線構造及び段差間配線方法を提供することにある。
本発明の段差間配線構造は、絶縁性材料を分散媒に分散させた絶縁性インクの液滴を配置して乾燥させることにより形成された絶縁スロープによって段差部が覆われてなり、導電性材料を分散媒に分散させた導電性インクの液滴を配置して乾燥及び焼成することにより形成された配線が前記絶縁スロープの上面を介して段差間に敷設されてなる段差間配線構造であって、前記段差部も含め、前記配線の敷設対象となる面は前記分散媒を撥液する撥液材料からなる撥液層によって覆われてなるとともに、この撥液層の表面には、前記絶縁スロープの前記配線が敷設される方向についての始点及び終点となる辺に対応して各々その内側に、樹脂材料を含む樹脂インクからなる液滴が相互に接触しないように複数配列されて硬化されたドット列が形成されてなり、前記絶縁スロープは、該絶縁スロープを形成する絶縁性インクの液滴が前記段差部においてこれらドット列をつなぐ態様で配置されて乾燥されたものであることを要旨とする。
このような構成によれば、撥液層上にて配線が敷設される始点及び終点と段差部を途中に含むその内側とに樹脂材料を含むドット列が相互に接触しないように配列形成され、段差部には絶縁スロープがこれらドット列をつなぐ態様で配置された液滴の乾燥により形成された。これにより、絶縁スロープを形成する液滴が撥液層上に配置された場合であれ、それら配置された液滴はそれと同様の絶縁性材料を含むがゆえに親液性を示すドット列に引き寄せられるかたちとなり、それらドット列により区画された領域に留まるようになる。これによりインクジェット法であれ、撥液層上における液滴の濡れ広がり易さによる影響をうけて絶縁スロープの端部の形状が不安定となることなく、絶縁スロープはその端部がドット列の配列により所望の形状に保持されるようになり、全体としても所望の形状に形成されるようになる。所望の形状の絶縁スロープにより段差が緩和されるようになれば、その絶縁スロープ上を通る段差間配線も好適に形成されるようになり、段差間配線の信頼性も自ずと高められるようになる。
また、絶縁スロープを形成するためにインクジェット法により撥液層に吐出される絶縁性インクからなる液滴が接触したドットに引き寄せられることにより不用意に流れ出して電極パッドの表面に付着するなどの不都合が生じるおそれも抑制される。これにより、電極パッドと配線との絶縁不良が生じるようなことも低減されて、このような絶縁スロープを用いた配線の電極パッドへの電気的な接続の信頼性が向上されるようにもなる。
この段差間配線構造は、前記ドット列は、隣接するドット相互間の間隔が前記絶縁性インクの液滴の着弾径よりも小さいことを要旨とする。
このような構成によれば、隣接するドット相互間の間隔が絶縁性インクの液滴の着弾径よりも小さいことにより、ドット列の間に着弾された液滴はその着弾位置から移動するような場合であれ、いずれかのドットに接触して、そのドットに引き寄せられるようになる。これにより、一つの液滴であれ絶縁層上を自由に移動して電極パッドに付着するようなおそれが抑制されるようになる。
この段差間配線構造は、前記ドット列を形成する樹脂インクは前記絶縁スロープを形成する絶縁性インクと同一材料のインクからなることを要旨とする。
このような構成によれば、ドット列を形成する樹脂インクが絶縁スロープを形成する絶縁性インクと同一材料からなるので、乾燥されたドットであれ同絶縁性インクからなる液滴に親液性を有するようになり、液滴がドットへ引き寄せられ易くなる。またドットの界面には同一の材料を含む液滴が接触するようになることなることから、ドットと液滴との親和性がよく、乾燥された液滴（絶縁スロープ）とドットとの融着性が高いものとなる。
この段差間配線構造は、前記配線の敷設対象が、段違いに積層された複数の半導体チップであることを要旨とする。
このような構成によれば、高集積化のために半導体チップが段違いに積層されるような場合であれ、このような段差間配線構造が適用されるようになる。
本発明の段差間配線方法は、絶縁性材料を分散媒に分散させた絶縁性インクの液滴を配置して乾燥させることにより形成される絶縁スロープによって段差部を覆い、導電性材料を分散媒に分散させた導電性インクの液滴を配置して乾燥及び焼成することにより形成される配線を前記絶縁スロープの上面を介して段差間に敷設する段差間配線方法であって、前記段差部も含め、前記配線の敷設対象となる面を前記分散媒を撥液する撥液材料からなる撥液層によって覆う工程と、この撥液層の表面に、前記絶縁スロープの前記配線が敷設される方向についての始点及び終点となる辺に対応して各々その内側に、樹脂材料を含む樹脂インクからなる液滴が相互に接触しないように複数配列してこれを硬化したドット列を形成する工程と、前記絶縁スロープを形成する絶縁性インクの液滴を前記段差部においてこれらドット列をつなぐ態様で配置してこれを乾燥する工程と、を含み、こうして形成された絶縁スロープの上面を介して前記配線を段差間に敷設することを要旨とする。
このような方法によれば、撥液層上にて配線が敷設される始点及び終点と段差部を途中に含むその内側とに樹脂材料を含むドット列が相互に接触しないように配列形成され、段差部には絶縁スロープがこれらドット列をつなぐ態様で配置された液滴の乾燥により形成された。これにより、絶縁スロープを形成する液滴が撥液層上に配置された場合であれ、それら配置された液滴はそれと同様の絶縁性材料を含むがゆえに親液性を示すドット列に引き寄せられるかたちとなり、それらドット列により区画された領域に留まるようになる。これによりインクジェット法であれ、撥液層上における液滴の濡れ広がり易さによる影響をうけて絶縁スロープの端部の形状が不安定となることなく、絶縁スロープはその端部がドット列の配列により所望の形状に保持されるようになり、全体としても所望の形状に形成されるようになる。所望の形状の絶縁スロープにより段差が緩和されるようになれば、その絶縁スロープ上を通る段差間配線も好適に形成されるようになり、段差間配線の信頼性も自ずと高められるようになる。
また、絶縁スロープを形成するためにインクジェット法により撥液層に吐出される絶縁性インクからなる液滴が接触したドットに引き寄せられることにより、不用意に流れ出して電極パッドの表面に付着するなどの不都合が生じるおそれも抑制される。これにより、電極パッドと配線との絶縁不良が生じるようなことも低減されて、このような絶縁スロープを用いた配線の電極パッドへの電気的な接続の信頼性が向上されるようにもなる。
この段差間配線方法は、前記ドット列は、隣接するドット相互間の間隔が前記絶縁性インクの液滴の着弾径よりも小さくなるように形成されることを要旨とする。
このような方法によれば、隣接するドット相互間の間隔が絶縁性インクの液滴の着弾径よりも小さいことにより、ドット列の間に着弾された液滴はその着弾位置から移動するような場合であれ、いずれかのドットに接触して、そのドットに引き寄せられるようになる。これにより、一つの液滴であれ絶縁層上を自由に移動して電極パッドに付着するようなおそれが抑制されるようになる。
この段差間配線方法は、前記絶縁スロープを形成する絶縁性インクは、前記絶縁スロープとして必要とされる高さに相当する量の液滴が連続して吐出される連続打ちによって配置されることを要旨とする。
このような方法によれば、液滴を所定位置に必要量だけ連続して吐出する連続打ちにて絶縁スロープの高さに必要とされる量の絶縁性インクの液滴が配置される。例えば、ドットに液滴を分散配置すると、所定の大きさになるまで濡れ広がらない独立した液溜まりが多数生じ、それらの液溜まりを連結させるためにさらに多くの液滴の供給が必要とされる。しかしこれによれば、液溜まりを複数生じないように、連続打ちにて一つの液層が形成されるようにして供給する液滴の量を少なくすることができるようになる。これにより液滴の供給量の制御の自由度が高くなり、液滴の供給量により制御される絶縁スロープの高さの選択性が高められるようなる。
この段差間配線方法は、前記絶縁スロープを形成する絶縁性インクの液滴を配置して乾燥する工程に先立ち、前記ドット列に親液処理をしてその接触角を制御する工程をさらに含むことを要旨とする。
このような方法によれば、親液処理としてドット列に紫外線照射やプラズマ照射などを行うことにより濡れ易さ（親液性）を増加させるようにすることで、ドットへの液滴の接触角を制御する。これにより、ドット列に液滴の引き寄せられた液滴がドットに対して濡れ広がり易くなり、そこに配置される液滴の数が少なくてもそこに液層を広く形成するようになる。すなわち、濡れ易さを高くすることで絶縁スロープの高さを低く制御することができるようにもなる。
この段差間配線方法は、前記ドット列を形成する樹脂インクとして、前記絶縁スロープを形成する絶縁性インクと同一材料のインクを用いることを要旨とする。
このような方法によれば、ドット列を形成する樹脂インクが絶縁スロープを形成する絶縁性インクと同一材料からなるので、乾燥されたドット列は絶縁性インクからなる液滴に親液性を有するようになり、液滴がドットへ引き寄せられ易くなる。またドットの界面には同一の材料を有する液滴が接触するようになることなることから、ドットと液滴との親和性がよく、乾燥された液滴（絶縁スロープ）とドットとの融着性が高いものとなる。
この段差間配線方法は、前記配線の敷設対象を、段違いに積層された複数の半導体チップとすることを要旨とする。
このような方法によれば、高集積化のために半導体チップが段違いに積層されるような場合であれ、このような段差間配線方法が適用されるようになる。
以下、本発明の段差間配線構造を具体化して有する電子装置の一実施形態について図１を参照して説明する。図１は電子装置１０の斜視構造を示す図である。
図１に示すように、電子装置１０は、実装基板１１と、その実装基板１１の上に積層された電子部品としての第１の半導体チップ１２と、さらに第１の半導体チップ１２の上に
積層された電子部品としての第２の半導体チップ１３とを有し構成されている。
実装基板１１は、その厚さ方向である上下方向から見て矩形状をなす多層基板であり、その最上層には絶縁性を有する絶縁基板（図示略）が積層されている。その絶縁基板の上面、すなわち実装基板１１の上面である実装面１１ａには、上方から見て矩形状をなす第１電極パッドＢＰが実装面１１ａの一辺に沿って配列されている。第１電極パッドＢＰは、導電性のある金属材料により形成されており、実装基板１１に配置されている各種電子素子などと配線を介して電気的に接続されている。
絶縁基板（実装基板１１の最上層）の構成材料としては、可撓性あるいは非可撓性の各種絶縁材料を用いることができる。可撓性を有する具体的な材料としては、ポリイミド系樹脂、エポキシ系樹脂、ポリエステル系樹脂、フェノール系樹脂、フッ素系樹脂などの合成樹脂を用いることが可能である。また非不可撓性を有する具体的な材料としては、低温焼結基材であるガラスセラミックの他、高温焼結基材や誘電体材料などを用いることが可能である。
なお、上述する実装基板１１は、上記第１電極パッドＢＰの他、その実装面１１ａに各種配線を有する構成であってもよい。さらに、上述する実装基板１１は、各種配線がプリントされた複数の回路基板を下層に有する多層基板であってもよく、上記実装面１１ａに第１電極パッドＢＰが形成されているものであればよい。
実装面１１ａには、上記複数の第１電極パッドＢＰを覆わないかたちに、前記第１の半導体チップ（第１チップ）１２が図示しない接着層を介して接合されている。第１チップ１２は、上方から見て矩形状をなす板状に形成されている。第１チップ１２の上面である第１パッド形成面１２ａには、上方から見て矩形状をなす複数の第２電極パッドＰが、実装基板１１の各第１電極パッドＢＰに対応するかたちで、第１チップ１２の一辺に沿って配列されている。第２電極パッドＰは、導電性のある金属材料により形成されており、第１チップ１２に配置されている各種電子素子などと配線を介して電気的に接続されている。さらに実装面１１ａには、第２電極パッドＰを露出させるかたちで図示しない絶縁層が形成されている。絶縁層は、無機絶縁材料や有機絶縁材料などの絶縁性材料からなる薄膜であって、無機絶縁材料としては、ＳｉＯ２やＳｉＮなどを用いることが可能であり、有機絶縁材料としては、ポリイミド樹脂などを用いることが可能である。
第１チップ１２の第１パッド形成面１２ａには、そこに配置される複数の第２電極パッドＰを覆わないかたちに、第２の半導体チップ（第２チップ）１３が図示しない接着層を介して接合されている。この第２チップ１３は、第１チップ１２と同様の半導体チップであって、上方から見て矩形状をなす板状に形成され、その上面である第２パッド形成面１３ａには、上方から見て矩形状をなす複数の第２電極パッドＰが、第１チップ１２の各第２電極パッドＰに対応するかたちで、第２チップ１３の一辺に沿って配列されている。この第２電極パッドＰも、第１チップ１２のものと同様に、導電性のある金属材料により形成されており、第２チップ１３に配置されている各種電子素子などと配線を介して電気的に接続されている。さらに第２パッド形成面１３ａにも、第２電極パッドＰを露出させるかたちで図示しない絶縁層が形成されている。絶縁層は、第１チップ１２と同様に、無機絶縁材料や有機絶縁材料からなる薄膜であって、第１チップ１２と同様の無機絶縁材料や有機絶縁材料を用いることが可能である。
実装面１１ａと第１パッド形成面１２ａとの間には、第１チップ１２の厚さに相当する段差が形成されている。第１電極パッドＢＰに対向する第１チップ１２の一辺には、実装面１１ａと第１パッド形成面１２ａとをつなぐ連続面を有して該連続面が前記段差を緩和するかたちをなす傾斜部である第１スロープ１５が形成されている。この第１スロープ１
５は絶縁性材料から形成されており、絶縁性材料としては、エポキシ系の熱硬化性樹脂やアクリル系の光硬化性樹脂、あるいはこれらを混合させたものを用いることができる。この第１スロープ１５の表面には、第１電極パッドＢＰと第２電極パッドＰとを電気的に接続する第１金属配線１８が形成されている。
第１パッド形成面１２ａと第２パッド形成面１３ａとの間には、ここにも第２チップ１３の厚さに相当する段差が形成されている。第１パッド形成面１２ａの第２電極パッドＰに対向する第２チップ１３の一辺には、第１パッド形成面１２ａと第２パッド形成面１３ａとをつなぐ連続面を有して該連続面が前記段差を緩和するかたちをなす傾斜部である第２スロープ１６が形成されている。この第２スロープ１６は、第１スロープ１５と同様に、絶縁性材料から形成されている。この第２スロープ１６の表面には、第１チップ１２の第２電極パッドＰと第２チップ１３の第２電極パッドＰとを電気的に接続する第２金属配線１９が形成されている。
すなわち電子装置１０において、実装基板１１の実装面１１ａと第１チップ１２の第１パッド形成面１２ａとの間の段差は第１スロープ１５により緩和され、第１チップ１２の第１パッド形成面１２ａと第２チップ１３の第２パッド形成面１３ａとの間の段差は第２スロープ１６により緩和されるようになる。これにより、実装基板１１の各第１電極パッドＢＰとそれらに対応する第１チップ１２の各第２電極パッドＰとが段差による屈曲により機械的な信頼性が低下されることのない、すなわち第１スロープ１５を介して配置された機械的な信頼性の高い第１金属配線１８により接続されるようになる。また、第１チップ１２の各第２電極パッドＰとそれらに対応する第２チップ１３の各第２電極パッドＰとが段差による屈曲により機械的な信頼性が低下されることのない、すなわち第２スロープ１６を介して配置された機械的な信頼性の高い第２金属配線１９により接続されるようになる。
次に、上述した電子装置１０の段差間配線の形成方法について図２〜図７を参照しながら説明する。図２は、段差間配線の形成方法における各製造工程を示すフローチャートであり、図３（ａ），（ｂ）は、各製造工程における図１の３−３線断面構造を示す図である。また、図４は前記製造工程においてスロープの形成される態様を示す図であり、（ａ）は断面構造を示す図、（ｂ）は部分的な平面構造を示す図であり、図５（ａ），（ｂ），（ｃ）は、スロープの形成されるときの液滴の濡れ広がりの態様を示す断面図である。さらに、図６も前記製造工程においてスロープが形成される態様を示す図であり、（ａ）は断面構造を示す図、（ｂ）は部分的な平面構造を示す図であり、図７は同製造工程において配線の形成される態様を示す図であり、（ａ）は断面構造を示す図、（ｂ）は一部の平面構造を示す図である。
図２において、段差間配線を形成する各製造工程は、撥液処理工程（ステップＳ１１）と、ドット列形成工程（ステップＳ１２）と、スロープ形成工程（ステップＳ１３）と、配線描画工程（ステップＳ１４）とを順番に有し構成されている。
撥液処理工程は、図３（ａ）に示すように、電子装置１０においてその上面に撥液層１４を形成する工程である。詳述すると、撥液層１４は、インクジェット法により撥液材料を含む撥液性インクの液滴が実装面１１ａ、第１パッド形成面１２ａ及び第２パッド形成面１３ａに配置され乾燥されることにより形成される。なお本実施形態では、撥液層１４は、単分子膜や樹脂膜として形成されることができ、撥液材料としては、後に述べる絶縁性インクの分散媒に対して撥液性を発現するフッ素系樹脂などを用いることができる。
例えば撥液材料は、実装面１１ａ、第１パッド形成面１２ａ及び第２パッド形成面１３ａ上に有機分子膜などからなる自己組織化膜を形成するようになっている。有機分子膜は
、実装面１１ａ等の表面に結合可能な官能基を有し、他端側に撥液性を発現する官能基を有すると共に、これらの官能基を結ぶ炭素の直鎖あるいは一部分岐した炭素鎖を備えており、実装面１１ａ等に結合して自己組織化して分子膜、例えば単分子膜を形成する。
また、自己組織化膜は、実装面１１ａ等下地層等構成原子と反応可能な結合性官能基とそれ以外の直鎖分子とからなり、該直鎖分子の相互作用により極めて高い配向性を有する化合物を、配向させて形成された膜である。この自己組織化膜は、単分子を配向させて形成されているので、極めて膜厚を薄くすることができ、しかも、分子レベルで均一な膜となる。即ち、膜の表面に同じ分子が位置するため、膜の表面に均一でしかも優れた撥液性等を付与することができる。
上記の高い配向性を有する化合物として、例えばフルオロアルキルシランを用いた場合には、膜の表面にフルオロアルキル基が位置するように各化合物が配向されて自己組織化膜が形成されるので、膜の表面に均一な撥液性が付与される。
自己組織化膜を形成する化合物としては、例えば、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（以下、「ＦＡＳ」と表記する）を挙げることができる。使用に際しては、一つの化合物を単独で用いるのも好ましいが、２種以上の化合物を組合せて使用してもよい。
ドット列形成工程は、図３（ｂ）に示すように、実装面１１ａと第１パッド形成面１２ａとの間、及び、第１パッド形成面１２ａと第２パッド形成面１３ａとの間においてスロープが形成されるスロープ形成領域内に液滴２０Ｌを配置してドット列を形成する工程である。詳述すると、実装面１１ａの第１電極パッドＢＰと第１パッド形成面１２ａの第２電極パッドＰとの間には、第１チップ１２の厚みに応じた段差を含む実装面１１ａと第１パッド形成面１２ａとを連続面で結ぶ第１スロープ１５が形成されるスロープ形成領域が区画される。このスロープ形成領域はそれを区画する辺として、始点となる実装面１１ａ側の辺と、終点となる第１パッド形成面１２ａ側の辺とを有しており、それら始点の辺と、終点の辺と、それらの間の内側とにインクジェット法により上述した絶縁性材料を分散媒に分散させた絶縁性インクからなる液滴２０Ｌが複数配列される。
同様に、第１パッド形成面１２ａの第２電極パッドＰと第２パッド形成面１３ａの第２電極パッドＰとの間には、第２チップ１３の厚みに応じた段差を含む第１パッド形成面１２ａと第２パッド形成面１３ａとを連続面で結ぶ第２スロープ１６が形成されるスロープ形成領域が区画される。このスロープ形成領域もそれを区画する辺として、始点となる第１パッド形成面１２ａ側の辺と、終点となる第２パッド形成面１３ａの辺と、それらの間の内側とにインクジェット法により前記絶縁性インクからなる液滴２０Ｌが複数配列される。
各スロープ形成領域に配列された複数の液滴２０Ｌは、それらが相互に接触することがないように配置されており、このように配置された複数の液滴２０Ｌが乾燥されることにより撥液層１４上には複数のドット２０Ｄ（図４（ａ）参照）の配列からなるドット列が複数形成される。なお本実施形態では、ドット２０Ｄは隣接する他のドット２０Ｄとの間の間隔が所定の間隔Ｄ（図４（ｂ）参照）となるようになっている。なお本実施形態では、間隔Ｄは撥液層１４に着弾した液滴２０Ｌの着弾径よりも小さい値であり、例えば１０
μｍ〜１２μｍなどであるが、着弾径や液滴の種類もしく着弾精度などに応じて適宜変更可能な値である。
上述のように、絶縁性インクの液滴の配置される電子装置１０の上面には撥液層１４が形成されている。その撥液層１４に配置された液滴は濡れ広がりづらい一方、その移動は極めて容易であり、液滴２０Ｌの間隔が狭い場合には、隣接する液滴同士が接触して多数の液溜まりが無秩序に形成されるようになり所定の形状の配列を液滴２０Ｌにより形成することが難しい。しかし、本実施形態では液滴２０Ｌ相互が接触しないように配置されることから、撥液層１４上において外力が与えられることがない限り各液滴２０Ｌは着弾位置に留まり、それらの液滴２０Ｌの乾燥によりドット２０Ｄによるスロープ形成領域の区画が適切になされるようになる。
スロープ形成工程は、スロープ形成領域を区画するドット列に絶縁性インクからなる液滴を配置して乾燥させ第１スロープ１５や第２スロープ１６を形成する工程である。
詳述すると、撥液層１４上に複数のドット２０Ｄの配列からなるドット列が形成されると、そこに所定の厚みのスロープが形成されるように、それらドット列の上に所定量の絶縁性インクがインクジェット法による液滴の連続的な供給により配置される。このとき液滴は、撥液層１４には撥液される一方、同絶縁性インクの液滴の乾燥されたドット２０Ｄには親液性を有する。これにより、このときに配置される液滴は、ドット２０Ｄに接触することでドット２０Ｄに引き寄せられるようになるので、ドット２０Ｄに接触できる範囲、すなわちスロープ形成領域に引き留められるかたちとなる。また本実施形態では、ドット２０Ｄの間隔Ｄが撥液層１４に着弾した液滴の着弾径よりも小さい値となっていることから、液滴が配置されたときにドット２０Ｄに接触していなかったとしても、ドット２０Ｄの間を通ってスロープ形成領域から流れ出ることがない。そしてこのような場合であれ、いずれその他の液滴とともにドット２０Ｄに接触する液層２１Ｌを構成するようになる。
ところで、実装基板１１と第１チップ１２とに跨るスロープ形成領域には段差が形成されており（図５（ａ））、スロープ形成領域に含まれるその段差にも絶縁性インクの液滴が配置される。このとき、図５（ｂ）に示されるように、段差を挟んで対応する第１チップ１２に設けられた上段のドットＤａと実装基板１１に設けられた下段のドットＤｄとの間に着弾配置される液滴ＩＤは、その一端が接触した上段のドットＤａに濡れ広がりつつ、他端は段差の下方まで落下を続けて細長く延びる。そしてその他端が実装基板１１に着弾配置されて接触する下段のドットＤｄに濡れ広がることにより、図５（ｃ）に示されるように、同段差にはそれを跨ぐかたちに液滴ＩＤの液だまりである連結層ＩＬが、その一端が上段のドットＤａに濡れ広がり、その他端が下段のドットＤｄに濡れ広がるかたちに形成される。なお、一滴では上段のドットＤａと下段のドットＤｄとを同段差を跨いで結ぶことができない大きさの液滴ＩＤの場合であっても、同段差には、その近傍に連続的に供給される複数の液滴ＩＤが結合して上段のドットＤａに濡れ広がりつつ下段のドットＤｄ側にも流れることにより、上述と同様の連結層ＩＬが形成される。そして、各上段のドットＤａとそれに対応する各下段のドットＤｄとの間に形成されたそれぞれの連結層ＩＬが、それら連結層ＩＬの間に配置される液滴ＩＤなどにより連結されて、スロープ形成領域の段差を覆う連結層を形成する。それとともに連結層ＩＬは、下段のドットＤｄとドットＤｃとの間や上段のドットＤａとドットＤｂとの間に濡れ広がる図示しない他の連結層等とも結合して、そこに段差を厚く覆うようになる所定量まで液滴が供給されることにより、表面量力によりスロープ形成領域の外側には広がらないかたちに盛り上がる液層２１Ｌが形成されるようになる。また、第１チップ１２と第２チップ１３とに跨るスロープ形成領域の段差にも、上述した実装基板１１と第１チップ１２との段差の場合と同様に、上段と下段の各ドット２０Ｄを結ぶかたちに連結層が形成され、その連結層と他の連結層等とが結合して同段差を覆うとともに、所定量まで供給される液滴により液層２１Ｌが形成
される。
これにより、実装面１１ａと第１パッド形成面１２ａとに跨り形成されたスロープ形成領域には、実装面１１ａ上の各ドット２０Ｄと第１パッド形成面１２ａ上の各ドット２０Ｄとに跨るとともに、第１チップ１２の高さを越える高さの液層２１Ｌが形成される。
そして、図６に示すように、スロープ形成領域に形成された液層２１Ｌが乾燥されて固体層２１Ｄが形成される。このとき、図６（ａ）に示すように、スロープ形成領域の始点の辺と終点の辺に位置しないドット２０Ｄのほとんどが固体層２１Ｄに覆われてしまうことになる。一方、図６（ｂ）に示すように、スロープ形成領域の始点の辺と終点の辺に位置するドット２０Ｄはその一部が固体層２１Ｄの外部に半円球状の形状を残し、固体層２１Ｄの端部と半円球状のドット２０Ｄの円弧により波状の形状を形成する。一般的に、液層２１Ｌには、接触する２つのドット２０Ｄの距離が最も短くなる位置に寄せられるような力が働くとともに、スロープ形成領域の辺部においてはその中央方向の液滴により中央方向に引き寄せられる力も働くことからそこのドット２０Ｄの一部が液層２１Ｌに覆われない。このことにより、辺部のドット２０Ｄの一部を露出させた液層２１Ｌが乾燥された固体層２１Ｄにもドット２０Ｄの一部が残るようになる。そして、このように形成された固体層２１Ｄがそれぞれ第１スロープ１５、第２スロープ１６となる。すなわち第１スロープ１５及び第２スロープ１６がそれらの端部が安定して形成されることから、その表面には安定的な傾斜面が形成されるようになる。
なお、本実施形態では、ドット２０Ｄとスロープとを同一の絶縁性インクからなる液滴により形成したことから、各ドット２０Ｄに液層２１Ｌを配置したとき、ドット２０Ｄはその界面が液層２１Ｌに対してよく親和するようになる。これにより液層２１Ｌを乾燥させたときには、固体層２１Ｄが各ドット２０Ｄに好適に融着されるようにもなり、すなわち第１スロープ１５及び第２スロープ１６がスロープ形成領域に安定して形成されるようになる。
配線描画工程では、実装面１１ａの第１電極パッドＢＰと第１パッド形成面１２ａの第２電極パッドＰとを電気的に接続する第１金属配線１８と、第１パッド形成面１２ａの第２電極パッドＰと第２パッド形成面１３ａの第２電極パッドＰとを電気的に接続する第２金属配線１９とが形成される。すなわち、図７に示すように、第１スロープ１５と第２スロープ１６がそれぞれ形成されると、第１スロープ１５を介して第１金属配線１８が形成され、第２スロープ１６を介して第２金属配線１９が形成される。第１金属配線１８及び第２金属配線１９は、導電性材料としての導電性微粒子の分散系からなる導電性インクを用いたインクジェット法によって形成される。本実施形態では、実装面１１ａの第１電極パッドＢＰ上面から第１スロープ１５上を通り第１パッド形成面１２ａの第２電極パッドＰ上までの各位置に導電性インクからなる液滴が吐出され連続的に配置される。次いで、配置された液滴に加熱処理が施されることにより分散媒の蒸発と導電性微粒子の焼成とが進行するとともに、導電性微粒子と第１及び第２電極パッドＢＰ，Ｐとが撥液層１４を破り物理的に結合するようになり、第１金属配線１８が形成される。また、第１パッド形成面１２ａの第２電極パッドＰ上から第２スロープ１６上を通り第２パッド形成面１３ａの第２電極パッドＰ上までの各位置に導電性インクからなる液滴が吐出され連続的に配置される。次いで、配置された液滴に加熱処理が施されることにより分散媒の蒸発と導電性微粒子の焼成とが進行するとともに、導電性微粒子と各第２電極パッドＰとが撥液層１４を破り物理的に結合するようになり、第２金属配線１９が形成される。
本実施形態では、第１スロープ１５及び第２スロープ１６の表面には安定した傾斜面が形成されていることから、そこに配置される導電性インクの液滴が不用意に移動されることが抑制されるようになり、配線のパターンが安定的に描画されるようにもなる。描画さ
れる配線のパターンが安定していることから、形成される配線がゆがんだり断線するようなことや、隣接する配線と接触したりするおそれが低減され、配線の機械的な安定性とともに、電気的な安定性も向上される。
なお、導電性インクの導電性微粒子は、数ｎｍ〜数十ｎｍの粒径を有する微粒子であり、例えば銀、金、銅、白金、パラジウム、ロジウム、オスミウム、ルテニウム、イリジウム、鉄、錫、コバルト、ニッケル、クロム、チタン、タンタル、タングステン、インジウム等の金属、あるいはこれらの合金を用いることができる。
一方、分散媒は、導電性微粒子を分散できるもので凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、導電性微粒子の分散性と分散液の安定性、また液滴吐出法への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
ちなみに、実装面１１ａと第１パッド形成面１２ａの各電極パッド同士や、第１パッド形成面１２ａと第２パッド形成面１３ａの各電極パッド同士を例えばワイヤボンディングを用いて接続した場合には、第１チップ１２及び実装基板１１や第２チップ１３が高温に加熱されたり、大きな機械的なストレスが局所的に加わったりする。そのため、ワイヤボンディングを用いた場合には、実装基板１１、第１チップ１２及び第２チップ１３に耐熱性や機械的なストレスへの耐久性が高い水準で要求される。しかし、本実施形態のように液滴吐出法を用いて第１金属配線１８及び第２金属配線１９を形成すれば、上述したような実装基板１１、第１チップ１２及び第２チップ１３への要求を軽減することができ、これらの材質選定における自由度を拡大することもできる。
以上説明したように、本実施形態の段差間配線構造によれば以下のような効果を得ることができる。
（１）撥液層１４上にて第１及び第２金属配線１８，１９が敷設されるそれぞれの始点及び終点と段差部を途中に含むその内側とに樹脂材料を含むドット２０Ｄからなるドット列が相互に接触しないようにそれぞれ配列形成した。それから、それぞれの段差部には絶縁スロープとしての第１及び第２スロープ１５，１６を、それらドット列をつなぐ態様で配置した液滴の乾燥により形成した。これにより、撥液層１４上に第１及び第２スロープ１５，１６を形成する液滴（液層２１Ｌ）が配置された場合であれ、それら液滴（液層２１Ｌ）はそれと同様の絶縁性材料を含むがゆえに親液性を示すドット２０Ｄに引き寄せられるようになり、各ドット２０Ｄの配列からなるドット列により区画されたスロープ形成領域に留まるようになる。これによりインクジェット法であれ、撥液層１４上における液滴の濡れ広がり易さによる影響をうけて絶縁スロープの端部の形状が不安定となることなく、第１及び第２スロープ１５，１６はその端部がドット列の配列により所望の形状に保持されるようになり、全体としても所望の形状に形成されるようになる。所望の形状の第１及び第２スロープ１５，１６により段差が緩和されることにより、それら第１及び第２スロープ１５，１６上を通る段差間配線としての第１及び第２金属配線１８，１９も好適
に形成されるようになり、段差間配線の信頼性も自ずと高められるようになる。
（２）また、第１及び第２スロープ１５，１６を形成するためにインクジェット法により撥液層１４に吐出される絶縁性インクからなる液滴が、接触したドット２０Ｄに引き寄せられることにより不用意にスロープ形成領域から流れ出して第１及び第２電極パッドＢＰ，Ｐの表面に付着するなどの不都合が生じるおそれも抑制される。これにより、第１及び第２電極パッドＢＰ，Ｐとそこに接続される第１又は第２金属配線１８，１９との絶縁不良が生じるようなことも低減されて、このような絶縁スロープを用いた配線の電極パッドへの電気的な接続の信頼性が向上されるようにもなる。
（３）隣接するドット２０Ｄ相互間の間隔Ｄを絶縁性インクの液滴２０Ｌの着弾径よりも小さくしたことにより、ドット列の間に着弾された同絶縁性インクからなる液滴はその着弾位置から移動するような場合であれ、いずれかのドット２０Ｄに接触して、そのドット２０Ｄに引き寄せられるようになる。これにより、一つの液滴であれ撥液層１４上を自由に移動して第１又は第２電極パッドＢＰ，Ｐに付着するようなおそれが抑制されるようになる。
（４）ドット２０Ｄを形成するインクと第１及び第２スロープ１５，１６を形成するインクとを同一の絶縁性インクとしたことにより、乾燥されたドット２０Ｄであれ同絶縁性インクからなる液滴に親液性を有するようになり、液滴がドットへ引き寄せられ易くなる。またドット２０Ｄの界面には同一の材料を含む液滴が接触するようになることなることから、ドット２０Ｄと液滴（液層２１Ｌ）との親和性がよく、液滴の乾燥された固体層２１Ｄ（第１及び第２スロープ１５，１６）とドット２０Ｄとの融着性が高いものとなる。
（５）第１及び第２スロープ１５，１６の高さに必要とされる量の絶縁性インクの液滴からなる液層２１Ｌを連続打ちにて形成した。例えば、ドット２０Ｄに液滴を分散配置すると、所定の大きさになるまで濡れ広がらない独立した液溜まりが多数生じ、それらの液溜まりを連結させるためにさらに多くの液滴の供給が必要とされる。しかしこれによれば、液溜まりを複数生じないように、連続打ちにて一つの液層２１Ｌが形成されるようにして供給する液滴の量を少なくすることができるようになる。これにより液滴の供給量の制御の自由度が高くなり、液滴の供給量により制御される第１及び第２スロープ１５，１６の高さの選択性が高められるようなる。
（６）段差部の上段側にもドット２０Ｄを形成してそこにも第１及び第２スロープ１５，１６を配置するようにした。これにより、第１チップ１２や第２チップ１３の周辺部に、ガードリング、配線層やスクラブラインなどの導電体がある場合であれ、そのような導電体との絶縁性を維持しつつ上部を越える第１及び第２金属配線１８，１９を形成することができる。
尚、上記実施形態は以下のように変更してもよい。
・上記実施形態では、段差部は第１チップ１２や第２チップ１３により形成されたが、これに限らず、段差部はその他の部品や配線により形成されたものであってもよい。例えば、実装面の上に配置された電子部品による段差や、実装面の上に形成された高さのある配線による段差に対してこのような段差間配線構造を適用してもよい。
・上記実施形態では、段差部の段差は１段であったが、これに限らず、段差部の段差は複数段であっても、平面上に凸設された壁のような形状の段差であってもよい。いずれにしても、段差があり液滴の配置が難しい個所にこのような段差間配線構造を適用することによってそこに安定したスロープが形成されてそのスロープの上に機械的、電気的に高い信頼性を有する配線を形成することができるようになる。
また、高集積化のために半導体チップが段違いに積層されるような場合であれ、このような段差間配線構造が適用されるようになる。
・上記実施形態では、ドット２０Ｄ、第１及び第２スロープ１５，１６を形成する絶縁性材料としては、エポキシ系の熱硬化性樹脂やアクリル系の光硬化性樹脂、あるいはこれらを混合したものが用いられた。しかしこれに限らず、スロープを形成する絶縁性材料は絶縁性を有するものであれば、ポリイミド樹脂系、エポキシ樹脂系、ポリエステル樹脂系、フェノール樹脂系、フッ素樹脂系、紫外線硬化樹脂、可視光硬化樹脂などの樹脂でもよい。
・上記実施形態では、ドット２０Ｄ、第１及び第２スロープ１５，１６は同じ絶縁性インクから形成されたが、これに限らず、いずれも絶縁性を有し、乾燥されたドットが各スロープを形成する液滴に親液性を有するものであれば、それらを形成するインクの組成に違いがあってもよい。すなわち、ドットを形成するインクと、各スロープを形成するインクとは異なる絶縁性材料を含むインクであっても、異なる分散媒を含むインクであってもよい。これにより、このような段差間配線方法に用いられるインクの選択の自由度が高められる。
・上記実施形態では、撥液層１４やドット２０Ｄに接触角の制御を行わなかった。しかしこれに限らず、撥液層やドットに接触角の制御を行なってもよい。例えば、ドット２０Ｄに紫外線を照射することなどによる親液処理を行い、その濡れ易さ（親液性）を増大させるようにすることで、ドット２０Ｄへの液滴の接触角を制御してもよい。これにより、液滴がドットに対して濡れ広がり易くなり、そこに配置される液滴の数が少なくてもそこに液層を広く形成するようになる。すなわち、濡れ易さを高くすることで絶縁スロープの高さを低く制御することができるようにもなる。
なお、接触角の制御は一般的には紫外線を照射することにより行われ、紫外線としては例えばエキシマ光（例えば、波長２５６ｎｍ）などが用いられる。
・また、親液処理は、プラズマの照射により行なってもよい。例えば、酸素（Ｏ２）などを処理ガスとするプラズマ処理により撥液層やドットの親液性を増大させるようにしてもよい。さらに、親液処理は、例えばオゾン処理、酸処理またはアルカリ処理といった他の公知の方法により行なうようにしてもよい。これにより、親液処理の自由度が高められるようになる。
・上記実施形態では、第１及び第２スロープ１５，１６の高さに必要とされる量の絶縁性インクの液滴は連続打ちにて供給された。しかしこれに限らず、所定の領域に複数回に分けて液滴を分割配置するブロック打ちや、一度の吐出で大量の液滴が配置されてもよい。これにより、段差間配線の形成方法における液滴の配置方法の自由度が高められるようになる。
・上記実施形態では、撥液層１４は電子装置１０の上面全体に広げられるかたちで例えばインクジェット法により形成された。しかしこれに限らず、電子装置１０の上面の全体に撥液層が形成されるのであれば、ディスペンサ法、スピンコータ法や浸積などその他の形成方法により形成されてもよい。これにより、撥液層の形成方法の自由度が広げられこのような半導体装置の形成方法の用途が広げられる。
・上記実施形態では、撥液層１４は液滴、すなわち液相から形成された。しかしこれに限らず、撥液層は、気相からも形成されてもよい。
・また撥液層は、常圧でプラズマ照射により形成されてもよい。プラズマ処理に用いるガス種は、基板の表面材質等を考慮して種々選択できる。例えば、４フッ化メタン、パー
フルオロヘキサン、パーフルオロデカン等のフルオロカーボン系ガスを処理ガスとして使用できる。この場合、撥液層として撥液性のフッ化重合膜を形成することができる。
・さらに撥液層は、所望の撥液性を有するフィルム、例えば４フッ化エチレン加工されたポリイミドフィルム等を貼着することによって形成されてもよい。
・上記実施形態では、撥液層１４は電子装置１０の上面全体に形成された。しかしこれに限らず、電子装置１０の上面の必要な個所にのみ形成するようにしてもよい。これにより、撥液層の形成方法の態様についての自由度が高められる。
・上記実施形態では、実装基板１１には第１電極パッドＢＰが、実装面１１ａの一辺に沿って配列されていたが、これに限らず、例えば実装面１１ａの複数の辺に形成される構成でもよい。
・上記実施形態では、実装基板１１には能動部品としての第１チップ１２が配置された。しかしこれに限らず、第１チップとしては、抵抗器やコンデンサなどに代表されるような受動部品であってもよく、パッド形成面に第２電極パッドが形成されて、そのパッド形成面の反対側面を実装面に向けた実装、いわゆるフェイスアップ方式の実装が可能なものであればよい。
・上記実施形態では、第１チップ１２の第２電極パッドＰは、第１パッド形成面１２ａの一辺に沿って配列されていたが、これに限らず、実装基板の第１電極パッドの場合と同様に、例えばパッド形成面の複数の辺に第２電極パッドが形成される構成や第２電極パッドが１つだけ形成される構成であってもよい。
・上記実施形態では、第１チップ１２には能動部品としての第２チップ１３が配置された。しかしこれに限らず、第２チップ１３としては、抵抗器やコンデンサなどに代表されるような受動部品であってもよく、パッド形成面に第２電極パッドが形成されて、そのパッド形成面の反対側面を第１チップのパッド形成面に向けた実装、いわゆるフェイスアップ方式の実装が可能なものであればよい。
・上記実施形態では、第２チップ１３の第２電極パッドＰは、第２パッド形成面１３ａの一辺に沿って配列されていたが、これに限らず、第１チップの第２電極パッドの場合と同様に、例えばパッド形成面の複数の辺に第２電極パッドが形成される構成や第２電極パッドＰが１つだけ形成される構成であってもよい。
本発明にかかる段差間配線構造を有する電子装置の一実施形態を示す斜視図。 段差間配線の形成方法の各製造工程を示すフローチャート。 （ａ），（ｂ）段差間配線構造の各製造工程における図１の３−３線断面図。 段差間配線構造の製造工程における態様を示す図であって、（ａ）は断面図、（ｂ）は部分平面図。 （ａ），（ｂ），（ｃ）は段差間配線構造の製造工程における態様を示す断面図。 段差間配線構造の製造工程における態様を示す図であって、（ａ）は断面図、（ｂ）は部分平面図。 段差間配線構造の製造工程における態様を示す図であって、（ａ）は断面図、（ｂ）は部分平面図。 従来からの段差間配線の形成方法の各製造工程を示す図であって、（ａ）〜（ｃ）は断面図、（ｄ），（ｅ）は平面図。
符号の説明
Ｐ…第２電極パッド、ＢＰ…第１電極パッド、ＩＤ…液滴、ＩＬ…連結層、１０…電子装置、１１…実装基板、１１ａ…実装面、１２…第１チップ（第１の半導体チップ）、１２ａ…第１パッド形成面、１３…第２チップ（第２の半導体チップ）、１３ａ…第２パッド形成面、１４…撥液層、１５…第１スロープ、１６…第２スロープ、１８…第１金属配線、１９…第２金属配線、２０Ｄ…ドット、２０Ｌ…液滴、２１Ｄ…固体層、２１Ｌ…液層。

Claims (10)

  1. 絶縁性材料を分散媒に分散させた絶縁性インクの液滴を配置して乾燥させることにより形成された絶縁スロープによって段差部が覆われてなり、導電性材料を分散媒に分散させた導電性インクの液滴を配置して乾燥及び焼成することにより形成された配線が前記絶縁スロープの上面を介して段差間に敷設されてなる段差間配線構造であって、
    前記段差部も含め、前記配線の敷設対象となる面は前記分散媒を撥液する撥液材料からなる撥液層によって覆われてなるとともに、この撥液層の表面には、前記絶縁スロープの前記配線が敷設される方向についての始点及び終点となる辺に対応して各々その内側に、樹脂材料を含む樹脂インクからなる液滴が相互に接触しないように複数配列されて硬化されたドット列が形成されてなり、前記絶縁スロープは、該絶縁スロープを形成する絶縁性インクの液滴が前記段差部においてこれらドット列をつなぐ態様で配置されて乾燥されたものである
    ことを特徴とする段差間配線構造。
  2. 前記ドット列は、隣接するドット相互間の間隔が前記絶縁性インクの液滴の着弾径よりも小さい
    請求項１に記載の段差間配線構造。
  3. 前記ドット列を形成する樹脂インクは前記絶縁スロープを形成する絶縁性インクと同一材料のインクからなる
    請求項１又は２に記載の段差間配線構造。
  4. 前記配線の敷設対象が、段違いに積層された複数の半導体チップである
    請求項１〜３のいずれか一項に記載の段差間配線構造。
  5. 絶縁性材料を分散媒に分散させた絶縁性インクの液滴を配置して乾燥させることにより形成される絶縁スロープによって段差部を覆い、導電性材料を分散媒に分散させた導電性インクの液滴を配置して乾燥及び焼成することにより形成される配線を前記絶縁スロープの上面を介して段差間に敷設する段差間配線方法であって、
    前記段差部も含め、前記配線の敷設対象となる面を前記分散媒を撥液する撥液材料からなる撥液層によって覆う工程と、
    この撥液層の表面に、前記絶縁スロープの前記配線が敷設される方向についての始点及び終点となる辺に対応して各々その内側に、樹脂材料を含む樹脂インクからなる液滴が相互に接触しないように複数配列してこれを硬化したドット列を形成する工程と、
    前記絶縁スロープを形成する絶縁性インクの液滴を前記段差部においてこれらドット列をつなぐ態様で配置してこれを乾燥する工程と、
    を含み、こうして形成された絶縁スロープの上面を介して前記配線を段差間に敷設する
    ことを特徴とする段差間配線方法。
  6. 前記ドット列は、隣接するドット相互間の間隔が前記絶縁性インクの液滴の着弾径よりも小さくなるように形成される
    請求項５に記載の段差間配線方法。
  7. 前記絶縁スロープを形成する絶縁性インクは、前記絶縁スロープとして必要とされる高さに相当する量の液滴が連続して吐出される連続打ちによって配置される
    請求項５又は６に記載の段差間配線方法。
  8. 前記絶縁スロープを形成する絶縁性インクの液滴を配置して乾燥する工程に先立ち、前記ドット列に親液処理をしてその接触角を制御する工程をさらに含む
    請求項５〜７のいずれか一項に記載の段差間配線方法。
  9. 前記ドット列を形成する樹脂インクとして、前記絶縁スロープを形成する絶縁性インクと同一材料のインクを用いる
    請求項５〜８のいずれか一項に記載の段差間配線方法。
  10. 前記配線の敷設対象を、段違いに積層された複数の半導体チップとする
    請求項５〜９のいずれか一項に記載の段差間配線方法。
JP2008302459A 2008-11-27 2008-11-27 段差間配線構造及び段差間配線方法 Withdrawn JP2010129752A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008302459A JP2010129752A (ja) 2008-11-27 2008-11-27 段差間配線構造及び段差間配線方法
US12/620,882 US8012870B2 (en) 2008-11-27 2009-11-18 Wiring structure between steps and wiring method thereof
KR1020090114951A KR101064887B1 (ko) 2008-11-27 2009-11-26 단차 사이 배선 구조 및 단차 사이 배선 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008302459A JP2010129752A (ja) 2008-11-27 2008-11-27 段差間配線構造及び段差間配線方法

Publications (1)

Publication Number Publication Date
JP2010129752A true JP2010129752A (ja) 2010-06-10

Family

ID=42195485

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008302459A Withdrawn JP2010129752A (ja) 2008-11-27 2008-11-27 段差間配線構造及び段差間配線方法

Country Status (3)

Country Link
US (1) US8012870B2 (ja)
JP (1) JP2010129752A (ja)
KR (1) KR101064887B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025121A (ja) * 2014-07-16 2016-02-08 オリンパス株式会社 撮像装置、および撮像装置の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141293A (ja) * 2008-11-14 2010-06-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP7002645B2 (ja) * 2018-05-09 2022-01-20 三菱電機株式会社 パワー半導体装置およびその製造方法ならびに電力変換装置
JP2023135810A (ja) * 2022-03-16 2023-09-29 セイコーエプソン株式会社 時計用部品の加飾方法および時計用部品

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005294619A (ja) * 2004-04-01 2005-10-20 Seiko Epson Corp 配線形成方法及びその装置
JP2006147650A (ja) * 2004-11-16 2006-06-08 Seiko Epson Corp 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2006332421A (ja) * 2005-05-27 2006-12-07 Sony Chemical & Information Device Corp 機能素子実装モジュール及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006251120A (ja) 2005-03-09 2006-09-21 Seiko Epson Corp 画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器
JP4254743B2 (ja) 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005294619A (ja) * 2004-04-01 2005-10-20 Seiko Epson Corp 配線形成方法及びその装置
JP2006147650A (ja) * 2004-11-16 2006-06-08 Seiko Epson Corp 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2006332421A (ja) * 2005-05-27 2006-12-07 Sony Chemical & Information Device Corp 機能素子実装モジュール及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025121A (ja) * 2014-07-16 2016-02-08 オリンパス株式会社 撮像装置、および撮像装置の製造方法

Also Published As

Publication number Publication date
US20100127399A1 (en) 2010-05-27
KR20100061372A (ko) 2010-06-07
US8012870B2 (en) 2011-09-06
KR101064887B1 (ko) 2011-09-16

Similar Documents

Publication Publication Date Title
JP2010141293A (ja) 半導体装置及び半導体装置の製造方法
US20060263930A1 (en) Electronic substrate manufacturing method, semiconductor device manufacturing method, and electronic equipment manufacturing method
KR100926472B1 (ko) 막 패턴의 형성 방법, 액티브 매트릭스 기판의 제조 방법,디바이스, 전기 광학 장치, 및 전자 기기
US7348269B2 (en) Manufacturing method of semiconductor device, semiconductor device, circuit board, electro-optic device, and electronic apparatus
TW200818563A (en) Laminated structure, production method of the same, multilayer circuit board, active matrix substrate, and electronic display
JP5018024B2 (ja) 電子部品の実装方法、電子基板、及び電子機器
JP3906921B2 (ja) バンプ構造体およびその製造方法
US20060292769A1 (en) Multilayered structure forming method
JP2010129752A (ja) 段差間配線構造及び段差間配線方法
JP4458075B2 (ja) 層形成方法、アクティブマトリクス基板の製造方法、および多層配線基板の製造方法
JP4742715B2 (ja) 配線パターンの形成方法、及び配線基板の製造方法
JP2006287008A (ja) 多層構造基板の製造方法
JP2008021843A (ja) 配線基板の製造方法、多層配線基板の製造方法
JP2010232383A (ja) 電子装置及びその製造方法
JP2010219379A (ja) 電子部品の実装方法
JP2008060452A (ja) テープ回路基板の製造方法、及びテープ回路基板
JP2005340437A (ja) 多層配線基板の製造方法、電子デバイス及び電子機器
JP2008016643A (ja) 多層配線基板の製造方法
JP5444725B2 (ja) 積層構造体及び積層構造体の製造方法
JP4479714B2 (ja) 配線基板の製造方法
JP4355960B2 (ja) バンプ構造体、ｉｃチップ、ならびにｉｃチップと配線基板との実装構造
JP2011171627A (ja) 金属配線板の製造方法
JP2008066576A (ja) 回路基板の製造方法
JP2005101419A (ja) バンプ構造体の製造方法およびバンプ構造体の製造装置
JP2006140270A (ja) 電子デバイスの実装方法、回路基板、及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120913

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20121031