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JP2010102565A - Duplex controller - Google Patents

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JP2010102565A
JP2010102565A JP2008274420A JP2008274420A JP2010102565A JP 2010102565 A JP2010102565 A JP 2010102565A JP 2008274420 A JP2008274420 A JP 2008274420A JP 2008274420 A JP2008274420 A JP 2008274420A JP 2010102565 A JP2010102565 A JP 2010102565A
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data processing
shared memory
processing device
data
input
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JP2008274420A
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Inventor
Keiji Aoki
啓志 青木
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To gain a duplex controller which requires no synchronization between data-processing devices and improves reliability when a duplex system is changed. <P>SOLUTION: A data-processing device 10 and a data-processing device 20, which constitute the duplex controller, are connected to each other via a communication bus 30. The data-processing devices 10, 20 each have shared memories 13, 23 which store results of computation executed by CPUs 11, 21. The results of the computation, which are stored in the shared memories 13, 23, are compared with each other through the communication bus 30 connected to the data-processing devices 10, 20 to detect abnormality in the data-processing device 10 or in the data-processing device 20. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、二重系切替時の信頼性向上、および異常検出時のデータ解析機能向上を図る二重化制御装置に関するものである。   The present invention relates to a duplex control device that improves reliability when switching a duplex system and improves a data analysis function when detecting an abnormality.

特許文献１に記載された従来の二重化制御装置では、２台のデータ処理装置は、完全に同期して動作することを前提にし、第１の異常検出手段として、比較回路によるＣＰＵバスの異常検出を行うとともに、第２の異常検出手段として、パリティチェッカ／ジェネレータによるメモリの異常検出を行い、これらの異常検出結果をエラーレジスタに格納し、このエラーレジスタの各異常検出結果によって二重化制御装置の異常検出を行うようになっている。また、転送回路によって演算結果の回復措置を行っている。   In the conventional duplex control device described in Patent Document 1, it is assumed that the two data processing devices operate in complete synchronization, and as a first abnormality detection means, CPU bus abnormality detection is performed by a comparison circuit. As a second abnormality detection means, memory abnormality detection is performed by a parity checker / generator, and these abnormality detection results are stored in an error register. Detection is to be performed. In addition, the transfer circuit takes measures to recover the calculation result.

特開平２−３０１８３６号公報（第３〜７頁、図１）Japanese Patent Laid-Open No. 2-301836 (pages 3-7, FIG. 1)

従来の二重化制御装置では、２台のデータ処理装置のＣＰＵの処理が完全に同期していることを前提として構成されているが、ＣＰＵの動作で使用するクロック周波数の誤差により完全に同期を取ることはできず、完全に同期をとるためには共通のクロック周波数を使用する必要があるため、信頼性が低下するという問題があった。
また、ＣＰＵエラー検出により割り込み処理が動作した場合には、ＣＰＵ動作に同期が取れないという問題もあった。
また、転送回路でデータを回復している間は、正常なデータ処理装置の処理を停止させる、すなわち本来のデータ処理を中断させる必要がある等の問題があった。 The conventional duplex control device is configured on the assumption that the processing of the CPUs of the two data processing devices is completely synchronized, but is completely synchronized due to an error in the clock frequency used in the operation of the CPU. However, since it is necessary to use a common clock frequency in order to achieve complete synchronization, there is a problem that reliability is lowered.
In addition, when the interrupt process is activated by detecting the CPU error, there is a problem that the CPU operation cannot be synchronized.
In addition, while data is being recovered by the transfer circuit, there is a problem that it is necessary to stop the normal data processing apparatus, that is, to interrupt the original data processing.

この発明は、上述のような課題を解決するためになされたものであり、データ処理装置間の同期を不要として、二重系切替時の信頼性向上を図ることができる二重化制御装置を得ることを目的としている。   The present invention has been made to solve the above-described problems, and provides a duplex control device that can improve the reliability when switching a duplex system without requiring synchronization between data processing devices. It is an object.

この発明に係わる二重化制御装置においては、それぞれの演算結果が各別に格納されるとともに相互にアクセス可能に構成された共有メモリを有する２台のデータ処理装置を備え、
共有メモリに格納された演算結果は、２台のデータ処理装置間を接続する通信バスを介して互いに比較されることにより、データ処理装置の異常が検出されるものである。 The duplexing control device according to the present invention comprises two data processing devices each having a shared memory configured to be able to access each other while each calculation result is stored separately.
The calculation results stored in the shared memory are compared with each other via a communication bus connecting the two data processing devices, thereby detecting an abnormality in the data processing device.

この発明は、以上説明したように、それぞれの演算結果が各別に格納されるとともに相互にアクセス可能に構成された共有メモリを有する２台のデータ処理装置を備え、
共有メモリに格納された演算結果は、２台のデータ処理装置間を接続する通信バスを介して互いに比較されることにより、データ処理装置の異常が検出されるので、データ処理装置間の同期を取る必要を無くして、二重系切替時の信頼性向上を図ることができる。 As described above, the present invention includes two data processing devices each having a shared memory configured to be able to access each other while storing each calculation result separately.
Since the calculation results stored in the shared memory are compared with each other via a communication bus connecting the two data processing devices, an abnormality of the data processing device is detected. Therefore, it is possible to improve the reliability when switching the duplex system.

実施の形態１．
以下、この発明の実施の形態１について図１に基づいて説明する。
図１は、この発明の実施の形態１による二重化制御装置を示す構成図である。
図１において、二重化制御装置を構成する第１系列のデータ処理装置１０及び第２系列のデータ処理装置２０は、通信バス３０で接続されている。
データ処理装置１０は、演算を行うＣＰＵ１１、ＣＰＵ１１で使用するメモリ１２、ＣＰＵ１１とメモリ１２間のデータ授受に使用されるＣＰＵバス１４、データ処理装置間の通信Ｉ／Ｆ（インタフェース）１５、及びデータ処理装置の演算結果を格納する共有メモリ１３により構成されている。共有メモリ１３は、ＣＰＵバス１４及び通信バス３０に接続されて、データ処理装置２０からもアクセス可能に構成されている。
データ処理装置２０は、同様に、演算を行うＣＰＵ２１、ＣＰＵ２１で使用するメモリ２２、ＣＰＵ２１とメモリ２２間のデータ授受に使用されるＣＰＵバス２４、データ処理装置間の通信Ｉ／Ｆ２５、及びデータ処理装置の演算結果を格納する共有メモリ２３により構成されている。共有メモリ２３は、ＣＰＵバス２４及び通信バス３０に接続されて、データ処理装置１０からもアクセス可能に構成されている。 Embodiment 1 FIG.
Embodiment 1 of the present invention will be described below with reference to FIG.
FIG. 1 is a block diagram showing a duplex control apparatus according to Embodiment 1 of the present invention.
In FIG. 1, a first-series data processing apparatus 10 and a second-series data processing apparatus 20 constituting a duplex control apparatus are connected by a communication bus 30.
The data processing device 10 includes a CPU 11 that performs computation, a memory 12 that is used by the CPU 11, a CPU bus 14 that is used for data exchange between the CPU 11 and the memory 12, a communication I / F (interface) 15 between the data processing devices, and data The shared memory 13 stores the calculation result of the processing device. The shared memory 13 is connected to the CPU bus 14 and the communication bus 30 and is configured to be accessible from the data processing device 20.
Similarly, the data processing device 20 includes a CPU 21 that performs computation, a memory 22 that is used by the CPU 21, a CPU bus 24 that is used for data exchange between the CPU 21 and the memory 22, a communication I / F 25 between the data processing devices, and data processing. It is constituted by a shared memory 23 for storing the operation result of the apparatus. The shared memory 23 is connected to the CPU bus 24 and the communication bus 30 and is configured to be accessible from the data processing apparatus 10.

次に、動作について説明する。
データ処理装置１０、２０には、ＣＰＵバス１４、２４及び通信バス３０に接続された共有メモリ１３、２３がそれぞれ配置されている。各データ処理装置１０、２０での演算結果は共有メモリ１３、２３上に格納され、互いに演算結果の監視を行うことが可能である。
共有メモリ１３、２３に格納された演算結果は、各データ処理装置１０、２０に接続された通信バス３０を経由して互いに比較され、データ処理装置の異常が検出される。
ここで、演算結果の監視時間については、尤度を持たせることで、データ処理装置間の同期を取る必要は無い。
なお、実施の形態１では、通常のハードウェアに実装されているパリティエラー検出等のＲＡＳ機能に加え、共有メモリ上に格納された演算結果データの妥当性を評価することで、より信頼性の高い二重化制御装置とすることができる。 Next, the operation will be described.
In the data processing devices 10 and 20, shared memories 13 and 23 connected to the CPU buses 14 and 24 and the communication bus 30 are arranged, respectively. The calculation results in the data processing devices 10 and 20 are stored on the shared memories 13 and 23, and the calculation results can be monitored with each other.
The calculation results stored in the shared memories 13 and 23 are compared with each other via the communication bus 30 connected to the data processing devices 10 and 20, and an abnormality of the data processing device is detected.
Here, the monitoring time of the calculation result does not need to be synchronized between the data processing devices by giving the likelihood.
In the first embodiment, in addition to the RAS function such as parity error detection implemented in normal hardware, the validity of the operation result data stored in the shared memory is evaluated, thereby improving the reliability. A high duplex control device can be obtained.

実施の形態１によれば、各データ処理装置の演算結果を格納するための共有メモリを有し、互いに演算結果の監視を行うことにより、データ処理装置間の同期を取る必要がなく、互いの演算結果を比較してデータ処理装置の異常を検出することが可能である。これにより、二重系切替時の信頼性向上を図ることができる。   According to the first embodiment, there is a shared memory for storing the calculation results of the respective data processing devices, and it is not necessary to synchronize the data processing devices by mutually monitoring the calculation results. It is possible to detect an abnormality in the data processing device by comparing the calculation results. Thereby, the reliability improvement at the time of dual system switching can be aimed at.

実施の形態２．
次に、実施の形態２について図２に基づいて説明する。
図２は、この発明の実施の形態２による二重化制御装置を示す構成図である。
図２において、１０〜１５、２０〜２５、３０は図１におけるものと同一のものである。図２では、図１の構成に入出力処理４０が追加され、入出力装置４０は、演算を行うＣＰＵ４１、入出力回路４２、ＣＰＵ４１と入出力回路４２間のデータ授受に使用されるＣＰＵバス４４、及びデータ処理装置との通信を行う通信Ｉ／Ｆ４５により構成されている。 Embodiment 2. FIG.
Next, Embodiment 2 will be described with reference to FIG.
FIG. 2 is a block diagram showing a duplex control apparatus according to Embodiment 2 of the present invention.
2, 10-15, 20-25, and 30 are the same as those in FIG. In FIG. 2, an input / output process 40 is added to the configuration of FIG. 1, and the input / output device 40 includes a CPU 41 that performs computation, an input / output circuit 42, and a CPU bus 44 that is used for data exchange between the CPU 41 and the input / output circuit 42. And a communication I / F 45 that performs communication with the data processing apparatus.

次に、動作について説明する。
入出力装置４０から入力されたデータを使用してデータ処理装置１０、２０で演算を行う。演算結果は入出力装置４０から参照可能な共有メモリ１３、２３に格納される。
入出力装置４０は、共有メモリ１３、２３を参照し、共有メモリ１３、２３の演算結果が同一であった場合にのみプラント（被制御装置）に対する制御信号の出力を行う。
すなわち、各データ処理装置の演算結果が同一である場合にのみ入出力装置４０からプラントに対する制御信号の出力を行うようにしている。
こうすることで、実施の形態２では、入出力装置４０は、データ処理装置１０、２０それぞれの演算結果の妥当性を評価して制御信号の出力を行うため、実施の形態１よりさらに信頼性をよくできる。 Next, the operation will be described.
The data processing devices 10 and 20 perform calculations using the data input from the input / output device 40. The calculation results are stored in the shared memories 13 and 23 that can be referred to from the input / output device 40.
The input / output device 40 refers to the shared memories 13 and 23 and outputs a control signal to the plant (controlled device) only when the calculation results of the shared memories 13 and 23 are the same.
That is, the control signal is output from the input / output device 40 to the plant only when the calculation results of the respective data processing devices are the same.
In this way, in the second embodiment, the input / output device 40 evaluates the validity of the calculation results of the data processing devices 10 and 20 and outputs the control signal, so that the reliability is higher than that of the first embodiment. Can be better.

実施の形態２によれば、入出力装置による制御信号の出力は、２つのデータ処理装置それぞれの演算結果の妥当性を評価して行うようにしたため、信頼性のよい二重化制御装置を得ることができるという効果がある。   According to the second embodiment, since the output of the control signal by the input / output device is performed by evaluating the validity of the calculation results of the two data processing devices, it is possible to obtain a highly reliable duplexing control device. There is an effect that can be done.

実施の形態３．
次に、実施の形態３について図３に基づいて説明する。
図３は、この発明の実施の形態３による二重化制御装置を示す構成図である。
図３において、１０〜１５、２０〜２５、３０、４０〜４２、４４、４５は図２におけるものと同一のものである。図３では、図２の構成にさらに表示装置５０が追加されている。表示装置５０は、演算を行うＣＰＵ５１、表示回路５２、ＣＰＵ５１と表示回路５２間のデータ授受で使用されるＣＰＵバス５４、及びデータ処理装置と通信を行う通信Ｉ／Ｆ５５で構成されている。 Embodiment 3 FIG.
Next, Embodiment 3 will be described with reference to FIG.
FIG. 3 is a block diagram showing a duplex control apparatus according to Embodiment 3 of the present invention.
3, 10-15, 20-25, 30, 40-42, 44, 45 are the same as those in FIG. In FIG. 3, a display device 50 is further added to the configuration of FIG. The display device 50 includes a CPU 51 that performs calculation, a display circuit 52, a CPU bus 54 that is used for data exchange between the CPU 51 and the display circuit 52, and a communication I / F 55 that communicates with the data processing device.

次に、動作について説明する。
表示装置５０は、通信バス３０を経由してデータ処理装置１０、２０の共有メモリ１３、２３を参照する。そして、データ処理装置間の演算結果が一致しなかった場合の共有メモリのデータを表示装置５０がトレース表示するようにした。 Next, the operation will be described.
The display device 50 refers to the shared memories 13 and 23 of the data processing devices 10 and 20 via the communication bus 30. Then, the display device 50 traces and displays the data in the shared memory when the calculation results between the data processing devices do not match.

実施の形態３によれば、データ処理装置間の演算結果が一致しなかった場合の共有メモリのデータを表示装置がトレース表示するようにしたので、エラートレースが容易になる二重化制御装置を得ることができる。   According to the third embodiment, since the display device displays the trace of the data in the shared memory when the calculation results between the data processing devices do not match, it is possible to obtain a duplex control device that facilitates error tracing. Can do.

実施の形態４．
次に、実施の形態４について図４に基づいて説明する。
図４は、この発明の実施の形態４による二重化制御装置を示す構成図である。
図４において、１０〜１５、２０〜２５、３０、４０〜４２、４４、４５、５０〜５２、５４、５５は図３におけるものと同一のものである。図４では、図３の構成に加えて、入出力装置４０に共有メモリ４３を設けている。 Embodiment 4 FIG.
Next, a fourth embodiment will be described with reference to FIG.
FIG. 4 is a block diagram showing a duplex control apparatus according to Embodiment 4 of the present invention.
4, 10-15, 20-25, 30, 40-42, 44, 45, 50-52, 54, 55 are the same as those in FIG. In FIG. 4, a shared memory 43 is provided in the input / output device 40 in addition to the configuration of FIG. 3.

次に、動作について説明する。
入出力装置４０は、データ処理装置１０、２０との間のデータ授受におけるデータを共有メモリ４３に格納する。表示装置５０では、データ処理装置１０、２０の演算結果データに加え、入出力装置４０で取得したデータをトレース表示することが可能であり、実施の形態３よりさらにエラートレースを容易にすることができる。 Next, the operation will be described.
The input / output device 40 stores data in the data transfer between the data processing devices 10 and 20 in the shared memory 43. In the display device 50, in addition to the calculation result data of the data processing devices 10 and 20, the data acquired by the input / output device 40 can be trace-displayed, which makes error tracing easier than in the third embodiment. it can.

実施の形態４によれば、入出力装置にも共有メモリを実装し、表示装置は、各データ処理装置と入出処理装置の共有メモリのデータを参照することで、エラートレースの精度を向上させることができる。   According to the fourth embodiment, the input / output device is also provided with the shared memory, and the display device refers to the data in the shared memory of each data processing device and the input / output processing device, thereby improving the error trace accuracy. Can do.

実施の形態５．
次に、実施の形態５について図５に基づいて説明する。
図５は、この発明の実施の形態５による二重化制御装置を示す構成図である。
図５において、１０〜１５、２０〜２５、３０、４０〜４５、５０〜５２、５４、５５は図４におけるものと同一のものである。図５では、図４の構成に加えて、データ処理装置１０に、データ処理装置１０の異常を検出する故障検出回路１６を設け、データ処理装置２０に、データ処理装置２０の異常を検出する故障検出回路２６を設けている。 Embodiment 5 FIG.
Next, Embodiment 5 will be described with reference to FIG.
FIG. 5 is a block diagram showing a duplex control apparatus according to Embodiment 5 of the present invention.
5, 10-15, 20-25, 30, 40-45, 50-52, 54, 55 are the same as those in FIG. In FIG. 5, in addition to the configuration of FIG. 4, the data processing device 10 is provided with a failure detection circuit 16 that detects an abnormality in the data processing device 10, and the data processing device 20 has a failure that detects an abnormality in the data processing device 20. A detection circuit 26 is provided.

次に、動作について説明する。
データ処理装置１０、２０は、故障検出回路１６、２６により、それぞれのデータ処理
装置の異常を検出し、異常が検出された場合には、共有メモリ１３、２３に格納された演算結果データを無効とする。
さらに、故障検出情報を共有メモリ１３、２３に格納し、表示装置５０により、故障検出情報も合わせてトレース表示することができる。 Next, the operation will be described.
The data processing devices 10 and 20 detect failure of each data processing device by the failure detection circuits 16 and 26, and invalidate the operation result data stored in the shared memories 13 and 23 when the abnormality is detected. And
Furthermore, the failure detection information can be stored in the shared memories 13 and 23, and the failure detection information can also be displayed in a trace on the display device 50.

実施の形態５によれば、各データ処理装置に故障検出回路を有し、故障が検出された場合には共有メモリ上の演算データを無効にするとともに、故障検出情報と演算結果とを対比することで、エラートレースの精度を向上させることができる。   According to the fifth embodiment, each data processing device has a failure detection circuit, and when a failure is detected, the operation data on the shared memory is invalidated and the failure detection information is compared with the operation result. As a result, the accuracy of error tracing can be improved.

この発明の実施の形態１による二重化制御装置を示す構成図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram which shows the duplication control apparatus by Embodiment 1 of this invention. この発明の実施の形態２による二重化制御装置を示す構成図である。It is a block diagram which shows the duplication control apparatus by Embodiment 2 of this invention. この発明の実施の形態３による二重化制御装置を示す構成図である。It is a block diagram which shows the duplication control apparatus by Embodiment 3 of this invention. この発明の実施の形態４による二重化制御装置を示す構成図である。It is a block diagram which shows the duplication control apparatus by Embodiment 4 of this invention. この発明の実施の形態５による二重化制御装置を示す構成図である。It is a block diagram which shows the duplication control apparatus by Embodiment 5 of this invention.

符号の説明Explanation of symbols

１０ データ処理装置
１１ ＣＰＵ
１２ メモリ
１３ 共有メモリ
１４ ＣＰＵバス
１５ 通信Ｉ／Ｆ
１６ 故障検出回路
２０ データ処理装置
２１ ＣＰＵ
２２ メモリ
２３ 共有メモリ
２４ ＣＰＵバス
２５ 通信Ｉ／Ｆ
２６ 故障検出回路
３０ 通信バス
４０ 入出力装置
４１ ＣＰＵ
４２ 入出力回路
４３ 共有メモリ
４４ ＣＰＵバス
４５ 通信Ｉ／Ｆ
５０ 表示装置
５１ ＣＰＵ
５２ 表示回路
５４ ＣＰＵバス
５５ 通信Ｉ／Ｆ 10 Data processing device 11 CPU
12 Memory 13 Shared memory 14 CPU bus 15 Communication I / F
16 Failure detection circuit 20 Data processing device 21 CPU
22 Memory 23 Shared memory 24 CPU bus 25 Communication I / F
26 Fault Detection Circuit 30 Communication Bus 40 Input / Output Device 41 CPU
42 I / O circuit 43 Shared memory 44 CPU bus 45 Communication I / F
50 display device 51 CPU
52 Display Circuit 54 CPU Bus 55 Communication I / F

Claims (5)

それぞれの演算結果が各別に格納されるとともに相互にアクセス可能に構成された共有メモリを有する２台のデータ処理装置を備え、
上記共有メモリに格納された上記演算結果は、２台のデータ処理装置間を接続する通信バスを介して互いに比較されることにより、上記データ処理装置の異常が検出されることを特徴とする二重化制御装置。 Each of the calculation results is stored separately, and includes two data processing devices having a shared memory configured to be accessible to each other,
The duplication characterized in that an abnormality of the data processing device is detected by comparing the calculation results stored in the shared memory with each other via a communication bus connecting the two data processing devices. Control device. 上記通信バスに接続され、上記データ処理装置の上記共有メモリに格納された演算結果に基づき、被制御装置に制御信号を出力する入出力装置を備え、
上記入出力装置は、上記２台のデータ処理装置の演算結果が同一の時にのみ、上記被制御装置に制御信号を出力することを特徴とする請求項１記載の二重化制御装置。 An input / output device that is connected to the communication bus and outputs a control signal to a controlled device based on a calculation result stored in the shared memory of the data processing device;
2. The duplex control apparatus according to claim 1, wherein the input / output apparatus outputs a control signal to the controlled apparatus only when the calculation results of the two data processing apparatuses are the same. 上記通信バスに接続された表示装置を備え、
上記表示装置は、上記データ処理装置の上記共有メモリを参照して、上記データ処理装置の異常時のトレース表示を行うことを特徴とする請求項２記載の二重化制御装置。 A display device connected to the communication bus;
3. The duplex control apparatus according to claim 2, wherein the display device performs trace display when the data processing device is abnormal with reference to the shared memory of the data processing device. 上記入出力装置は、上記データ処理装置の上記共有メモリに格納された演算結果を上記通信バスを介して取得し、格納する共有メモリを備え、
上記表示装置は、上記入出力装置の共有メモリを参照して、上記トレース表示に反映させることを特徴とする請求項３記載の二重化制御装置。 The input / output device includes a shared memory that acquires and stores an operation result stored in the shared memory of the data processing device via the communication bus,
4. The duplex control device according to claim 3, wherein the display device refers to the shared memory of the input / output device and reflects it in the trace display. 上記データ処理装置は、上記データ処理装置の異常を検出する故障検出回路を備え、
上記表示装置は、上記故障検出回路の検出結果を上記トレース表示に反映させることを特徴とする請求項３または請求項４記載の二重化制御装置。 The data processing device includes a failure detection circuit that detects an abnormality of the data processing device,
5. The duplex control apparatus according to claim 3, wherein the display device reflects a detection result of the failure detection circuit in the trace display.
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