JP2010199304A

JP2010199304A - 半導体装置の製造方法

Info

Publication number: JP2010199304A
Application number: JP2009042639A
Authority: JP
Inventors: Ken Maikuma; 健毎熊
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2010-09-09

Abstract

【目的】層間絶縁膜内の電荷による電界への影響を緩和して、素子のリーク電流の減少と耐圧の向上を図ることができる半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。その結果、良品率を向上させることができる。
【選択図】図１

Description

この発明は、トレンチによる素子分離領域を有する半導体装置の製造方法に関する。特に半導体基板上に形成される層間絶縁膜の形成方法に関する。

トレンチによる素子分離領域を有する半導体装置において、素子領域（活性領域）の一部の形成（拡散領域など）が終了した段階でトレンチを形成する場合、トレンチ形成のためのエッチングマスクである酸化膜は、すでに作り込んでいるデバイスの拡散領域などに影響を及ぼさないように、熱処理温度を９００℃以下にする必要がある。
また、半導体装置においては、半導体基板に形成される各種素子とその上部の金属配線間を電気的に絶縁するため、層間絶縁膜が形成される。

図３は、従来の半導体装置の層間絶縁膜を形成する工程図であり、同図（ａ）〜同図（ｃ）は工程順に示す製造工程断面図である。
まず、同図（ａ）に示すように、素子分離酸化膜３（ＬＯＣＯＳ）と図示しない素子の拡散領域を形成した半導体基板１にＴＥＯＳ（テトラエチルオルソシリケート）とＯ₂からなる熱減圧ＣＶＤ酸化膜であるＴＥＯＳ酸化膜２ｃを堆積する。このＴＥＯＳ酸化膜２ｃは、減圧ＣＶＤ装置中、６５０℃〜７５０℃の温度の酸素雰囲気で、有機系のＴＥＯＳ（テトラエチルオルソシリケート）ソースガスの分解および化学反応により形成され、ＴＥＯＳをソースガスとして形成されたＳｉＯ₂膜である。

次に、同図（ｂ）に示すように、素子間絶縁分離用のトレンチエッチング処理をＴＥＯＳ酸化膜２ｃをエッチングマスクとして行い素子分離トレンチ４を形成する。この際、エッチング後のＴＥＯＳ酸化膜２ｃの膜厚は堆積後の半分以下まで減少する。
次に、同図（ｃ）に示すように、ＴＥＯＳとＯ₂からなる熱減圧ＣＶＤ酸化膜であるＴＥＯＳ酸化膜２ｄで素子分離トレンチ４内を充填する。そのとき、トレンチ内部から素子表面上のＴＥＯＳ酸化膜２ｃにかけてＴＥＯＳ酸化膜２ｄが形成され、ＴＥＯＳ酸化膜２ｃとＴＥＯＳ酸化膜２ｄを併せた二層からなる層間絶縁膜が形成される。

また、特許文献１には、ＳＯＩ構造の半導体基板の半導体島領域内に機能領域（活性領域）を形成した後に、高アスペクト比のトレンチにＬＰ−ＴＥＯＳ酸化膜を充填し、アニール処理を施して誘電体分離構造を形成する場合に、前記半導体島領域の電気的特性に悪影響を及ぼさず且つ前記ＬＰ−ＴＥＯＳ膜にクラックを生じさせないようにするためのアニール処理条件（温度と時間）が開示されている。

特開２００７−２７５５７号公報

しかし、前記のＴＥＯＳ酸化膜２ｃ、２ｄの二層からなる層間絶縁膜では膜中に電荷（ＣやＨなど）が存在し、この電荷が電界へ影響を及ぼし、層間絶縁膜直下に形成される素子のリーク電流を増大させ、耐圧が低下する。
尚、前記の特許文献１には、層間絶縁膜内の正電荷による電界への影響を緩和する方策として、ＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜とＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜との二層の複合膜を形成することについては記載されていない。

この発明の目的は、前記の課題を解決して、層間絶縁膜内の電荷による電界への影響を緩和して、素子のリーク電流の減少と耐圧の向上を図ることができる半導体装置の製造方法を提供する。

前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、半導体基板内にトレンチによる素子分離領域を有し、前記半導体基板上に層間絶縁膜を有する半導体装置の製造方法において、減圧ＣＶＤ法を用いて９００℃以下の減圧雰囲気中でＳｉＨ₄とＮ₂Ｏを反応させて前記半導体基板上に第１酸化膜を形成し該第１酸化膜を開口する工程と、前記開口された堆積酸化膜をエッチングマスクとして前記半導体基板に前記トレンチを形成する工程と、減圧ＣＶＤ法を用いて８００℃以下の酸素雰囲気で有機系のＴＥＯＳ（テトラエチルオルソシリケート）ソースガスの分解および化学反応により形成される第２酸化膜で前記トレンチ内を充填し前記半導体基板上に形成された前記第１酸化膜上を被覆し該第１酸化膜と前記第２酸化膜で２層の層間絶縁膜を形成する工程と、を有する製造方法とする。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記９００℃以下の温度が７８０℃〜９００℃であり、前記８００℃以下の温度が６５０℃〜７５０℃である製造方法とする。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２記載の発明において、前記第１酸化膜が堆積酸化膜であり、前記第２酸化膜がＴＥＯＳ酸化膜である製造方法とする。

この発明によると、層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。その結果、良品率を向上させることができる。

この発明の第１実施例の半導体装置の製造方法を示し、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図本発明の層間絶縁膜を適用した２００Ｖ定格のダイオードの耐圧分布を示す図従来の半導体装置の層間絶縁膜を形成する工程図であり、（ａ）〜（ｃ）は工程順に示す製造工程断面図本発明を適用した高耐圧ＰＭＯＳの要部断面図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例の半導体装置の製造方法を示し、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。この工程は、層間絶縁膜の形成工程を示す。
まず、同図（ａ）に示すように、素子分離酸化膜３と図示しない素子の拡散領域が形成されたシリコンからなる半導体基板１にＳｉＨ₄とＮ₂Ｏからなる熱減圧ＣＶＤ法による堆積酸化膜２ａを４００ｎｍ程度形成する。尚、ここで便宜的に呼ぶ堆積酸化膜２ａとは、７８０℃〜９００℃で減圧雰囲気中（０．１〜１Ｔｏｒｒ）でＳｉＨ₄ガスとＮ₂Ｏガスをソースガスとして反応させて半導体基板１上に堆積して形成したＳｉＯ₂膜（ＳｉＯｘ（ｘ＝１〜２）膜の場合もある）のことである。その化学反応式の一例はつぎの通りである。

ＳｉＨ₄＋４Ｎ₂Ｏ＝ＳｉＯ₂（堆積酸化膜２ａ）＋２Ｈ₂Ｏ＋４Ｎ₂・・・式１
次に、堆積酸化膜２ａの上に図示しないレジストを塗布し、現像処理によりトレンチエッチングする箇所のみレジストを除去する。その後、ＣＦ₄,ＣＨＦ₃,Ａｒの混合ガスにより堆積酸化膜２ａをエッチングする。次に、同図（ｂ）に示すように、図示しないレジストを除去し、開口しない部分に残った堆積酸化膜２ａをマスクにして、ＳＦ₆,ＳｉＦ₄,Ｏ₂の混合ガスを用いて半導体基板をエッチングする。このトレンチ４形成後の堆積酸化膜２ａの膜厚は１００ｎｍとなる。

次に、同図（ｃ）に示すように、ＴＥＯＳとＯ₂からなる熱減圧ＣＶＤ法によるＴＥＯＳ酸化膜２ｂで素子分離トレンチ４内を充填する。このとき、このＴＥＯＳ酸化膜２ｂはトレンチ４からデバイスが形成された半導体基板上の堆積酸化膜２ａ上にかけて被覆する。その厚さは１μｍ程度である。このＴＥＯＳ酸化膜２ｂは、減圧ＣＶＤ装置中（０．１〜１Ｔｏｒｒ）、８００℃以下（好ましくは、６５０℃〜７５０℃）の温度で、有機系のＴＥＯＳガスとＯ₂ガスを混合した上で装置内に導入し、ＴＥＯＳソースガスの分解および化学反応により形成されたＳｉＯ₂膜である。

層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。
図２は、図４に示す本発明の層間絶縁膜を適用した２００Ｖ定格の高耐圧ＰＭＯＳの耐圧分布を示す図である。

図４は、高耐圧ＰＭＯＳの要部断面図である。ｐ型支持基板１１に酸化膜１２を介してｎ型基板１３を張り合わせ、該ｎ型基板１３にｎ型ウェル１４とｐ型オフセット１５を備え、ｎ型ウェル１４の表面層にｐ⁺型ソース１６、ｐ型オフセット１５の表面層にｐ⁺型ドレイン１７を備える。ｎ型ウェル１４内にはさらにｎ⁺型コンタクト１８を備え、ｎ⁺型コンタクト１８とｐ⁺型ソース１６とにソース配線１９が接続されている。また、ｐ⁺型ドレイン１７にはドレイン配線２０が接続されている。ｐ⁺型ソース１６とｎ型基板１３の間のｎ型ウェル１４上にゲート酸化膜２１を介してゲート電極２２が形成されている。ゲート電極２２は、フィールド酸化膜２３上に延長されｐ型オフセット１５の端部を覆うように形成されている。素子分離トレンチ４は、この高耐圧ＰＭＯＳを囲むように配置され、図１に示したようにＴＥＯＳ酸化膜２ｂが充填されている。素子分離トレンチ４の上には、ＴＥＯＳ酸化膜２ｂを介してソース配線１９が配置されている。ソース配線１９上には層間絶縁膜２４を介してドレイン配線２０が配置されている。

評価方法は、p型支持基板１１、分離トレンチ４に挟まれた領域およびドレイン配線２０を接地し、ソース配線層１９に電圧を印加していきリーク電流が１００μＡになったところの電圧を耐圧（破壊電圧）とした。縦軸は頻度（％）であり横軸は耐圧（Ｖ）である。この頻度は一枚のウェハから取れるチップ数を分母とし（例えば１０００個）、ある耐圧（例えば１３０Ｖとか２２０Ｖとか）が発生するチップ数を分子とし、％で表した。本発明の層間絶縁膜を適用することで、耐圧選別規格である２１０Ｖ程度以上の耐圧に殆どのチップは分布しており、従来に比べて耐圧を高くすることができる。その結果、良品率を大幅に向上させることができる。

１半導体基板
２ａ堆積酸化膜
２ｂ、２ｃ、２ｄＴＥＯＳ酸化膜
３素子分離酸化膜
４素子分離トレンチ
５電荷

Claims

半導体基板内にトレンチによる素子分離領域を有し、前記半導体基板上に層間絶縁膜を有する半導体装置の製造方法において、
減圧ＣＶＤ法を用いて９００℃以下の減圧雰囲気中でＳｉＨ₄とＮ₂Ｏを反応させて前記半導体基板上に第１酸化膜を形成し該第１酸化膜を開口する工程と、
前記開口された堆積酸化膜をエッチングマスクとして前記半導体基板に前記トレンチを形成する工程と、
減圧ＣＶＤ法を用いて８００℃以下の酸素雰囲気で有機系のＴＥＯＳ（テトラエチルオルソシリケート）ソースガスの分解および化学反応により形成される第２酸化膜で前記トレンチ内を充填し前記半導体基板上に形成された前記第１酸化膜上を被覆し該第１酸化膜と前記第２酸化膜で２層の層間絶縁膜を形成する工程と、
を有することを特徴する半導体装置の製造方法。
前記９００℃以下の温度が７８０℃〜９００℃であり、前記８００℃以下の温度が６５０℃〜７５０℃であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１酸化膜が堆積酸化膜であり、前記第２酸化膜がＴＥＯＳ酸化膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。