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JP2010192493A - Semiconductor device and method of manufacturing thereof - Google Patents

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JP2010192493A
JP2010192493A JP2009032243A JP2009032243A JP2010192493A JP 2010192493 A JP2010192493 A JP 2010192493A JP 2009032243 A JP2009032243 A JP 2009032243A JP 2009032243 A JP2009032243 A JP 2009032243A JP 2010192493 A JP2010192493 A JP 2010192493A
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JP
Japan
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electrode pad
pad
probe
region
bonding
Prior art date
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JP2009032243A
Other languages
Japanese (ja)
Inventor
Koichi Igarashi
浩一 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability in the joining of wire bonding even if positioning a probe needle for an electrode pad while suppressing an increase in pad area. <P>SOLUTION: A semiconductor device includes a plurality of electrode pads 21 arranged side by side, a circular bonding bump region 22 formed on the electrode pad 21 for wire bonding to the electrode pad 21, and an elliptic or oval probe contact region 23 formed on the electrode pad 21 for probe needle contact inspection to the electrode pad 21. At least either one or all of profile constituting sides of the electrode pad 21 in the direction across a pad arrangement direction or the major axis direction of the probe contact region 23 is arranged in such a manner as being inclined with respect to a direction orthogonal to the pad arrangement direction. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ボンディングパッドを有してなる半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a bonding pad and a method for manufacturing the same.

半導体装置は、個々のチップに切り出した後、ワイヤボンディング法を使用しパッケージングされて、製品として出荷されることが多い。このように、ワイヤボンディング技術を使用した接続方法は、半導体チップの組立接続手法として広く採用されている技術である。
ところで、半導体装置については、ワイヤボンディングを行う前段の工程にて、ウエハ状態で各チップの動作確認、特性確認、選別のための測定や評価等を行うことが一般的である。このような確認、測定、評価等は、通常、図７（ａ）に示すように、プローブ針を備える測定装置を用いて行う。すなわち、ウエハ上に形成されている電極パッドにプローブ針を立てして電気的に接続し、当該プローブ針を備える測定装置と電気的に導通させることで行う。
このとき、電極パッドとプローブ針との接触を確実に行うためには、当該プローブ針に適当な荷重を加える必要がある。ただし、この場合には、荷重によってプローブ針の接触位置に水平方向へのズレを生じ、パッド電極の表面にプローブ痕と呼ばれるパッド形成材料（例えば、アルミニウム膜。）の凹凸状の傷が生じてしまうことがある。
このようなプローブ痕が生じた状態で、図７（ｂ）に示すように電極パッド上へのワイヤボンディングを行うと、図７（ｃ）に示すようなボンディング不良の発生を招くおそれがある。具体的には、電極パッド上のプローブ痕によるボンディング時の密着性不足、アルミニウム膜の薄膜化によるアルミニウム／金相の相互拡散不足による密着性不足、アルミニウム膜の薄膜化による弾性不足に伴う下層層間膜へのクラック発生等が発生することがある。 In many cases, a semiconductor device is cut into individual chips, packaged using a wire bonding method, and shipped as a product. As described above, the connection method using the wire bonding technique is a technique widely adopted as an assembly connection method for semiconductor chips.
By the way, with respect to a semiconductor device, it is common to perform measurement and evaluation for the operation check, characteristic check, and selection of each chip in a wafer state in the previous stage of wire bonding. Such confirmation, measurement, evaluation, and the like are usually performed using a measuring apparatus including a probe needle as shown in FIG. That is, the probe needle is set up and electrically connected to the electrode pad formed on the wafer, and is electrically connected to a measuring apparatus including the probe needle.
At this time, in order to ensure contact between the electrode pad and the probe needle, it is necessary to apply an appropriate load to the probe needle. In this case, however, a horizontal displacement occurs in the contact position of the probe needle due to the load, and an uneven scratch of a pad forming material (for example, an aluminum film) called a probe mark occurs on the surface of the pad electrode. May end up.
When wire bonding is performed on the electrode pad as shown in FIG. 7B in a state where such probe marks are generated, there is a risk of causing a bonding failure as shown in FIG. 7C. Specifically, adhesion between layers due to probe marks on electrode pads, insufficient adhesion due to insufficient aluminum / gold phase interdiffusion due to thinning of aluminum film, and lower interlayer due to insufficient elasticity due to thinning of aluminum film Occurrence of cracks in the film may occur.

このことから、従来、半導体装置については、ボンディング不良の発生を防止すべく、以下に述べるような構成とすることが提案されている。
具体的には、電極パッドを積層構造として、下層のパッドをワイヤボンディング用に、上層のパッドをプローブ針接触検査用として形成する。そして、検査後の上層パッド（すなわち、プローブ痕のついた変形層）を除去し、下から現れた無傷の下層パッドにワイヤボンディングを行うようにする（例えば、特許文献１参照。）。
または、プローブ針をあてる平面領域と、ワイヤボンディングによる接続を行う平面領域とを、それぞれが重畳しないように別領域として電極パッド上に確保する（例えば、特許文献２，３参照。）。 For this reason, conventionally, it has been proposed that the semiconductor device has the following configuration in order to prevent the occurrence of bonding failure.
Specifically, the electrode pad is formed in a laminated structure, the lower layer pad is formed for wire bonding, and the upper layer pad is formed for probe needle contact inspection. Then, after the inspection, the upper layer pad (that is, the deformed layer having the probe mark) is removed, and wire bonding is performed on the intact lower layer pad that appears from below (for example, see Patent Document 1).
Alternatively, a planar region to which the probe needle is applied and a planar region to be connected by wire bonding are secured on the electrode pad as separate regions so as not to overlap each other (see, for example, Patent Documents 2 and 3).

特開２００３−０８６６２４号公報JP 2003-086624 A 特開平０５−１６０２１６号公報Japanese Patent Laid-Open No. 05-160216 特開平０７−１１１２８２号公報Japanese Patent Application Laid-Open No. 07-111282

しかしながら、上述した従来技術では、以下に述べるような難点がある。
特許文献１に開示された技術では、電極パッドを２層化する必要があり、プロセス工程が増加・複雑化し、製造コスト増を招いてしまうことが考えられる。
これに対して、特許文献２，３に開示された技術では、プローブ針をあてる平面領域とワイヤボンディングを行う平面領域とを分離させるので、接続信頼性については全く問題とはならない。しかも、各平面領域を電極パッド上の同じ面内で分離させるので、特許文献１の場合のようにプロセス工程の複雑化を招くこともない。ところが、各平面領域の配置態様によっては、特許文献１の場合に比べて、電極パッドのパッド面積増加を招いてしまうことになる。パッド面積が増加すると、チップ面積が増えることから、１枚のウエハに作りこめるチップの数量（取り数＝理収）が減少し、その結果１チップあたりの価格が上昇してしまうことになる。また、半導体装置の小型化や高集積化等を対応する上でも好ましくない。 However, the above-described conventional techniques have the following problems.
In the technique disclosed in Patent Document 1, it is necessary to make the electrode pad into two layers, and it is considered that the process steps are increased and complicated, resulting in an increase in manufacturing cost.
On the other hand, in the techniques disclosed in Patent Documents 2 and 3, since the planar area where the probe needle is applied and the planar area where wire bonding is performed are separated, there is no problem in connection reliability. In addition, since each planar region is separated within the same plane on the electrode pad, the process steps are not complicated as in the case of Patent Document 1. However, depending on the arrangement mode of each planar region, the pad area of the electrode pad is increased as compared with the case of Patent Document 1. As the pad area increases, the chip area increases, so the number of chips that can be made on one wafer (number of pieces = reasonable) decreases, and as a result, the price per chip increases. In addition, it is not preferable to cope with downsizing and high integration of the semiconductor device.

そこで、本発明は、電極パッドにプローブ針の針立てを行ってもワイヤボンディングについての高い接合信頼性を得ることができ、しかもその場合であってもパッド面積増加を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。   Therefore, the present invention provides a semiconductor device capable of obtaining high bonding reliability with respect to wire bonding even when a probe needle is placed on an electrode pad, and even in such a case, an increase in pad area can be suppressed. And it aims at providing the manufacturing method.

本発明は、上記目的を達成するために案出された半導体装置で、並設された複数の電極パッドと、前記電極パッドへのワイヤボンディングのため当該電極パッド上に形成される円状のボンディングバンプ領域と、前記電極パッドに対するプローブ針接触検査のため当該電極パッド上に形成される楕円状または長円状のプローブ接触領域とを備え、パッド並設方向と交差する方向における前記電極パッドの外形構成辺の一部若しくは全部と前記プローブ接触領域の長軸方向との少なくとも一方が当該パッド並設方向と直交する方向に対して傾斜角を有して配されている半導体装置である。   The present invention is a semiconductor device devised to achieve the above object, and a plurality of electrode pads arranged in parallel and a circular bonding formed on the electrode pads for wire bonding to the electrode pads. An outer shape of the electrode pad in a direction intersecting the pad juxtaposition direction, comprising a bump region and an elliptical or oval probe contact region formed on the electrode pad for probe needle contact inspection with respect to the electrode pad In the semiconductor device, at least one of a part or all of the constituent sides and a major axis direction of the probe contact region is arranged with an inclination angle with respect to a direction orthogonal to the pad arrangement direction.

上記構成の半導体装置では、電極パッド上にボンディングバンプ領域とプローブ接触領域がそれぞれ形成されているので、当該電極パッドに対するプローブ針接触検査を行っても、それに起因するワイヤボンディングについての接合不具合が生じることがない。しかも、パッド並設方向と直交する方向に対して、電極パッドの外形構成辺の一部若しくは全部とプローブ接触領域の長軸方向との少なくとも一方が、傾斜角を有して配されている。したがって、これらのいずれもが傾斜角を有さずに、パッド並設方向との直交方向と平行に配されている場合に比べて、各領域を確保するための電極パッド上の面積が小さくて済む。すなわち、限られた面積を有効に活用しつつ、各領域のそれぞれが配置されることになる。   In the semiconductor device having the above-described configuration, the bonding bump region and the probe contact region are formed on the electrode pad. Therefore, even if the probe needle contact inspection is performed on the electrode pad, a bonding defect due to the wire bonding occurs. There is nothing. Moreover, at least one of a part or all of the outer side of the electrode pad and the major axis direction of the probe contact region is arranged with an inclination angle with respect to the direction orthogonal to the pad juxtaposition direction. Therefore, none of these has an inclination angle, and the area on the electrode pad for securing each region is small as compared with the case where they are arranged in parallel to the direction perpendicular to the pad juxtaposition direction. That's it. That is, each region is arranged while effectively using a limited area.

本発明によれば、電極パッドに対するプローブ針接触検査を行っても、それに起因するワイヤボンディングの接合不具合が生じることがないので、当該ワイヤボンディングについて高い接合信頼性を得ることができる。しかも、ボンディングバンプ領域とプローブ接触領域と同一面内に配していても、電極パッド上の限られた面積を有効に活用することで、パッド面積増加を抑制することができる。したがって、チップ理収の減少防止を通じて１チップあたりの価格上昇を抑えることができ、また半導体装置の小型化や高集積化等にも容易に対応し得るようになる。   According to the present invention, even if a probe needle contact inspection is performed on the electrode pad, there is no wire bonding bonding failure caused by the probe needle contact inspection. Therefore, high bonding reliability can be obtained for the wire bonding. In addition, even if the bonding bump region and the probe contact region are arranged in the same plane, an increase in the pad area can be suppressed by effectively utilizing the limited area on the electrode pad. Therefore, it is possible to suppress an increase in price per chip through prevention of chip yield reduction, and it is possible to easily cope with downsizing and high integration of semiconductor devices.

電極パッド上におけるボンディングバンプ領域とプローブ接触領域との一般的な位置関係の一具体例を示す説明図である。It is explanatory drawing which shows one specific example of the general positional relationship of the bonding bump area | region and probe contact area | region on an electrode pad. 本発明の第１の実施の形態における半導体装置の要部構成例を示す説明図である。It is explanatory drawing which shows the principal part structural example of the semiconductor device in the 1st Embodiment of this invention. 本発明の第２の実施の形態における半導体装置の要部構成例を示す説明図である。It is explanatory drawing which shows the principal part structural example of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第３の実施の形態における半導体装置の要部構成例を示す説明図である。It is explanatory drawing which shows the principal part structural example of the semiconductor device in the 3rd Embodiment of this invention. 本発明に係る半導体装置の製造方法の手順の一具体例を示す説明図（その１）である。It is explanatory drawing (the 1) which shows one specific example of the procedure of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の手順の一具体例を示す説明図（その２）である。It is explanatory drawing (the 2) which shows a specific example of the procedure of the manufacturing method of the semiconductor device which concerns on this invention. 従来における半導体装置の製造方法の手順の一具体例を示す説明図である。It is explanatory drawing which shows one specific example of the procedure of the manufacturing method of the conventional semiconductor device.

以下、図面に基づき本発明に係る半導体装置およびその製造方法について説明する。   Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.

［半導体装置の概略構成］
先ず、半導体装置の概略構成について説明する。
ここで例に挙げる半導体装置は、シリコン基板等からなる半導体基板上に、アルミニウム合金や銅合金等の形成材料からなる電極パッドを備えて構成されている。電極パッドは、例えば半導体基板の外周近傍に、複数のものが列状に並ぶように配設されている。ただし、各電極パッドの配置については、複数のものが並設されていればよく、その並設態様が特に限定されることはない。 [Schematic configuration of semiconductor device]
First, a schematic configuration of the semiconductor device will be described.
The semiconductor device exemplified here includes an electrode pad made of a forming material such as an aluminum alloy or a copper alloy on a semiconductor substrate made of a silicon substrate or the like. For example, a plurality of electrode pads are arranged in a row in the vicinity of the outer periphery of the semiconductor substrate. However, the arrangement of the electrode pads is not limited as long as a plurality of electrode pads are arranged in parallel.

各電極パッドには、ボンディングワイヤ（金線）が接続されるようになっている。そのために、各電極パッド上には、ワイヤボンディングのための円状のボンディングバンプ領域が存在している。   A bonding wire (gold wire) is connected to each electrode pad. Therefore, a circular bonding bump region for wire bonding exists on each electrode pad.

さらに、各電極パッド上には、当該電極パッドに対するプローブ針接触検査のためのプローブ接触領域が存在している。プローブ針接触検査は、電極パッドに対して当該電極パッドの斜め上方向からプローブ針を接触させることで行う。したがって、プローブ接触領域は、楕円状または長円状の領域形状となる。   Furthermore, a probe contact area for probe needle contact inspection with respect to the electrode pad exists on each electrode pad. The probe needle contact inspection is performed by bringing the probe needle into contact with the electrode pad from an obliquely upward direction of the electrode pad. Therefore, the probe contact area has an elliptical or oval area shape.

本実施形態で説明する半導体装置は、電極パッドの平面形状、並びに、当該電極パッド上におけるボンディングバンプ領域およびプローブ接触領域の配置に、大きな特徴がある。   The semiconductor device described in this embodiment is greatly characterized in the planar shape of the electrode pad and the arrangement of the bonding bump region and the probe contact region on the electrode pad.

［半導体装置の要部構成］
続いて、本実施形態で説明する半導体装置の特徴的な要部構成について説明する。 [Configuration of main part of semiconductor device]
Subsequently, a characteristic configuration of a main part of the semiconductor device described in this embodiment will be described.

ここで、電極パッド上におけるワイヤボンディングの接合信頼性について簡単に説明する。
既に説明したように、プローブ針接触検査にあたり、電極パッドとプローブ針との接触を確実に行うためには、当該プローブ針に適当な荷重を加える必要がある。したがって、プローブ針接触検査を行うことによって、電極パッド上には、楕円状または長円状のプローブ痕が生じてしまうことがある。
その一方で、電極パッド上において、ボンディングされたワイヤの十分な接合強度を得るためには、接合時のパッド形成材料（例えば、アルミニウム。）とワイヤ形成材料（例えば、金。）の合金層形成面積を十分に確保すればよい。つまり、接合強度と合金層形成面積とには相関関係がある。
したがって、プローブ針接触検査を経る場合に、ワイヤボンディングの接合信頼性を高めるためには、バンプとプローブ痕との干渉面積を抑制して合金層形成面積を十分に確保することが有効となる。 Here, the bonding reliability of wire bonding on the electrode pad will be briefly described.
As already described, in the probe needle contact inspection, it is necessary to apply an appropriate load to the probe needle in order to reliably contact the electrode pad and the probe needle. Therefore, by performing a probe needle contact inspection, an elliptical or oval probe mark may be formed on the electrode pad.
On the other hand, in order to obtain a sufficient bonding strength of the bonded wire on the electrode pad, an alloy layer is formed of a pad forming material (for example, aluminum) and a wire forming material (for example, gold) at the time of bonding. A sufficient area should be ensured. That is, there is a correlation between the bonding strength and the alloy layer formation area.
Therefore, when the probe needle contact inspection is performed, in order to increase the bonding reliability of wire bonding, it is effective to sufficiently secure the alloy layer formation area by suppressing the interference area between the bump and the probe trace.

図１は、電極パッド上におけるボンディングバンプ領域とプローブ接触領域との位置関係の一具体例を示す説明図である。図例では、従来技術による一般的な具体例を示している。
図例のように、一般的な電極パッド１１は、通常、平面形状が略長方形に形成されている。そして、電極パッド１１上におけるボンディングバンプ領域１２とプローブ接触領域１３とは、当該ボンディングバンプ領域１２の中心と、当該プローブ接触領域１３の長軸とが、それぞれ同一直線上に配置されている。
そのため、図例のような一般的な各領域１２，１３では、バンプとプローブ痕との干渉面積が大きくなる傾向にあり、当該干渉面積を抑制しようとすると電極パッド１１全体の面積増大を招くことになる。 FIG. 1 is an explanatory diagram showing a specific example of the positional relationship between the bonding bump region and the probe contact region on the electrode pad. In the example of the drawing, a general example according to the prior art is shown.
As shown in the figure, the general electrode pad 11 is generally formed in a substantially rectangular planar shape. The bonding bump region 12 and the probe contact region 13 on the electrode pad 11 have the center of the bonding bump region 12 and the major axis of the probe contact region 13 arranged on the same straight line.
For this reason, in each of the general regions 12 and 13 as shown in the figure, the interference area between the bump and the probe trace tends to increase, and an attempt to suppress the interference area causes an increase in the area of the entire electrode pad 11. become.

このことから、本実施形態で説明する半導体装置では、以下の第１〜第３の実施の形態で説明する要部構成を備えている。   For this reason, the semiconductor device described in the present embodiment includes a main configuration described in the following first to third embodiments.

＜第１の実施の形態＞
図２は、本発明の第１の実施の形態における半導体装置の要部構成例を示す説明図である。 <First Embodiment>
FIG. 2 is an explanatory diagram showing a configuration example of a main part of the semiconductor device according to the first embodiment of the present invention.

図例のように、第１の実施の形態における半導体装置では、パッド並設方向（図中Ａ参照。）に沿って、複数の電極パッド２１が列状に並ぶように配設されている。
そして、各電極パッド２１は、パッド並設方向と直交する方向における外形構成辺の一部が、当該パッド並設方向と直交する方向に対して傾斜角を有して配されている。ここでいう「傾斜角を有し」とは、平行でないこと意味する。ただし、傾斜角の大きさ等については、予め設定されていれば、特に限定されるものではない。
これにより、各電極パッド２１は、平面形状が略長方形の第１領域２１ａと、略平行四辺形の第２領域２１ｂと、略長方形の第３領域２１ｃと、によって構成されることになる。
なお、各電極パッド２１の外形構成辺は、その全部が、パッド並設方向と直交する方向に対して傾斜角を有して配されていてもよい。その場合、各電極パッド２１は、全体の平面形状が略平行四辺形状に形成されることになる。 As shown in the figure, in the semiconductor device according to the first embodiment, a plurality of electrode pads 21 are arranged in a line along the pad juxtaposition direction (see A in the figure).
Each electrode pad 21 is arranged such that a part of the outer configuration side in the direction orthogonal to the pad arrangement direction has an inclination angle with respect to the direction orthogonal to the pad arrangement direction. Here, “having an inclination angle” means not parallel. However, the magnitude of the inclination angle is not particularly limited as long as it is set in advance.
Thereby, each electrode pad 21 is constituted by a first region 21a having a substantially rectangular planar shape, a second region 21b having a substantially parallelogram shape, and a third region 21c having a substantially rectangular shape.
In addition, all the outer side components of each electrode pad 21 may be arranged with an inclination angle with respect to a direction orthogonal to the pad juxtaposition direction. In that case, the entire planar shape of each electrode pad 21 is formed in a substantially parallelogram shape.

また、各電極パッド２１上には、ワイヤボンディングのための円状のボンディングバンプ領域２２と、プローブ針接触検査のための楕円状または長円状のプローブ接触領域２３とが存在している。
これらのうち、プローブ接触領域２３は、その長軸方向が、パッド並設方向と直交する方向に沿うように配されている。さらには、その長軸の延長線がボンディングバンプ領域２２の中心を通過しないように、当該中心に対してオフセットして配置されている（図中Ｂ参照。）。
このようなオフセット配置に対応するために、電極パッド２１の外形構成辺の一部または全部が、傾斜角を有して配されているのである。つまり、電極パッド２１の外形構成辺における傾斜方向と、プローブ接触領域２３の長軸のオフセット方向とは、互いに共通する方向となっている。 Further, on each electrode pad 21, there are a circular bonding bump region 22 for wire bonding and an elliptical or oval probe contact region 23 for probe needle contact inspection.
Among these, the probe contact region 23 is arranged such that its long axis direction is along a direction orthogonal to the pad juxtaposition direction. Further, the long axis extension line is offset from the center so as not to pass through the center of the bonding bump region 22 (see B in the figure).
In order to cope with such an offset arrangement, a part or all of the outer side of the electrode pad 21 is arranged with an inclination angle. That is, the inclination direction of the outer side of the electrode pad 21 and the offset direction of the long axis of the probe contact region 23 are common to each other.

以上のように、各電極パッド２１上には、ボンディングバンプ領域２２とプローブ接触領域２３とが、それぞれ別領域として形成されている。そのため、電極パッド２１に対するプローブ針接触検査を行って、当該電極パッド２１上のプローブ接触領域２３内にプローブ痕が発生しても、そのプローブ痕の影響がボンディングバンプ領域２２内に及んでしまうのを抑制できる。すなわち、プローブ痕に起因するワイヤボンディングについての接合不具合が生じることがない。   As described above, the bonding bump region 22 and the probe contact region 23 are formed as separate regions on each electrode pad 21. Therefore, even if a probe needle contact inspection is performed on the electrode pad 21 and a probe mark is generated in the probe contact area 23 on the electrode pad 21, the probe mark affects the bonding bump area 22. Can be suppressed. In other words, there is no bonding failure due to wire bonding due to probe marks.

しかも、各領域２２，２３を別領域とする場合であっても、プローブ接触領域２３をボンディングバンプ領域２２に対してオフセット配置しつつ、電極パッド２１の外形構成辺を傾斜させて配している。そのため、オフセット配置および外形構成辺傾斜を備えない構成（例えば、図１参照。）の場合に比べて、各領域２２，２３を確保するための電極パッド２１上の面積が小さくて済む。すなわち、限られた面積を有効に活用しつつ、各領域２２，２３のそれぞれが配置されることになる。   In addition, even when the regions 22 and 23 are separate regions, the probe contact region 23 is disposed with an offset with respect to the bonding bump region 22 and the outer side of the electrode pad 21 is inclined. . Therefore, the area on the electrode pad 21 for securing the regions 22 and 23 can be smaller than in the case of a configuration that does not include the offset arrangement and the external configuration side inclination (see, for example, FIG. 1). That is, each of the regions 22 and 23 is arranged while effectively using a limited area.

オフセット配置する際のオフセット量および外形構成辺の傾斜角については、パッド面積および各領域面積、各領域２２，２３の許容干渉面積等を勘案しつつ、適宜設定すればよい。すなわち、オフセット量および傾斜角は、パッド面積等と同様に、半導体装置を設計する際の設定事項に相当し、その値が特に限定されるものではない。   The offset amount and the inclination angle of the outer configuration side may be appropriately set in consideration of the pad area, the area of each area, the allowable interference area of the areas 22 and 23, and the like. That is, the offset amount and the inclination angle correspond to the setting items when designing the semiconductor device, like the pad area, and the values thereof are not particularly limited.

以上に説明したように、第１の実施の形態における半導体装置によれば、電極パッド２１に対するプローブ針接触検査を行っても、それに起因するワイヤボンディングの接合不具合が生じることがない。したがって、当該ワイヤボンディングについて、高い接合信頼性を得ることができる。
しかも、高い接合信頼性を得るために、ボンディングバンプ領域２２とプローブ接触領域２３と同一面内に分離して別領域として配していても、電極パッド２１上の限られた面積を有効に活用することで、パッド面積増加を抑制することができる。したがって、チップ理収の減少防止を通じて１チップあたりの価格上昇を抑えることができ、また半導体装置の小型化や高集積化等にも容易に対応し得るようになる。 As described above, according to the semiconductor device in the first embodiment, even if a probe needle contact inspection is performed on the electrode pad 21, a bonding defect of wire bonding caused by the probe needle contact does not occur. Therefore, high bonding reliability can be obtained for the wire bonding.
Moreover, in order to obtain high bonding reliability, even if the bonding bump region 22 and the probe contact region 23 are separated in the same plane and arranged as separate regions, the limited area on the electrode pad 21 is effectively utilized. By doing so, an increase in pad area can be suppressed. Therefore, it is possible to suppress an increase in price per chip through prevention of chip yield reduction, and it is possible to easily cope with downsizing and high integration of semiconductor devices.

＜第２の実施の形態＞
図３は、本発明の第２の実施の形態における半導体装置の要部構成例を示す説明図である。 <Second Embodiment>
FIG. 3 is an explanatory diagram showing a configuration example of a main part of the semiconductor device according to the second embodiment of the present invention.

図例のように、第２の実施の形態における半導体装置においても、第１の実施の形態の場合と同様に、パッド並設方向（図中Ａ参照。）に沿って、複数の電極パッド３１が列状に並ぶように配設されている。
ただし、各電極パッド３１は、その平面形状が略長方形に形成されている。すなわち、電極パッド３１については、第１の実施の形態の場合のような外形構成辺傾斜を備えていない。 As in the illustrated example, also in the semiconductor device according to the second embodiment, a plurality of electrode pads 31 are arranged along the pad juxtaposition direction (see A in the figure), as in the first embodiment. Are arranged in a line.
However, each electrode pad 31 has a substantially rectangular planar shape. In other words, the electrode pad 31 does not have the outer side of the outer configuration as in the case of the first embodiment.

また、各電極パッド３１上には、ワイヤボンディングのための円状のボンディングバンプ領域３２と、プローブ針接触検査のための楕円状または長円状のプローブ接触領域３３とが存在している。
これらのうち、プローブ接触領域３３は、その長軸方向が、パッド並設方向と直交する方向に対して傾斜角を有して配されている。さらには、その長軸の延長線がボンディングバンプ領域３２の中心を通過しないように、当該中心に対してオフセットして配置されている（図中Ｃ参照。）。
このような長軸方向傾斜およびオフセット配置により、電極パッド３１上では、例えば当該電極パッド３１上からボンディングバンプ領域３２を除いた矩形領域相当部分の対角線に沿うように、プローブ接触領域３３の長軸が配されることになる。 On each electrode pad 31, there are a circular bonding bump region 32 for wire bonding and an elliptical or oval probe contact region 33 for probe needle contact inspection.
Among these, the probe contact region 33 is arranged such that the major axis direction thereof has an inclination angle with respect to the direction orthogonal to the pad juxtaposition direction. Further, the long axis extension line is offset from the center so as not to pass through the center of the bonding bump region 32 (see C in the figure).
By such a long-axis direction inclination and offset arrangement, on the electrode pad 31, for example, the long axis of the probe contact region 33 is along the diagonal of the rectangular region corresponding to the electrode pad 31 excluding the bonding bump region 32. Will be arranged.

以上のように、各電極パッド３１上には、ボンディングバンプ領域３２とプローブ接触領域３３とが、それぞれ別領域として形成されている。そのため、電極パッド３１に対するプローブ針接触検査を行って、当該電極パッド３１上のプローブ接触領域３３内にプローブ痕が発生しても、そのプローブ痕の影響がボンディングバンプ領域３２内に及んでしまうのを抑制できる。すなわち、プローブ痕に起因するワイヤボンディングについての接合不具合が生じることがない。   As described above, the bonding bump region 32 and the probe contact region 33 are formed as separate regions on each electrode pad 31. Therefore, even if a probe needle contact inspection is performed on the electrode pad 31 and a probe mark is generated in the probe contact region 33 on the electrode pad 31, the probe mark affects the bonding bump region 32. Can be suppressed. In other words, there is no bonding failure due to wire bonding due to probe marks.

しかも、各領域３２，３３を別領域とする場合であっても、プローブ接触領域３３の長軸方向を傾斜させつつ、そのプローブ接触領域３３をボンディングバンプ領域３２に対してオフセット配置している。そのため、長軸方向傾斜およびオフセット配置を備えない構成（例えば、図１参照。）の場合に比べて、各領域３２，３３を確保するための電極パッド３１上の面積が小さくて済む。すなわち、限られた面積を有効に活用しつつ、各領域３２，３３のそれぞれが配置されることになる。   Moreover, even when the regions 32 and 33 are separate regions, the probe contact region 33 is offset from the bonding bump region 32 while the major axis direction of the probe contact region 33 is inclined. For this reason, the area on the electrode pad 31 for securing the regions 32 and 33 can be smaller than in the case of a configuration that does not include the long-axis direction inclination and the offset arrangement (for example, see FIG. 1). That is, each of the regions 32 and 33 is arranged while effectively using a limited area.

プローブ接触領域３３の長軸方向の傾斜角およびオフセット配置する際のオフセット量については、パッド面積および各領域面積、各領域３２，３３の許容干渉面積等を勘案しつつ、適宜設定すればよい。すなわち、傾斜角およびオフセット量は、パッド面積等と同様に、半導体装置を設計する際の設定事項に相当し、その値が特に限定されるものではない。   The inclination angle of the probe contact region 33 in the major axis direction and the offset amount when offset placement may be set as appropriate in consideration of the pad area, each region area, the allowable interference area of each region 32, 33, and the like. That is, the inclination angle and the offset amount correspond to the setting items when designing the semiconductor device, and the values thereof are not particularly limited, like the pad area.

以上に説明したように、第２の実施の形態における半導体装置によれば、電極パッド３１に対するプローブ針接触検査を行っても、それに起因するワイヤボンディングの接合不具合が生じることがない。したがって、当該ワイヤボンディングについて、高い接合信頼性を得ることができる。
しかも、高い接合信頼性を得るために、ボンディングバンプ領域３２とプローブ接触領域３３と同一面内に分離して別領域として配していても、電極パッド３１上の限られた面積を有効に活用することで、パッド面積増加を抑制することができる。したがって、チップ理収の減少防止を通じて１チップあたりの価格上昇を抑えることができ、また半導体装置の小型化や高集積化等にも容易に対応し得るようになる。 As described above, according to the semiconductor device in the second embodiment, even if a probe needle contact inspection is performed on the electrode pad 31, a bonding defect in wire bonding caused by the probe needle contact inspection does not occur. Therefore, high bonding reliability can be obtained for the wire bonding.
Moreover, in order to obtain high bonding reliability, even if the bonding bump region 32 and the probe contact region 33 are separated in the same plane and arranged as separate regions, the limited area on the electrode pad 31 is effectively utilized. By doing so, an increase in pad area can be suppressed. Therefore, it is possible to suppress an increase in price per chip through prevention of chip yield reduction, and it is possible to easily cope with downsizing and high integration of semiconductor devices.

＜第３の実施の形態＞
図４は、本発明の第３の実施の形態における半導体装置の要部構成例を示す説明図である。 <Third Embodiment>
FIG. 4 is an explanatory diagram showing a configuration example of a main part of the semiconductor device according to the third embodiment of the present invention.

図例のように、第３の実施の形態における半導体装置においても、第１の実施の形態の場合と同様に、パッド並設方向（図中Ａ参照。）に沿って、複数の電極パッド４１が列状に並ぶように配設されている。
そして、各電極パッド４１は、パッド並設方向と直交する方向における外形構成辺の一部が、当該パッド並設方向と直交する方向に対して傾斜角を有して配されている。これにより、各電極パッド４１は、平面形状が略長方形の第１領域４１ａと、略平行四辺形の第２領域４１ｂと、略長方形の第３領域４１ｃと、によって構成されることになる。
なお、各電極パッド４１の外形構成辺は、その全部が、パッド並設方向と直交する方向に対して傾斜角を有して配されていてもよい。その場合、各電極パッド４１は、全体の平面形状が略平行四辺形状に形成されることになる。 As in the illustrated example, also in the semiconductor device according to the third embodiment, a plurality of electrode pads 41 are arranged along the pad juxtaposition direction (see A in the figure) as in the case of the first embodiment. Are arranged in a line.
Each electrode pad 41 is arranged such that a part of the outer configuration side in the direction orthogonal to the pad juxtaposition direction has an inclination angle with respect to the direction orthogonal to the pad juxtaposition direction. Thereby, each electrode pad 41 is configured by a first region 41a having a substantially rectangular planar shape, a second region 41b having a substantially parallelogram shape, and a third region 41c having a substantially rectangular shape.
Note that all of the outer sides of each electrode pad 41 may be arranged with an inclination angle with respect to a direction orthogonal to the pad juxtaposition direction. In that case, each electrode pad 41 is formed in a substantially parallelogram shape in the entire planar shape.

また、各電極パッド４１上には、ワイヤボンディングのための円状のボンディングバンプ領域４２と、プローブ針接触検査のための楕円状または長円状のプローブ接触領域４３とが存在している。
これらのうち、プローブ接触領域４３は、その長軸方向が、パッド並設方向と直交する方向に対して傾斜角を有して配されている。この傾斜角は、電極パッド４１の外形構成辺についての傾斜角と同一にすることが考えられる。
つまり、第３の実施の形態における半導体装置では、電極パッド４１の外形構成辺の一部若しくは全部と、プローブ接触領域４３の長軸方向との両方が、パッド並設方向と直交する方向に対して同じ傾斜角を有して配されているのである。
なお、プローブ接触領域４３の長軸のボンディングバンプ領域４２に対するオフセット配置については、必ずしも必要としない。すなわち、プローブ接触領域４３の長軸の延長線がボンディングバンプ領域４２の中心を通過するように、当該プローブ接触領域４３が配置されてもよい。ただし、パッド面積との関係によっては、オフセットして配置されていても構わない。 On each electrode pad 41, a circular bonding bump region 42 for wire bonding and an elliptical or oval probe contact region 43 for probe needle contact inspection exist.
Among these, the probe contact region 43 is arranged such that the major axis direction thereof has an inclination angle with respect to the direction orthogonal to the pad juxtaposition direction. It is conceivable that the inclination angle is the same as the inclination angle with respect to the outer side of the electrode pad 41.
That is, in the semiconductor device according to the third embodiment, a part or all of the outer configuration side of the electrode pad 41 and the major axis direction of the probe contact region 43 are both perpendicular to the pad juxtaposition direction. Are arranged with the same inclination angle.
Note that the offset arrangement of the probe contact region 43 with respect to the long-axis bonding bump region 42 is not necessarily required. That is, the probe contact region 43 may be arranged so that the long axis extension of the probe contact region 43 passes through the center of the bonding bump region 42. However, depending on the relationship with the pad area, they may be offset.

以上のように、各電極パッド４１上には、ボンディングバンプ領域３２とプローブ接触領域４３とが、それぞれ別領域として形成されている。そのため、電極パッド４１に対するプローブ針接触検査を行って、当該電極パッド４１上のプローブ接触領域４３内にプローブ痕が発生しても、そのプローブ痕の影響がボンディングバンプ領域４２内に及んでしまうのを抑制できる。すなわち、プローブ痕に起因するワイヤボンディングについての接合不具合が生じることがない。   As described above, the bonding bump region 32 and the probe contact region 43 are formed as separate regions on each electrode pad 41. For this reason, even if a probe needle contact inspection is performed on the electrode pad 41 and a probe mark is generated in the probe contact region 43 on the electrode pad 41, the probe mark affects the bonding bump region 42. Can be suppressed. In other words, there is no bonding failure due to wire bonding due to probe marks.

しかも、各領域３２，３３を別領域とする場合であっても、電極パッド４１の外形構成辺とプローブ接触領域４３の長軸方向との両方を傾斜させて配している。そのため、これらの両方を傾斜させない構成（例えば、図１参照。）の場合に比べると、パッド面積が同一であっても、ボンディングバンプ領域４２の中心位置とプローブ接触領域４３の中心位置との間隔を広げることができる。すなわち、パッド面積が同一であれば、ボンディングバンプ領域４２とプローブ接触領域４３との干渉面積を抑制することができる。換言すると、これらの間の干渉面積が同一であれば、各領域４２，４３を確保するための電極パッド４１上の面積が小さくて済む。したがって、限られた面積を有効に活用しつつ、各領域４２，４３のそれぞれが配置されることになる。   Moreover, even when the regions 32 and 33 are separate regions, both the outer side of the electrode pad 41 and the major axis direction of the probe contact region 43 are inclined. Therefore, as compared with the case where both of them are not inclined (for example, see FIG. 1), the distance between the center position of the bonding bump region 42 and the center position of the probe contact region 43 even if the pad area is the same. Can be spread. That is, if the pad area is the same, the interference area between the bonding bump region 42 and the probe contact region 43 can be suppressed. In other words, if the interference area between them is the same, the area on the electrode pad 41 for securing the regions 42 and 43 may be small. Therefore, each of the regions 42 and 43 is arranged while effectively using a limited area.

電極パッド４１の外形構成辺およびプローブ接触領域４３の傾斜角については、パッド面積および各領域面積、各領域４２，４３の許容干渉面積等を勘案しつつ、適宜設定すればよい。すなわち、傾斜角は、パッド面積等と同様に、半導体装置を設計する際の設定事項に相当し、その値が特に限定されるものではない。   The outer side of the electrode pad 41 and the inclination angle of the probe contact region 43 may be appropriately set in consideration of the pad area, each region area, the allowable interference area of each region 42, 43, and the like. That is, the inclination angle corresponds to a setting item when designing a semiconductor device, like the pad area, and the value thereof is not particularly limited.

以上に説明したように、第３の実施の形態における半導体装置によれば、電極パッド４１に対するプローブ針接触検査を行っても、それに起因するワイヤボンディングの接合不具合が生じることがない。したがって、当該ワイヤボンディングについて、高い接合信頼性を得ることができる。
しかも、高い接合信頼性を得るために、ボンディングバンプ領域４２とプローブ接触領域４３と同一面内に分離して別領域として配していても、電極パッド４１上の限られた面積を有効に活用することで、パッド面積増加を抑制することができる。したがって、チップ理収の減少防止を通じて１チップあたりの価格上昇を抑えることができ、また半導体装置の小型化や高集積化等にも容易に対応し得るようになる。 As described above, according to the semiconductor device in the third embodiment, even if the probe needle contact inspection is performed on the electrode pad 41, the bonding defect of the wire bonding caused by the probe needle contact inspection does not occur. Therefore, high bonding reliability can be obtained for the wire bonding.
Moreover, in order to obtain high bonding reliability, even if the bonding bump region 42 and the probe contact region 43 are separated in the same plane and arranged as separate regions, the limited area on the electrode pad 41 is effectively utilized. By doing so, an increase in pad area can be suppressed. Therefore, it is possible to suppress an increase in price per chip through prevention of chip yield reduction, and it is possible to easily cope with downsizing and high integration of semiconductor devices.

［半導体装置の製造方法］
次に、以上のような構成を有する半導体装置の製造方法について説明する。
ここでは、第１の実施の形態で説明した構成の半導体装置を例に挙げて、その製造方法の説明を行う。ただし、以下に説明する製造方法は、上述した第１〜第３の実施の形態のいずれの構成についても、全く同様に適用することが可能である。 [Method for Manufacturing Semiconductor Device]
Next, a method for manufacturing a semiconductor device having the above configuration will be described.
Here, the semiconductor device having the configuration described in the first embodiment will be described as an example, and the manufacturing method thereof will be described. However, the manufacturing method described below can be applied in exactly the same manner to any of the configurations of the first to third embodiments described above.

上述したように、第１の実施の形態で説明した半導体装置は、従来構成と同じ程度のパッド面積にて、ボンディングバンプ領域とプローブ接触領域との干渉面積を当該従来構成に比べて削減でき、ワイヤボンディングにおける接続信頼性が向上する。
ただし、第１の実施の形態で説明したように、電極パッド２１は、その外形構成辺が傾斜角を有して配されていることから、プローブ針接触検査にあたり、プローブ針のオーバースライドを未然に防止すべきである。オーバースライドとは、プローブ針の接触位置ズレが、電極パッド２１の端縁を超えて、隣接位置の電極パッド２１まで達してしまうことをいう。このようなオーバースライドの発生は、パッド間のショートのみならず、半導体装置そのものを破壊してしまうおそれがある。
このことから、半導体装置の製造は、以下に述べる各工程を経て行うようにすることが考えられる。 As described above, the semiconductor device described in the first embodiment can reduce the interference area between the bonding bump region and the probe contact region as compared with the conventional configuration with the same pad area as the conventional configuration, Connection reliability in wire bonding is improved.
However, as explained in the first embodiment, the electrode pad 21 is arranged with an inclination angle on the outer side of the electrode pad 21, so that over-sliding of the probe needle is not performed in the probe needle contact inspection. Should be prevented. Over-slide means that the contact position deviation of the probe needle reaches the electrode pad 21 at the adjacent position beyond the edge of the electrode pad 21. The occurrence of such an overslide may damage not only the short circuit between the pads but also the semiconductor device itself.
For this reason, it is conceivable that the semiconductor device is manufactured through the following steps.

図５〜６は、本発明に係る半導体装置の製造方法の手順の一具体例を示す説明図である。   5-6 is explanatory drawing which shows a specific example of the procedure of the manufacturing method of the semiconductor device based on this invention.

半導体装置の製造にあたっては、先ず、図５（ａ）に示すように、プローブ針接触検査を行う前の半導体基板２０を用意する。この半導体基板２０上には、第１の実施の形態で説明した形状の電極パッド２１が形成されているとともに、その電極パッド２１の上方部分（図中Ｄ参照。）を除く他部分を覆う窒化シリコン等からなる絶縁膜２４が形成されている。   In manufacturing the semiconductor device, first, as shown in FIG. 5A, the semiconductor substrate 20 before the probe needle contact inspection is prepared. On the semiconductor substrate 20, the electrode pad 21 having the shape described in the first embodiment is formed, and nitriding is performed to cover other portions except for an upper portion (see D in the figure) of the electrode pad 21. An insulating film 24 made of silicon or the like is formed.

半導体基板２０を用意したら、続いて、図５（ｂ）に示すように、その半導体基板２０上の全面を覆うように、パターニング可能な保護膜となるフォトレジスト膜５１を塗布する。
このときの塗布膜厚は、その後のプローブ針のコンタクトに影響しない程度であればよく、例えば１〜１０μｍ、好ましくは５μｍ以下とするとよい。そうすれば、プローブ針がこの後に形成するパッド開口部５３に進入してきたときに、フォトレジスト膜５１の厚みが邪魔して正確に針があたらないという問題はなくなる。
レジスト塗布に際しては、基材が半導体基板２０であることから一般的なスピンコーターの使用が可能であるが、それ以外にスプレイコーターやカーテンコーター等の設備を使用しても構わない。さらに、ここでの説明は、液状レジストの使用を前提としているが、例えば感光性のドライフィルムレジストをフィルムラミネーター等の機器を使用して貼り付けたものでも構わない。
なお、液状レジストの塗布後には、一般的にレジスト中の溶剤を乾燥させるために、１００〜１５０℃程度の温度にてベーキングを行う。ただし、これは使用するレジストの一般的な条件にあわせたプロセスにて行えばよい。また、使用する設備についてもホットプレートの使用が一般的ではあるが、ウエハを一括処理できるような、バッチ式オーブン等の設備であっても構わない。
また、フォトレジスト膜５１は、図例ではネガ型を使用した場合を示しているが、これに限定されることなく、ネガ型でもポジ型でもよい。一般的に、ネガ型のレジストの多くは、以下に説明する露光後の現像工程にて、溶剤型の現像液を使用する。これに対して、ポジ型の現像液は、ＴＭＡＨ（Tetra-methyl-ammonium-hydroxide：水酸化テトラメチルアンモニウム水溶液）等の強アルカリを使用するものが多い。そのため、このアルカリ性の現像液によってパッドのアルミニウムが腐食されて、その後のボンディング特性に悪影響を与える可能性もある。このことから、現像液は、例えばＰＧＭＥ（Propyleneglycol-Mono-methylether）等が主成分の有機溶剤型であるレジストの使用が好ましい。 After the semiconductor substrate 20 is prepared, subsequently, as shown in FIG. 5B, a photoresist film 51 serving as a protective film that can be patterned is applied so as to cover the entire surface of the semiconductor substrate 20.
The coating film thickness at this time may be a level that does not affect the subsequent contact of the probe needle, and is, for example, 1 to 10 μm, preferably 5 μm or less. Then, when the probe needle enters the pad opening 53 to be formed later, there is no problem that the thickness of the photoresist film 51 obstructs and the needle does not hit correctly.
When applying the resist, a general spin coater can be used because the base material is the semiconductor substrate 20, but other equipment such as a spray coater or a curtain coater may also be used. Furthermore, although the description here is based on the use of a liquid resist, for example, a photosensitive dry film resist may be attached using an apparatus such as a film laminator.
In addition, after application | coating of a liquid resist, in order to dry the solvent in a resist generally, it bakes at the temperature of about 100-150 degreeC. However, this may be performed by a process that matches the general conditions of the resist to be used. In addition, a hot plate is generally used as the equipment to be used, but it may be equipment such as a batch type oven that can process the wafers at once.
Moreover, although the case where a negative type is used for the photoresist film 51 is shown in the drawing, it is not limited to this, and it may be a negative type or a positive type. In general, in many negative resists, a solvent-type developer is used in a development process after exposure described below. On the other hand, many positive developers use strong alkalis such as TMAH (Tetra-methyl-ammonium-hydroxide). For this reason, the alkaline developer may corrode the aluminum on the pad, which may adversely affect the subsequent bonding characteristics. For this reason, it is preferable to use a resist that is an organic solvent type, for example, PGME (Propyleneglycol-Mono-methylether) as a main component.

その後は、図５（ｃ）に示すように、電極パッド２１上に確保するプローブ接触領域２３の部分に対応してパターンが形成されたフォトマスク５２を用い、フォトレジスト膜５１にパッド開口部５３を形成するための露光を行う。露光装置は、コンタクト露光装置、プロキシミティ露光装置、ミラープロジェクション型露光装置、ステッパー型露光装置等のいずれでもよい。なお、使用するパターン形状は、比較的大きなものである。そのため、ＵＶ光源は、ｇ線、ｉ線、ｈ線またはこれらの混在するブロードバンドのものであっても構わないが、基本的には使用するレジストの特性に合わせたものの使用が好ましい。   After that, as shown in FIG. 5C, a pad opening 53 is formed in the photoresist film 51 using a photomask 52 in which a pattern is formed corresponding to a portion of the probe contact region 23 secured on the electrode pad 21. The exposure for forming is performed. The exposure apparatus may be a contact exposure apparatus, a proximity exposure apparatus, a mirror projection type exposure apparatus, a stepper type exposure apparatus, or the like. Note that the pattern shape to be used is relatively large. For this reason, the UV light source may be g-line, i-line, h-line, or broadband in which these are mixed, but it is basically preferable to use a UV light source that matches the characteristics of the resist used.

そして、露光後は、続いて、図５（ｄ）に示すように、当該露光後におけるフォトレジスト膜５１に対するパターン現像を行う。このときは、使用したレジストに合わせた現像液を選定すればよい。また、現像方法も、ディッピング現像やパドル現像、またはスプレイ現像等、目的に合わせたものを使用すればよい。さらには、現像後のリンス工程も必要に応じて行えばよい。
このパターン現像によって、フォトレジスト膜５１には、電極パッド２１上のプローブ接触領域２３に対応するパッド開口部５３が形成されることになる。このパッド開口部５３は、電極パッド２１上でプローブ針をあててもよい領域部分、すなわちプローブ接触領域２３に対応する部分のみを開口するものである。したがって、ボンディングバンプ領域２２に対応する部分については、フォトレジスト膜５１によって覆われた状態のままとなる。 Then, after the exposure, as shown in FIG. 5D, pattern development is performed on the photoresist film 51 after the exposure. In this case, a developer suitable for the resist used may be selected. Also, a developing method that suits the purpose such as dipping development, paddle development, or spray development may be used. Furthermore, a rinsing step after development may be performed as necessary.
By this pattern development, a pad opening 53 corresponding to the probe contact region 23 on the electrode pad 21 is formed in the photoresist film 51. The pad opening 53 opens only a region where the probe needle may be applied on the electrode pad 21, that is, a portion corresponding to the probe contact region 23. Therefore, the portion corresponding to the bonding bump region 22 remains covered with the photoresist film 51.

パッド開口部５３の形成後は、図６（ａ）に示すように、そのパッド開口部５３によって露出される電極パッド２１上のプローブ接触領域２３を用いて、プローブ針接触検査を行う。具体的には、プローブ接触領域２３にプローブ針５４を当てて、例えば半導体基板２０のファンクション検査を行うことになる。プローブ針５４を当てるプローブ接触領域２３は、第一の実施の形態で説明したように、ボンディングバンプ領域２２の中心に対してオフセット配置される。すなわち、当該オフセット配置が実現されるように、プローブ針５４を備える測定装置との位置関係が設定されているのである。
このとき、プローブ針５４の位置精度が出ずにオーバーランしてしまった場合でも、プローブ接触領域２３以外の部分を覆うフォトレジスト膜５１が障壁となって、当該プローブ針５４のオーバーランを抑制することができる。したがって、電極パッド２１が狭いピッチで並設されている場合であっても、プローブ針５４のオーバーランによる隣接パッドとのショートを有効に防止し得るようになる。
なお、プローブ針５４のオーバーランが発生すると、当該プローブ針５４針先がフォトレジスト膜５１により汚染されることも考えられる。その場合には、適宜、針先のクリーニングを、有機溶剤等を使用して行えば、その機能を回復することは可能である。 After the formation of the pad opening 53, as shown in FIG. 6A, a probe needle contact inspection is performed using the probe contact region 23 on the electrode pad 21 exposed by the pad opening 53. Specifically, for example, the function inspection of the semiconductor substrate 20 is performed by applying the probe needle 54 to the probe contact region 23. The probe contact area 23 to which the probe needle 54 is applied is offset from the center of the bonding bump area 22 as described in the first embodiment. That is, the positional relationship with the measuring device including the probe needle 54 is set so that the offset arrangement is realized.
At this time, even if the probe needle 54 is overrun without the positional accuracy being obtained, the photoresist film 51 covering the portion other than the probe contact region 23 serves as a barrier to suppress the overrun of the probe needle 54. can do. Therefore, even when the electrode pads 21 are arranged in parallel at a narrow pitch, it is possible to effectively prevent a short circuit with an adjacent pad due to the overrun of the probe needle 54.
When the probe needle 54 is overrun, the probe needle 54 may be contaminated with the photoresist film 51. In that case, the function can be recovered by appropriately cleaning the needle tip using an organic solvent or the like.

プローブ針接触検査が終了したら、その後は、図６（ｂ）に示すように、半導体基板２０上に残っているフォトレジスト膜５１を剥離洗浄する。剥離に関しては、使用したレジスト専用の溶剤系剥離液を用いればよい。
なお、一般に、レジストは、例えばドライエッチングのためのマスクであったり、イオンインプランテーション時のマスクとしての使用であったりする。そのため、レジスト自体が劣化していることから、剥離条件は、かなり過酷なものになる場合が多い。ところが、上述した一連の各工程では、フォトレジスト膜５１は、単にプローブ針５４の保護膜として大気中で使用されているだけである。したがって、フォトレジスト膜５１の剥離については、その剥離条件として一般的なメーカー推奨条件の使用が可能で、かつ、当該剥離のための時間も多くを要することはない。 After the probe needle contact inspection is completed, thereafter, as shown in FIG. 6B, the photoresist film 51 remaining on the semiconductor substrate 20 is peeled and washed. Regarding the stripping, a solvent-based stripping solution dedicated to the resist used may be used.
In general, the resist is used as a mask for dry etching or as a mask for ion implantation, for example. For this reason, since the resist itself is deteriorated, the peeling conditions are often quite severe. However, in each of the series of steps described above, the photoresist film 51 is merely used in the atmosphere as a protective film for the probe needle 54. Therefore, as for the stripping of the photoresist film 51, general manufacturer recommended conditions can be used as the stripping conditions, and the time for stripping does not require much time.

ここまでは半導体基板２０がウエハ状態で各工程が行われるが、その後は、後工程と呼ばれるパッケージ組立工程へと進むことになる。
パッケージ組立工程では、先ず、基板薄化を行うために、バックグラインド工程にて、半導体基板２０の裏面を研削する。その後は、ダイシング工程にて、半導体基板２０を各チップへと個片化する。さらに、使用するパッケージによって、例えばＱＦＰ（QUAD−FLAT−PACKAGE）であれば相応のリードフレームに、またＢＧＡ（BALL−GIRID−ARRAY）であれば相応のインターポーザー基板等に、個片化したチップを搭載・接着する工程であるダイボンド工程を経る。
なお、バックグラインド工程からダイボンド工程までの図示は省略している。 Up to this point, each process is performed with the semiconductor substrate 20 in a wafer state, but thereafter, the process proceeds to a package assembly process called a post-process.
In the package assembly process, first, the back surface of the semiconductor substrate 20 is ground in a back grinding process in order to thin the substrate. Thereafter, the semiconductor substrate 20 is divided into individual chips in a dicing process. Furthermore, depending on the package used, for example QFP (QUAD-FLAT-PACKAGE), the corresponding lead frame, and BGA (BALL-GIRID-ARRAY), the corresponding interposer substrate, etc. It goes through a die-bonding process, which is a process of mounting and bonding.
Illustrations from the back grinding process to the die bonding process are omitted.

そして、図６（ｃ）に示すように、金線５５を使用したワイヤボンディングを行う。このとき、ワイヤボンディングは、フォトレジスト膜５１により必要面積が確実に保護されていた箇所に対して、当該フォトレジスト膜５１の剥離後に行うことになる。すなわち、フォトレジスト膜５１の剥離によって露出される電極パッド２１上のボンディングバンプ領域２２に対して、ワイヤボンディングを行うのである。したがって、ワイヤボンディングを行った後におけるボンディングバンプ５６と電極パッド２１との間は、必要な接合面積が十分に確保されることになる。   Then, wire bonding using a gold wire 55 is performed as shown in FIG. At this time, the wire bonding is performed after the photoresist film 51 is peeled off at a place where the required area is reliably protected by the photoresist film 51. That is, wire bonding is performed on the bonding bump region 22 on the electrode pad 21 exposed by peeling off the photoresist film 51. Therefore, a necessary bonding area is sufficiently ensured between the bonding bump 56 and the electrode pad 21 after the wire bonding is performed.

つまり、上述した手順の製造方法によれば、ボンディングバンプ領域２２とプローブ接触領域２３との干渉面積を最小限にできるように、電極パッド２１の形状またはプローブ接触領域２３の配置を設定しておく。これにより、プローブ針接触検査を行って電極パッド２１上にプローブ痕が発生し得る場合であっても、その後に行うワイヤボンディングについて、ボンディングバンプ５６と電極パッド２１との接合面積を確実に確保することができる。すなわち、当該ワイヤボンディングについて、高い接合信頼性を得ることができるようになる。   That is, according to the above-described manufacturing method, the shape of the electrode pad 21 or the arrangement of the probe contact region 23 is set so that the interference area between the bonding bump region 22 and the probe contact region 23 can be minimized. . Thereby, even if a probe mark contact inspection may be performed and a probe mark may be generated on the electrode pad 21, a bonding area between the bonding bump 56 and the electrode pad 21 is surely ensured for wire bonding performed thereafter. be able to. That is, high bonding reliability can be obtained for the wire bonding.

しかも、上述した手順の製造方法では、プローブ針接触検査に先立ち、電極パッド２１上をフォトレジスト膜５１で覆い、プローブ接触領域２３の対応箇所にパッド開口部５３を設けて、当該プローブ接触領域２３を露出させる。そして、露出させたプローブ接触領域２３を用いてプローブ針接触検査を行った後に、フォトレジスト膜５１を剥離除去してボンディングバンプ領域２２を露出させ、その露出させたボンディングバンプ領域２２に対してワイヤボンディングを行うようになっている。
したがって、例えばプローブ針接触検査の際にプローブ針５４がオーバーランしても、フォトレジスト膜５１が保護膜となるので、プローブ針５４のオーバーランによる隣接パッドとのショートを有効に防止し得るようになる。すなわち、電極パッド２１が狭いピッチで並設されている場合における接合信頼性を向上させる上で非常に有効なものとなる。 In addition, in the manufacturing method according to the above-described procedure, the electrode pad 21 is covered with the photoresist film 51 prior to the probe needle contact inspection, and the pad opening 53 is provided at the corresponding position of the probe contact region 23, and the probe contact region 23. To expose. Then, after performing a probe needle contact inspection using the exposed probe contact region 23, the photoresist film 51 is peeled and removed to expose the bonding bump region 22, and a wire is applied to the exposed bonding bump region 22. Bonding is performed.
Therefore, for example, even if the probe needle 54 overruns at the time of probe needle contact inspection, the photoresist film 51 becomes a protective film, so that it is possible to effectively prevent a short circuit with an adjacent pad due to the overrun of the probe needle 54. become. That is, it is very effective in improving the bonding reliability when the electrode pads 21 are arranged in parallel at a narrow pitch.

さらに、上述した手順の製造方法で説明したように、フォトレジスト膜５１としてアルカリ現像タイプでないレジストを用いれば、電極パッド２１の形成材料が腐食されてしまうのを抑制することができる。したがって、その後のボンディング特性に悪影響を与える可能性を排除できる。   Furthermore, as described in the manufacturing method of the above-described procedure, if a resist that is not an alkali development type is used as the photoresist film 51, it is possible to suppress the formation material of the electrode pad 21 from being corroded. Therefore, the possibility of adversely affecting the subsequent bonding characteristics can be eliminated.

なお、本実施形態では、本発明の好適な実施具体例を説明したが、本発明はその内容に限定されることはない。
例えば、本実施形態で挙げた半導体装置の各構成要素の形成材料や形成手法等は、本発明を実施するに際して行う具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されることがあってはならない。
このように、本発明は、本実施形態で説明した内容に限定されることはなく、その要旨を逸脱しない範囲で、適宜変更することが可能である。 In addition, although this embodiment demonstrated the suitable Example of this invention, this invention is not limited to the content.
For example, the forming material and forming method of each component of the semiconductor device described in the present embodiment are merely examples of the implementation performed in carrying out the present invention. The range should not be interpreted in a limited way.
Thus, the present invention is not limited to the contents described in the present embodiment, and can be appropriately changed without departing from the gist thereof.

２１，３１，４１…電極パッド、２２，３２，４２…ボンディングバンプ領域、２３，３３，４３…プローブ接触領域、５１…フォトレジスト膜、５３…パッド開口部   21, 31, 41 ... electrode pads, 22, 32, 42 ... bonding bump regions, 23, 33, 43 ... probe contact regions, 51 ... photoresist films, 53 ... pad openings

Claims (7)

並設された複数の電極パッドと、
前記電極パッドへのワイヤボンディングのため当該電極パッド上に形成される円状のボンディングバンプ領域と、
前記電極パッドに対するプローブ針接触検査のため当該電極パッド上に形成される楕円状または長円状のプローブ接触領域とを備え、
パッド並設方向と交差する方向における前記電極パッドの外形構成辺の一部若しくは全部と前記プローブ接触領域の長軸方向との少なくとも一方が当該パッド並設方向と直交する方向に対して傾斜角を有して配されている
半導体装置。 A plurality of electrode pads arranged in parallel;
A circular bonding bump region formed on the electrode pad for wire bonding to the electrode pad;
An elliptical or oval probe contact area formed on the electrode pad for probe needle contact inspection with respect to the electrode pad,
At least one of a part or all of the outer side of the electrode pad in the direction intersecting the pad juxtaposition direction and the major axis direction of the probe contact region has an inclination angle with respect to the direction perpendicular to the pad juxtaposition direction. Semiconductor devices that are distributed. 前記電極パッドの外形構成辺の一部若しくは全部が前記パッド並設方向と直交する方向に対して傾斜角を有して配され、
前記プローブ接触領域は、その長軸の延長線が前記ボンディングバンプ領域の中心を通過しないように当該中心に対してオフセットして配置されている
請求項１記載の半導体装置。 A part or all of the external configuration side of the electrode pad is disposed with an inclination angle with respect to a direction orthogonal to the pad juxtaposition direction,
The semiconductor device according to claim 1, wherein the probe contact region is arranged offset with respect to the center of the bonding bump region so that an extension line of the major axis does not pass through the center of the bonding bump region. 前記プローブ接触領域の長軸方向が前記パッド並設方向と直交する方向に対して傾斜角を有して配されているとともに、
前記プローブ接触領域は、その長軸の延長線が前記ボンディングバンプ領域の中心を通過しないように当該中心に対してオフセットして配置されている
請求項１記載の半導体装置。 The major axis direction of the probe contact region is arranged with an inclination angle with respect to the direction orthogonal to the pad juxtaposed direction,
The semiconductor device according to claim 1, wherein the probe contact region is arranged offset with respect to the center of the bonding bump region so that an extension line of the major axis does not pass through the center of the bonding bump region. 前記電極パッドの外形構成辺の一部若しくは全部と前記プローブ接触領域の長軸方向との両方が前記パッド並設方向と直交する方向に対して傾斜角を有して配されている
請求項１記載の半導体装置。 2. A part or all of the outer configuration side of the electrode pad and the major axis direction of the probe contact region are both arranged with an inclination angle with respect to a direction orthogonal to the pad juxtaposition direction. The semiconductor device described. 複数の電極パッドを並設するパッド形成工程と、
前記電極パッド上における楕円状または長円状のプローブ接触領域を用いて当該電極パッドに対するプローブ針接触検査を行うプローブ検査工程と、
前記電極パッド上における円状のボンディングバンプ領域に当該電極パッドへのワイヤボンディングを行うボンディング工程とを含み、
前記電極パッドの並設方向と交差する方向における当該電極パッドの外形構成辺の一部若しくは全部と前記プローブ接触領域の長軸方向との少なくとも一方が当該並設方向と直交する方向に対して傾斜角を有して配されている
半導体装置の製造方法。 A pad forming step of arranging a plurality of electrode pads;
A probe inspection step of performing a probe needle contact inspection on the electrode pad using an elliptical or oval probe contact region on the electrode pad;
A bonding step of performing wire bonding to the electrode pad in a circular bonding bump region on the electrode pad,
At least one of a part or all of the outer side of the electrode pad in a direction crossing the juxtaposed direction of the electrode pads and the major axis direction of the probe contact region is inclined with respect to a direction orthogonal to the juxtaposed direction. A method of manufacturing a semiconductor device arranged with a corner. 前記電極パッド上をレジスト膜で覆うレジスト塗布工程と、
前記レジスト膜における前記プローブ接触領域の対応箇所に開口部を設けて当該プローブ接触領域を露出させるレジスト現像工程と、
前記レジスト現像工程で露出させたプローブ接触領域を用いて前記プローブ針接触検査を行った後に前記レジスト膜を除去して前記ボンディングバンプ領域を露出させるレジスト剥離工程と、
を含む請求項５記載の半導体装置の製造方法。 A resist coating step of covering the electrode pad with a resist film;
A resist development step of exposing the probe contact area by providing an opening at a corresponding position of the probe contact area in the resist film;
A resist peeling step of exposing the bonding bump region by removing the resist film after performing the probe needle contact inspection using the probe contact region exposed in the resist development step;
A method for manufacturing a semiconductor device according to claim 5. 前記レジスト膜として、アルカリ現像タイプでないレジスト膜を用いる
請求項６記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 6, wherein a resist film that is not an alkali development type is used as the resist film.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112117268A (en) * 2020-09-25 2020-12-22 中科芯(苏州)微电子科技有限公司 Chip integrated module
CN112117268B (en) * 2020-09-25 2023-02-10 中科芯(苏州)微电子科技有限公司 Chip integrated module

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