JP2010165828A - 感度解析システム、感度解析プログラム - Google Patents

Abstract

【課題】コンタクト構造を有する配線構造に関して、コンタクト構造の製造ばらつきの寄生容量への影響を解析すること。
【解決手段】感度解析システムは、記憶装置、パラメータ設定部、容量算出部、及び感度解析部を備える。記憶装置には、半導体装置に含まれる配線構造を示す配線構造データが格納される。配線構造は、ある配線層に形成されるメイン配線と、そのメイン配線と電気的に接続され、メイン配線から半導体基板の方向に延びるコンタクト構造と、を含む。配線構造の寄生容量には、複数のパラメータが寄与する。製造ばらつきに起因する各パラメータの設計値からの変動量は、所定の範囲で規定される。パラメータ設定部は、各パラメータの変動量を所定の範囲内で複数の条件に設定する。容量算出部は、それら複数の条件のそれぞれにおける配線構造の寄生容量を算出する。感度解析部は、算出された寄生容量に基づいて、各パラメータの変動に対する寄生容量の応答を解析する。
【選択図】図９

Description

本発明は、半導体装置の設計技術に関する。特に、本発明は、コンタクト構造を有する半導体装置の設計技術に関する。

半導体装置の製造プロセスにおいて、配線構造は狙いどおりに製造されない場合がある。つまり、配線の幅や厚さ、層間絶縁膜の厚さ等は、所望の設計値からばらつく可能性がある。このような製造ばらつき（manufacturing variability）は、回路内の遅延に影響を与える。つまり、設計された回路がたとえコンピュータ上でのタイミング検証をパスしたとしても、製造ばらつきが発生するため、実際の製品が正常に動作しないことも起こり得る。従って、タイミング検証は、製造ばらつきを考慮して行われることが望ましい（例えば、特許文献１参照）。

一方、タイミング検証において製造ばらつきを考慮するということは、そのタイミング検証においてクリアすべき条件が厳しくなることを意味する。条件が厳しくなるほど、タイミング検証の結果がフェイルになりやすく、回路設計の修正回数が増大する。このことは、設計ＴＡＴ（Turn Around Time）の増大を招く。

特許文献２は、製造ばらつきを考慮しつつ、設計ＴＡＴの増大を抑制することができる技術を開示している。当該技術によれば、現実的に有り得ない製造ばらつきのパターンが、考慮から除外される。例えば、配線の幅と厚さがそれぞれ設計値から±３σ（σ：標準偏差）の範囲で変動し得る場合、それら幅と厚さが“同時に”最大限ばらつく確率は統計的に極めて小さい。もしそのような極端な状況まで考慮に入れると、その極端な状況をもサポートする必要があり、回路設計の修正回数が増加する。従って、当該技術によれば、そのような極端な状況が考慮から除外される（このような工夫は、以下「統計的緩和」と参照される）。より詳細には、配線遅延が最大あるいは最小となるコーナー条件を求める際、統計的緩和が考慮される。そして、そのコーナー条件での配線抵抗及び配線容量がライブラリとして提供される。このライブラリは、ＬＰＥ（Layout Parameter Extraction）において参照される。その結果、極端な状況を除外しながらも製造ばらつきを考慮したタイミング検証が可能となる。すなわち、設計ＴＡＴの増加を防ぎながら、高精度のタイミング検証を行うことが可能となる。

特許文献３も、統計的緩和を考慮した半導体装置の設計方法を開示している。まず、製造ばらつきによる配線抵抗及び寄生容量の設計値からの変動を示す補正パラメータが算出される。このとき、上述の統計的緩和の手法を用いることによって、補正パラメータが算出される。次に、半導体装置のレイアウトに基づいてＬＰＥ処理が実施され、当該レイアウト中の配線に関する配線抵抗及び寄生容量が抽出される。ＬＰＥ終了後、抽出された配線抵抗及び寄生容量が、上記補正パラメータを用いることにより補正される。そして、補正後の寄生抵抗及び寄生容量を用いることによって、半導体装置の動作検証が実施される。

特開２００７−１７２２５８号公報 特開２００６−２０９７０２号公報 特開２００８−０２８１６１号公報

半導体装置において、ある配線層に形成された配線と半導体基板に形成されたトランジスタとを接続するために、コンタクト構造が用いられる。そのコンタクト構造は、配線とトランジスタとの間の層間絶縁膜を貫通するように形成される。

ここで、本願発明者は、次の点に着目した。近年の半導体装置の微細化に伴い、隣り合うコンタクト構造間の距離も狭まってきている。例えば、多数のセルトランジスタが密集するメモリマクロにおいては、そのような傾向が顕著である。コンタクト構造間の距離が狭くなると、寄生容量に与えるコンタクト構造の製造ばらつきの影響も無視できなくなると考えられる。従って、半導体装置の設計において、配線だけでなくコンタクト構造の製造ばらつきの影響をも考慮することが望まれる。

本発明の一実施の形態において、感度解析システムが提供される。その感度解析システムは、記憶装置、パラメータ設定部、容量算出部、及び感度解析部を備える。記憶装置には、半導体装置に含まれる配線構造を示す配線構造データが格納される。ここで、配線構造は、ある配線層に形成されるメイン配線と、そのメイン配線と電気的に接続され、メイン配線から半導体基板の方向に延びるコンタクト構造と、を含む。配線構造の寄生容量には、複数のパラメータが寄与する。製造ばらつきに起因する複数のパラメータの各々の設計値からの変動量は、所定の範囲で規定される。

パラメータ設定部は、各パラメータの変動量を所定の範囲内で複数の条件に設定する。容量算出部は、それら複数の条件のそれぞれにおける配線構造の寄生容量を算出する。感度解析部は、算出された寄生容量に基づいて、各パラメータの変動に対する寄生容量の応答を解析する。

本発明によれば、コンタクト構造の製造ばらつきの寄生容量への影響を解析することが可能となる。

図１は、コンタクト構造を含む配線構造を示す概略図である。 図２は、ＳＲＡＭセルアレイを示す回路図である。 図３は、１メモリセルの平面レイアウトの一例を示す平面図である。 図４は、ＳＲＡＭにおける配線構造を示す概略図である。 図５は、ワード線に関する感度解析時の各パラメータの変動量の設定例を示している。 図６は、ワード線に関する感度解析の結果を示すグラフである。 図７は、ビット線に関する感度解析時の各パラメータの変動量の設定例を示している。 図８は、ビット線に関する感度解析の結果を示すグラフである。 図９は、本発明の実施の形態に係る感度解析システムの構成を示すブロック図である。 図１０は、本発明の実施の形態に係る感度解析方法を示すフローチャートである。 図１１は、統計的緩和を説明するための概念図である。 図１２は、配線構造及びその配線構造の寄生容量に寄与するパラメータを示す概念図である。 図１３は、配線構造の容量解析時の各パラメータの変動量の設定例を示している。 図１４は、配線構造の寄生容量の変動を示すグラフである。 図１５は、配線構造及びその配線構造の配線抵抗に寄与するパラメータを示す概念図である。 図１６は、コンタクト構造の抵抗値の算出方法を示す概念図である。 図１７は、配線構造の抵抗解析時の各パラメータの変動量の設定例を示している。 図１８は、配線構造の配線抵抗の変動を示すグラフである。 図１９は、ＣＲ付きセルネットリストにおけるＣＲ組み合わせ例を示している。 図２０は、本発明の実施の形態に係るＣＲ抽出システムの構成を示すブロック図である。 図２１は、本発明の実施の形態に係るＣＲ抽出方法を示すフローチャートである。 図２２は、ＳＲＡＭマクロの構成を示す概略図である。 図２３は、本発明の実施の形態に係る回路設計システムの構成を示すブロック図である。 図２４は、本発明の実施の形態に係る半導体装置の設計方法及び製造方法を示すフローチャートである。

添付図面を参照して、本発明の実施の形態に係る半導体装置の設計技術を説明する。

１．コンタクト構造を含む等電位配線構造
図１は、本実施の形態で考慮される半導体装置中の配線構造１を概略的に示している。図１において、半導体基板の表面に平行な面はＸＹ面で表され、ＸＹ面に垂直な方向はＺ方向で表されている。

図１に示されるように、配線構造１は、メイン配線１０と、そのメイン配線１０に電気的に接続されたコンタクト構造２０とを含んでいる。メイン配線１０は、半導体基板の上方のある配線層に形成されており、ＸＹ面と平行である。一方、コンタクト構造２０は、メイン配線１０の下方の層間絶縁膜５を貫通するようにＺ方向に沿って形成されている。すなわち、コンタクト構造２０は、メイン配線１０から半導体基板の方向に延びるように形成されている。このコンタクト構造２０は、メイン配線１０より下方のそれぞれの層に形成された導体（ビア、座布団配線、コンタクト等）がスタックされた“スタック構造”を有している。尚、座布団配線とは、スタック構造中の繋ぎ配線である。

メイン配線１０とコンタクト構造２０とは電気的に接続されており、それらの電位は同じになる。その意味で、配線構造１は“等電位体構造”であるとも言える。尚、設計段階のネットリストにおいて、その等電位の配線構造１は、１つのネット（等電位ネット）で表される。

図１で示されるような配線構造１を有するデバイスとして、半導体メモリ（ＤＲＡＭ、ＳＲＡＭ、ｅＤＲＡＭ（embedded DRAM）、フラッシュメモリ等）が挙げられる。半導体メモリは、メモリセル中のセルトランジスタを選択駆動するためにワード線及びビット線を備える。それらワード線及びビット線は、それぞれコンタクト構造を介してセルトランジスタに接続される。従って、ワード線あるいはビット線が、図１で示されたメイン配線１０となる。

図２は、半導体メモリの一例としてのＳＲＡＭの回路構成を示している。ＳＲＡＭは、複数のメモリセルＣＥＬＬがアレイ状に配置されたセルアレイを有している。また、複数のワード線ＷＤがＸ方向に形成されており、複数の相補ビット線対ＢＩＴ、／ＢＩＴがＹ方向に形成されている。メモリセルＣＥＬＬは、ワード線ＷＤと相補ビット線対ＢＩＴ、／ＢＩＴの交差点に配置されている。各メモリセルＣＥＬＬは、セルトランジスタＴＲ１、ＴＲ２と、２つのインバータから構成される記憶部を有している。セルトランジスタＴＲ１、ＴＲ２のゲートは、１本のワード線ＷＤに接続されている。セルトランジスタＴＲ１のソースあるいはドレインは、ビット線ＢＩＴに接続されており、セルトランジスタＴＲ２のソースあるいはドレインは、ビット線／ＢＩＴに接続されている。セルトランジスタＴＲ１、ＴＲ２は、ワード線ＷＤ及びビット線ＢＩＴ、／ＢＩＴのそれぞれに所定の電位を印加することにより駆動される。

図３は、図２で示された１つのメモリセルＣＥＬＬの平面レイアウト例を示している。平面レイアウトからは分からないが、ワード線ＷＤは、コンタクト構造２０−１（２０−２）を介して、セルトランジスタＴＲ１（ＴＲ２）に接続されている。

図４は、図３中の１本のワード線ＷＤと１本のビット線ＢＩＴを含む１単位の立体構造を示している。図４に示されるように、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４が下方から上方に向かって順番に設けられている。このうち配線層Ｍ１、Ｍ３には、Ｘ方向に延在する配線が形成される。一方、配線層Ｍ２、Ｍ４には、Ｙ方向に延在する配線が形成される。

ワード線ＷＤは、配線層Ｍ３に形成されているメイン配線１０であり、Ｘ方向に延在している。ワード線ＷＤは、コンタクト構造２０を介して、セルトランジスタＴＲに接続されている。それらワード線ＷＤ及びコンタクト構造２０によって、１つの配線構造１（等電位体構造）が構成されている。尚、ワード線ＷＤにつながるコンタクト構造（スタック構造）２０は、セルトランジスタＴＲのゲート、ゲートと配線層Ｍ１間のコンタクト、配線層Ｍ１の座布団配線、配線層Ｍ１、Ｍ２間のビア、配線層Ｍ２の座布団配線、及び配線層Ｍ２、Ｍ３間のビアから構成されている。

ビット線ＢＩＴは、配線層Ｍ２に形成されているメイン配線１０であり、Ｙ方向に延在している。ビット線ＢＩＴは、コンタクト構造２０を介して、セルトランジスタＴＲに接続されている。それらワード線ＷＤ及びコンタクト構造２０によって、１つの配線構造１（等電位体構造）が構成されている。尚、ビット線ＢＩＴにつながるコンタクト構造（スタック構造）２０は、ソース／ドレインと配線層Ｍ１間のコンタクト、配線層Ｍ１の座布団配線、及び配線層Ｍ１、Ｍ２間のビアから構成されている。

ＳＲＡＭのセルアレイでは、図４で示された単位構造が繰り返し配置される。以下、図４で示された単位構造を例として用いることにより、配線構造１の寄生容量及び配線抵抗の抽出を詳しく説明する。

２．感度解析
後述されるように、本実施の形態によれば、製造ばらつきを考慮しながら配線構造１の寄生容量Ｃが抽出される。配線構造１の寄生容量Ｃは、複数のパラメータＰｋに依存する（添え字ｋはパラメータの種類を表す）。言い換えれば、複数のパラメータＰｋが、配線構造１の寄生容量Ｃに寄与する。

パラメータＰｋは、「Ｐｋ＝Ｐ０ｋ＋ΔＰｋ」で表され得る。ここで、Ｐ０ｋは、パラメータＰｋの設計値（ティピカル値）であり、ΔＰｋは、製造ばらつきに起因する設計値Ｐ０ｋからの変動量である。変動量ΔＰｋは、所定の変動範囲「−δＰｋ〜＋δＰｋ」で規定される。−δＰｋは変動量ΔＰｋの下限であり、＋δＰｋは変動量ΔＰｋの上限である。典型的には、変動量ΔＰｋの分布は正規分布で与えられる。その分布の標準偏差がσＰｋであるとき、変動量ΔＰｋは「ΔＰｋ＝αＰｋ×σＰｋ」で表され得る。係数αＰｋが−３〜＋３の値を取るとき、変動量ΔＰｋの範囲は「−３σＰｋ〜＋３σＰｋ」で規定され、統計学的に十分である。

製造ばらつきを考慮しながら配線構造１の寄生容量Ｃを抽出するためには、各パラメータＰｋを上記変動範囲内でばらつかせる必要がある。但し、全てのパラメータＰｋを盲目的にばらつかせることは、非効率的であり、計算負荷の著しい増大を招く。従って、どのパラメータＰｋをどのように扱えばよいかの指針を予め決定しておくことが重要である。そのために、本実施の形態によれば、まず、各パラメータＰｋの製造ばらつきに対する寄生容量Ｃの感度（応答）が解析される。

例えば、あるパラメータＰｋの設計値からの変動に対して、寄生容量Ｃが増加するか減少するかが解析される。

また例えば、あるパラメータＰｋの変動が寄生容量Ｃの変動に対してどの程度寄与するか、すなわち、パラメータＰｋの寄生容量Ｃに対する寄与度が解析される。寄生容量Ｃへの寄与が比較的大きいパラメータＰｋは、以下「メインパラメータ（クリティカルパラメータ）」と参照される。一方、寄生容量Ｃへの寄与が比較的小さいパラメータＰｋは、以下「サブパラメータ」と参照される。パラメータＰｋをメインパラメータとサブパラメータとに分類することは、寄生容量Ｃの抽出処理の効率化の観点から重要である。例えば、メインパラメータの製造ばらつきを詳細に考慮する一方、サブパラメータの製造ばらつきを簡易に考慮することによって、処理効率（計算速度）を向上させることができる。

尚、メイン配線１０（ワード線ＷＤ、ビット線ＢＩＴ）は配線構造１の構成要素の中でも最も大きな体積を占めるため、少なくともメイン配線１０の幅及び厚さは「メインパラメータ」として扱われる。感度解析では、その他のパラメータＰｋがメインパラメータかサブパラメータかが決定される。特に、本実施の形態では配線構造１がコンタクト構造２０を含んでおり、そのコンタクト構造２０に関連するパラメータＰｋが重点的に調べられる。

以下、ワード線ＷＤをメイン配線１０として有するワード配線構造の寄生容量Ｃの感度解析、及び、ビット線ＢＩＴをメイン配線１０として有するビット配線構造の寄生容量Ｃの感度解析を説明する。

２−１．ワード配線構造
図４及び図５を参照して、ワード配線構造の寄生容量Ｃの感度解析を説明する。メイン配線１０としてのワード線ＷＤは、配線層Ｍ３に形成されている。ワード線ＷＤの幅及び厚さはそれぞれｗ３、ｔ３である。配線層Ｍ３の直上の層Ｖ３（第１層）の層間絶縁膜の膜厚はｄ３である。層Ｖ３の直上の層は配線層Ｍ４（直上配線層）であり、配線層Ｍ４に形成される配線の幅及び厚さはそれぞれｗ４、ｔ４である。尚、厚さｔ４は、配線層Ｍ４における層間絶縁膜の膜厚と同じである。

コンタクト構造２０は、配線層Ｍ３より下方のそれぞれの層に形成された導体がスタックされたスタック構造を有する。配線層Ｍ３の直下の層Ｖ２（第２層）の層間絶縁膜の膜厚はｄ２である。層Ｖ２の直下の層は配線層Ｍ２（直下配線層）であり、配線層Ｍ２に形成される配線の幅及び厚さはそれぞれｗ２、ｔ２である。厚さｔ２は、配線層Ｍ２における層間絶縁膜の膜厚と同じである。配線層Ｍ２の直下の層Ｖ１の層間絶縁膜の膜厚はｄ１である。層Ｖ１の直下の層は配線層Ｍ１であり、配線層Ｍ１に形成される配線の厚さはｔ１である。厚さｔ１は、配線層Ｍ１における層間絶縁膜の膜厚と同じである。配線層Ｍ１の下の層間絶縁膜の膜厚はｄ０である。

ワード配線構造の寄生容量Ｃに寄与する複数のパラメータＰｋとしては、上述のｗ４、ｔ４、ｄ３、ｗ３、ｔ３、ｄ２、ｗ２、ｔ２、ｄ１、ｔ１、及びｄ０が考慮される。このうち、ワード線ＷＤの配線幅ｗ３及び配線厚ｔ３はメインパラメータである。尚、各パラメータＰｋの設計値からの変動量ΔＰｋは、変動範囲「−３σＰｋ〜＋３σＰｋ」で規定されるとする。

本実施の形態によれば、ワード配線構造の寄生容量Ｃを算出するために、ＴＣＡＤ（Technology CAD）を利用することによって、図４で示された単位構造の「３次元電磁解析」が行われる。ＴＣＡＤを用いた３次元電磁解析により、寄生容量Ｃを高精度に算出することが可能である。この時、寄生容量Ｃに寄与する各パラメータＰｋの変動量ΔＰｋは、上記変動範囲内で様々な条件に設定される。

図５には、各パラメータＰｋの変動量ΔＰｋの設定条件として、７種類の例が示されている。各条件中、「＋３σ」は、該当パラメータＰｋの変動量ΔＰｋが上限（＋３σＰｋ）に設定されることを意味し、「−３σ」は、該当パラメータＰｋの変動量ΔＰｋが下限（−３σＰｋ）に設定されることを意味する。何も記載されていないところは、変動量ΔＰｋが０であること、すなわち、該当パラメータＰｋが設計値Ｐ０ｋに設定されることを意味する。

条件１：全てのパラメータＰｋが設計値Ｐ０ｋに設定される（センター条件）。この時に算出される寄生容量Ｃは、Ｃｔｙｐであるとする。

条件２：配線層Ｍ３の直上の膜厚ｄ３及び配線層Ｍ３の直下の膜厚ｄ２の変動量が上限（＋３σ）に設定される。

条件３：配線層Ｍ３の直上の膜厚ｄ３及び配線層Ｍ３の直下の膜厚ｄ２の変動量が下限（−３σ）に設定される。

条件４：配線層Ｍ３の直上の膜厚ｄ３、及びコンタクト構造２０を構成するそれぞれの層の膜厚（ｄ２、ｔ２、ｄ１、ｔ１、ｄ０）の変動量が上限（＋３σ）に設定される。すなわち、上記条件２に加えて、ｔ２、ｄ１、ｔ１、ｄ０の変動量が上限に設定される。

条件５：配線層Ｍ３の直上の膜厚ｄ３、及びコンタクト構造２０を構成するそれぞれの層の膜厚（ｄ２、ｔ２、ｄ１、ｔ１、ｄ０）の変動量が下限（−３σ）に設定される。すなわち、上記条件３に加えて、ｔ２、ｄ１、ｔ１、ｄ０の変動量が下限に設定される。

条件６：上記条件３と同様に、配線層Ｍ３の直上の膜厚ｄ３及び配線層Ｍ３の直下の膜厚ｄ２の変動量が下限（−３σ）に設定される。それに加えて、直上配線層Ｍ４における配線幅ｗ４及び直下配線層Ｍ２における配線幅ｗ２の変動量が上限（＋３σ）に設定される。

条件７：上記条件３と同様に、配線層Ｍ３の直上の膜厚ｄ３及び配線層Ｍ３の直下の膜厚ｄ２の変動量が下限（−３σ）に設定される。それに加えて、直上配線層Ｍ４における配線厚ｔ４及び直下配線層Ｍ２における配線厚ｔ２の変動量が上限（＋３σ）に設定される。

図６は、それぞれの条件に対する寄生容量Ｃの算出結果を示している。縦軸は、寄生容量Ｃの変動比率（Ｃ−Ｃｔｙｐ）／Ｃｔｙｐを表している。図６に示される結果から、次のことが分かる。

条件１と条件２との比較から、配線層Ｍ３の直上の膜厚ｄ３及び配線層Ｍ３の直下の膜厚ｄ２が増加すると、寄生容量Ｃは減少することが分かる。また、条件１と条件３との比較から、配線層Ｍ３の直上の膜厚ｄ３及び配線層Ｍ３の直下の膜厚ｄ２が減少すると、寄生容量Ｃは増加することが分かる。すなわち、寄生容量Ｃは、膜厚ｄ２、ｄ３に反比例することが分かる。

条件２と条件４との比較から、コンタクト構造２０における膜厚ｔ２、ｄ１、ｔ１、ｄ０が増加すると、寄生容量Ｃが増加することが分かる。また、条件３と条件５との比較から、コンタクト構造２０における膜厚ｔ２、ｄ１、ｔ１、ｄ０が減少すると、寄生容量Ｃが減少することが分かる。すなわち、寄生容量Ｃは、膜厚ｔ２、ｄ１、ｔ１、ｄ０に比例することが分かる。この傾向は、上記膜厚ｄ２、ｄ３に関する傾向と正反対であることに留意されたい。この傾向は、膜厚ｔ２、ｄ１、ｔ１、ｄ０が増加すると、コンタクト構造２０の側方の容量が増えることに起因すると考えられる。

条件４と条件５の場合、寄生容量ＣのＣｔｙｐからの変動は小さく、変動比率の絶対値はせいぜい１％程度である。これは、各層の膜厚が全体的に増加（減少）した場合であっても、ｄ３、ｄ２の増加（減少）による寄生容量Ｃの減少（増加）と、ｔ２、ｄ１、ｔ１、ｄ０の増加（減少）による寄生容量Ｃの増加（減少）とが、互いに打ち消しあうからである。

条件３と条件６との比較から、直上配線層Ｍ４における配線幅ｗ４及び直下配線層Ｍ２における配線幅ｗ２の変動は、寄生容量Ｃにほとんど影響を与えないことが分かる。この結果に基づいて、寄生容量Ｃの抽出に際しては配線幅ｗ４、ｗ２の製造ばらつきを考慮しなくてもよいと決定することができる。

条件３と条件７との比較から、直上配線層Ｍ４における配線厚ｔ４及び直下配線層Ｍ２における配線厚ｔ２が増加すると、寄生容量Ｃが増加することが分かる。この傾向も、上記膜厚ｄ２、ｄ３に関する傾向と正反対であることに留意されたい。この場合の寄生容量Ｃの増加は、主に、直下配線層Ｍ２における配線厚ｔ２の増加によるコンタクト構造２０の側方の容量の増加に起因すること考えられる。一方、直上配線層Ｍ４における配線厚ｔ４の増加の影響は少ないと考えられる。

また、いずれの条件においても、寄生容量ＣのＣｔｙｐからの変動はそれほど大きくないことが分かる。無視できない寄生容量Ｃの変動の閾値が、例えば、「変動比率の絶対値＝３％」であるとする。その場合、いずれの条件においても変動比率の絶対値はその閾値未満であることが分かる。この結果に基づいて、ワード線ＷＤの配線幅ｗ３及び配線厚ｔ３以外のパラメータを「サブパラメータ」として扱うことを決定することもできる。

２−２．ビット配線構造
図４及び図７を参照して、ビット配線構造の寄生容量Ｃの感度解析を説明する。メイン配線１０としてのビット線ＢＩＴは、配線層Ｍ２に形成されている。ビット線ＢＩＴの幅及び厚さはそれぞれｗ２、ｔ２である。配線層Ｍ２の直上の層Ｖ２（第１層）の層間絶縁膜の膜厚はｄ２である。層Ｖ２の直上の層は配線層Ｍ３（直上配線層）であり、配線層Ｍ３に形成される配線の幅及び厚さはそれぞれｗ３、ｔ３である。尚、厚さｔ３は、配線層Ｍ３における層間絶縁膜の膜厚と同じである。配線層Ｍ３の上の層Ｖ３及び配線層Ｍ４における層間絶縁膜の膜厚はそれぞれｄ３、ｔ４である。

コンタクト構造２０は、配線層Ｍ２より下方のそれぞれの層に形成された導体がスタックされたスタック構造を有する。配線層Ｍ２の直下の層Ｖ１（第２層）の層間絶縁膜の膜厚はｄ１である。層Ｖ１の直下の層は配線層Ｍ１（直下配線層）であり、配線層Ｍ１に形成される配線の幅及び厚さはそれぞれｗ１、ｔ１である。厚さｔ１は、配線層Ｍ１における層間絶縁膜の膜厚と同じである。配線層Ｍ１の下の層間絶縁膜の膜厚はｄ０である。

ビット配線構造の寄生容量Ｃに寄与する複数のパラメータＰｋとしては、上述のｔ４、ｄ３、ｗ３、ｔ３、ｄ２、ｗ２、ｔ２、ｄ１、ｗ１、ｔ１、及びｄ０が考慮される。このうち、ビット線ＢＩＴの配線幅ｗ２及び配線厚ｔ２はメインパラメータである。尚、各パラメータＰｋの設計値からの変動量ΔＰｋは、変動範囲「−３σＰｋ〜＋３σＰｋ」で規定されるとする。

ワード配線構造の場合と同様に、ＴＣＡＤを利用することによって、図４で示された単位構造の「３次元電磁解析」が行われる。それにより、ビット配線構造の寄生容量Ｃが高精度に算出される。この時、寄生容量Ｃに寄与する各パラメータＰｋの変動量ΔＰｋは、上記変動範囲内で様々な条件に設定される。図７には、各パラメータＰｋの変動量ΔＰｋの設定条件として、７種類の例が示されている。

条件１：全てのパラメータＰｋが設計値Ｐ０ｋに設定される（センター条件）。この時に算出される寄生容量Ｃは、Ｃｔｙｐであるとする。

条件２：配線層Ｍ２の直上の膜厚ｄ２及び配線層Ｍ２の直下の膜厚ｄ１の変動量が上限（＋３σ）に設定される。

条件３：配線層Ｍ２の直上の膜厚ｄ２及び配線層Ｍ２の直下の膜厚ｄ１の変動量が下限（−３σ）に設定される。

条件４：配線層Ｍ２の直上の膜厚ｄ２、及びコンタクト構造２０を構成するそれぞれの層の膜厚（ｄ１、ｔ１、ｄ０）の変動量が上限（＋３σ）に設定される。すなわち、上記条件２に加えて、ｔ１及びｄ０の変動量が上限に設定される。

条件５：配線層Ｍ２の直上の膜厚ｄ２、及びコンタクト構造２０を構成するそれぞれの層の膜厚（ｄ１、ｔ１、ｄ０）の変動量が下限（−３σ）に設定される。すなわち、上記条件３に加えて、ｔ１及びｄ０の変動量が下限に設定される。

条件６：上記条件３と同様に、配線層Ｍ２の直上の膜厚ｄ２及び配線層Ｍ２の直下の膜厚ｄ１の変動量が下限（−３σ）に設定される。それに加えて、直上配線層Ｍ３における配線幅ｗ３及び直下配線層Ｍ１における配線幅ｗ１の変動量が上限（＋３σ）に設定される。

条件７：上記条件３と同様に、配線層Ｍ２の直上の膜厚ｄ２及び配線層Ｍ２の直下の膜厚ｄ１の変動量が下限（−３σ）に設定される。それに加えて、直上配線層Ｍ３における配線厚ｔ３及び直下配線層Ｍ１における配線厚ｔ１の変動量が上限（＋３σ）に設定される。

図８は、それぞれの条件に対する寄生容量Ｃの算出結果を示している。図８から、図６の場合と同様の傾向が見て取れる。

２−３．感度解析システム
本実施の形態に係る感度解析処理は、コンピュータシステムによって実現され得る。図９は、本実施の形態に係る感度解析処理を実行する感度解析システム１００の構成を示すブロック図である。感度解析システム１００は、記憶装置１１０、処理装置１２０、入力装置１３０、及び表示装置１４０を備えている。

記憶装置１１０には、配線構造データＳＴＲ及び条件ファイルＣＯＮが格納されている。配線構造データＳＴＲは、図４で示された配線構造（レイアウト、プロセス断面）を示すデータである。条件ファイルＣＯＮは、図５及び図７で示された各パラメータＰｋの変動量ΔＰｋの様々な設定条件を示す。

感度解析プログラムＰＲＯＧ１は、処理装置１２０によって実行されるコンピュータプログラムである。感度解析プログラムＰＲＯＧ１は、記憶装置１１０に格納されている。あるいは、感度解析プログラムＰＲＯＧ１は、コンピュータ読み取り可能な記録媒体に記録されていてもよい。

処理装置１２０は、感度解析プログラムＰＲＯＧ１を実行することによって、本実施の形態に係る感度解析を行う。より詳細には、処理装置１２０と感度解析プログラムＰＲＯＧ１との協働によって、パラメータ設定部１２１、容量算出部１２２、感度解析部１２３、及び結果表示部１２４が実現される。これら機能ブロックは、次の処理を行う。

図１０は、本実施の形態に係る感度解析処理を示すフローチャートである。

ステップＳ１１０：
まず、パラメータ設定部１２１は、記憶装置１１０から配線構造データＳＴＲと条件ファイルＣＯＮを読み出す。

ステップＳ１２０：
次に、パラメータ設定部１２１は、配線構造１の各パラメータＰｋの変動量ΔＰｋを、条件ファイルＣＯＮに記載されている複数の条件（図５、図７参照）に順次設定する。

ステップＳ１３０：
容量算出部１２２は、ＴＣＡＤを含んでいる。容量算出部１２２は、ステップＳ１２０で設定された各パラメータＰｋを用いることによって、配線構造１の３次元電磁解析を行い、それにより配線構造１の寄生容量Ｃを算出する。寄生容量Ｃの算出は、上記複数の条件のそれぞれに対して行われる。その結果、図６あるいは図８で示されたように、それぞれの条件における配線構造１の寄生容量Ｃが算出される。容量算出部１２２は、算出された寄生容量Ｃを示す結果データＲＳＴを、記憶装置１１０に格納する。

ステップＳ１４０：
感度解析部１２３は、記憶装置１１０から結果データＲＳＴを読み出す。そして、感度解析部１２３は、複数の条件に対して算出された寄生容量Ｃに基づいて、パラメータＰｋの変動に対する寄生容量Ｃの応答を解析する。例えば、上述の通り、感度解析部１２３は、各パラメータＰｋの変動に対して寄生容量Ｃが増加するか減少するかを解析することができる。すなわち、感度解析部１２３は、パラメータＰｋの変動に対する寄生容量Ｃの変動傾向を解析することができる。また、感度解析部１２３は、複数の条件のそれぞれにおける寄生容量ＣのＣｔｙｐからの変動量を算出する。そして、感度解析部１２３は、その寄生容量Ｃの変動量と所定の閾値（例：（Ｃ−Ｃｔｙｐ）／Ｃｔｙｐ＝３％）との比較を行うことによって、各パラメータＰｋの寄生容量Ｃに対する寄与度を解析する。これにより、パラメータＰｋをメインパラメータあるいはサブパラメータに分類することができる。

ステップＳ１５０：
結果表示部１２４は、記憶装置１１０から結果データＲＳＴを読み出し、解析結果を表示装置１４０に表示させる。例えば、図６や図８で示されたようなグラフが表示装置１４０に表示される。

以上に示された感度解析の結果は、次に説明されるＣＲ抽出処理において利用される。後に示されるように、この感度解析の結果を利用することにより、ＣＲ抽出処理を、精度を損なうことなく効率的に実施することが可能となる。

３．製造ばらつきを考慮したＣＲ抽出
次に、配線構造１の寄生容量Ｃ及び配線抵抗Ｒの抽出処理を説明する。本実施の形態によれば、この抽出処理において製造ばらつきが考慮される。但し、現実的に有り得ない状況は考慮の対象から除外される。すなわち、製造ばらつきの「統計的緩和」が行われる。

３−１．統計的緩和
まず、統計的緩和の概念を説明する。例として、ある配線の寄生容量の製造ばらつきを考える。その寄生容量に寄与するパラメータとしては、例えば、その配線の配線幅ｗ及び配線厚ｔが考えられる。配線幅ｗの設計値はｗ０であり、製造ばらつきに起因する設計値ｗ０からの変動量はΔｗである。また、配線厚ｔの設計値はｔ０であり、製造ばらつきに起因する設計値ｔ０からの変動量はΔｔである。

ｗ＝ｗ０＋Δｗ
ｔ＝ｔ０＋Δｔ

典型的には、変動量Δｗ、Δｔの分布は正規分布で与えられる。その分布の標準偏差がそれぞれσｗ、σｔであるとき、変動量Δｗ、Δｔは次のように表される。

Δｗ＝αｗ×σｗ
Δｔ＝αｔ×σｔ

係数αｗ、αｔがそれぞれ−３〜＋３の値を取るとき、変動量Δｗ及びΔｔの範囲は次のように規定される。

Δｗ＝−３σｗ〜＋３σｗ
Δｔ＝−３σｔ〜＋３σｔ

配線幅ｗ及び配線厚ｔが変動すると、それに応じて、当該配線の寄生容量も変動する。寄生容量の最大値及び最小値を求めるには、変動量Δｗ及びΔｔのそれぞれを上記範囲内で変化させればよい。但し、ΔｗとΔｔは互いに独立して変動する独立変数であるため、ΔｗとΔｔの変動幅が同時に最大となる確率は極めて小さい。例えば、Δｗ＝−３σｗ、且つ、Δｔ＝＋３σｔとなることは、現実的にはあり得ない。従って、そのような極端な場合は考慮の対象から除外してよい。すなわち、ΔｗとΔｔの幅が同時には最大にならないという条件の下で、寄生容量の最大値及び最小値が算出されるとよい。これが、統計的緩和である。

図１１を参照して、統計的緩和の具体例を説明する。図１１において、互いに直交する２軸はΔｗ、Δｔをそれぞれ示している。原点Ｏは、センター条件（Δｗ＝０、Δｔ＝０）を示し、点（Δｗ、Δｔ）は製造ばらつきを示す。Δｗ、Δｔの各々の確率分布は正規分布で与えられる。また、Δｗの範囲として−３σｗ〜＋３σｗを考え、Δｔの範囲として−３σｔ〜＋３σｔを考える。

図１１の平面において、点（Δｗ、Δｔ）が発生する確率を与える「同時確率密度関数（ＪＰＤＦ：Joint Probability Density Function）」を定義することができる。ＪＰＤＦは、「同時分布関数（ＪＤＦ：Joint Distribution Function）」と呼ばれる場合もある。図１１中の曲線ＣＥＰは、ある同じ確率で発生する点（Δｗ、Δｔ）の集合を表しており、以下「等確率円（Circle of Equal Probability）」と参照される。

ΔｗとΔｔは互いに独立した変数であるため、ΔｗとΔｔの幅が“同時に”最大となる確率は極めて小さい。例えば、図１１中の点Ｑ（Δｗ＝＋３σｗ、Δｔ＝＋３σｔ）は、現実的にはあり得ない。従って、そのような極端な場合が考慮の対象から除外され、所定の確率以上で発生する事象のみが考慮される。その所定の確率として、上述の等確率円ＣＥＰを用いることが好適である。すなわち、等確率円ＣＥＰ内の点のみが考慮される。これにより、点Ｑのような極端な場合が除外され、統計的緩和が実現される。寄生容量の最大値及び最小値の探索時、Δｗ及びΔｔは、ＪＰＤＦの等確率円ＣＥＰ上の点に設定される。すなわち、下記式（１）で表される条件の下での寄生容量の最大値及び最小値が算出される。

３−２．配線構造１に関するパラメータ設定方針
製造ばらつきを考慮しながら配線構造１の寄生容量Ｃを抽出するためには、各パラメータＰｋをばらつかせる必要がある。但し、全てのパラメータＰｋを盲目的にばらつかせることは、非効率的であり、計算負荷の著しい増大を招く。そこで、本実施の形態によれば、各パラメータＰｋの変動量ΔＰｋの設定方針は、上述の第２節で説明された感度解析の結果に基づいて決定される。図１２を参照して、本実施の形態における各パラメータＰｋの変動量ΔＰｋの設定方針を説明する。

図１２に示されるように、配線構造１は、メイン配線１０とコンタクト構造２０を含んでいる。メイン配線１０の配線幅及び配線厚は、それぞれ上述のｗ及びｔで表される。メイン配線１０が形成される配線層の直上の層は第１層である。メイン配線１０が形成される配線層の直下の層は第２層である。第２層の下方には第３層から第ｎ層（ｎは３以上の整数）が順番に位置している。コンタクト構造２０は、第２層から第ｎ層のそれぞれに形成された導体がスタックされたスタック構造を有する。第ｉ層（ｉ＝１〜ｎ）の層間絶縁膜の膜厚はｓｉで表される。第１層の直上の層は、直上配線層である。第２層の直下の層は、直下配線層（第３層）である。

まず、製造ばらつきが考慮されるパラメータは、次の通りである。上述の感度解析の結果、直上配線層と直下配線層の配線幅の変動は、寄生容量Ｃにほとんど影響を与えないことが分かった。従って、直上配線層と直下配線層の配線幅の製造ばらつきは考慮されない。また、直上配線層の配線厚の変動が寄生容量Ｃに与える影響も小さいことが分かった。従って、直上配線層の配線厚の製造ばらつきも考慮されない。よって、本実施の形態では、メイン配線１０の配線幅ｗ及び配線厚ｔ、第１層の膜厚ｓ１、及びコンタクト構造２０の各層の膜厚ｓ２〜ｓｎの製造ばらつきが考慮される。

膜厚ｓｉ（ｉ＝１〜ｎ）のそれぞれの設計値からの変動量はΔｓｉである。変動量Δｓｉは、所定の変動範囲「−δｓｉ〜＋δｓｉ」で規定される。−δｓｉは変動量Δｓｉの下限であり、＋δｓｉは変動量Δｓｉの上限である。典型的には、変動量Δｓｉの分布は正規分布で与えられる。その分布の標準偏差がσｓｉであるとき、変動量Δｓｉは「Δｓｉ＝αｓｉ×σｓｉ」で表され得る。係数αｓｉが−３〜＋３の値を取るとき、変動量Δｓｉの範囲は「−３σｓｉ〜＋３σｓｉ」で規定され、統計学的に十分である。

次に、図１１で示されたような統計的緩和が適用されるパラメータは、次の通りである。例えば、全てのパラメータ（ｗ、ｔ、ｓｉ）に対して、図１１で示されたような統計的緩和を適用することが考えられる。つまり、等確率円ＣＥＰの“次元数”を増やすことが考えられる。しかしながら、等確率円ＣＥＰの次元数が増加するにつれて、寄生容量Ｃの最大値及び最小値の探索処理は複雑になり、計算負荷が増大する。そこで、本実施の形態によれば、等確率円ＣＥＰの次元数は、精度を損なわない範囲でなるべく少なく設定される。そのために、上述の第２節で説明された「メインパラメータ」に対して、統計的緩和が適用される。「サブパラメータ」に対しては、図１１で示されたような統計的緩和は適用されない。

本実施の形態において、メインパラメータは、メイン配線１０の配線幅ｗ及び配線厚ｔである。従って、配線幅ｗの変動量Δｗ及び配線厚ｔの変動量Δｔに対して、図１１で示されたような統計的緩和が適用される。すなわち、変動量Δｗ、Δｔの幅が同時には最大にならないという条件（数式（１）参照）の下で、配線容量Ｃの最大値や最小値が探索される。

一方、各層の膜厚ｓｉはサブパラメータである。従って、膜厚ｓｉに対して、図１１で示されたような統計的緩和は適用されない。その代わり、各膜厚ｓｉの変動量Δｓｉは、所定値に固定される。つまり、変動量Δｓｉが所定値に固定されるという条件の下で、配線容量Ｃの最大値や最小値が探索される。

変動量Δｓｉの設定値は、「＋３σｓｉ×γ」あるいは「−３σｓｉ×γ」で表される。ここで、γは、緩和係数であり、０より大きく１以下の値に設定される。γ＝１の場合、それは、所定の変動範囲「−３σｓｉ〜＋３σｓｉ」のうち最大振幅を意味する。但し、変動量Δｓｉのそれぞれも互いに独立して変動する独立変数であるため、変動量Δｓｉの全ての幅が最大となる確率は、やはり極めて小さい。従って、緩和係数γは、１未満に設定されてもよい。それにより、製造ばらつきが多少緩和される。これは、図１１で示されたような統計的緩和の代わりに、“簡易な統計的緩和”を適用していることに相当する。１未満の緩和係数γの設定例として、次の式（２）で表されるものが挙げられる（特許文献２参照）。

尚、ビアやコンタクトの各膜厚ｓｉは、それらが形成される層間膜によって決定される。また、それら層間膜厚は、プロセス工程から統計的に独立である。ビアやコンタクトの層間膜は複数の膜から構成される場合もあり、そのような場合も同様に、それら複数の膜のそれぞれの膜厚に関して統計的緩和を適用することができる。

３−３．寄生容量Ｃの抽出
製造ばらつきを考慮することにより、配線構造１の寄生容量Ｃの最大値Ｃｍａｘ及び最小値Ｃｍｉｎの抽出が行われる。図１３は、この時の各パラメータの設計値からの変動量の設定条件を示している。

（センター条件）
センター条件において、全てのパラメータの変動量は０に設定される。

（Ｃｍａｘ条件）
最大容量値Ｃｍａｘを抽出する際の条件は、次の通りである。メインパラメータ、すなわち、メイン配線１０の配線幅ｗ及び配線厚ｔに関して、それらの変動量Δｗ及びΔｔの幅が同時には最大にならないという条件が課される。具体的には、上記式（１）で表される条件が課される。また、メイン配線１０の直上の膜厚ｓ１の変動量Δｓ１は負の固定値「−３σｓ１×γ」に設定され、メイン配線１０の直下の膜厚ｓ２の変動量Δｓ２も負の固定値「−３σｓ２×γ」に設定される。これは、寄生容量Ｃが膜厚ｓ１、ｓ２に反比例することが、上記感度解析の結果から判明しているからである。一方、コンタクト構造２０に属する他の層の膜厚ｓｉ（ｉ＝３〜ｎ）の変動量Δｓｉは、正の固定値「＋３σｓｉ×γ」に設定される。これは、寄生容量Ｃが膜厚ｓｉに比例することが、上記感度解析の結果から判明しているからである。また、層間絶縁膜５の誘電率εの変動量Δεは、正の固定値「＋３σε」に設定される。その他のパラメータの変動量は０に設定される。

（Ｃｍｉｎ条件）
最小容量値Ｃｍｉｎを抽出する際の条件は、次の通りである。メインパラメータ、すなわち、メイン配線１０の配線幅ｗ及び配線厚ｔに関して、それらの変動量Δｗ及びΔｔの幅が同時には最大にならないという条件が課される。具体的には、上記式（１）で表される条件が課される。また、メイン配線１０の直上の膜厚ｓ１の変動量Δｓ１は正の固定値「＋３σｓ１×γ」に設定され、メイン配線１０の直下の膜厚ｓ２の変動量Δｓ２も正の固定値「＋３σｓ２×γ」に設定される。これは、寄生容量Ｃが膜厚ｓ１、ｓ２に反比例することが、上記感度解析の結果から判明しているからである。一方、コンタクト構造２０に属する他の層の膜厚ｓｉ（ｉ＝３〜ｎ）の変動量Δｓｉは、負の固定値「−３σｓｉ×γ」に設定される。これは、寄生容量Ｃが膜厚ｓｉに比例することが、上記感度解析の結果から判明しているからである。また、層間絶縁膜５の誘電率εの変動量Δεは、負の固定値「−３σε」に設定される。その他のパラメータの変動量は０に設定される。

図１３で示されたそれぞれの設定条件の下で、配線構造１の寄生容量Ｃが算出される。寄生容量Ｃの算出には、ＴＣＡＤが利用される。すなわち、図４で示された単位構造の「３次元電磁解析」を通して、配線構造１（ワード配線構造、ビット配線構造）の寄生容量Ｃが算出される。ＴＣＡＤを用いた３次元電磁解析により、寄生容量Ｃを高精度に算出することが可能である。センター条件の下で算出される配線構造１の寄生容量Ｃは、Ｃｔｙｐである。

図１４は、上記Ｃｍａｘ条件及びＣｍｉｎ条件の下で算出される寄生容量Ｃを示している。縦軸は、算出される寄生容量Ｃを示し、横軸は、等確率円ＣＥＰの軌跡を規定する角度θ（図１１参照）を示している。角度θを変化させると、すなわち、上記式（１）で表される条件の下で変動量Δｗ、Δｔを変化させると、それに応じて寄生容量Ｃも変動する。図１４中の曲線Ｖ１は、Ｃｍａｘ条件の下での寄生容量Ｃの変動を表し、曲線Ｖ２は、Ｃｍｉｎ条件の下での寄生容量Ｃの変動を表している。曲線Ｖ１の最大点が最大容量値Ｃｍａｘに相当し、曲線Ｖ２の最小点が最小容量値Ｃｍｉｎに相当する。尚、最大容量値Ｃｍａｘ及び最小容量値Ｃｍｉｎの好適な探索方法の一例は、本願発明者らによる特許出願：特願２００８−１３３８６８（未公開）に詳細に記載されている。

このようにして、配線構造１の寄生容量Ｃに関して、センター値Ｃｔｙｐ及びコーナー値Ｃｍａｘ、Ｃｍｉｎが算出（抽出）される。最大容量値Ｃｍａｘに関する補正パラメータβｃｍａｘ、及び最小容量値Ｃｍｉｎに関する補正パラメータβｃｍｉｎは、それぞれ次のように算出される。

βｃｍａｘ＝Ｃｍａｘ／Ｃｔｙｐ
βｃｍｉｎ＝Ｃｍｉｎ／Ｃｔｙｐ

尚、図４で示された構造の場合、ワード線ＷＤを含むワード配線構造とビット線ＢＩＴを含むビット配線構造のそれぞれに関して、Ｃｔｙｐ、Ｃｍａｘ（βｃｍａｘ）、Ｃｍｉｎ（βｃｍｉｎ）が算出される。

また、ワード配線構造とビット配線構造との間のカップリング容量は、次のように算出される。ワード配線構造に関する最大容量値Ｃｍａｘ及び最小容量値Ｃｍｉｎのうちカップリング成分は、それぞれＣｃｐ＿ｗｄｍａｘ及びＣｃｐ＿ｗｄｍｉｎである。同様に、ビット配線構造に関する最大容量値Ｃｍａｘ及び最小容量値Ｃｍｉｎのうちカップリング成分は、それぞれＣｃｐ＿ｂｉｔｍａｘ及びＣｃｐ＿ｂｉｔｍｉｎである。この場合、カップリング容量の最大値Ｃｃｐ＿ｍａｘは、Ｃｃｐ＿ｗｄｍａｘとＣｃｐ＿ｂｉｔｍａｘのうちいずれか大きい方である。また、カップリング容量の最小値Ｃｃｐ＿ｍｉｎは、Ｃｃｐ＿ｗｄｍｉｎとＣｃｐ＿ｂｉｔｍｉｎのうちいずれか小さい方である。

３−４．配線抵抗Ｒの抽出
図１５を参照して、本実施の形態に係る配線構造１の配線抵抗Ｒの算出方法を説明する。配線構造１の配線抵抗Ｒは、メイン配線１０の抵抗値Ｒｍａｉｎとコンタクト構造２０の抵抗値Ｒｃｏｎｔａｃｔとの和で表される。

メイン配線１０の抵抗値Ｒｍａｉｎは、式：Ｒｍａｉｎ＝ρ×ｌ／（ｗ×ｔ）に従って算出される。ρは、電気抵抗率（単位：Ωｍ）であり、ｌは、メイン配線１０の長さである。

コンタクト構造２０の抵抗値Ｒｃｏｎｔａｃｔは、コンタクト構造２０を構成する各層の抵抗値Ｒｉ（ｉ＝２〜ｎ）の総和として表される。ここで、コンタクト構造２０は、Ｚ方向の配線とみなされる。従って、コンタクト構造２０を構成する各層の膜厚ｓｉ（ｉ＝２〜ｎ）が、各層における配線長（Ｚ方向の長さ）に相当する。ビアの断面積がＳｖである場合、抵抗値Ｒｉは、式：Ｒｉ＝ρ×ｓｉ／Ｓｖに従って算出される。

尚、コンタクト構造２０において上下のビアに挟まれるある配線層の配線（座布団配線）の抵抗値は、想定される電流パスに基づき、近似的に算出される。すなわち、図１６に示されるように、ある配線層の配線の抵抗値Ｒ３は、断面積Ｓｖを有し上下のビア間をつなぐ配線の抵抗値として算出される。但し、上下のビアの位置がずれている場合も考慮して、抵抗値Ｒ３は、式：Ｒ３＝ρ×ｓ３／（Ｓｖ×ｃｏｓφ）に従って算出される。上下のビアの位置が一致する場合（φ＝０）、電流パスは直進貫通であり、抵抗値Ｒ３はρ×ｓ３／Ｓｖと算出される。上下のビアの位置がＸ方向とＹ方向の両方にずれている場合も同様である。Ｚ軸からのＸ方向及びＹ方方向への傾きがそれぞれ角度φｘ、φｙで規定される場合、抵抗値Ｒ３は、式：Ｒ３＝ρ×ｓ３／（Ｓｖ×ｃｏｓφｘ×ｃｏｓφｙ）に従って算出される。

製造ばらつきを考慮することにより、配線構造１の配線抵抗Ｒの最大値Ｒｍａｘ及び最小値Ｒｍｉｎの抽出が行われる。このとき、製造ばらつきが考慮されるパラメータは、メイン配線１０の配線幅ｗ及び配線厚ｔ、コンタクト構造２０を構成する各層の膜厚ｓｉ（ｉ＝２〜ｎ）である。図１７は、この時の各パラメータの設計値からの変動量の設定条件を示している。

（センター条件）
センター条件において、全てのパラメータの変動量は０に設定される。

（Ｒｍａｘ条件）
最大抵抗値Ｒｍａｘを抽出する際の条件は、次の通りである。メインパラメータ、すなわち、メイン配線１０の配線幅ｗ及び配線厚ｔに関して、それらの変動量Δｗ及びΔｔの幅が同時には最大にならないという条件が課される。具体的には、上記式（１）で表される条件が課される。また、各層の膜厚ｓｉ（ｉ＝２〜ｎ）の変動量Δｓｉは、正の固定値「＋３σｓｉ×γ」に設定される。その他のパラメータの変動量は０に設定される。

（Ｒｍｉｎ条件）
最小抵抗値Ｒｍｉｎを抽出する際の条件は、次の通りである。メインパラメータ、すなわち、メイン配線１０の配線幅ｗ及び配線厚ｔに関して、それらの変動量Δｗ及びΔｔの幅が同時には最大にならないという条件が課される。具体的には、上記式（１）で表される条件が課される。また、各層の膜厚ｓｉ（ｉ＝２〜ｎ）の変動量Δｓｉは、負の固定値「−３σｓｉ×γ」に設定される。その他のパラメータの変動量は０に設定される。

図１７で示されたそれぞれの設定条件の下で、配線構造１の配線抵抗Ｒが算出される。センター条件の下で算出される配線構造１の配線抵抗Ｒは、Ｒｔｙｐである。

図１８は、上記Ｒｍａｘ条件及びＲｍｉｎ条件の下で算出される配線抵抗Ｒを示している。縦軸は、算出される配線抵抗Ｒを示し、横軸は、等確率円ＲＥＰの軌跡を規定する角度θ（図１１参照）を示している。角度θを変化させると、すなわち、上記式（１）で表される条件の下で変動量Δｗ、Δｔを変化させると、それに応じて配線抵抗Ｒも変動する。図１８中の曲線Ｖ３は、Ｒｍａｘ条件の下での配線抵抗Ｒの変動を表し、曲線Ｖ４は、Ｒｍｉｎ条件の下での配線抵抗Ｒの変動を表している。曲線Ｖ３の最大点が最大抵抗値Ｒｍａｘに相当し、曲線Ｖ４の最小点が最小抵抗値Ｒｍｉｎに相当する。尚、最大抵抗値Ｒｍａｘ及び最小抵抗値Ｒｍｉｎの好適な探索方法の一例は、本願発明者らによる特許出願：特願２００８−１３３８６８（未公開）に詳細に記載されている。

このようにして、配線構造１の配線抵抗Ｒに関して、センター値Ｒｔｙｐ及びコーナー値Ｒｍａｘ、Ｒｍｉｎが算出（抽出）される。最大抵抗値Ｒｍａｘに関する補正パラメータβｒｍａｘ、及び最小抵抗値Ｒｍｉｎに関する補正パラメータβｒｍｉｎは、それぞれ次のように算出される。

βｒｍａｘ＝Ｒｍａｘ／Ｒｔｙｐ
βｒｍｉｎ＝Ｒｍｉｎ／Ｒｔｙｐ

尚、図４で示された構造の場合、ワード線ＷＤを含むワード配線構造とビット線ＢＩＴを含むビット配線構造のそれぞれに関して、Ｒｔｙｐ、Ｒｍａｘ（βｒｍａｘ）、Ｒｍｉｎ（βｒｍｉｎ）が算出される。

３−５．ＣＲ付きセルネットリストの作成
図４で示された配線構造１は、メモリセルに含まれるセルトランジスタを駆動するためのものである。セルアレイ中の接続関係を示すネットリストは、以下、「セルネットリスト」と参照される。セルネットリスト中の配線構造１に対応するネットに寄生容量Ｃ及び配線抵抗Ｒを付与することにより、「ＣＲ付きセルネットリスト」を作成することができる。この時、上記算出されたセンター値Ｃｔｙｐ、Ｒｔｙｐ、及びコーナー値Ｃｍａｘ、Ｃｍｉｎ、Ｒｍａｘ、Ｒｍｉｎが用いられる。一般に、寄生容量Ｃと配線抵抗Ｒとは反比例の関係を有する。従って、最大容量値Ｃｍａｘがネットに付与されるときは、最小抵抗値Ｒｍｉｎが同じネットに付与される。一方、最小容量値Ｃｍｉｎがネットに付与されるときは、最大抵抗値Ｒｍａｘが同じネットに付与される。

図１９は、ワード配線構造に付与されるＣＲとビット配線構造に付与されるＣＲの組み合わせの様々な例を示している。図１９において、Ｃｔｙｐ＿ｗｄ、Ｃｍａｘ＿ｗｄ、Ｃｍｉｎ＿ｗｄ、Ｒｔｙｐ＿ｗｄ、Ｒｍａｘ＿ｗｄ、及びＲｍｉｎ＿ｗｄは、それぞれ、ワード配線構造のＣｔｙｐ、Ｃｍａｘ、Ｃｍｉｎ、Ｒｔｙｐ、Ｒｍａｘ、及びＲｍｉｎである。また、Ｃｔｙｐ＿ｂｉｔ、Ｃｍａｘ＿ｂｉｔ、Ｃｍｉｎ＿ｂｉｔ、Ｒｔｙｐ＿ｂｉｔ、Ｒｍａｘ＿ｂｉｔ、及びＲｍｉｎ＿ｂｉｔは、それぞれ、ビット配線構造のＣｔｙｐ、Ｃｍａｘ、Ｃｍｉｎ、Ｒｔｙｐ、Ｒｍａｘ、及びＲｍｉｎである。

ＣＲ付きセルネットリストを用いることにより、設計者は、半導体装置の動作検証（タイミング検証や遅延検証）を行うことができる。この時、所望のケースに対応するＣＲ付きセルネットリストを用いることにより、所望のケースにおける半導体装置の動作検証を行うことができる。例えば、図１９で示された様々な組み合わせのＣＲ付きセルネットリストがライブラリとして提供され、その中から所望のケースに対応するものが適宜選択されるとよい。

３−６．ＣＲ抽出システム
本実施の形態に係る配線構造１のＣＲ抽出処理は、コンピュータシステムによって実現され得る。図２０は、本実施の形態に係るＣＲ抽出処理を実行するＣＲ抽出システム２００の構成を示すブロック図である。ＣＲ抽出システム２００は、記憶装置２１０、処理装置２２０、入力装置２３０、及び表示装置２４０を備えている。

記憶装置２１０には、配線構造データＳＴＲ、容量条件ファイルＣＣＯＮ、及び抵抗条件ファイルＲＣＯＮが格納されている。配線構造データＳＴＲは、図４で示された配線構造（レイアウト、プロセス断面）を示すデータである。容量条件ファイルＣＣＯＮは、図１３で示された容量抽出時の各パラメータの変動量の設定条件を示す。抵抗条件ファイルＲＣＯＮは、図１７で示された抵抗抽出時の各パラメータの変動量の設定条件を示す。

ＣＲ抽出プログラムＰＲＯＧ２は、処理装置２２０によって実行されるコンピュータプログラムである。ＣＲ抽出プログラムＰＲＯＧ２は、記憶装置２１０に格納されている。あるいは、ＣＲ抽出プログラムＰＲＯＧ２は、コンピュータ読み取り可能な記録媒体に記録されていてもよい。

処理装置２２０は、ＣＲ抽出プログラムＰＲＯＧ２を実行することによって、本実施の形態に係るＣＲ抽出処理を行う。より詳細には、処理装置２２０とＣＲ抽出プログラムＰＲＯＧ２との協働によって、容量抽出部２２１、抵抗抽出部２２２、及びセルネットリスト作成部２２３が実現される。これら機能ブロックは、次の処理を行う。

図２１は、本実施の形態に係るＣＲ抽出処理を示すフローチャートである。

ステップＳ２１０：
容量抽出部２２１は、記憶装置２１０から配線構造データＳＴＲ及び容量条件ファイルＣＣＯＮを読み出す。また、抵抗抽出部２２２は、記憶装置２１０から配線構造データＳＴＲ及び抵抗条件ファイルＲＣＯＮを読み出す。

ステップＳ２２０：
容量抽出部２２１は、本実施の形態に係る統計的緩和手法に従って、配線構造１の寄生容量Ｃの抽出を行う。具体的には、容量抽出部２２１は、配線構造１の各パラメータの変動量を、容量条件ファイルＣＣＯＮに記載されている複数の条件（図１３参照）に順次設定する。そして、容量抽出部２２１は、設定された各パラメータを用いることによって、配線構造１の３次元電磁解析を行い、それにより、配線構造１の寄生容量Ｃのセンター値Ｃｔｙｐ及びコーナー値Ｃｍａｘ、Ｃｍｉｎを算出（抽出）する。

ステップＳ２３０：
抵抗抽出部２２２は、本実施の形態に係る統計的緩和手法に従って、配線構造１の配線抵抗Ｒの抽出を行う。具体的には、抵抗抽出部２２２は、配線構造１の各パラメータの変動量を、抵抗条件ファイルＲＣＯＮに記載されている複数の条件（図１７参照）に順次設定する。そして、抵抗抽出部２２２は、設定された各パラメータを用いることによって、配線構造１の配線抵抗Ｒのセンター値Ｒｔｙｐ及びコーナー値Ｒｍａｘ、Ｒｍｉｎを算出（抽出）する。

ステップＳ２４０：
セルネットリスト作成部２２３は、算出されたセンター値Ｃｔｙｐ、Ｒｔｙｐ、及びコーナー値Ｃｍａｘ、Ｃｍｉｎ、Ｒｍａｘ、Ｒｍｉｎを用いることにより、ＣＲ付きセルネットリストＣＮＥＴ＿ＣＲを作成する。このとき、セルネットリスト作成部２２３は、図１９で示されたような様々な組み合わせのＣＲ付きセルネットリストＣＮＥＴ＿ＣＲを作成してもよい。セルネットリスト作成部２２３は、ＣＲ付きセルネットリストＣＮＥＴ＿ＣＲを記憶装置２１０に格納する。

４．半導体装置の設計
次に、半導体装置の設計方法を説明する。例として、ＳＲＡＭマクロを含む半導体装置を考える。

図２２は、ＳＲＡＭマクロを含む半導体装置、及びＳＲＡＭマクロの構成を示している。ＳＲＡＭマクロは、セルアレイと周辺部とを備えている。セルアレイ（ＣＥＬＬ＿ＡＲＲＡＹ）は、図２で示されたようにアレイ状に配置された複数のメモリセルＣＥＬＬを有し、データ記憶部として機能する。周辺部は、ＳＲＡＭの動作を制御するための構成であり、セルアレイの周囲に配置されている。周辺部は、ドライバ（ＤＲＩＶＥＲ）、センスアンプ（ＳＡ）、データ入出力部（Ｉ／Ｏ）、コントローラ（ＣＮＴ）等を含んでいる。

本実施の形態に係る回路設計処理は、コンピュータシステムによって実現され得る。図２３は、本実施の形態に係る回路設計処理を実行する回路設計システム３００の構成を示すブロック図である。回路設計システム３００は、記憶装置３１０、処理装置３２０、入力装置３３０、及び表示装置３４０を備えている。

記憶装置３１０には、レイアウトツール、ＬＰＥツール、ネットリスト作成プログラム、遅延計算ツール、タイミング解析ツール等が格納される。ネットリスト作成プログラムは、上述のＣＲ抽出プログラムＰＲＯＧ２に加えて、周辺ネットリスト作成プログラムＰＲＯＧ３及びネットリスト合成プログラムＰＲＯＧ４を含んでいる。これらツール及びプログラムは、処理装置３２０によって実行されるプログラムである。これらツール及びプログラムは、コンピュータ読み取り可能な記録媒体に記録されていてもよい。処理装置３２０は、これらツール及びプログラムを実行することによって、本実施の形態に係る回路設計処理を行う。

図２４は、本実施の形態に係る回路設計処理及び半導体装置の製造方法を示すフローチャートである。

ステップＳ３１０：
論理合成等を通して、ＳＲＡＭマクロのネットリストＮＥＴが作成される。そのネットリストＮＥＴは、セルアレイのネットリストであるセルネットリストと、周辺部のネットリストである周辺ネットリストに区分けされ得る。作成されたネットリストＮＥＴは、記憶装置３１０に格納される。尚、ＳＲＡＭセルのネットリスト及びレイアウトデータは、ＳＲＡＭマクロのネットリストＮＥＴの作成前に別途作成されていてもよい。

ステップＳ３２０：
レイアウトツールは、記憶装置３１０からネットリストＮＥＴを読み出し、そのネットリストＮＥＴに応じたＳＲＡＭマクロのレイアウトを決定する。レイアウトは、セルアレイのレイアウトと、周辺部のレイアウトに区分けされ得る。決定されたレイアウトを示すレイアウトデータＬＡＹは、記憶装置３１０に格納される。また、セルアレイのレイアウトとプロセス断面から、図４で示された配線構造を示す配線構造データＳＴＲが作成される。作成された配線構造データＳＴＲは、記憶装置３１０に格納される。

ステップＳ３３０：
次に、決定したレイアウトに基づいて、ＳＲＡＭマクロに関するＣＲ抽出処理が実施される。その結果、ネットリストＮＥＴに寄生容量Ｃ及び配線抵抗Ｒが付与された「ＣＲ付きネットリストＮＥＴ＿ＣＲ」が作成される。

典型的な回路設計フローでは、ＣＲ抽出処理は、ＬＰＥツールにより行われる。しかしながら、一般的なＬＰＥツールでは、処理速度との兼ね合いから、計算精度が犠牲になっている。その一方、本実施の形態で説明されたようなＴＣＡＤを用いた３次元電磁解析によれば、高精度で寄生容量Ｃを抽出することが可能である。従って、本実施の形態においては、対象に応じて別々のＣＲ抽出方法が採用される。具体的には、セルアレイに関しては、上述の第３節で説明された手法に従ってＣＲ抽出が実行される。一方、周辺部に関しては、ＬＰＥツールを用いることによりＣＲ抽出が実行される。

ステップＳ３３１：
ＣＲ抽出プログラムＰＲＯＧ２は、上記第３節で説明された手法に従って、セルアレイ中の配線構造１の寄生容量Ｃ及び配線抵抗Ｒを抽出する。その結果、セルネットリストにＣＲが付与されたＣＲ付きセルネットリストＣＮＥＴ＿ＣＲが作成される。作成されたＣＲ付きセルネットリストＣＮＥＴ＿ＣＲは、記憶装置３１０に格納される。

ステップＳ３３２：
周辺部のランダムなレイアウトに関しては、ＬＰＥによって寄生容量Ｃ及び配線抵抗Ｒの抽出が行われる。具体的には、周辺ネットリスト作成プログラムＰＲＯＧ３は、記憶装置３１０からレイアウトデータＬＡＹを読み出し、周辺部のレイアウトに基づいてＬＰＥを行う。このとき、周辺ネットリスト作成プログラムＰＲＯＧ３は、ＬＰＥツールを適宜用いる。また、このとき、特許文献２や特許文献３に記載された手法に従って、統計的緩和が考慮されると好適である。このように、ＬＰＥを通して周辺部のＣＲ抽出が行われ、その結果、周辺ネットリストにＣＲが付与されたＣＲ付き周辺ネットリストＰＮＥＴ＿ＣＲが作成される。作成されたＣＲ付き周辺ネットリストＰＮＥＴ＿ＣＲは、記憶装置３１０に格納される。

ステップＳ３３３：
ネットリスト合成プログラムＰＲＯＧ４は、記憶装置３１０からＣＲ付きセルネットリストＣＮＥＴ＿ＣＲ及びＣＲ付き周辺ネットリストＰＮＥＴ＿ＣＲを読み出す。そして、ネットリスト合成プログラムＰＲＯＧ４は、ＣＲ付きセルネットリストＣＮＥＴ＿ＣＲとＣＲ付き周辺ネットリストＰＮＥＴ＿ＣＲを組み合わせることによって、ＣＲ付きネットリストＮＥＴ＿ＣＲを作成する。作成されたＣＲ付きネットリストＮＥＴ＿ＣＲは、記憶装置３１０に格納される。

ステップＳ３４０：
次に、作成されたＣＲ付きネットリストＮＥＴ＿ＣＲを用いることにより、遅延検証やタイミング検証等の動作検証が行われる。そのために、遅延計算ツールは、記憶装置３１０からＣＲ付きネットリストＮＥＴ＿ＣＲを読み出し、そのＣＲ付きネットリストＮＥＴ＿ＣＲに含まれる各ネットの遅延値を算出する。そして、遅延計算ツールは、算出された各ネットの遅延値を示す遅延ファイルＤＥＬＡＹを作成する。作成された遅延ファイルＤＥＬＡＹは、記憶装置３１０に格納される。

ステップＳ３５０：
タイミング解析ツールは、記憶装置３１０からＣＲ付きネットリストＮＥＴ＿ＣＲ及び遅延ファイルＤＥＬＡＹを読み出す。そして、タイミング解析ツールは、ＳＴＡ（Static Timing Analysis）等のタイミング解析を実施する。

ステップＳ３６０：
タイミング解析の結果がフェイルの場合（ステップＳ３６０；Ｎｏ）、処理は上流のステップＳ３２０に戻り、レイアウトの変更が行われる。このような処理の後戻りは、設計ＴＡＴの観点から好ましくない。しかしながら、タイミング検証において製造ばらつきを考慮するということは、そのタイミング検証においてクリアすべき条件が厳しくなることを意味する。条件が厳しくなるほど、タイミング検証の結果がフェイルになりやすく、回路設計の修正回数が増大する。このことは、設計ＴＡＴの増大を招く。

本実施の形態によれば、ＣＲ抽出処理において製造ばらつきが統計的に緩和されており、現実的にはあり得ない極端な状況が考慮から除外されている。つまり、そのような極端な状況をもサポートするように回路設計をやり直す必要が無い。従って、設計ＴＡＴの増加を防ぎながら、製造ばらつきを考慮した高精度のタイミング検証を行うことが可能となる。

ステップＳ３７０：
タイミング解析の結果がパスの場合（ステップＳ３６０；Ｙｅｓ）、最終的なレイアウトデータＬＡＹが決定される。

ステップＳ３８０：
その後、決定されたレイアウトデータＬＡＹに基づいて、半導体装置が製造される。

５．まとめ
本実施の形態によれば、ＣＲ抽出処理において、コンタクト構造２０の製造ばらつきの影響も考慮に入れられる。近年の半導体装置の微細化に伴い、隣り合うコンタクト構造２０間の距離も狭まってきている。例えば、多数のセルトランジスタが密集するメモリマクロにおいては、そのような傾向が顕著である。コンタクト構造２０間の距離が狭くなると、寄生容量Ｃに与えるコンタクト構造２０の製造ばらつきの影響も無視できなくなる。このような状況において、本実施の形態に係る技術は特に有用であり、コンタクト構造２０の製造ばらつきを考慮した高精度のＣＲ抽出が可能となる。

また、本実施の形態によれば、ＣＲ抽出処理において製造ばらつきが統計的に緩和され、現実的にはあり得ない極端な状況が考慮から除外されている。従って、そのような極端な状況をもサポートするように回路設計をやり直す必要が無い。すなわち、製造ばらつきを考慮しながらも、設計ＴＡＴの増大を抑制することが可能となる。

更に、本実施の形態によれば、第２節で説明されたような感度解析があらかじめ実施される。ＣＲ抽出処理においては、その感度解析の結果に基づいて、各パラメータＰｋの変動量ΔＰｋが適切に設定される。例えば、寄生容量Ｃに大きく寄与するメインパラメータにのみ、図１１で示されたような統計的緩和が適用される。一方、寄生容量Ｃにあまり寄与しないサブパラメータの変動量は、所定の固定値に設定される。但し、その所定の固定値の正負も、感度解析の結果に基づいて適切に設定される。これにより、精度を損なうことなく、ＣＲ抽出処理における計算負荷のいたずらな増大を防ぐことが可能となる。すなわち、精度と設計ＴＡＴの両立が可能となる。

更に、本実施の形態によれば、対象に応じて別々のＣＲ抽出方法が採用される。具体的には、セルアレイに関しては、ＴＣＡＤを用いた手法により、高精度なＣＲ抽出が実行される（第３節参照）。一方、周辺部のランダムなレイアウトに関しては、ＬＰＥによって、ＣＲ抽出が高速に実行される。これによっても、精度と設計ＴＡＴの両立が可能となる。

尚、上記説明においてＳＲＡＭが例示されたが、ＤＲＡＭ、ｅＤＲＡＭ、フラッシュメモリ等でも同様の議論が適用される。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

１ 配線構造
５ 層間絶縁膜
１０ メイン配線
２０ コンタクト構造
ＷＤ ワード線
ＢＩＴ ビット線
１００ 感度解析システム
２００ ＣＲ抽出システム
３００ 回路設計システム

Claims (8)

1. 半導体装置に含まれる配線構造を示す配線構造データが格納される記憶装置と、
   ここで、前記配線構造は、
   ある配線層に形成されるメイン配線と、
   前記メイン配線と電気的に接続され、前記メイン配線から半導体基板の方向に延びるコンタクト構造と
   を含み、
   複数のパラメータが、前記配線構造の寄生容量に寄与し、
   製造ばらつきに起因する前記複数のパラメータの各々の設計値からの変動量は、所定の範囲で規定され、
   前記変動量を前記所定の範囲内で複数の条件に設定するパラメータ設定部と、
   前記複数の条件のそれぞれにおける前記配線構造の寄生容量を算出する容量算出部と、
   前記算出された前記寄生容量に基づいて、前記各パラメータの変動に対する前記寄生容量の応答を解析する感度解析部と
   を備える
   感度解析システム。
2. 請求項１に記載の感度解析システムであって、
   前記感度解析部は、前記各パラメータの変動に対して前記寄生容量が増加するか減少するかを解析する
   感度解析システム。
3. 請求項１又は２に記載の感度解析システムであって、
   前記感度解析部は、前記複数の条件のそれぞれにおける前記寄生容量の設計値からの変動量を算出し、
   前記感度解析部は、前記寄生容量の変動量と所定の閾値との比較を行うことによって、前記各パラメータの前記寄生容量に対する寄与度を解析する
   感度解析システム。
4. 請求項１乃至３のいずれか一項に記載の感度解析システムであって、
   前記ある配線層の直上の層は第１層であり、
   前記ある配線層の直下の層は第２層であり、
   前記複数のパラメータは、
   前記第１層の層間絶縁膜の膜厚である第１膜厚と、
   前記第２層の層間絶縁膜の膜厚である第２膜厚と
   を含み、
   前記第１膜厚の設計値からの変動量は、−δ１〜＋δ１の範囲で規定され、
   前記第２膜厚の設計値からの変動量は、−δ２〜＋δ２の範囲で規定され、
   前記複数の条件は、
   前記複数のパラメータの全てが設計値に設定される第１条件と、
   前記第１膜厚及び前記第２膜厚の変動量がそれぞれ＋δ１及び＋δ２に設定される第２条件と、
   前記第１膜厚及び前記第２膜厚の変動量がそれぞれ−δ１及び−δ２に設定される第３条件と
   を含む
   感度解析システム。
5. 請求項４に記載の感度解析システムであって、
   前記コンタクト構造は、前記ある配線層より下方のそれぞれの層に形成された導体がスタックされたスタック構造を有し、
   前記複数のパラメータは、更に、前記それぞれの層のうち前記第２層を除く各層の層間絶縁膜の膜厚である第３膜厚を含み、
   前記第３膜厚の設計値からの変動量は、−δ３〜＋δ３の範囲で規定され、
   前記複数の条件は、更に、
   前記第１膜厚、前記第２膜厚及び前記第３膜厚の変動量がそれぞれ＋δ１、＋δ２及び＋δ３に設定される第４条件と、
   前記第１膜厚、前記第２膜厚及び前記第３膜厚の変動量がそれぞれ−δ１、−δ２及び−δ３に設定される第５条件と
   を含む
   感度解析システム。
6. 請求項５に記載の感度解析システムであって、
   前記第１層の直上の層は直上配線層であり、
   前記第２層の直下の層は直下配線層であり、
   前記複数のパラメータは、更に、
   前記直上配線層に形成される配線の幅及び厚さである第１配線幅及び第１配線厚と、
   前記直下配線層に形成される配線の幅及び厚さである第２配線幅及び第２配線厚と
   を含み、
   前記第１配線幅の設計値からの変動量は、−δ４〜＋δ４の範囲で規定され、
   前記第１配線厚の設計値からの変動量は、−δ５〜＋δ５の範囲で規定され、
   前記第２配線幅の設計値からの変動量は、−δ６〜＋δ６の範囲で規定され、
   前記第２配線厚の設計値からの変動量は、−δ７〜＋δ７の範囲で規定され、
   前記複数の条件は、更に、
   前記第１膜厚、前記第２膜厚、前記第１配線幅及び前記第２配線幅の変動量がそれぞれ−δ１、−δ２、＋δ４及び＋δ６に設定される第６条件と、
   前記第１膜厚、前記第２膜厚、前記第１配線厚及び前記第２配線厚の変動量がそれぞれ−δ１、−δ２、＋δ５及び＋δ７に設定される第７条件と
   を含む
   感度解析システム。
7. 請求項１乃至６のいずれか一項に記載の感度解析システムであって、
   前記半導体装置は、メモリを含み、
   前記配線構造は、前記メモリのメモリセルに含まれるセルトランジスタを駆動する配線構造であり、
   前記メイン配線は、前記コンタクト構造を介して前記セルトランジスタに接続されるワード線あるいはビット線である
   感度解析システム。
8. （Ａ）半導体装置に含まれる配線構造を示す配線構造データを、記憶装置から読み出すステップと、
   ここで、前記配線構造は、
   ある配線層に形成されるメイン配線と、
   前記メイン配線と電気的に接続され、前記メイン配線から半導体基板の方向に延びるコンタクト構造と
   を含み、
   複数のパラメータが、前記配線構造の寄生容量に寄与し、
   製造ばらつきに起因する前記複数のパラメータの各々の設計値からの変動量は、所定の範囲で規定され、
   （Ｂ）前記変動量を前記所定の範囲内で複数の条件に設定するステップと、
   （Ｃ）前記複数の条件のそれぞれにおける前記配線構造の寄生容量を算出するステップと、
   （Ｄ）前記算出された前記寄生容量に基づいて、前記各パラメータの変動に対する前記寄生容量の応答を解析するステップと
   をコンピュータに実行させる
   感度解析プログラム。

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