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JP2010157688A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート・ドレイン間容量、ゲート・ソース間容量を低減し、微細プロセスに混載しやすい電界効果トランジスタの半導体装置を提供する。
【解決手段】基板１０に設けられたＰウエル１１と、Ｐウエル１１に設けられたＮ＋ソース１３と、Ｎ＋ドレイン１２と、Ｐウエル１１とＮ＋ドレイン１２の間に設けられた低濃度Ｎ型領域４０と、領域４０に設けられた絶縁層１７と、Ｎ＋ソース領域１３と領域４０との間に挟まれたＰウエル１１上にゲート絶縁層を介して設けられた制御電極と、制御電極と離隔して、絶縁層１７上に設けられた補助電極１８と、Ｎ＋ソース１３と接続された第１の主電極３１と、Ｎ＋ドレイン１２と接続された第２の主電極３２と、を備え、主電極３１，３２間で流れる主電流の方向を第１の方向と規定し、第１の方向と垂直な方向を第２の方向と規定した場合、絶縁層１７の第２の方向に沿った幅が、主電極３２に向かって細くなっている。
【選択図】図１

Description

本発明は、半導体装置に関し、具体的には、電界効果トランジスタの構造を有する半導体装置に関する。
コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式による電源が多用されている。電源には、負荷が急変した際に電圧を速やかに定常状態に復帰させることが要求されている。そのためには、スイッチング周波数を上げるのが有効である。しかし、スイッチング周波数を上げるとスイッチング回数が増加するためスイッチング損失が大きくなり、効率を悪化させる。そのためスイッチングするデバイスのゲート・ドレイン間容量が小さいことが要求される。このゲート・ドレイン間容量は、「ミラー容量」と呼ばれ、スイッチング速度やスイッチング損失に関係があるパラメータとして知られている。
一方、微細プロセスにパワーデバイスを集積することによる、システムの複雑化の流れと、パワーデバイスのインテリジェント化の流れと、がある。微細プロセスにパワーデバイスを混載する際には、プロセスを大きく変更しないことが求められる。特に、熱工程は微細なＣＭＯＳデバイスの特性に影響を与えるため、条件を変更しないことが望ましい。最近の微細プロセスにおいては、浅いＰＮ接合を形成するため熱履歴はほとんどかけられない。
微細プロセスにプロセスを追加しないで、パワーデバイスを混載する技術が提案されている（例えば、非特許文献１を参照）。
A.Heringa, J.Sonsky, J.Perez-Gonzalez, R.Y.Su and P.Y.Chiang, Proceedings of 20th International Symposium on Power Semiconductor Devices & IC's, pp.271-274, 2008
本発明は、ゲート・ドレイン間容量およびゲート・ソース間容量を低減した、微細プロセスに混載しやすい電界効果トランジスタの構造を有する半導体装置を提供する。
本発明の一態様によれば、第１導電型半導体層内に設けられた第１導電型半導体領域と、前記第１導電型半導体領域内に設けられた第１の第２導電型半導体領域と、前記第１導電型半導体層内に前記第１導電型半導体領域と離隔して設けられた第２の第２導電型半導体領域と、前記第１導電型半導体層内で前記第１導電型半導体領域と前記第２の第２導電型半導体領域との間に設けられ、かつ前記第２の第２導電型半導体領域の不純物濃度よりも低不純物濃度を有する第３の第２導電型半導体領域と、前記第３の第２導電型半導体領域に設けられた第１の絶縁層と、前記第１の第２導電型半導体領域と前記第３の第２導電型半導体領域との間に挟まれた前記第１導電型半導体領域上に第２の絶縁層を介して設けられた制御電極と、前記制御電極と離隔して、前記第１の絶縁層上に設けられた第１の補助電極と、前記第１の第２導電型半導体領域と電気的に接続された第１の主電極と、前記第２の第２導電型半導体領域と電気的に接続された第２の主電極と、を備え、前記第１導電型半導体層内で前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間で流れる主電流の方向と実質的に平行な方向を第１の方向と規定し、前記第１の方向と実質的に垂直で、かつ前記第１導電型半導体層の主面と実質的に平行な方向を第２の方向と規定した場合、前記第１の絶縁層の大部分は、前記第２の方向に沿った幅が、前記制御電極から前記第２の主電極に向かって実質的に細くなっていることを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、第１導電型半導体層内に設けられた第１導電型半導体領域と、前記第１導電型半導体領域に設けられた第１の第２導電型半導体領域と、前記第１導電型半導体層内に前記第１導電型半導体領域と離隔して設けられた第２の第２導電型半導体領域と、前記第１導電型半導体層内で前記第１導電型半導体領域と前記第２の第２導電型半導体領域との間に設けられ、かつ前記第２の第２導電型半導体領域の不純物濃度よりも低不純物濃度を有する第３の第２導電型半導体領域と、前記第３の第２導電型半導体領域に設けられた第１の絶縁層と、前記第１の第２導電型半導体領域と前記第３の第２導電型半導体領域との間に挟まれた前記第１導電型半導体領域上に第２の絶縁層を介して設けられた制御電極と、前記制御電極と離隔して、前記第１の絶縁層上に設けられた第１の補助電極と、前記第１の補助電極と離隔して、前記第１の絶縁層上に設けられた少なくとも１つの第２の補助電極と、前記第１の第２導電型半導体領域と電気的に接続された第１の主電極と、前記第２の第２導電型半導体領域と電気的に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、ゲート・ドレイン間容量およびゲート・ソース間容量を低減した、微細プロセスに混載しやすい電界効果トランジスタの半導体装置が提供される。
本発明の第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１に表した半導体装置のＡ−Ａ´線断面図である。 図１に表した半導体装置のＢ−Ｂ´線断面図である。 図１に表した半導体装置のＣ−Ｃ´線断面図である。 比較例の電界効果トランジスタの構成を示す模式図である。 本発明の第２の実施形態に係る半導体装置のＡ−Ａ´線断面図である。 図６に表した半導体装置のＣ−Ｃ´線断面図である。 本発明の第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図８に表した半導体装置のＡ−Ａ´線断面図である。 本発明の第４の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１０に表した半導体装置のＡ−Ａ´線断面図である。 本発明の第５の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１２に表した半導体装置のＡ−Ａ´線断面図である。 本発明の第６の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１４に表した半導体装置のＡ−Ａ´線断面図である。 本発明の第７の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１６に表した半導体装置のＡ−Ａ´線断面図である。 本発明の半導体装置を用いたスイッチング電源の模式図である。 本発明の他の半導体装置を用いたスイッチング電源の模式図である。 本発明の第８の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図２０に表した半導体装置のＣ−Ｃ´線断面図である。 本発明の第９の実施形態に係る半導体装置の構成を例示する模式的平面図である。
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１〜４は、本発明の第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１は、本発明の第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図２は、図１に表した半導体装置のＡ−Ａ´線断面図である。
図３は、図１に表した半導体装置のＢ−Ｂ´線断面図である。
図４は、図１に表した半導体装置のＣ−Ｃ´線断面図である。
図１〜４に表したように、ｐ型半導体基板１０（第１導電型半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図１に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
本発明の第１の実施形態に係る半導体装置５０は、ＭＯＳＦＥＴである。
半導体装置５０においては、ｐ型半導体基板１０（第１導電型半導体層）内にｐウェル領域１１（第１導電型半導体領域）が設けられる。なお、ｐウェル領域１１（第１導電型半導体領域）の不純物濃度は、ｐ型半導体基板１０（第１導電型半導体層）の不純物濃度より大きく、ｐウェル領域１１（第１導電型半導体領域）の不純物ドーズ量は、例えば、１×１０１３〜１×１０１４／ｃｍ２である。
ｐ型半導体基板１０（第１導電型半導体層）内にｐウェル領域１１（第１導電型半導体領域）から離隔して、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）が設けられる。また、ｐウェル領域１１（第１導電型半導体領域）内に、ｎ＋ソース領域１３（第１の第２導電型半導体領域）が設けられる。なお、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）及びｎ＋ソース領域１３（第１の第２導電型半導体領域）の不純物ドーズ量は、例えば、１×１０１５／ｃｍ２、またはこれ以上である。
ｐ型半導体基板１０（第１導電型半導体層）内で、ｐウェル領域１１（第１導電型半導体領域）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間に、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）が設けられている。
ｎ−ドリフト領域４０（第３の第２導電型半導体領域）の不純物濃度は、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）及びｎ＋ソース領域１３（第１の第２導電型半導体領域）の不純物濃度より小さく、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）の不純物ドーズ量は、例えば、２×１０１２〜６×１０１２／ｃｍ２である。
ｎ＋ソース領域１３（第１の第２導電型半導体領域）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）との間にゲート酸化膜１５（第２の絶縁層）、例えば、ＳｉＯ２、を介してゲート電極１６（制御電極）が設けられている。
ｎ−ドリフト領域４０（第３の第２導電型半導体領域）を貫通して、ｐ型半導体基板１０（第１導電型半導体層）まで達するように、ＳＴＩ（Shallow Trench Isolation）１７（第１の絶縁層）が、例えば、ＳｉＯ２で、埋め込まれている。ここで、ｐ型半導体基板１０（第１導電型半導体層）内で、ｎ＋ソース領域１３（第１の第２導電型半導体領域）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間で流れる主電流の方向と実質的に平行な方向を第１の方向と規定し、第１の方向と実質的に垂直でかつｐ型半導体基板１０（第１導電型半導体層）の主面と実質的に平行な方向を第２の方向と規定する。図１に表したＸ方向が第１の方向であり、Ｙ方向が第２の方向である。
このとき、ＳＴＩ１７（第１の絶縁層）の大部分は、ゲート電極１６（制御電極）からｎ＋ドレイン領域１２（第２の第２導電型半導体領域）の方向に向かって、Ｙ方向（第２の方向）に沿った幅が細くなっている。ここで、ＳＴＩ１７（第１の絶縁層）の大部分とは、例えばそのｎ＋ソース領域１３（第１の第２導電型半導体領域）側の端部を除いた部分である。その理由は、このＳＴＩ１７（第１の絶縁層）におけるｎ＋ソース領域１３（第１の第２導電型半導体領域）側の端部は、ｎ＋ソース領域１３（第１の第２導電型半導体領域）側に向かってまるみ（あるいは膨らみ）を有することがあり、したがってＹ方向（第２の方向）に沿った幅が実質的に細くなっていないことがあるからである。
なお、図１に表したように、本実施例の半導体装置５０においては、ＳＴＩ１７（第１の絶縁層）が２つの場合を例示しているが、本発明は、これに限定されない。ＳＴＩ（第１の絶縁層）は、１以上任意数設けることができ、Ｙ方向（第２の方向）にストライプ状に設けることもできる。
ＳＴＩ１７（第１の絶縁層）の上にゲート電極１６（制御電極）と離隔してフィールドプレート電極１８（第１の補助電極）が設けられている。その形状も、ゲート電極１６（制御電極）からｎ＋ドレイン領域１２（第２の第２導電型半導体領域）の方向に向かって、Ｙ方向（第２の方向）に沿った幅が細くなっていることが望ましい。Ｙ方向（第２の方向）の幅が細くなっていない場合、例えば、同一の幅である場合、ｎ−ドリフト領域４０（第３の第２電電型半導体領域）のゲート電極１６（制御電極）側が空乏化しにくい。従ってゲート電極１６（制御電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）間の電界が強くなり、耐圧が低下する。
さらに、フィールドプレート電極１８（第１の補助電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）との間隔において、図１に表したように、Ｙ方向（第２の方向）側をｔ１、Ｘ方向（第１の方向）でｎ＋ドレイン領域１２（第２の第２導電型半導体領域）側をｔ２とすると、ｔ１＜ｔ２にしたほうが望ましい。
これにより、フィールドプレート電極１８（第１の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間のＳＴＩ１７（第１の絶縁層）を、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって大きく配置することができる。
ｐウェル領域１１（第１導電型半導体領域）内に、ｎ＋ソース領域１３（第１の第２導電型半導体領域）と隣接して、ｐウェル領域１１（第１導電型半導体領域）とコンタクトをもつｐ＋コンタクト領域１４が設けられている。なお、ｐ＋コンタクト領域１４の不純物濃度は、ｐウェル領域１１（第１導電型半導体領域）の不純物濃度より大きく、ｐ＋コンタクト領域１４の不純物ドーズ量は、例えば、１×１０１５／ｃｍ２、またはこれ以上である。
ソース電極３１（第１の主電極）は、コンタクトプラグ２１、コンタクトプラグ２２を介して、それぞれｎ＋ソース領域１３（第１の第２導電型半導体領域）およびｐ＋コンタクト領域１４に電気的に接続されている。また、ドレイン電極３２（第２の主電極）は、コンタクトプラグ２３を介して、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と電気的に接続されている。さらに、ソース電極３１（第１の主電極）は、ビアプラグ２４を介してフィールドプレート電極１８（第１の補助電極）と電気的に接続されている。
上記の通り、本実施例の半導体装置５０は、ＣＭＯＳの製造プロセスで製造可能である。また、フィールドプレート電極１８（第１の補助電極）が、ゲート電極１６（制御電極）と接続されず、ソース電極３１（第１の主電極）に接続されている。
従って、本実施例の半導体装置５０によれば、ゲート・ドレイン間容量及びゲート・ソース間容量を低減した、微細プロセスに混載しやすい電界効果トランジスタの半導体装置の製造が可能となる。
なお、本実施例においては、ＭＯＳＦＥＴの形成を例示しているが、本発明は、これに限定されるものではなく、本発明の半導体装置には、複数のＭＯＳＦＥＴ、他のＣＭＯＳ素子を同一基板上に形成したものも含まれる。
（比較例）
図５は、比較例の電界効果トランジスタの構成を示す模式図である。
図５に表したように、ｐ型半導体基板１１０の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図５に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
図５に表したように、比較例の電界効果トランジスタ１５０においては、ｐ型半導体基板１１０内にｐウェル領域１１１が設けられている。また、ｐ型半導体基板１１０内にｐウェル領域１１１から離隔して、ｎ＋ドレイン領域１１２が設けられている。ｐウェル領域１１１内に、ｎ＋ソース領域１１３が設けられている。
ｎ＋ドレイン領域１１２とｎ＋ソース領域１１３との間に図示しないゲート酸化膜を介してゲート電極１１６が設けられている。ゲート電極１１６とｎ＋ドレイン領域１１２との間にｎ−ドリフト領域１４０が設けられている。ｎ−ドリフト領域１４０上にＳＴＩ１１７が、Ｙ方向にストライプ状に設けられている。
ＳＴＩ１１７上にもゲート電極１１６が設けられている。
ｐウェル領域１１１内に、ｎ＋ソース領域１１３と隣接して、ｐウェル領域１１１とコンタクトをもつｐ＋コンタクト領域１１４が設けられている。ｎ＋ソース領域１１３、ｎ＋ドレイン領域１１２およびｐ＋コンタクト領域１１４は互いに平行で、Ｙ方向に延在している。
ソース電極１３１は、コンタクトプラグ１２１、コンタクトプラグ１２２を介して、それぞれｎ＋ソース領域１１３およびｐ＋コンタクト領域１１４に電気的に接続されている。また、ドレイン電極１３２は、コンタクトプラグ１２３を介して、ｎ＋ドレイン領域１１２と電気的に接続されている。
上記の通り、比較例の電界効果トランジスタ１５０は、ＣＭＯＳの製造プロセスで製造可能である。大きな特徴は、ｎ−ドリフト領域１４０にＳＴＩ１１７をストライプ状に形成し、そのＳＴＩ１１７の上にもゲート電極１１６を配置していることである。このＳＴＩ１１７上に配置したゲート電極１１６によりｎ−ドリフト領域１４０の高い空乏化が促進され、ＳＴＩ１１７が無い構造に比べ耐圧が高められる。
しかし、ゲート電極１１６が、ドレイン電極１３２に向け大きく張り出しているため、ゲート・ドレイン間の容量及びゲート・ソース間の容量が大きい。これは、スイッチング損失を増加させ、また、ドライブ損失を大きくすることになる。従って、ＣＭＯＳのプロセスを追加せずにパワーデバイスを集積化するという目標は達成されたが、高速にスイッチングする用途には使えないという問題がある。
これに対して、本実施例の半導体装置５０は、ＣＭＯＳの製造プロセスで製造可能であって、微細プロセスに混載しやすい。また、フィールドプレート電極１８（第１の補助電極）が、ゲート電極１６（制御電極）と接続されず、ソース電極３１（第１の主電極）に接続されている。従って、半導体装置５０は、ゲート・ドレイン間容量およびゲート・ソース間容量を低減した、高速スイッチングかつパワー用途に使用可能な電界効果トランジスタの半導体装置である。
さらに、ＳＴＩ１７（第１の絶縁層）は、Ｘ方向（第１の方向）ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かってＹ方向（第２の方向）に沿った幅が細くなっている。こうすることで、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かってｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量を増やすことができ、電界を均一に発生させる。
また、大電流がｎ−ドリフト領域４０（第３の第２導電型半導体領域）に流れるとカーク効果（Kirk effect）により、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との境界で電界強度が強くなり、アバランシェが発生することが知られている。本実施例のように、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かってｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量を増やすことで、カーク効果の発生を抑制し、大電流がｎ−ドリフト領域４０（第３の第２導電型半導体領域）に流れたときの耐圧を大きくすることができる。
図２において、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と接していない。従ってｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量は、ＳＴＩ１７（第１の絶縁層）が設けられていないため多い。この領域では空乏化されにくいが、実効的不純物量が多くなるためカーク効果の抑制に有効に働く。また、ドレイン電流密度が高くない場合の用途には、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接して形成してもよい。
本実施例においては、フィールドプレート電極１８（第１の補助電極）の形状もｎ＋ドレイン領域１２（第２の第２導電型半導体層）に向かってＹ方向（第２の方向）に沿った幅が細くなっている。
フィールドプレート電極１８（第１の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間の電界は強くなりやすいため、フィールドプレート電極１８（第１の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間に、ＳＴＩ１７（第１の絶縁層）を配置することで電界を緩和するものである。これにより、大電流がｎ−ドリフト領域４０（第３の第２導電型半導体領域）に流れたときの耐圧を大きくすることができる。
さらに、図１に表したように、フィールドプレート電極１８（第１の補助電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）との間隔において、Ｙ方向（第２の方向）側をｔ１、Ｘ方向（第１の方向）でｎ＋ドレイン領域１２（第２の第２導電型半導体領域）側をｔ２とすると、ｔ１＜ｔ２にしたほうが望ましい。フィールドプレート電極１８（第１の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間のＳＴＩ１７（第１の絶縁層）の大きさを、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって大きく配置することで電界を緩和することができる。これにより、耐圧をさらに大きくすることができる。
ところで、半導体装置５０においては、ゲート電極１６（制御電極）とＳＴＩ（第１の絶縁層）とが交差しており、ゲート電極１６（制御電極）に閾値以上の電圧を印加した場合、ゲート電極１６（制御電極）直下に発生するチャネルはゲート電極１６（制御電極）とＳＴＩ１７（第１の絶縁層）とが交差している領域では、ＳＴＩ１７（第１の絶縁層）が電流が流れる方向に存在するため障害となり有効に動作していない。これは、チャネル抵抗を大きくし、全オン抵抗が大きくなる原因となる。
次に、この点を改良した実施例について説明する。
（第２の実施形態）
図６〜７は、本発明の第２の実施形態に係る半導体装置の構成を例示する模式図である。
図６〜７に表した半導体装置５０ａの平面図は、図１に表した半導体装置５０と同様である。図６においては、半導体装置５０ａのＡ−Ａ´線断面図を表している。図７においては、半導体装置５０ａのＣ−Ｃ´線断面図を表している。半導体装置５０ａのＢ−Ｂ´線断面図は、図３に表した半導体装置５０と同様である。
半導体装置５０ａにおいては、ｐ型半導体基板１０（第１導電型半導体層）の上表面だけでなく、ＳＴＩ１７（第１の絶縁層）の側壁、底面にも、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）が設けられている。これ以外については、半導体装置５０と同様なので説明を省略する。
半導体装置５０ａにおいては、ｐ型半導体基板１０（第１導電型半導体層）の上表面だけでなく、ＳＴＩ１７（第１の絶縁層）の側壁、底面にも、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）が設けられている。こうすることにより、図１〜４に表した半導体装置５０と比べてｎ−ドリフト領域４０（第３の第２導電型半導体領域）の断面積が増え、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）の抵抗を低減し、オン抵抗を低減することができる。
ＳＴＩ１７（第１の絶縁層）の側壁と底面に設けられたｎ−ドリフト領域４０（第３の第２導電型半導体領域）は、オフ時にドレイン電極３２（第２の主電極）とソース電極３１（第１の主電極）との間に電圧が印加されたとき、フィールドプレート電極１８（第１の補助電極）とｐ型半導体基板１０（第１導電型半導体層）の両方より電界がかかることにより空乏化され、耐圧が確保される。
なお、以降の実施形態については、ｐ型半導体基板１０（第１導電型半導体層）の上表面にｎ−ドリフト領域４０（第３の第２導電型半導体領域）が設けられた構成について説明する。しかし、以降の実施形態においても、ＳＴＩ１７（第１の絶縁層）の側壁と底面にもｎ−ドリフト領域４０（第３の第２導電型半導体領域）が設けられてもよい。
（第３の実施形態）
図８〜９は、本発明の第３の実施形態に係る半導体装置の構成を例示する模式図である。
図８は、本発明の第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図９は、図８に表した半導体装置のＡ−Ａ´線断面図である。
図８〜９に表したように、ｐ型半導体基板１０（第１導電型半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図８に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸およびＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
本発明の第３の実施形態に係る半導体装置５１は、ＭＯＳＦＥＴである。
半導体装置５１においては、ゲート電極１６（制御電極）とＳＴＩ１７（第１の絶縁層）との間にｎ−ドリフト領域４０（第３の第２導電型半導体領域）が設けられている。これ以外については、半導体装置５０と同様なので説明を省略する。
半導体装置５１においては、ゲート電極１６（制御電極）とＳＴＩ１７（第１の絶縁層）との間に、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）を設けている。こうすることにより、ゲート電極１６（制御電極）直下に発生するすべてのチャネルは、まず、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）に電流が流れ、ＳＴＩ１７（第１の絶縁層）との間に挟まれたｎ−ドリフト領域４０（第３の第２導電型半導体領域）を通ってｎ＋ドレイン領域１２（第２の第２導電型半導体領域）へ流れ込む。
これにより、すべてのチャネルが有効に動作し、オン抵抗を低減することができる。
（第４の実施形態）
図１０〜１１は、本発明の第４の実施形態に係る半導体装置の構成を例示する模式図である。
図１０は、本発明の第４の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図１１は、図１０に表した半導体装置のＡ−Ａ´線断面図である。
図１０〜１１に表したように、ｐ型半導体基板１０（第１導電型半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図１０に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
本発明の第４の実施形態に係る半導体装置５２は、ＭＯＳＦＥＴである。
半導体装置５２においては、ＳＴＩ１７（第１の絶縁層）は、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に接し、Ｙ方向の幅は一定の形状に設けられている。また、各ＳＴＩ（第１の絶縁層）の上に、複数のフィールドプレート電極１８ａ（第１の補助電極）、１８ｂ（第２の補助電極）が設けられている。これ以外は、半導体装置５０と同様なので、説明を省略する。
半導体装置５０においては、フィールドプレート電極１８（第１の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間の電界は強くなりやすい。そこで、半導体装置５２においては、フィールドプレート電極１８（第１の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間に、ＳＴＩ１７（第１の絶縁層）を配置することで電界を緩和した。
図１０〜１１に表した半導体装置５２においては、フィールドプレート電極１８ａ（第１の補助電極）は、ビアプラグ２４を介して電気的にソース電極３１（第１の主電極）と接続されており、フィールドプレート電極１８ｂ（第２の補助電極）は、他の全ての電極から絶縁されている。従って、フィールドプレート電極１８ｂ（第２の補助電極）の電位は、ソース電極３１（第１の主電極）、ドレイン電極３２（第２の主電極）及びフィールドプレート電極１８ａ（第１の補助電極）各々との静電容量により定まる電圧値がかかることになる。
これにより、ゲート電極１６（制御電極）に閾値電圧以下の電圧が印加されたオフ状態では、フィールドプレート電極１８ｂ（第２の補助電極）の電位は、ドレイン電極３２（第２の主電極）の電位とフィールドプレート電極１８ａ（第１の補助電極）の電位との中間電位となる。従って、ゲート電極１６（制御電極）とフィールドプレート電極１８ｂ（第２の補助電極）とからｎ−ドリフト領域４０（第３の第２導電型半導体領域）へ電界がかかり、ｎ−ドリフト領域４０（第３の第２の導電型半導体層）の空乏化が促進され、耐圧が高められる。
また、フィールドプレート電極１８ｂ（第２の補助電極）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）との間の電圧は半導体装置５０に比べ低下するため、電界が緩和され、耐圧が確保されやすい。また、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ（第２の補助電極）がゲート電極１６（制御電極）に接続されていないため、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
（第５の実施形態）
図１２に表したように、フィールドプレート電極１８ａ（第１の補助電極）は、ゲート電極１６（制御電極）と電気的に接続することもできる。
図１３は、図１２に表した半導体装置のＡ−Ａ´線断面図である。
図１２〜１３に表したように、第５の実施形態に係る半導体装置５３においては、フィールドプレート電極１８ａ（第１の補助電極）のＸ方向の長さは、ＳＴＩ１７（第１の絶縁層）のＸ方向の長さより短く、フィールドプレート電極１８ｂ（第２の補助電極）がゲート電極１６（制御電極）と、電気的に絶縁されていることから、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
また、フィールドプレート電極１８ｂ（第２の補助電極）は、ドレイン電極３２（第２の主電極）と電気的に接続することもできる。ｎ−ドリフト領域４０（第３の第２導電型半導体領域）の不純物濃度が低く設定された場合、オフ状態において低いドレイン電圧で空乏化される。すると、浅い接合深さのｎ＋ドレイン領域１２（第２の第２導電型半導体領域）端に電界が集中する。フィールドプレート電極１８ｂ（第２の補助電極）がドレイン電極３２（第２の主電極）と同電位になることにより、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）端の電界が緩和され、耐圧が確保されやすくなる。
また、フィールドプレート電極１８ｂ（第２の補助電極）のＸ方向の長さは、ＳＴＩ１７（第１の絶縁層）のＸ方向の長さより短く、フィールドプレート電極１８ａ（第１の補助電極）がゲート電極１６（制御電極）と、電気的に絶縁されていることから、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
さらに、本実施例の半導体装置５３および上記の半導体装置５２においても、半導体装置５０と同様に、ＳＴＩ１７（第１の絶縁層）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。また、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ（第２の補助電極）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。Ｙ方向（第２の方向）の幅が細くなっていない場合、例えば、同一の幅である場合、ｎ−ドリフト領域４０（第３の第２電電型半導体領域）のゲート電極１６（制御電極）側が空乏化しにくい。従ってゲート電極１６（制御電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）間の電界が強くなり、耐圧が低下する。
さらに、フィールドプレート電極１８ｂ（第２の補助電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）との間隔において、図１０及び１２に表したように、Ｙ方向（第２の方向）側をｔ１、Ｘ方向（第１の方向）でｎ＋ドレイン領域１２（第２の第２導電型半導体領域）側をｔ２とすると、ｔ１＜ｔ２にしたほうが望ましい。
これにより、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かってｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量を増やすことができ、電界を緩和することができる。これにより、耐圧をさらに大きくすることができる。
図１０、１２において、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と接しているが、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接するように形成してもよい。ドレイン電流密度が高くない場合の用途には、このように、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接して形成してもよい。
また、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と離間して形成してもよい。こうすることでｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量は、ＳＴＩ１７（第１の絶縁層）が設けられていないため多く、カーク効果の抑制に有効に働く。
また、半導体装置５２、５３においても、半導体装置５１と同様に、ゲート電極１６（制御電極）とＳＴＩ１７（第１の絶縁層）との間にｎ−ドリフト領域４０（第３の第２導電型半導体領域）を設けることができる。こうすることで、ゲート電極１６（制御電極）直下に発生するすべてのチャネルは、まずｎ−ドリフト領域４０（第３の第２導電型半導体領域）に電流が流れ、ＳＴＩ１７（第１の絶縁層）との間に挟まれたｎ−ドリフト領域４０（第３の第２導電型半導体領域）を通ってｎ＋ドレイン領域１２（第２の第２導電型半導体領域）へ流れ込む。
これにより、すべてのチャネルが有効に動作することにより、オン抵抗を低減することができる。
（第６の実施形態）
図１４〜１５は、本発明の第６の実施形態に係る半導体装置の構成を例示する模式図である。
図１４は、本発明の第６の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図１５は、図１４に表した半導体装置のＡ−Ａ´線断面図である。
図１４〜１５に表したように、ｐ型半導体基板１０（第１導電型半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図１４に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
本発明の第６の実施形態に係る半導体装置５４は、ＭＯＳＦＥＴである。
半導体装置５４においては、各ＳＴＩ１７（第１の絶縁層）の上に、電気的に絶縁された複数のフィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）が設けられている。これ以外は、半導体装置５２と同様なので、説明を省略する。
なお、本実施例においては、各ＳＴＩ１７（第１の絶縁層）の上に、４個のフィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）がある場合を表しているが、フィールドプレート電極数はこれに限定されるものではなく、１以上の整数個とすることができる。電気的に絶縁された１つのフィールドプレート電極１８ａ（第１の補助電極）が設けられていてもよい。
図１４〜１５に表した半導体装置５４においては、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）は、他の全ての電極から絶縁されている。従って、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）の電位は、ソース電極３１（第１の主電極）、ドレイン電極３２（第２の主電極）及びゲート電極１６（制御電極）各々との静電容量により定まる電圧値がかかることになる。
また、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）は、ゲート電極１６（制御電極）からドレイン電極３２（第２の主電極）に向かって電位が徐々に高くなる。これにより、オフ状態においてｎ−ドリフト領域４０（第３の第２導電型半導体領域）の電位は、各フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）の電位の影響により、電界が均一になり、耐圧が高められる。
また、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）がゲート電極１６（制御電極）に接続されていないため、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
なお、複数のフィールドプレート電極を有する場合は、フィールドプレート電極１８ａ（第１の補助電極）は、ゲート電極１６（制御電極）と電気的に接続することができる。フィールドプレート電極１８ａ（第１の補助電極）のＸ方向の長さは、ＳＴＩ１７（第１の絶縁層）のＸ方向の長さより短く、フィールドプレート電極１８ｂ、１８ｃ、１８ｎ（第２の補助電極）がゲート電極１６（制御電極）と、電気的に絶縁されていることから、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
また、フィールドプレート電極１８ｂ、１８ｃ、１８ｎ（第２の補助電極）の中で、ドレイン電極３２（第２の主電極）にもっとも近いもの（図１４〜１５においては、フィールドプレート電極１８ｎ）は、ドレイン電極３２（第２の主電極）と電気的に接続することができる。半導体装置５０と同様に、ｎ−ドリフト領域４０（第３の第２の導電型半導体層）の不純物濃度が低く設定された場合、オフ状態において低いドレイン電圧で空乏化される。すると、浅い接合深さのｎ＋ドレイン領域１２（第２の第２導電型半導体領域）端に電界が集中する。フィールドプレート電極１８ｎ（第２の補助電極）がドレイン電極（第２の主電極）と同電位になることにより、ｎ＋ドレイン領域１２（第２の第２導電型層）端の電界が緩和され、耐圧が確保されやすくなる。
フィールドプレート電極１８ｂ、１８ｃ、１８ｎ（第２の補助電極）の中で、ドレイン電極３２（第２の主電極）にもっとも近いもの（図１４〜１５においては、フィールドプレート電極１８ｎ）のＸ方向の長さは、ＳＴＩ１７（第１の絶縁層）のＸ方向の長さより短く、フィールドプレート電極１８ａ（第１の補助電極）がゲート電極１６（制御電極）と、電気的に絶縁されていることから、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
また、フィールドプレート電極１８ａ（第１の補助電極）は、ゲート電極１６（制御電極）と電気的に接続し、フィールドプレート電極１８ｂ、１８ｃ、１８ｎ（第２の補助電極）の中で、ドレイン電極３２（第２の主電極）にもっとも近いもの（図１４〜１５においては、フィールドプレート電極１８ｎ）は、ドレイン電極３２（第２の主電極）と電気的に接続することができる。
フィールドプレート電極１８ａ（第１の補助電極）及びフィールドプレート電極１８ｂ、１８ｃ、１８ｎ（第２の補助電極）の中で、ドレイン電極３２（第２の主電極）にもっとも近いもの（図１４〜１５においては、フィールドプレート電極１８ｎ）のＸ方向の長さは、ＳＴＩ１７（第１の絶縁層）のＸ方向の長さより短く、フィールドプレート電極１８ｂ、１８ｃ（第２の補助電極）の中で、ドレイン電極３２（第２の主電極）にもっとも近いものを除いたものがゲート電極１６（制御電極）およびドレイン電極３２（第２の主電極）と、電気的に絶縁されていることから、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
さらに、本実施例の半導体装置５４においても、半導体装置５０と同様に、ＳＴＩ１７（第１の絶縁層）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。また、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。Ｙ方向（第２の方向）の幅が細くなっていない場合、例えば、同一の幅である場合、ｎ−ドリフト領域４０（第３の第２電電型半導体領域）のゲート電極１６（制御電極）側が空乏化しにくい。従ってゲート電極１６（制御電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）間の電界が強くなり、耐圧が低下する。
さらに、フィールドプレート電極１８ｎ（第２の補助電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）との間隔において、図１４に表したように、Ｙ方向（第２の方向）側をｔ１、Ｘ方向（第１の方向）でｎ＋ドレイン領域１２（第２の第２導電型半導体領域）側をｔ２とすると、ｔ１＜ｔ２にしたほうが望ましい。
これにより、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かってｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量を増やすことができ、電界を緩和することができる。これにより、耐圧をさらに大きくすることができる。
図１４において、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と接しているが、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接するように形成してもよい。ドレイン電流密度が高くない場合の用途には、このように、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接して形成してもよい。
また、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と離間して形成してもよい。こうすることでｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量は、ＳＴＩ１７（第１の絶縁層）が設けられていないため多く、カーク効果の抑制に有効に働く。
また、半導体装置５４においても、半導体装置５１と同様に、ゲート電極１６（制御電極）とＳＴＩ１７（第１の絶縁層）との間にｎ−ドリフト領域４０（第３の第２導電型半導体領域）を設けることができる。こうすることで、ゲート電極１６（制御電極）直下に発生するすべてのチャネルは、まずｎ−ドリフト領域４０（第３の第２導電型半導体領域）に電流が流れ、ＳＴＩ１７（第１の絶縁層）との間に挟まれたｎ−ドリフト領域４０（第３の第２導電型半導体領域）を通ってｎ＋ドレイン領域１２（第２の第２導電型半導体領域）へ流れ込む。
これにより、すべてのチャネルが有効に動作することにより、オン抵抗を低減することができる。
（第７の実施形態）
図１６〜１７は、本発明の第７の実施形態に係る半導体装置の構成を例示する模式図である。
図１６は、本発明の第７の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図１７は、図１６に表した半導体装置のＡ−Ａ´線断面図である。
図１６〜１７に表したように、ｐ型半導体基板１０（第１導電型半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図１６に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
本発明の第７の実施形態に係る半導体装置５５は、ＭＯＳＦＥＴである。
半導体装置５５においては、各ＳＴＩ１７（第１の絶縁層）の上に、高抵抗層１９が設けられている。高抵抗層１９は、ソース電極３１（第１の主電極）に近い一端が、ビアプラグ２６を介してソース電極３１（第１の主電極）に接続され、ドレイン電極３２（第２の主電極）に近い他端は、ビアプラグ２５を介してドレイン電極３２（第２の主電極）に接続されている。ここで、高抵抗層１９は、例えば、ＳＩＰＯＳ（Semi-Insulating Poly-crystalline Silicon）層か、またはＳＩＰＯＳ層を含む層である。これ以外は、半導体装置５２と同様なので、説明を省略する。
図１６〜１７に表した半導体装置５５においては、高抵抗層１９は、両端がソース電極３１（第１の主電極）およびドレイン電極３２（第２の主電極）に電気的に接続されている。ゲート電極１６（制御電極）に閾値電圧以下の電圧が印加されたオフ状態において、ドレイン電極３２（第２の主電極）とソース電極３１（第１の主電極）との間に電位差がかかり、高抵抗層１９に電流が流れ、高抵抗層１９の各部に等間隔の等電位線が設けられる。これにより、ｎ−ドリフト領域４０（第３の第２導電型半導体領域）が空乏化された場合、電界が緩和され耐圧が高められる。また、高抵抗層１９は、ソース電極３１（第１の主電極）とドレイン電極３２（第２の主電極）とに接続されているため、比較例の電界効果トランジスタ１５０と比べて、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
本実施例の半導体装置５５においても、半導体装置５０と同様に、ＳＴＩ１７（第１の絶縁層）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。また、高抵抗層１９のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。Ｙ方向（第２の方向）の幅が細くなっていない場合、例えば、同一の幅である場合、ｎ−ドリフト領域４０（第３の第２電電型半導体領域）のゲート電極１６（制御電極）側が空乏化しにくい。従ってゲート電極１６（制御電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）間の電界が強くなり、耐圧が低下する。
図１６において、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と接しているが、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接するように形成してもよい。ドレイン電流密度が高くない場合の用途には、このように、ＳＴＩ１７（第１の絶縁層）とｎ＋ドレイン領域１２（第２の第２導電型半導体領域）は接して形成してもよい。
また、ＳＴＩ１７（第１の絶縁層）はｎ＋ドレイン領域１２（第２の第２導電型半導体領域）と離間して形成してもよい。こうすることでｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量は、ＳＴＩ１７（第１の絶縁層）が設けられていないため多く、カーク効果の抑制に有効に働く。
また、半導体装置５５においても、半導体装置５１と同様に、ゲート電極１６（制御電極）とＳＴＩ１７（第１の絶縁層）との間にｎ−ドリフト領域４０（第３の第２導電型半導体領域）を設けることができる。こうすることで、ゲート電極１６（制御電極）直下に発生するすべてのチャネルは、まずｎ−ドリフト領域４０（第３の第２導電型半導体領域）に電流が流れ、ＳＴＩ１７（第１の絶縁層）との間に挟まれたｎ−ドリフト領域４０（第３の第２導電型半導体領域）を通ってｎ＋ドレイン領域１２（第２の第２導電型半導体領域）へ流れ込む。
これにより、すべてのチャネルが有効に動作することにより、オン抵抗を低減することができる。
図１８は、本発明の半導体装置を用いたスイッチング電源の模式図である。
図１８（ａ）は、本発明の半導体装置を用いた同期整流方式のスイッチング電源の回路図であり、図１８（ｂ）は、図１８（ａ）に表したスイッチング電源の駆動端子ＳＷの波形を表している。
図１８（ａ）に表したように、スイッチング電源９０は、半導体装置８０（図１８（ａ）において、破線で囲んだ部分）、インダクタＨ１およびコンデンサＣ１を有する。
スイッチング電源９０は、半導体装置８０の出力端子である駆動端子ＳＷから、インダクタＨ１とコンデンサＣ１より構成される出力フィルタを介して出力電位Ｖｏｕｔを得る。
半導体装置８０は、直列接続された２つのスイッチ素子Ｑ１、Ｑ２および制御回路７０を有し、同一半導体基板上に形成し１チップ化した構造を有する。
図１８（ａ）に表した半導体装置８０においては、スイッチ素子Ｑ１がＰ型ＭＯＳＦＥＴ、スイッチ素子Ｑ２がＮ型ＭＯＳＦＥＴの場合を例示している。このスイッチ素子Ｑ２には、上記の半導体装置５０〜５５のＭＯＳＦＥＴを用いることができる。また、スイッチ素子Ｑ１もＮ型ＭＯＳＦＥＴで構成し、半導体装置５０〜５５のＭＯＳＦＥＴを用いることもできる。
半導体装置８０においては、直列接続した２つのスイッチ素子Ｑ１とＱ２との接続点が駆動端子ＳＷに接続されている。駆動端子ＳＷは、スイッチ素子Ｑ１のオンにより入力電位Ｖｉｎに接続される。また、駆動端子ＳＷは、スイッチ素子Ｑ２のオンにより基準電位ＧＮＤに接続される。スイッチング素子Ｑ１とＱ２とが排他的にオン・オフを交互に繰り返すことにより、駆動端子ＳＷから方形波が出力される。これがインダクタＨ１とコンデンサＣ１より構成される出力フィルタにより平滑化され、直流の出力電位Ｖｏｕｔが出力される。
制御回路７０は、出力電位Ｖｏｕｔを帰還入力し（図示せず）、２つのスイッチ素子Ｑ１，Ｑ２のオン・オフのタイミングを制御することにより、出力電位Ｖｏｕｔを制御する。
ところで、電源のスイッチング周波数を上げるためにはスイッチング損失を小さくする必要あることは述べた。スイッチング損失を低減するためにはスイッチング時間を短くすることが有効であり、ドレイン電流ｉの時間変化量ｄｉ／ｄｔは大きくなる。
オンチップに存在する寄生インダクタンスは小さいが、チップ外部のワイヤー、パッケージ、実装する基板に寄生インダクタンスが存在する。特に、入力電位Ｖｉｎと基準電位ＧＮＤ間に存在する寄生インダクタンスＬ１，Ｌ２は、インダクタＨ１とコンデンサＣ１とで構成される出力フィルタに接続される駆動端子ＳＷに（寄生インダクタンス）×ｄｉ／ｄｔのサージ電圧を発生させる。
図１８（ｂ）に、駆動端子ＳＷの波形を表す。図１８（ｂ）は、時間を横軸にとり、駆動端子ＳＷの電位を表している。この振動波形はＥＭＩノイズとなり周辺回路もしくは周辺機器に影響をもたらす。
そこで、駆動端子ＳＷと基準電位ＧＮＤ間にＲＣスナバをいれることで、駆動端子ＳＷのＥＭＩノイズを低減することは知られている。
図１９は、本発明の他の半導体装置を用いたスイッチング電源の模式図である。
図１９（ａ）は、半導体装置を用いた同期整流方式のスイッチング電源の回路図であり、図１９（ｂ）は、図１９（ａ）に表したスイッチング電源の駆動端子ＳＷの波形を表している。
図１９（ａ）に表したように、スイッチング電源９１は、半導体装置８１（図１９（ａ）において、破線で囲んだ部分）、インダクタＨ１およびコンデンサＣ１を有する。
半導体装置８１は、駆動端子ＳＷと基準電位ＧＮＤとの間に、抵抗Ｒ１とコンデンサＣ２を有するＲＣスナバを形成しているところが、半導体装置８０と異なる。これ以外は、半導体装置８０と同様なので、説明を省略する。
このＲＣスナバは通常、外付けでつけられている。
本実施例においては、オンチップでＲＣスナバを形成している。
次に、オンチップでＲＣスナバを形成した実施例について説明する。
（第８の実施形態）
図２０〜２１は、本発明の第８の実施形態に係る半導体装置の構成を例示する模式図である。
図２０は、本発明の第８の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図２１は、図２０に表した半導体装置のＣ−Ｃ´線断面図である。
図２０に表したように、半導体装置５６においては、フィールドプレート電極１８（第１の補助電極）は、ビアプラグ２７を介して電極３４と電気的に接続されている。電極３４とソース電極３１（第１の主電極）との間に抵抗Ｒ１が挿入されている。これ以外については、半導体装置５０と同様であるので説明を省略する。
図２０に表したように、フィールドプレート電極１８（第１の補助電極）とソース電極３１（第１の主電極）との間に抵抗Ｒ１を挿入している。
フィールドプレート電極１８（第１の補助電極）はｎ−ドリフト領域４０（第３の第２導電型半導体領域）の空乏化を促進することから、フィールドプレート電極１８（第１の補助電極）とｎ−ドリフト領域４０（第３の第２の導電型半導体層）との間に電界が発生しておりドレイン・ソース間容量を形成している。そこで、フィールドプレート電極１８（第１の補助電極）とソース電極３１（第１の主電極）との間に抵抗Ｒ１を挿入することによりＲＣスナバを構成している。
抵抗Ｒ１としては、ポリシリコンに不純物を拡散した抵抗や、拡散層により形成した抵抗を用いることができる。
これにより、外部端子の駆動端子ＳＷにＲＣスナバをつけずに、ＥＭＩノイズを抑制することができる。
さらに、本実施例の半導体装置５６においても、半導体装置５０と同様に、ＳＴＩ１７（第１の絶縁層）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。また、フィールドプレート電極１８（第１の補助電極）のＹ方向（第２の方向）に沿った幅が、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かって、細くなっていることが望ましい。Ｙ方向（第２の方向）の幅が細くなっていない場合、例えば、同一の幅である場合、ｎ−ドリフト領域４０（第３の第２電電型半導体領域）のゲート電極１６（制御電極）側が空乏化しにくい。従ってゲート電極１６（制御電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）間の電界が強くなり、耐圧が低下する。
さらに、フィールドプレート電極１８（第１の補助電極）とｎ−ドリフト領域４０（第３の第２導電型半導体領域）との間隔において、図２０に表したように、Ｙ方向（第２の方向）側をｔ１、Ｘ方向（第１の方向）でｎ＋ドレイン領域１２（第２の第２導電型半導体領域）側をｔ２とすると、ｔ１＜ｔ２にしたほうが望ましい。
これにより、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）に向かってｎ−ドリフト領域４０（第３の第２導電型半導体領域）に含まれる実効的不純物量を増やすことができ、電界を緩和することができる。これにより、耐圧をさらに大きくすることができる。
また、半導体装置５６においても、半導体装置５１と同様に、ゲート電極１６（制御電極）とＳＴＩ（第１の絶縁層）との間にｎ−ドリフト領域４０（第３の第２導電型半導体領域）を設けることができる。こうすることで、ゲート電極１６（制御電極）直下に発生するすべてのチャネルは、まずｎ−ドリフト領域４０（第３の第２導電型半導体領域）に電流が流れ、ＳＴＩ１７（第１の絶縁層）との間に挟まれたｎ−ドリフト領域４０（第３の第２導電型半導体領域）を通ってｎ＋ドレイン領域１２（第２の第２導電型半導体領域）へ流れ込む。
これにより、すべてのチャネルが有効に動作することにより、オン抵抗を低減することができる。
また、上記の半導体装置５２〜５４においても、本実施例と同様に、フィールドプレート電極１８ａ（第１の補助電極）、１８ｂ、１８ｃ、１８ｎ（第２の補助電極）とソース電極３１（第１の主電極）との間に抵抗Ｒ１を挿入することによりＲＣスナバを構成することができる。
（第９の実施形態）
図２２は、本発明の第９の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図２２に表したように、ｐ型半導体基板１０（第１導電型半導体層）の主面に対して平行な平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸とする。また、図２２に表したＡ−Ａ´線の方向をＸ軸とし、Ｚ軸及びＸ軸に垂直な方向をＹ軸とする。
なお、平面図においては、本来絶縁層により見えない部分も実線で表している。
図２２に表した半導体装置６０は、ＭＯＳＦＥＴである。
半導体装置６０のＡ−Ａ´線断面図は、左右対称である。その左半分は、図２に表した半導体装置５０のＡ−Ａ´線断面図と同じである。
Ｙ方向の両終端部において、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）とフィールドプレート電極１８（第１の補助電極）との間にＳＴＩ１７（第１の絶縁層）が完全に充填されている。フィールドプレート電極１８（第１の補助電極）と電気的に絶縁されたゲート電極１６（制御電極）が設けられており、さらに、ｐ＋コンタクト領域１４で終端している。
また、ｐ＋コンタクト領域１４は、ビアプラグ２６を介して電極３３と電気的に接続している。
半導体装置６０においては、半導体装置５０をｎ＋ドレイン領域１２（第２の第２導電型半導体領域）を共通に、Ｙ軸に対して対称に複数配置した構成を有する。ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）の周囲にゲート電極１６（制御電極）が取り囲み、更に、ｎ＋ソース領域１３（第１の第２導電型半導体領域）が取り囲む構造になっている。
電流が流れる方向のＸ方向と垂直なＹ方向の終端部分は電界強度が高くなり、耐圧が低下する原因となる。そこで、Ｙ方向の終端部分は、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）とフィールドプレート電極１８（第１の補助電極）との間にＳＴＩ１７（第１の絶縁層）を完全に充填している。
また、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）とフィールドプレート電極１８（第１の補助電極）との距離Ｌａは、電流が流れる領域のｎ＋ドレイン領域１２（第２の第２導電型半導体領域）とフィールドプレート電極１８（第１の補助電極）との距離Ｌｂに比べて長く設定している。
電界が集中するポイントを素子中央部に持ってくることで、アバランシェ降伏時に素子全体でアバランシェ電流が流せるため、インダクタンス負荷で、かつ、インダクタがクランプされない場合のスイッチングにおいて、アバランシェ耐量を改善できる。仮に終端部のみ電界が集中すると、その狭い箇所に大きなアバランシェ電流が流れるため、破壊されやすいからである。
以上のように、半導体装置６０は、プロセスを追加することなく、ゲート・ドレイン間容量を低減し、かつ、ゲート・ソース間容量を低減することができる。
なお、半導体装置６０においては、半導体装置５０をドレイン電極３２（第２の主電極）を共通に、Ｙ軸に対して対称に複数配置した構成を有するが、他の半導体装置５１〜５６を複数配置する構成とすることもできる。
また、半導体装置５０〜５６をｎ＋ソース領域１３（第１の第２導電型半導体領域）を共通に、Ｙ軸に対して対称に複数配置した構成とすることもできる。すなわち、中央に配置したｎ＋ソース領域１３（第１の第２導電型半導体領域）をゲート電極１６（制御電極）が取り囲み、更に、ｎ＋ドレイン領域１２（第２の第２導電型半導体領域）が取り囲む構造とすることもできる。
また、半導体装置６０をｐ型半導体基板１０（第１の導電型半導体層）上に複数形成し、それらを並列接続することにより、さらに大電流を扱うこともできる。
さらに、パワーデバイスとして、例えば、半導体装置８０、８１のように、半導体装置５０〜５６，６０を他のＣＭＯＳ素子と同一基板上に形成することにより、システムの複雑化、パワーデバイスのインテリジェント化を図ることができる。
なお、上記において、第１導電型をｐ型とし、第２導電型をｎ型としたが、これらは相互に入れ替えが可能である。すなわち、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。例えば、第１の導電型領域をｎウェル層とし、第１の第２導電型層をｐ＋ソース領域とし、第２の第２導電型層をｐ＋ドレイン領域とし、ｐ−ソース領域を第３の第２導電型層としても良い。また、高抵抗層１９は、例えばＳＩＰＯＳ層か、またはＳＩＰＯＳ層を含む層であればよい。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１０ ｐ型半導体基板（第１導電型半導体層）
１１ ｐウェル領域（第１導電型半導体領域）
１２ ｎ＋ドレイン領域（第２の第２導電型半導体領域）
１３ ｎ＋ソース領域（第１の第２導電型半導体領域）
１４ ｐ＋コンタクト領域
１５ ゲート酸化膜（第２の絶縁層）
１６ ゲート電極（制御電極）
１７ ＳＴＩ（第１の絶縁層）
１８、１８ａ フィールドプレート電極（第１の補助電極）
１８ｂ、１８ｃ、１８ｎ フィールドプレート電極（第２の補助電極）
１９ 高抵抗層
２０ 絶縁層（第３の絶縁層）
２１〜２３、１２１〜１２３ コンタクトプラグ
２４〜２７ ビアプラグ
３１ ソース電極（第１の主電極）
３２ ドレイン電極（第２の主電極）
３３、３４ 電極
４０ ｎ−ドリフト領域（第３の第２導電型半導体領域）
５０、５０ａ、５１〜５６、６０、８０、８１ 半導体装置
７０ 制御回路
９０、９１ スイッチング電源
１１１ ｐウェル領域
１１２ ｎ＋ドレイン領域
１１３ ｎ＋ソース領域
１１４ ｐ＋コンタクト領域
１１６ ゲート電極
１１７ ＳＴＩ
１１８ フィールドプレート電極
１３１ ソース電極
１３２ ドレイン電極
１４０ ｎ−ドリフト領域
Ｃ１、Ｃ２ コンデンサ
Ｌ１，Ｌ２ 寄生インダクタンス
Ｈ１ インダクタ
Ｒ１ 抵抗
Ｑ１，Ｑ２ スイッチ素子（ＭＯＳＦＥＴ）
ＳＷ 駆動端子

Claims (7)

  1. 第１導電型半導体層内に設けられた第１導電型半導体領域と、
    前記第１導電型半導体領域内に設けられた第１の第２導電型半導体領域と、
    前記第１導電型半導体層内に前記第１導電型半導体領域と離隔して設けられた第２の第２導電型半導体領域と、
    前記第１導電型半導体層内で前記第１導電型半導体領域と前記第２の第２導電型半導体領域との間に設けられ、かつ前記第２の第２導電型半導体領域の不純物濃度よりも低不純物濃度を有する第３の第２導電型半導体領域と、
    前記第３の第２導電型半導体領域に設けられた第１の絶縁層と、
    前記第１の第２導電型半導体領域と前記第３の第２導電型半導体領域との間に挟まれた前記第１導電型半導体領域上に第２の絶縁層を介して設けられた制御電極と、
    前記制御電極と離隔して、前記第１の絶縁層上に設けられた第１の補助電極と、
    前記第１の第２導電型半導体領域と電気的に接続された第１の主電極と、
    前記第２の第２導電型半導体領域と電気的に接続された第２の主電極と、
    を備え、
    前記第１導電型半導体層内で前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間で流れる主電流の方向と実質的に平行な方向を第１の方向と規定し、
    前記第１の方向と実質的に垂直で、かつ前記第１導電型半導体層の主面と実質的に平行な方向を第２の方向と規定した場合、
    前記第１の絶縁層の大部分は、前記第２の方向に沿った幅が、前記制御電極から前記第２の主電極に向かって実質的に細くなっていることを特徴とする半導体装置。
  2. 前記第１の絶縁層は、前記第３の第２導電型半導体領域を貫通して前記第１導電型半導体層まで達するように設けられたことを特徴とする請求項１記載の半導体装置。
  3. 前記第１の補助電極は、前記第２の方向に沿った幅が、前記制御電極から前記第２の主電極に向かって実質的に細くなっており、前記第１の主電極と電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型半導体層内に設けられた第１導電型半導体領域と、
    前記第１導電型半導体領域に設けられた第１の第２導電型半導体領域と、
    前記第１導電型半導体層内に前記第１導電型半導体領域と離隔して設けられた第２の第２導電型半導体領域と、
    前記第１導電型半導体層内で前記第１導電型半導体領域と前記第２の第２導電型半導体領域との間に設けられ、かつ前記第２の第２導電型半導体領域の不純物濃度よりも低不純物濃度を有する第３の第２導電型半導体領域と、
    前記第３の第２導電型半導体領域に設けられた第１の絶縁層と、
    前記第１の第２導電型半導体領域と前記第３の第２導電型半導体領域との間に挟まれた前記第１導電型半導体領域上に第２の絶縁層を介して設けられた制御電極と、
    前記制御電極と離隔して、前記第１の絶縁層上に設けられた第１の補助電極と、
    前記第１の補助電極と離隔して、前記第１の絶縁層上に設けられた少なくとも１つの第２の補助電極と、
    前記第１の第２導電型半導体領域と電気的に接続された第１の主電極と、
    前記第２の第２導電型半導体領域と電気的に接続された第２の主電極と、
    を備えたことを特徴とする半導体装置。
  5. 前記第１の絶縁層は、前記第３の第２導電型半導体領域を貫通して前記第１導電型半導体層まで達するように設けられたことを特徴とする請求項４記載の半導体装置。
  6. 前記第１の補助電極が、前記第１の主電極と電気的に接続されていることを特徴とする請求項４または５に記載の半導体装置。
  7. 前記第１導電型半導体層上に設けられた抵抗層であって、一端が前記第１の補助電極または少なくとも１つの前記第２の補助電極と電気的に接続され、他端が前記第１の主電極と電気的に接続されている抵抗層をさらに備えたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
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