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JP2010021537A - 基板構造体及びこの基板構造体を除去する方法 - Google Patents

基板構造体及びこの基板構造体を除去する方法 Download PDF

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Abstract

【課題】 半導体層と基板をエッチングで分離する効率を高め、かつプロセスにかかる費用を抑えることができる、基板構造体を除去する方法の提供。
【解決手段】 本発明の基板構造体を除去する方法は、基板上にフォトリソグラフィーエッチング方式で複数の柱状体を製作し、前記複数の柱状体上にIII族窒化物半導体層を成長させ、化学エッチング方式で複数の柱状体をエッチングし、前記III族窒化物半導体層と前記基板を分離する。
【選択図】 図3

Description

本発明は半導体プロセスに関し、特に、基板構造体を除去する方法に関する。
先行技術ではいかに基板を除去するかという開示に事欠かない。例えば、米国特許第6648996号及び第7169227号はそれぞれ窒化ガリウムウェハの製造方法を開示しており、その基板の材質はリチウムアルミネート(LiAlO)である。このリチウムアルミネート基板の厚さは約430mmであり、ウェットエッチング(Wet Etch)の方式で除去を行っているが、数日かかってやっと除去が完了する(一般の室温下におけるリチウムアルミネートの酸エッチングの速度は約毎分15〜35nmである)ため、効率が低い。このほか、単純にウェットエッチング方式で基板の除去を行うと、不均一になるという問題がある。
また、米国特許第6218280号は機械力でリチウムアルミネート基板を剥離(peels off)する方法に言及しているが、この方法は良品率が低く、破壊が生じやすい。同特許も単純にウェットエッチング方式で基板の除去を行うことに言及しているが、これも基板除去効率が低く、不均一になる等の問題がある。
このほか、米国特許公開第2007/0141814号が開示する基板除去方法は、単純なウェットエッチング、ドライエッチング、機械研磨、化学機械研磨等がある。これらの方法はすべて除去効率が低く、不均一で、破壊が生じやすい等の欠点がある。
米国特許第6740604号は垂直式の発光素子を開示しており、これは基板と素子の間の界面上にレーザーを当てて基板を分離している。このような分離方式は設備が高価であり、かつエピタキシャル層の厚さが大きすぎると反りの問題が発生する。
米国特許第6071795号はレーザーを利用して基板と窒化ガリウム層を分離する方法を開示しており、基板と窒化ガリウム層の間に低温緩衝層を形成し、基板と窒化ガリウム層の間の不整合を吸収している。基板上にレーザーを当てるとき、低温緩衝層は最も脆弱であるため、低温緩衝層から裂けて基板と窒化ガリウム層が分離される。このような分離方式は設備が高価であり、かつエピタキシャル層の厚さが大きすぎると反りの問題が発生する。
上述をまとめると、上述の先行技術の欠点を改善できる基板構造体を除去する方法が必要である。
米国特許第6648996号 米国特許第7169227号 米国特許第6218280号 米国特許公開第2007/0141814号 米国特許第6740604号 米国特許第6071795号
本発明の目的は、先行技術の欠点を改善した基板構造体を除去する方法を提供することにある。
本発明の別の目的は、上述の基板構造体を除去する方法を実現するために用いることができる、基板構造体を提供することにある。
上述の目的を達するため、本発明の開示する基板構造体を除去する方法は、基板上にフォトリソグラフィーエッチング方式で複数の柱状体を製作し、前記複数の柱状体上にIII族窒化物半導体素子層を成長させ、前記III族窒化物半導体素子層上に金属鏡面層を形成し、前記金属鏡面層上に導電材料層を形成し、化学エッチング方式で複数の柱状体をエッチングし、前記III族窒化物半導体素子層と基板を分離して、垂直式発光素子を得る、というステップを含み、そのうち垂直式発光素子はIII族窒化物半導体素子層、金属鏡面層、導電材料層を含む。
本発明は複数の柱状体間の空隙を利用してエッチング反応面積を大幅に増加できるため、本発明が開示する方法は、半導体層と基板をエッチングで分離する効率を高め、かつプロセスにかかる費用を抑えることができることができる。
本発明の基板構造体は、基板と複数の柱状体を含む。これら複数の柱状体はフォトリソグラフィーエッチング方式で前記基板上に製作される。これら前記複数の柱状体上にIII族窒化物半導体層を成長させることができる。
本発明には少なくとも次のような利点がある。
1、 本発明は複数の柱状体間の空隙を利用してエッチング反応面積を大幅に増加できるため、本発明が提示する方法は半導体層と基板をエッチングで分離する効率を高め、かつプロセスにかかる費用を抑えることができる。
2、 基板の分離速度が速く、かつ均一性が高く、後続の研磨プロセス(CMP)またはオーバーエッチング(Over Etching)プロセスが必要ない。
3、 高価なレーザー分離設備が必要なく、かつ基板を回収して再利用でき、コストを節約できる。
4、 本発明のエッチングは容易であり、高温が必要なく、III族窒化物半導体層に対する傷害を減少できる。室温下での一般の酸エッチング速度は約30nm/minであることに注意が必要である。厚さが約430umの基板の場合、先行技術では数日エッチングしてやっとエッチングが完了する。温度を高くしてエッチング率を高めることは、III族窒化物半導体層に傷害を与えるため、採用できない。
本発明の実施例1に基づく基板構造体を除去する方法のフローチャートである。 本発明の実施例2に基づく基板構造体を除去する方法のフローチャートである。 上と左が図1のフローを行うときの各断面図、上と右が図2のフローを行うときの各断面図である。 本発明の図3右に基づく垂直式発光素子の発光を示すイメージ図である。
本発明がここで討究する方向は、半導体プロセスである。徹底的に本発明を理解することができるように、以下の記述の中で、できるだけ詳しい構成部材を提示する。当然、本発明の実施は、光源モジュールの技術者が熟知している特殊な詳細に限定されるものではない。また、本発明に不必要な制限が生じるのを避けるために、誰もが知っている部材は、細かく記述していない。本発明の最良の実施例は以下に詳細に記述するが、これらの詳細な記述以外に、本発明はその他の実施例においても幅広く実施することができ、本発明の範囲は限定を受けず、後付の特許請求の範囲に準じる。
図1に本発明の実施例1に基づいた基板構造体を除去する方法のフローチャートを示す。図3上と図3左に、図1のフローを実行するときの各断面図を示す。図3上と図1に示すように、ステップ303では、基板101上にフォトリソグラフィーエッチング方式で複数の柱状体103を製作する。これはつまり、基板101にパターンを形成するステップである。柱状体については単に例を挙げたのみであり、基板101上に面積を増加できるあらゆる幾何形状とすることができ、それらはすべて本発明の要旨と範囲を逸脱しない。基板101の材質は、リチウムアルミネート(LiAlO)またはガリウム酸リチウム(LiGaO)とすることができる。
図3上に示すように、上述のマスクに基づいて得たフォトレジスト(photo resist)102が基板101上に配置される。上述のエッチングを行った後、複数の柱状体103が形成される。その後フォトレジスト102を除去する。
図1と図3左に示すように、ステップ304では、複数の柱状体103上にIII族窒化物半導体層104を成長させる。このIII族窒化物半導体層104は、窒化ガリウム層、窒化アルミニウム層、窒化インジウム層、窒化アルミニウムガリウムインジウム等とすることができる。III族窒化物半導体層104の成長方法は、ハイドライド気相エピタキシャル法(HVPE)、金属有機化学気相沈積法(MOCVD)、分子線エピタキシャル成長法(MBE)とすることができる。
ステップ308では、化学エッチング方式で複数の柱状体103をエッチングし、III族窒化物半導体層104と基板101を分離して、独立したIII族窒化物半導体層104を得る(ステップ309)。所謂化学エッチング方式は、基板101、複数の柱状体103、III族窒化物半導体層104の構造体全体をエッチング液(a)中に浸漬する。前記エッチング液(a)は、含水硫酸、燐酸、塩酸またはその組み合わせ(例えば燐酸に含水硫酸を加える)とすることができる。このとき、ウェットエッチングは一種の異方性エッチングであるため、エッチング液(a)が横方向に複数の柱状体103の間の空隙に流入する。エッチング過程において、柱状体103が非常に細いため、複数の柱状体103の箇所が腐食され始め、III族窒化物半導体層104と基板101が分離される。このとき、エッチングされた後の複数の柱状体103がIII族窒化物半導体層104と基板101上に残留する場合がある。
複数の柱状体103がなく、基板101上にIII族窒化物半導体層104を成長させただけの場合、その後にエッチング液を利用してエッチングを行うとき、III族窒化物半導体層104と基板101を完全に分離するには非常に長いエッチング時間がかかる。
本発明は複数の柱状体間の空隙を利用してエッチング反応面積を大幅に増加している。このため、本発明が提示する方法は、半導体層と基板をエッチングで分離する効率を高めると共に、プロセスにかかる費用を抑え、III族窒化物材料の独立した基板を完成することができる。
図2に本発明の実施例2に基づいた基板構造体を除去する方法のフローチャートを示す。図3上と図3右に、図2のフローを実行するときの各断面図を示す。図3上と図2に示すように、ステップ403では、基板101上にフォトリソグラフィーエッチング方式で複数の柱状体103を製作する。これはつまり、基板101にパターンを形成するステップである。柱状体については単に例を挙げたのみであり、基板101上に面積を増加できるあらゆる幾何形状とすることができ、それらはすべて本発明の要旨と範囲を逸脱しない。基板101の材質は、リチウムアルミネート(LiAlO)またはガリウム酸リチウム(LiGaO)とすることができる。
図3上に示すように、上述のマスクに基づいて得たフォトレジスト(photo resist)102が基板101上に配置される。上述のエッチングを行った後、複数の柱状体103が形成される。その後フォトレジスト102を除去する。
図1と図3右に示すように、ステップ405では、複数の柱状体103上にIII族窒化物半導体素子層105を成長させる。このIII族窒化物半導体素子層105は、N型層、量子井戸層(quantum well layer)、P型層を含むことができる。
ステップ406では、III族窒化物半導体素子層105上に金属鏡面層106を形成する。ステップ407では、金属鏡面層106上に導電材料層107を形成する。導電材料層107の形成方法は、沈積、化学めっき、電気めっき、ボンディング(bonding)等の方法とすることができる。
ステップ408では、化学エッチング方式で複数の柱状体103をエッチングし、III族窒化物半導体素子層105と基板101を分離して、垂直式発光素子を得る(ステップ409)。
所謂化学エッチング方式は、基板101、複数の柱状体103、III族窒化物半導体素子層105、金属鏡面層106、導電材料層107の構造体全体をエッチング液(a)中に浸漬する。前記エッチング液(a)は、含水硫酸、燐酸、塩酸またはその組み合わせ(例えば燐酸に含水硫酸を加える)とすることができる。このとき、ウェットエッチングは一種の異方性エッチングであるため、エッチング液(a)が横方向に複数の柱状体103の間の空隙に流入する。エッチング過程において、柱状体103が非常に細いため、複数の柱状体103の箇所が腐食され始め、III族窒化物半導体素子層105と基板101が分離される。このとき、エッチングされた後の複数の柱状体103がIII族窒化物半導体素子層105と基板101上に残留する場合がある。
複数の柱状体103がなく、基板101上にIII族窒化物半導体素子層105、金属鏡面層106、導電材料層107を成長させただけの場合、その後にエッチング液を利用してエッチングを行うとき、III族窒化物半導体素子層105と基板101を完全に分離するには非常に長いエッチング時間がかかる。
本発明は複数の柱状体間の空隙を利用してエッチング反応面積を大幅に増加している。このため、本発明が提示する方法は、半導体層と基板をエッチングで分離する効率を高めると共に、プロセスにかかる費用を抑えることができる。
図4に本発明の図3右に基づいた垂直式発光素子の発光を表すイメージ図を示す。上述のIII族窒化物半導体素子層105を逆さにしてみると、図4及び図3右下に示すように、垂直式発光素子は上から下に、III族窒化物半導体素子層105、金属鏡面層106、導電材料層107を含むことができる。
図3右及び図2に示すように、複数の柱状体103をエッチングする前に、導電材料層107の外部にエッチング保護層を形成することができる(ステップ410)。ただし、柱状体103は導電材料層よりもずっと脆弱であるため、このステップは省略してもよい。水気のある環境に遭遇するだけで柱状体103はエッチングされる可能性があり、このような状況は湿気を受ける現象の一種である。
リチウムアルミネートを柱状体103の材料とする場合を例とすると、その酸素原子は水と非常に結合しやすく、元の原子結合が切断される。一般に、エッチング液はみな水を含有するため、柱状体103に対し非常に容易にエッチングを行うことができることに注意が必要である。このため保護層がなくても、その後に得られる垂直式発光素子はせいぜい若干エッチングされるのみであり(数マイクロメートル程度の場合がある)、発光素子内の量子井戸層(quantum well layer)を損傷することはなく、導電材料層107の厚さは相対して比較的厚いため、エッチングされる厚さも比較的薄い。
一方で、柱状体103の厚さは約3〜4マイクロメートルとすることができ、かつ柱状体103の間には空隙が存在するため、エッチング液(a)が複数の柱状体103の間の空隙に流入し、数分で複数の柱状体103がIII族窒化物半導体素子層105の下から完全に分離される。
本発明についてすでに上述のように最良の実施例を開示したが、これは本発明を限定するものではなく、関連技術を熟知した者による各種変更や修正は本発明の要旨と範囲に属する。本発明の保護範囲は、後付の特許請求の範囲に準じる。
303、304、308、309 ステップ
403、405、406、407、410、408、409 ステップ
101 基板
102 フォトレジスト
103 柱状体
104 III族窒化物半導体層
105 III族窒化物半導体素子層
106 金属鏡面層
107 導電材料層

Claims (5)

  1. 基板構造体を除去する方法であって、
    基板上にフォトリソグラフィーエッチング方式で複数の柱状体を製作するステップ、
    前記複数の柱状体上にIII族窒化物半導体層を成長させるステップ、化学エッチング方式で前記複数の柱状体をエッチングし、前記III族窒化物半導体層と前記基板を分離するステップ、
    を含むことを特徴とする、基板構造体を除去する方法。
  2. 基板構造体を除去する方法であって、
    基板上にフォトリソグラフィーエッチング方式で複数の柱状体を製作するステップ、
    前記複数の柱状体上にIII族窒化物半導体素子層を成長させるステップ、
    前記III族窒化物半導体素子層上に金属鏡面層を形成するステップ、
    前記金属鏡面層上に導電材料層を形成するステップ、
    化学エッチング方式で前記複数の柱状体をエッチングし、前記III族窒化物半導体素子層と前記基板を分離して、垂直式発光素子を得るステップ、
    を含むことを特徴とする、基板構造体を除去する方法。
  3. 基板構造体であって、基板と、フォトリソグラフィーエッチング方式で前記基板上に製作された複数の柱状体を含み、そのうち前記複数の柱状体上にIII族窒化物半導体層を成長させることができることを特徴とする、基板構造体。
  4. 請求項1または2に記載の基板構造体を除去する方法において、そのうち前記基板の材質がリチウムアルミネートまたはガリウム酸リチウムであることを特徴とする、基板構造体を除去する方法。
  5. 請求項3に記載の基板構造体において、そのうち前記基板の材質がリチウムアルミネートまたはガリウム酸リチウムであることを特徴とする、基板構造体。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482058B2 (en) 2008-09-09 2022-10-25 United Parcel Service Of America, Inc. Systems and methods for utilizing telematics data to improve fleet management operations
WO2010030341A1 (en) 2008-09-09 2010-03-18 United Parcel Service Of America, Inc. Systems and methods of utilizing telematics data to improve fleet management operations
US9953468B2 (en) 2011-03-31 2018-04-24 United Parcel Service Of America, Inc. Segmenting operational data
US9208626B2 (en) 2011-03-31 2015-12-08 United Parcel Service Of America, Inc. Systems and methods for segmenting operational data
US9805521B1 (en) 2013-12-03 2017-10-31 United Parcel Service Of America, Inc. Systems and methods for assessing turns made by a vehicle
CN104409593B (zh) * 2014-11-17 2017-08-22 江苏巨晶新材料科技有限公司 一种制作氮化物外延层、衬底与器件晶圆的方法
US20160334221A1 (en) 2015-05-11 2016-11-17 United Parcel Service Of America, Inc. Determining street segment headings
KR20230144553A (ko) * 2021-02-11 2023-10-16 소크프라 시앙스 에 제니 에스.에.쎄. 광전자 디바이스를 제조하기 위한 방법 및 시스템 그리고 이를 사용하여 제조된 광전자 디바이스

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036139A (ja) * 1999-07-23 2001-02-09 Sony Corp 半導体積層基板,半導体結晶基板および半導体素子ならびにそれらの製造方法
JP2001122693A (ja) * 1999-10-22 2001-05-08 Nec Corp 結晶成長用下地基板およびこれを用いた基板の製造方法
JP2001217506A (ja) * 2000-02-03 2001-08-10 Ricoh Co Ltd 半導体基板およびその作製方法および発光素子
JP2002289541A (ja) * 2001-03-27 2002-10-04 Toshiba Corp GaN系半導体結晶の形成方法及びその結晶を用いたGaN系半導体素子の製造方法
JP2005057220A (ja) * 2003-08-07 2005-03-03 Sony Corp 半導体光素子及びその製造方法
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640594B4 (de) * 1996-10-01 2016-08-04 Osram Gmbh Bauelement
JP3116085B2 (ja) * 1997-09-16 2000-12-11 東京農工大学長 半導体素子形成法
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US6218280B1 (en) * 1998-06-18 2001-04-17 University Of Florida Method and apparatus for producing group-III nitrides
US6380108B1 (en) * 1999-12-21 2002-04-30 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on weak posts, and gallium nitride semiconductor structures fabricated thereby
US7169227B2 (en) * 2001-08-01 2007-01-30 Crystal Photonics, Incorporated Method for making free-standing AIGaN wafer, wafer produced thereby, and associated methods and devices using the wafer
US6648966B2 (en) * 2001-08-01 2003-11-18 Crystal Photonics, Incorporated Wafer produced thereby, and associated methods and devices using the wafer
JP2006237556A (ja) * 2005-01-31 2006-09-07 Kanagawa Acad Of Sci & Technol GaN膜生成方法及び半導体素子並びにIII族窒化物の薄膜生成方法及びIII族窒化物の薄膜を有する半導体素子
CN1988109B (zh) * 2005-12-21 2012-03-21 弗赖贝格化合物原料有限公司 生产自支撑iii-n层和自支撑iii-n基底的方法
TWI407491B (zh) * 2008-05-09 2013-09-01 Advanced Optoelectronic Tech 分離半導體及其基板之方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036139A (ja) * 1999-07-23 2001-02-09 Sony Corp 半導体積層基板,半導体結晶基板および半導体素子ならびにそれらの製造方法
JP2001122693A (ja) * 1999-10-22 2001-05-08 Nec Corp 結晶成長用下地基板およびこれを用いた基板の製造方法
JP2001217506A (ja) * 2000-02-03 2001-08-10 Ricoh Co Ltd 半導体基板およびその作製方法および発光素子
JP2002289541A (ja) * 2001-03-27 2002-10-04 Toshiba Corp GaN系半導体結晶の形成方法及びその結晶を用いたGaN系半導体素子の製造方法
JP2005057220A (ja) * 2003-08-07 2005-03-03 Sony Corp 半導体光素子及びその製造方法
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same

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