JP2010093288A

JP2010093288A - 半導体装置

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Publication number: JP2010093288A
Application number: JP2009287566A
Authority: JP
Inventors: Shigenobu Maeda; 茂伸前田; Kazuya Yamamoto; 和也山本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2009-12-18
Filing date: 2009-12-18
Publication date: 2010-04-22

Abstract

【課題】電力損失が小さく、しかも大面積を必要としないキャパシタを得る。
【解決手段】ラインアンドスペース構造の配線に金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用することで、寄生抵抗が小さく、かつ小面積のキャパシタを得る。ｘ方向に延在し、ＡｌやＣｕ等の金属から成る配線３が、ｙ方向に所定間隔で複数並んで、ラインアンドスペース構造４を構成している。ラインアンドスペース構造は、シリコン基板１上に形成されている。また、シリコン基板１上には、シリコン酸化膜等から成る絶縁膜２が形成されており、隣接する配線３同士は、絶縁膜２によって互いに電気的に分離されている。
【選択図】図１

Description

この発明は、半導体装置、特に、キャパシタを備える半導体装置の構造に関するものである。

図３９は、ＬＳＩに用いられる従来のキャパシタの構造を示す断面図である。半導体基板１０１上に絶縁膜１２０が形成されており、絶縁膜１０３と、該絶縁膜１０３を挟んで対を成すポリシリコン膜１０２，１０４とから成るキャパシタが、絶縁膜１２０上に形成されている。キャパシタ上には層間絶縁膜１０５が形成されており、層間絶縁膜１０５上には金属配線１０６，１０７が選択的に形成されている。金属配線１０６，１０７は、層間絶縁膜１０５内に形成されたスルーホール１０８，１０９を介して、ポリシリコン膜１０２，１０４にそれぞれ電気的に接続されている。

また、図４０は、従来のキャパシタの他の構造を示す断面図である。層間絶縁膜１１２と、該層間絶縁膜１１２を挟んで対向する金属配線１１０，１１１とから成るキャパシタが、絶縁膜１２０上に形成されている。

しかし、図３９に示した従来のキャパシタでは、ポリシリコン膜１０２，１０４の寄生抵抗が大きく、その等価回路は図４１に示すものとなる。そして、寄生抵抗Ｒ１０１，Ｒ１０２による電力損失が大きいため、アナログ回路には使用できないという問題があった。

一方、図４０に示したキャパシタによると、金属配線１１０，１１１を使用しているために寄生抵抗が小さく、電力損失の小さなキャパシタを得ることができる。しかしながら、層間絶縁膜１１２の膜厚が厚いため（デザインルールが０．２μｍのデバイスの場合で１μｍ程度）、容量の大きなキャパシタを得るためには大面積が必要になるという問題があった。

本発明はかかる問題を解決するために成されたものであり、電力損失が小さく、しかも大面積を必要としないキャパシタを得ることを目的とするものである。

本発明に係る半導体装置は、第１方向と第１方向に垂直な第２方向に広がる主面を有する下地層と、下地層の主面上に形成されたキャパシタとを備えるものである。当該キャパシタは、第１方向に延在する複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、第２方向に所定間隔で並ぶラインアンドスペース構造と、当該ラインアンドスペース構造上に形成された層間絶縁膜と、層間絶縁膜とラインアンドスペース構造とに接触する部分に形成されシリコン酸化膜よりも誘電率の高い高誘電体膜とを備える。

本発明によれば、ラインアンドスペース構造の配線に低抵抗の金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用してキャパシタを構成したため、寄生抵抗や電力損失が小さく、かつ小面積・大容量のキャパシタを得ることができる。また、高誘電体膜とを備えることにより、シリコン酸化膜のみによって絶縁膜を構成する場合と比較すると、大容量化を図ることができる。

本発明の実施の形態１に係るキャパシタの構造を示す斜視図である。半導体装置の構成を示す上面図である。図１に示した構造から互いに隣接する一対の配線のみを抜き出して、ｘ方向から眺めた模式図である。ラインアンドスペース構造を模式的に示す斜視図である。一対の平面電極を模式的に示す斜視図である。デザインルールに対する容量Ｃ₁，Ｃ₂をプロットしたグラフである。図１に示した構造から連続する４本の配線を抜き出して、ｘ方向から眺めた模式図である。本発明の実施の形態２に係るキャパシタの構成を示す模式図である。本発明の実施の形態３に係るキャパシタの構成を示す模式図である。スルーホールをｚ方向から眺めた模式図である。スルーホールをｚ方向から眺めた模式図である。本発明の実施の形態４に係るキャパシタの構成を示す模式図である。本実施の形態４に係るキャパシタの効果を説明するための模式図である。本実施の形態４に係るキャパシタの効果を説明するための模式図である。本発明の実施の形態４に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態４に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態４に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態４に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態４に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの構成を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態５に係るキャパシタの他の構造を示す模式図である。本発明の実施の形態６に係るキャパシタの構成を示す模式図である。本発明の実施の形態７に係るキャパシタの構成を示す断面図である。本発明の実施の形態７に係るキャパシタの他の構成を示す断面図である。配線をｚ方向から眺めた模式図である。配線部における断面構造を示す断面図である。本発明の実施の形態８の第１の変形例に係るキャパシタの構成を示す断面図である。本発明の実施の形態８の第１の変形例に係るキャパシタの構成を示す断面図である。本発明の実施の形態８の第２の変形例に係るキャパシタの構成を示す断面図である。周知の共振回路を示す回路図である。周知のハイパスフィルタ回路を示す回路図である。周知のローパスフィルタ回路を示す回路図である。従来のキャパシタの構造を示す断面図である。従来のキャパシタの他の構造を示す断面図である。図３９に示したキャパシタの等価回路を示す回路図である。

半導体装置においては、所定方向に延在する配線が一定間隔で複数並んで形成されたラインアンドスペース構造がしばしば採用される。半導体製造技術の進歩に伴って、配線の幅（ライン幅）及び隣接する配線同士の間隔（スペース幅）は小さくなってきたが、配線の厚みはさほど薄くなっていない。そのため、隣接する配線同士の間に生じる容量は比較的大きいのであるが、これまであまり積極的に利用されていなかった。

本発明は、ラインアンドスペース構造の配線に金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用することで、寄生抵抗が小さく、かつ小面積のキャパシタを得るものである。以下、本発明の実施の形態について具体的に説明する。

実施の形態１．
図１は、本発明の実施の形態１に係るキャパシタの構造を示す斜視図である。半導体装置は、図２の上面図に示すように、所要の配線が形成された配線部１１と、キャパシタが形成されたキャパシタ部１２とを有しており、図１に示すキャパシタは、半導体装置のキャパシタ部１２に形成されている。

図１を参照して、図中のｘ方向に延在し、ＡｌやＣｕ等の金属から成る配線３が、図中のｙ方向に所定間隔で複数並んで、ラインアンドスペース構造４を構成している。ラインアンドスペース構造４は、シリコン基板１上に形成されている。また、シリコン基板１上には、シリコン酸化膜等から成る絶縁膜２が形成されており、隣接する配線３同士は、絶縁膜２によって互いに電気的に分離されている。

図３は、図１に示した構造から互いに隣接する一対の配線３のみを抜き出して、ｘ方向から眺めた模式図である。配線３の幅Ｌ及び配線３同士の間隔Ｓは、ラインアンドスペース構造を形成する際の半導体製造技術（特に露光技術）の性能によって支配され、例えば０．２μｍである。また、配線３の厚みＴは約０．５μｍである。図３において、一方の配線３に高電位Ｖ１を印加し、他方の配線３に低電位Ｖ２を印加することにより、両配線間に容量５を構成することができる。

以下、ラインアンドスペース構造を用いてキャパシタを構成する場合と、一対の平面電極によってキャパシタを構成する場合とで、容量の大小を比較する。図４は、ラインアンドスペース構造を模式的に示す斜視図であり、図５は、一対の平面電極を模式的に示す斜視図である。図４，５において、単位正方形（Ａ×Ａ）あたりの容量を求める。

まず、ラインアンドスペース構造を用いた場合の容量Ｃ₁は、

となる。ここで、絶縁膜が酸化膜である場合はＫ₀＝３．９、ε₀＝８．８６×１０^-14Ｆ／ｃｍである。

一方、一対の平面電極を用いた場合の容量Ｃ₂は、

となり、図４，５においてＤ＝５Ｌ＝５Ｓと仮定すると、容量Ｃ₂は、

となる。

これらの式において、Ｔ＝０．５μｍ、Ａ＝１００μｍとし、デザインルール（Ｌ及びＳに等しい）を０．１〜１μｍの範囲で変動させて各デザインルールに対する容量Ｃ₁，Ｃ₂をプロットしたものが図６である。デザインルールが１μｍの場合は容量Ｃ₁，Ｃ₂はほぼ等しいが、０．２μｍ以下になると、容量Ｃ₁は容量Ｃ₂に対してほぼ１桁大きくなることが分かる。即ち、ラインアンドスペース構造を用いてキャパシタを構成すると、デザインルールが小さくなればなるほど、平面電極によってキャパシタを構成する場合よりも大容量を得ることができる。

図７は、図１に示した構造から連続する４本の配線３を抜き出して、ｘ方向から眺めた模式図である。図７に示すように、キャパシタの一方電極として機能し、高電位Ｖ１を印加する配線３ａと、他方電極として機能し、低電位Ｖ２を印加する配線３ｂとを交互に繰り返して配置することにより、大容量のキャパシタを簡単に得ることができる。

このように本実施の形態１に係るキャパシタによれば、ラインアンドスペース構造の配線に低抵抗の金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用してキャパシタを構成したため、寄生抵抗や電力損失が小さく、かつ小面積・大容量のキャパシタを得ることができる。

また、ラインアンドスペース構造は露光技術やエッチング技術等の周知の半導体製造技術によって容易に形成することができるため、キャパシタを形成するための特別な工程を新たに追加する必要がなく、コストの上昇を招くこともない。

実施の形態２．
図８は、本発明の実施の形態２に係るキャパシタの構成を示す模式図である。本実施の形態２に係るキャパシタは、上記実施の形態１に係るキャパシタを基礎として、図７に示したラインアンドスペース構造４と同一構成のラインアンドスペース構造４ａ〜４ｃを、異なるラインアンドスペース構造に属する配線３ａと配線３ｂとが図中のｚ方向にも交互に並ぶように、絶縁膜２を介して３層に配置したものである。

なお、図８には３層のラインアンドスペース構造４ａ〜４ｃを示したが、４層以上に配置してもよい。

また、最下層のラインアンドスペース構造に属する各配線３は、半導体基板１上に形成されたポリシリコンから成るゲート電極として得てもよい。他の層のラインアンドスペース構造に属する配線３を金属によって構成することにより、低抵抗化を図ることができるからである。但し、この場合は、ゲート電極の表面をシリサイド化するか、あるいはゲート電極上に金属層を重ねて形成するとよい。これにより、ゲート電極自体の低抵抗化を図ることができる。以上のことは、後述する実施の形態３〜６についても同様である。

このように本実施の形態２に係るキャパシタによれば、各配線３ａ，３ｂは、上下左右に隣接する４本の配線３ｂ，３ａとの間で容量を構成するため、さらなる大容量化を図ることができる。例えば上記実施の形態１に係るキャパシタと比較すると、ほぼ２倍の容量を得ることができる。

また、中段のラインアンドスペース構造４ｂに属する配線３は、上下左右を他の配線３によって取り囲まれているため、外乱による影響を受けにくく、外乱に強いキャパシタを得ることができる。

実施の形態３．
図９は、本発明の実施の形態３に係るキャパシタの構成を示す模式図である。本実施の形態３に係るキャパシタは、上記実施の形態１に係るキャパシタを基礎として、図７に示したラインアンドスペース構造４と同一構成のラインアンドスペース構造４ａ，４ｂを、異なるラインアンドスペース構造に属する配線３ａ同士及び配線３ｂ同士がｚ方向にそれぞれ並ぶように、絶縁膜２を介して２層に配置したものである。そして、ｚ方向に並ぶ配線３ａ同士及び配線３ｂ同士を、絶縁膜２内に形成され、内部がＷ等の金属で充填されたスルーホール６を介してそれぞれ互いに電気的に接続した。なお、図９には２層のラインアンドスペース構造４ａ，４ｂを示したが、３層以上に配置してもよい。

図１０，１１は、スルーホール６をｚ方向から眺めた模式図である。スルーホール６は、ホール状のスルーホールを複数並べて形成してもよく（図１０）、あるいは、配線３ａ，３ｂと平面的に重なり合うように帯状に形成してもよい（図１１）。

このように本実施の形態３に係るキャパシタによれば、図９に示すように互いに隣接するスルーホール６同士の間にも容量が構成されるため、さらなる大容量化を図ることができる。なお、この効果は、図１１に示したようにスルーホール６を帯状に形成することにより一層大きくなる。

実施の形態４．
図１２は、本発明の実施の形態４に係るキャパシタの構成を示す模式図である。本実施の形態４に係るキャパシタは、図７に示した上記実施の形態１に係るキャパシタを基礎として、低電位Ｖ２が印加され、ｘ方向及びｙ方向によって規定される平面に平行な平面電極７ｂを、ラインアンドスペース構造４に対してｚ方向に並ぶように、絶縁膜２を介して上下に配置したものである。平面電極７ｂは図２に示したキャパシタ部１２のみに形成され、金属あるいはポリシリコンを材質として構成される。

このように本実施の形態４に係るキャパシタによれば、配線３ａと平面電極７ｂとの間にも容量が構成されるため、さらなる大容量化を図ることができる。

また図１３に示すように、平面電極７ｂが形成されていない場合は、配線３ａから出た電気力線は、配線３ｂのみならず半導体基板１や他の信号線８でも終端して電力損失が生じていた。しかし、本実施の形態４に係るキャパシタによれば、図１４に示すように、配線３ａから出た電気力線は全て配線３ｂあるいは平面電極７ｂで終端する。従って、上記電力損失を回避できるため寄生成分のないより理想的なキャパシタを得ることができるとともに、平面電極７ｂによって配線３ａと他の信号線８との間の干渉を低減することもできる。

図１５〜１９は、本発明の実施の形態４に係るキャパシタの他の構造をそれぞれ示す模式図である。図１２には、ラインアンドスペース構造４の上下に、いずれも低電位Ｖ２が印加される平面電極７ｂが配置されたキャパシタを示したが、上下一方あるいは双方の平面電極として、高電位Ｖ１が印加される平面電極７ａを配置してもよい（図１５）。

また、図１２には、ラインアンドスペース構造４の上下双方に平面電極が配置されたキャパシタを示したが、上下一方のみに平面電極を配置してもよい。例えば、ラインアンドスペース構造４と半導体基板１との間にのみ、あるいはラインアンドスペース構造４と他の信号線８との間にのみ平面電極７ｂを配置する（図１６，１７）。

また、図１２には、図７に示した上記実施の形態１に係るキャパシタを基礎として構成されたキャパシタを示したが、図８に示した上記実施の形態２に係るキャパシタを基礎として、あるいは図９に示した上記実施の形態３に係るキャパシタを基礎として、本実施の形態４に係るキャパシタを構成してもよい（図１８，１９）。

実施の形態５．
図２０は、本発明の実施の形態５に係るキャパシタの構成を示す模式図である。本実施の形態５に係るキャパシタは、図１２に示した上記実施の形態４に係るキャパシタを基礎として、同電位Ｖ２が印加される配線３ｂと平面電極７ｂとを、絶縁膜２内に形成され、内部がＷ等の金属で充填されたスルーホール９を介して互いに電気的に接続したものである。スルーホール９としては、図１０に示したホール状のスルーホール及び図１１に示した帯状のスルーホールのいずれを採用してもよい。

このように本実施の形態５に係るキャパシタによれば、高電位Ｖ１が印加される配線３ａは、いずれも低電位Ｖ２が印加される配線３ｂ、平面電極７ｂ、及びスルーホール９によって取り囲まれるため、配線３ａと半導体基板１や他の信号線８との間の干渉を効率的に低減することができる。

また、配線３ａとスルーホール９との間にも容量が構成されるため、さらなる大容量化を図ることもできる。

図２１〜２７は、本発明の実施の形態５に係るキャパシタの他の構造をそれぞれ示す模式図である。図２０には、ラインアンドスペース構造４の上下に、いずれも低電位Ｖ２が印加される平面電極７ｂが配置されたキャパシタを示した。しかし、上下一方あるいは双方の平面電極として、高電位Ｖ１が印加される平面電極７ａを配置し、配線３ａと平面電極７ａとをスルーホール９を介して互いに電気的に接続してもよい（図２１）。

また、図２０には、単層のラインアンドスペース構造４を有するキャパシタを示したが、複数のラインアンドスペース構造４ａ，４ｂが層状に配置されているキャパシタにおいて、各ラインアンドスペース構造４ａ，４ｂに関して、図２０に示した構造を適用してもよい（図２２）。

また、図２０には、図１２に示したキャパシタを基礎として構成されたキャパシタを示したが、図１８あるいは図１９に示したキャパシタを基礎として、本実施の形態５に係るキャパシタを構成してもよい（図２３，２４）。

また、図２４には、２層のラインアンドスペース構造４ａ，４ｂを有するキャパシタを基礎として構成された本実施の形態５に係るキャパシタを示したが、３層、４層、及び５層（あるいは６層以上）のラインアンドスペース構造４ａ〜４ｅを有するキャパシタを基礎として、本実施の形態５に係るキャパシタを構成してもよい（図２５〜２７）。

実施の形態６．
図２８は、本発明の実施の形態６に係るキャパシタの構成を示す模式図である。本実施の形態６に係るキャパシタは、図２４に示した上記実施の形態５に係るキャパシタを基礎として、ラインアンドスペース構造４ａ，４ｂの上下双方に平面電極７ｂを配置し、さらに、高電位Ｖ１が印加され、平面電極７ｂに平行な平面電極７ａを、平面電極７ｂに対してラインアンドスペース構造４ａ，４ｂと反対側でｚ方向に並ぶように絶縁膜２を介して上下に配置し、さらに、平面電極７ａと配線３ａとを、絶縁膜２内に形成され、内部がＷ等の金属で充填されたスルーホール１０を介して互いに電気的に接続したものである。スルーホール１０としては、図１０に示したホール状のスルーホール及び図１１に示した帯状のスルーホールのいずれを採用してもよい。

このように本実施の形態６に係るキャパシタによれば、図２８において中央に配置された配線３ａ及びスルーホール６は、いずれも低電位Ｖ２が印加される配線３ｂ、平面電極７ｂ、及びスルーホール６，９によって取り囲まれ、さらに、配線３ｂ、平面電極７ｂ、及びスルーホール６，９は、いずれも高電位Ｖ１が印加される配線３ａ、平面電極７ａ、及びスルーホール６，１０によって取り囲まれる。従って、配線３ａ，３ｂと半導体基板１や他の信号線８との間の干渉を効率的に低減することができる。

なお、図２８に示した構成とは逆に、ラインアンドスペース構造４ａ，４ｂの上下双方に平面電極７ａを配置して、スルーホール９を介して配線３ａに電気的に接続するとともに、平面電極７ａの上下外側に平面電極７ｂを配置して、スルーホール１０を介して配線３ｂに電気的に接続する構成としても、上記と同様の効果を得ることができる。

実施の形態７．
図２９は、本発明の実施の形態７に係るキャパシタの構成を示す断面図である。図２９に示すキャパシタは、配線３ａ，３ｂとシリコン酸化膜２ｂとから成るラインアンドスペース構造４の上下に、シリコン酸化膜よりも誘電率の高いＳｉＮやＢＳＴ等から成る高誘電体膜２ａを、所定の膜厚に平面的に形成したものである。

また、図３０は、本発明の実施の形態７に係るキャパシタの他の構成を示す断面図である。図３０に示すキャパシタは、配線３ａと配線３ｂとの間の絶縁膜２に、上記高誘電体膜２ａを採用したものである。

このように本実施の形態７に係るキャパシタによれば、配線３ａ，３ｂの周囲に高誘電体膜２ａを配置したため、シリコン酸化膜のみによって絶縁膜２を構成する場合と比較すると、大容量化を図ることができる。

なお、図２９における高誘電体膜２ａと図３０における高誘電体膜２ａとを組み合わせて配置することにより、さらなる大容量化を図ることができる。

実施の形態８．
図３１は、半導体装置をｚ方向から眺めた模式図である。上記のように半導体装置は配線部１１とキャパシタ部１２とを有しており、キャパシタ部１２においては、図２９，３０に示したように、配線３ａ，３ｂの周囲に高誘電体膜２ａを配置した構造を採用する。一方、配線部１１においては、図３２に示すように、シリコン酸化膜２ｂのみによって絶縁膜２を構成した構造を採用する。

このように本実施の形態８に係るキャパシタによれば、半導体装置のキャパシタ部１２においてはキャパシタの大容量化を図ることができるとともに、配線部１１においては、寄生容量を低減して高速動作を実現することができる。

また、図３３，３４は、本発明の実施の形態８の第１の変形例に係るキャパシタの構成をそれぞれ示す断面図である。図３３は配線部１１における断面構造を示しており、図３４はキャパシタ部１２における断面構造を示している。ラインアンドスペース構造４の上下には高誘電体膜２ａが形成されており、配線部１１においては高誘電体膜２ａ１を薄く形成し、キャパシタ部１２においては高誘電体膜２ａ２を厚く形成する。このように、配線部１１とキャパシタ部１２とで高誘電体膜２ａの膜厚を異ならせることによっても、上記と同様の効果を得ることができる。

また、図３５は、本発明の実施の形態８の第２の変形例に係るキャパシタの構成を示す断面図であり、特に配線部１１における断面構造を示している。隣接する配線３同士の間のシリコン酸化膜２ｂ内に、低誘電率化を図るためのＦ等の不純物を導入して、シリコン酸化膜２ｂｂとする。一方、キャパシタ部１２における絶縁膜２内には上記不純物は導入しない。このような構成とすることにより、配線部１１において寄生容量がさらに低減され、さらなる動作の高速化を図ることができる。

以下、上記実施の形態１〜８に係るキャパシタの用途について説明する。図３６は、周知の共振回路を示す回路図であり、図３７は、周知のハイパスフィルタ回路を示す回路図であり、図３８は、周知のローパスフィルタ回路を示す回路図である。これらの図において、Ｃ₁，Ｃ₂は半導体基板等との間に構成される寄生容量であり、ｖは他の信号線による影響を電圧として表したものである。図３６に示した共振回路のＣに、上記実施の形態１〜８に係るキャパシタを使用することにより、電力損失や他の回路からの干渉が小さい、高性能の共振回路を得ることができる。また、Ｃを高精度に設定することができるため、バンドパスフィルタとして用いた場合に、通過周波数帯域を高精度に絞り込むことができる。また、図３７，３８に示したフィルタ回路のＣに、上記実施の形態１〜８に係るキャパシタを使用することにより、カットオフ能力の高いフィルタ回路を得ることができる。

２絶縁膜、２ａ，２ａ１，２ａ２高誘電体膜、２ｂ，２ｂｂシリコン酸化膜、３，３ａ，３ｂ配線、４，４ａ〜４ｃラインアンドスペース構造、５容量、６，９，１０スルーホール、７ａ，７ｂ平面電極、８信号線、１１配線部、１２キャパシタ部。

Claims

第１方向と前記第１方向に垂直な第２方向に広がる主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第１方向に延在する複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、前記第２方向に所定間隔で並ぶラインアンドスペース構造と、
前記ラインアンドスペース構造上に形成された層間絶縁膜と、
前記層間絶縁膜と前記ラインアンドスペース構造とに接触する部分に形成され、シリコン酸化膜よりも誘電率の高い高誘電体膜とを備える、
半導体装置。
前記キャパシタは、前記ラインアンドスペース構造を３個以上有しており、
前記ラインアンドスペース構造は、一方電極として機能する第１の配線と、他方電極として機能する第２の配線とを含み、
前記第１の配線と前記第２の配線とは交互に繰り返して配置されており、
３個以上の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第１の配線と前記第２の配線とが、前記主面に垂直な第３方向にも交互に並ぶように、層間絶縁膜を介して層状に配置されている、
請求項１に記載の半導体装置。
前記キャパシタは、
前記ラインアンドスペース構造に対して前記第３方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極をさらに有する、
請求項２に記載の半導体装置。
前記キャパシタは、前記ラインアンドスペース構造を複数有しており、
前記ラインアンドスペース構造は、一方電極として機能する第１の配線と、他方電極として機能する第２の配線とを含み、
前記第１の配線と前記第２の配線とは交互に繰り返して配置されており、
複数の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第１の配線同士及び前記第２の配線同士が前記主面に垂直な第３方向にそれぞれ並ぶように、層間絶縁膜を介して層状に配置されており、
前記第３方向に並ぶ前記第１の配線同士及び前記第２の配線同士は、前記層間絶縁膜内に形成され、内部が導体で充填されたスルーホールを介してそれぞれ互いに電気的に接続されている、
請求項１に記載の半導体装置。
前記キャパシタは、
前記ラインアンドスペース構造に対して前記第３方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極をさらに有する、
請求項４に記載の半導体装置。
前記キャパシタは、前記平面電極を複数有しており、
複数の前記平面電極は、前記ラインアンドスペース構造に対して前記第３方向に並んで、前記ラインアンドスペース構造の両側に配置されている、
請求項３又は請求項５に記載の半導体装置。
前記キャパシタは、
前記所定の層間絶縁膜内に形成され、前記第１の配線と前記平面電極とを電気的に接続する、内部が導体で充填されたスルーホールをさらに有する、
請求項３、請求項５及び請求項６のいずれか一つに記載の半導体装置。
前記ラインアンドスペース構造は、一方電極として機能する第１の配線と、他方電極として機能する第２の配線とを含み、
前記第１の配線と前記第２の配線とは交互に繰り返して配置されており、
前記キャパシタは、
前記所定の層間絶縁膜内に形成され、前記第１の配線と前記平面電極とを電気的に接続する、内部が導体で充填された第１のスルーホールと、
前記ラインアンドスペース構造に対して前記平面電極と同じ側で前記第３方向に並んで、かつ前記平面電極よりも外側に、他の層間絶縁膜を介して配置された他の平面電極と、
前記他の層間絶縁膜内に形成され、前記第２の配線と前記他の平面電極とを電気的に接続する、内部が導体で充填された第２のスルーホールとをさらに有する、
請求項５に記載の半導体装置。
前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記キャパシタ部に設けられた前記高誘電体膜の厚みは、前記配線部に設けられた前記高誘電体膜の厚みよりも厚い、
請求項１に記載の半導体装置。
前記絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体膜である、
請求項１に記載の半導体装置。
前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記高誘電体膜は前記キャパシタ部にのみ設けられている、
請求項１に記載の半導体装置。
前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記配線部における前記絶縁膜は、低誘電率化のための不純物が導入されたシリコン酸化膜である、
請求項９又は請求項１０に記載の半導体装置。
前記ラインアンドスペース構造のライン幅及びスペース幅は、ともに０．２μｍ以下である、
請求項１から請求項１２のいずれか一つに記載の半導体装置。
第１方向と前記第１方向に垂直な第２方向に広がる主面を有する半導体基板と、
前記半導体基板上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第１方向に延び一方電極として機能する複数の第１の配線と、
前記第１方向に延び他方電極として機能する複数の第２の配線と、
前記複数の第１の配線それぞれと前記複数の第２の配線それぞれとの間に設けられた第１絶縁膜とを有し、
前記第２方向に所定間隔で前記第１の配線と前記第２の配線とが交互に繰り返されるように並んでおり、
前記キャパシタ上に層間絶縁膜が設けられ、
前記キャパシタと前記層間絶縁膜とが接触する部分に、シリコン酸化膜よりも誘電率の高い第１高誘電体膜が設けられている、
半導体装置。
前記キャパシタは、
前記第１方向に延び前記一方電極として機能する複数の第３の配線と、
前記第１方向に延び前記他方電極として機能する複数の第４の配線とをさらに有し、
前記複数の第３の配線それぞれと前記複数の第４の配線それぞれとの間には前記層間絶縁膜が設けられており、
前記第２方向に所定間隔で前記第３の配線と前記第４の配線とが交互に繰り返されるように並んでおり、
前記第３の配線及び前記第４の配線は前記第１の配線及び前記第２の配線上に設けられ、
平面視において、前記複数の第１の配線それぞれと前記複数の第４の配線それぞれとが互いに重なるように設けられ、前記複数の第２の配線それぞれと前記複数の第３の配線それぞれとが互いに重なるように設けられている、
請求項１４に記載の半導体装置。
前記キャパシタは、
前記第１の配線、前記第２の配線および前記第１絶縁膜の下に第２絶縁膜を介して設けられ、前記半導体基板の前記主面と平行な前記一方電極として機能する第１平面電極を更に有する、
請求項１４に記載の半導体装置。
前記キャパシタは、
前記第１方向に延び前記一方電極として機能する複数の第３の配線と、
前記第１方向に延び前記他方電極として機能する複数の第４の配線とをさらに有し、
前記複数の第３の配線それぞれと前記複数の第４の配線それぞれとの間には前記層間絶縁膜が設けられており、
前記第２方向に所定間隔で前記第３の配線と前記第４の配線とが交互に繰り返されるように並んでおり、
前記第３の配線及び前記第４の配線は前記第１の配線及び前記第２の配線上に設けられ、
平面視において、前記複数の第１の配線それぞれと前記複数の第３の配線それぞれとが互いに重なるように設けられ、前記複数の第２の配線それぞれと前記複数の第４の配線それぞれとが互いに重なるように設けられ、
前記複数の第１の配線それぞれは第１ビアにより前記複数の第３の配線それぞれと繋がっており、
前記複数の第２の配線それぞれは第２ビアにより前記複数の第４の配線それぞれと繋がっている、
請求項１４に記載の半導体装置。
前記複数の第１の配線それぞれは複数の前記第１ビアにより前記複数の第３の配線それぞれと繋がっており、
前記複数の第２の配線それぞれは複数の前記第２ビアにより前記複数の第４の配線それぞれと繋がっている、
請求項１７に記載の半導体装置。
前記第１ビアは前記第１の配線の延びる方向に沿って延びる形状であり、
前記第２ビアは前記第２の配線の延びる方向に沿って延びる形状である、
請求項１７に記載の半導体装置。
シリコン酸化膜よりも誘電率の高い第２高誘電体膜を更に有し、
前記第２高誘電体膜は、前記第１の配線、前記第２の配線及び前記第１絶縁膜に接するように設けられ、
前記第１絶縁膜は、前記第１及び前記第２高誘電体膜によって挟み込まれるように配置されている、
請求項１４に記載の半導体装置。
前記キャパシタは、
前記第２方向に延び、前記複数の第１の配線それぞれの一端に接続され、前記一方電極として機能する第５の配線と、
前記第２方向に延び、前記複数の第２の配線それぞれの一端に接続され、前記他方電極として機能する第６の配線とを更に有する、
請求項１４に記載の半導体装置。
第１方向と前記第１方向に垂直な第２方向に広がる主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第１方向に延び銅金属を含む複数の金属配線が、第１絶縁膜によって互いに電気的に分離されつつ、前記第２方向に所定間隔で並ぶラインアンドスペース構造を有し、
前記キャパシタ上に層間絶縁膜が設けられ、
前記キャパシタと前記層間絶縁膜とが接触する部分に、シリコン酸化膜よりも誘電率の高い第１高誘電体膜が設けられている、
半導体装置。
シリコン酸化膜よりも誘電率の高い第２高誘電体膜を更に有し、
前記第２高誘電体膜は、前記第１の配線、前記第２の配線及び前記第１絶縁膜に接するように設けられ、
前記第１絶縁膜は、前記第１及び前記第２高誘電体膜によって挟み込まれるように配置されている、
請求項２２に記載の半導体装置。
第１方向と前記第１方向に垂直な第２方向に広がる主面上にゲート電極が形成された半導体基板と、
前記半導体基板上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第１方向に延び一方電極として機能し銅金属を含む複数の第１の配線と、
前記第１方向に延び他方電極として機能し銅金属を含む複数の第２の配線と、
前記複数の第１の配線それぞれと前記複数の第２の配線それぞれとの間に設けられた第１絶縁膜とを有し、
前記第２方向に所定間隔で前記第１の配線と前記第２の配線とが交互に繰り返されるように並んでおり、
前記キャパシタ上に層間絶縁膜が設けられ、
前記キャパシタと前記層間絶縁膜とが接触する部分に、シリコン酸化膜よりも誘電率の高い第１高誘電体膜が設けられ、
前記主面に垂直な方向の前記第１及び第２の配線の厚みは、前記第２方向の前記第１及び第２配線の間隔よりも大きく、
前記主面に垂直な方向の前記第１及び第２の配線の厚みは、前記第２方向の前記第１の配線と前記第２の配線の間に設けられた前記第１絶縁膜の間隔よりも大きくなっている、
半導体装置。
前記キャパシタは、
前記第１方向に延び前記一方電極として機能する複数の第３の配線と、
前記第１方向に延び前記他方電極として機能する複数の第４の配線とをさらに有し、
前記複数の第３の配線それぞれと前記複数の第４の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第２方向に所定間隔で前記第３の配線と前記第４の配線とが交互に繰り返されるように並んでおり、
前記第３の配線及び前記第４の配線は前記第１の配線及び前記第２の配線上に設けられ、
平面視において、前記複数の第１の配線それぞれと前記複数の第４の配線それぞれとが互いに重なるように設けられ、前記複数の第２の配線それぞれと前記複数の第３の配線それぞれとが互いに重なるように設けられている、
請求項２４に記載の半導体装置。
前記キャパシタは、
前記第１の配線、前記第２の配線および前記第１絶縁膜の下に第２絶縁膜を介して設けられ、前記半導体基板の前記主面と平行な前記一方電極として機能する第１平面電極を更に有する、
請求項２４に記載の半導体装置。
前記キャパシタは、
前記第１方向に延び前記一方電極として機能する複数の第３の配線と、
前記第１方向に延び前記他方電極として機能する複数の第４の配線とをさらに有し、
前記複数の第３の配線それぞれと前記複数の第４の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第２方向に所定間隔で前記第３の配線と前記第４の配線とが交互に繰り返されるように並んでおり、
前記第３の配線及び前記第４の配線は前記第１の配線及び前記第２の配線上に設けられ、
平面視において、前記複数の第１の配線それぞれと前記複数の第３の配線それぞれとが互いに重なるように設けられ、前記複数の第２の配線それぞれと前記複数の第４の配線それぞれとが互いに重なるように設けられ、
前記複数の第１の配線それぞれは第１ビアにより前記複数の第３の配線それぞれと繋がっており、
前記複数の第２の配線それぞれは第２ビアにより前記複数の第４の配線それぞれと繋がっている、
請求項２４に記載の半導体装置。
前記複数の第１の配線それぞれは複数の前記第１ビアにより前記複数の第３の配線それぞれと繋がっており、
前記複数の第２の配線それぞれは複数の前記第２ビアにより前記複数の第４の配線それぞれと繋がっている、
請求項２７に記載の半導体装置。
前記第１ビアは前記第１の配線の延びる方向に沿って延びる形状であり、
前記第２ビアは前記第２の配線の延びる方向に沿って延びる形状である、
請求項２７に記載の半導体装置。
シリコン酸化膜よりも誘電率の高い第２高誘電体膜を更に有し、
前記第２高誘電体膜は、前記第１の配線、前記第２の配線及び前記第１絶縁膜に接するように設けられ、
前記第１絶縁膜は、前記第１及び前記第２高誘電体膜によって挟み込まれるように配置されている、
請求項２４に記載の半導体装置。
前記キャパシタは、
前記第２方向に延び、前記複数の第１の配線それぞれの一端に接続され、前記一方電極として機能する第５の配線と、
前記第２方向に延び、前記複数の第２の配線それぞれの一端に接続され、前記他方電極として機能する第６の配線とをさらに有する、
請求項２４に記載の半導体装置。
主面を有する半導体基板と、
前記半導体基板上に形成されたキャパシタとを備え、
前記キャパシタは、
前記主面と平行な第１方向に延び一方電極として機能する複数の第１の配線と、
前記第１方向に延び他方電極として機能する複数の第２の配線と、
前記複数の第１の配線それぞれと前記複数の第２の配線それぞれとの間に設けられた第１絶縁膜とを有し、
前記第１方向に垂直であり前記主面と平行な第２方向に所定間隔で前記第１の配線と前記第２の配線とが交互に繰り返されるように並んでおり、
前記キャパシタ上にシリコン酸化膜よりも誘電率の高い第１高誘電体膜が設けられ、
前記第１高誘電体膜上に層間絶縁膜が設けられ、
前記第１高誘電体膜の下面と前記第１の配線の上面とが接触し、
前記第１高誘電体膜の下面と前記第２の配線の上面とが接触し、
前記第１高誘電体膜の下面と前記第１絶縁膜の上面とが接触し、
前記第１高誘電体膜の下面と前記層間絶縁膜の下面とが接触している、
半導体装置。
前記キャパシタは、
前記第１方向に延び前記一方電極として機能する複数の第３の配線と、
前記第１方向に延び前記他方電極として機能する複数の第４の配線とをさらに有し、
前記複数の第３の配線それぞれと前記複数の第４の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第２方向に所定間隔で前記第３の配線と前記第４の配線とが交互に繰り返されるように並んでおり、
前記第３の配線及び前記第４の配線は前記第１の配線及び前記第２の配線上に設けられ、
平面視において、前記複数の第１の配線それぞれと前記複数の第４の配線それぞれとが互いに重なるように設けられ、前記複数の第２の配線それぞれと前記複数の第３の配線それぞれとが互いに重なるように設けられている、
請求項３２に記載の半導体装置。
前記キャパシタは、
前記第１の配線、前記第２の配線および前記第１絶縁膜の下に第２絶縁膜を介して設けられ、前記半導体基板の前記主面と平行な前記一方電極として機能する第１平面電極を更に有する、
請求項３２に記載の半導体装置。
前記キャパシタは、
前記第１方向に延び前記一方電極として機能する複数の第３の配線と、
前記第１方向に延び前記他方電極として機能する複数の第４の配線とをさらに有し、
前記複数の第３の配線それぞれと前記複数の第４の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第２方向に所定間隔で前記第３の配線と前記第４の配線とが交互に繰り返されるように並んでおり、
前記第３の配線及び前記第４の配線は前記第１の配線及び前記第２の配線上に設けられ、
平面視において、前記複数の第１の配線それぞれと前記複数の第３の配線それぞれとが互いに重なるように設けられ、前記複数の第２の配線それぞれと前記複数の第４の配線それぞれとが互いに重なるように設けられ、
前記複数の第１の配線それぞれは第１ビアにより前記複数の第３の配線それぞれと繋がっており、
前記複数の第２の配線それぞれは第２ビアにより前記複数の第４の配線それぞれと繋がっている、
請求項３２に記載の半導体装置。
前記複数の第１の配線それぞれは複数の前記第１ビアにより前記複数の第３の配線それぞれと繋がっており、
前記複数の第２の配線それぞれは複数の前記第２ビアにより前記複数の第４の配線それぞれと繋がっている、
請求項３５に記載の半導体装置。
前記第１ビアは前記第１の配線の延びる方向に沿って延びる形状であり、
前記第２ビアは前記第２の配線の延びる方向に沿って延びる形状である、
請求項３５に記載の半導体装置。
シリコン酸化膜よりも誘電率の高い第２高誘電体膜を更に有し、
前記第２高誘電体膜は前記第１の配線、前記第２の配線及び前記第１絶縁膜に接するように設けられ、
前記第１絶縁膜は、前記第１及び前記第２高誘電体膜によって挟み込まれるように配置されている、
請求項３２に記載の半導体装置。
前記キャパシタは、
前記第２方向に延び、前記複数の第１の配線それぞれの一端に接続され、前記一方電極として機能する第５の配線と、
前記第２方向に延び、前記複数の第２の配線それぞれの一端に接続され、前記他方電極として機能する第６の配線とをさらに有する、
請求項３２に記載の半導体装置。
前記ラインアンドスペース構造のライン幅及びスペース幅は、ともに０．２μｍ以下であることを特徴とする、
請求項３２に記載の半導体装置。
主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタと
を備え、
前記キャパシタは、前記主面の第１方向に延在する複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、前記第１方向に垂直な前記主面の第２方向に所定間隔で並ぶラインアンドスペース構造を有し、
前記ラインアンドスペース構造は、一方電極として機能する第１の配線と、他方電極として機能する第２の配線とを含み、
前記第１の配線と前記第２の配線とは交互に繰り返して配置されており、
前記キャパシタは、前記ラインアンドスペース構造に対して前記主面に垂直な第３方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極を有する半導体装置。