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JP2010093003A - Semiconductor device - Google Patents

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JP2010093003A
JP2010093003A JP2008260290A JP2008260290A JP2010093003A JP 2010093003 A JP2010093003 A JP 2010093003A JP 2008260290 A JP2008260290 A JP 2008260290A JP 2008260290 A JP2008260290 A JP 2008260290A JP 2010093003 A JP2010093003 A JP 2010093003A
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parasitic
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Application number
JP2008260290A
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Inventor
Yoshiyasu Yagi
芳泰 八木
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NEC Electronics Corp
Original Assignee
NEC Electronics Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can be improved in ESD resistance. <P>SOLUTION: The semiconductor device includes a P-type semiconductor substrate 111, a first P-type well region 105a formed at a surface portion of the P-type substrate 111, a protective transistor 117 formed in the first P-type well region 105a, a second P-type well region 105b formed so as to enclose the first P-type well region 105a, a P-type semiconductor diffusion region 102 formed at a surface portion in the second P-type well region 105b, an N-type well 112 formed between the first P-type well region 105a and the second P-type well region 105b at predetermined intervals therewith respectively, and a P-type substrate 111 formed between the first P-type well region 105a and the N-type well 112, and second P-type well region 105b and the N-type well 112 respectively and having lower impurity density than the first P-type well region 105a and the second P-type well region 105b. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置に関し、特に、半導体装置をESD(Electro-Static Discharge)による破壊から保護する保護トランジスタ構造を備える半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a protection transistor structure that protects a semiconductor device from destruction by ESD (Electro-Static Discharge).

技術の進歩により素子の微細化が進み、ESDの破壊耐量が低下してきた。低下したESDの破壊耐量をアップさせるため、ESD保護素子のサイズを大きくする等の方法が行われている。一方、コスト削減要求もあり、ESD保護素子のサイズを大きくすることは厳しくなり、設計の余裕度は減少している。そこで、ESD保護素子のサイズを同等もしくは小さくし、かつESDの破壊耐量を維持もしくは向上するESD保護素子の提供が求められている。   Advances in technology have led to miniaturization of elements, and ESD breakdown resistance has been reduced. In order to increase the breakdown tolerance of the lowered ESD, a method of increasing the size of the ESD protection element is performed. On the other hand, there is a demand for cost reduction, and it is becoming strict to increase the size of the ESD protection element, and the design margin is reduced. Accordingly, there is a demand for provision of an ESD protection element that makes the size of the ESD protection element equal or smaller and maintains or improves the ESD breakdown tolerance.

特許文献1に記載の従来の保護素子について、図6、図7を参照して説明する。図6は、図7のA−A'に沿った断面図である。図6においては、拡散層及びゲート電極を中心として模式的に描いており、半導体基板表面よりも上に位置する他のゲート絶縁膜、絶縁膜、電極、配線等は省略している。また、図6、7では、図中央にN型ウェルの保護抵抗が配置され、その両側に保護用の複数のMOSFETが並列配置されるが、簡単のため両端のMOSFETのみを示している。また、半導体各部位の接続は、入力保護部について描かれている。   A conventional protection element described in Patent Document 1 will be described with reference to FIGS. 6 is a cross-sectional view taken along the line AA ′ of FIG. In FIG. 6, the diffusion layer and the gate electrode are schematically drawn as the center, and other gate insulating films, insulating films, electrodes, wirings, and the like located above the semiconductor substrate surface are omitted. 6 and 7, an N-type well protective resistor is arranged at the center of the figure, and a plurality of protective MOSFETs are arranged in parallel on both sides thereof. However, only the MOSFETs at both ends are shown for simplicity. Further, the connection of each part of the semiconductor is drawn for the input protection unit.

図6に示すように、P型基板1上には、シリコン酸化膜等からなる素子分離層2、N型ウェル3、4、5、6、P型ウェル7、8、ウェル電位を取り出すN+型拡散層13、14、P+型拡散層18が形成されている。ここで、素子領域(素子分離層2に囲まれる領域)の中央部にN型ウェル3、素子領域の周辺部にN型ウェル4、素子領域を囲む素子分離層2の下にN型ウェル5がそれぞれ形成されている。さらに、N型ウェル3及びN型ウェル4を接合分離するP型ウェル7と、P型ウェル7にP型基板1を介して電位を供給するP型ウェル8が形成されている。   As shown in FIG. 6, on a P-type substrate 1, an element isolation layer 2 made of a silicon oxide film, N-type wells 3, 4, 5, 6, P-type wells 7 and 8, and an N + type for extracting a well potential Diffusion layers 13 and 14 and a P + type diffusion layer 18 are formed. Here, the N-type well 3 is formed at the center of the element region (the region surrounded by the element isolation layer 2), the N-type well 4 is provided at the periphery of the element region, and the N-type well 5 is provided below the element isolation layer 2 surrounding the element region. Are formed respectively. Further, a P-type well 7 that joins and separates the N-type well 3 and the N-type well 4 and a P-type well 8 that supplies a potential to the P-type well 7 through the P-type substrate 1 are formed.

そして、それぞれのウェルの領域にコンタクト領域となる高濃度不純物拡散層からなるN+型拡散層13、14がN型ウェル3、4に、P+型拡散層18がP型ウェル8にそれぞれ対応して形成される。ここで、N型ウェル4とP型ウェル7とに跨ってN+型拡散層14が形成されてソース端子となり、N型ウェル3とP型ウェル7とに跨ってN+型拡散層13が形成されてドレイン端子となり、ゲート電極27とともにN型MOSFETを構成する。   In each well region, N + type diffusion layers 13 and 14 made of high concentration impurity diffusion layers serving as contact regions correspond to N type wells 3 and 4, and P + type diffusion layer 18 corresponds to P type well 8, respectively. It is formed. Here, an N + type diffusion layer 14 is formed across the N type well 4 and the P type well 7 to serve as a source terminal, and an N + type diffusion layer 13 is formed across the N type well 3 and the P type well 7. The drain terminal and the gate electrode 27 constitute an N-type MOSFET.

また、N型ウェル3内でゲート電極23を挟んで向かい合うとN+型拡散層13間のN型ウェル3は保護抵抗33として機能する。さらに、素子分離層2を取り囲むP型ウェル8表面部にはP+型拡散層18が形成されてバックゲート電位供給端子となる。   Further, when facing each other across the gate electrode 23 in the N-type well 3, the N-type well 3 between the N + type diffusion layers 13 functions as a protective resistor 33. Further, a P + type diffusion layer 18 is formed on the surface of the P type well 8 surrounding the element isolation layer 2 to serve as a back gate potential supply terminal.

上記のように形成された各領域は以下のように接続される。[入力保護部]N+型拡散層14(ソース端子)、ゲート電極27、P+型拡散層18(バックゲート端子)がGNDへ接続される。N+型拡散層13(ドレイン端子)が内部回路へ接続される。保護抵抗33の中央に位置するN+型拡散層13とゲート電極23が外部端子へ接続される。   Each region formed as described above is connected as follows. [Input Protection Unit] The N + type diffusion layer 14 (source terminal), the gate electrode 27, and the P + type diffusion layer 18 (back gate terminal) are connected to GND. N + type diffusion layer 13 (drain terminal) is connected to the internal circuit. N + type diffusion layer 13 and gate electrode 23 located at the center of protective resistor 33 are connected to the external terminal.

[出力保護部]出力バッファとして駆動するN型MOSFETのゲート電極27は内部回路へ接続され、それ以外のゲート電極27はGNDに接続される。これ以外は入力保護の場合と同じ接続となる。   [Output Protection Unit] The gate electrode 27 of the N-type MOSFET driven as the output buffer is connected to the internal circuit, and the other gate electrodes 27 are connected to GND. Other than this, the connection is the same as in the case of input protection.

次に、従来例の動作について説明する。静電破壊から内部回路を保護するために動作する寄生NPNトランジスタの等価回路を図8に示す。回路構成は、寄生NPNトランジスタの他にN型の保護抵抗33とPN接合ダイオード31を含んだものとなる。ここで、図6に示す保護素子におけるベースバイアス抵抗をRsub2とする。   Next, the operation of the conventional example will be described. FIG. 8 shows an equivalent circuit of a parasitic NPN transistor that operates to protect the internal circuit from electrostatic breakdown. The circuit configuration includes an N-type protection resistor 33 and a PN junction diode 31 in addition to the parasitic NPN transistor. Here, the base bias resistance in the protection element shown in FIG. 6 is Rsub2.

図6に示される例では、N型ウェル5をP型ウェル7、8の間に有することで、ベース電流の通過する領域を抵抗の低いP型ウェルではなく、抵抗の高いP型基板とすることにより、寄生NPNトランジスタのベースバイアス抵抗を増加させることができる。これにより、N型ウェル5を有した場合のベースバイアス抵抗Rsub2は、増大する。   In the example shown in FIG. 6, by having the N-type well 5 between the P-type wells 7 and 8, the region through which the base current passes is not a low-resistance P-type well but a high-resistance P-type substrate. As a result, the base bias resistance of the parasitic NPN transistor can be increased. As a result, the base bias resistance Rsub2 with the N-type well 5 increases.

図8の等価回路において、ベースバイアス抵抗Rsub2が増大するということは寄生NPNトランジスタのベース電位が持ち上がりやすくなるということを意味する。このため、保護素子を構成する全てのN型MOSFETに十分にスナップバックの動作を起こさせることができる。   In the equivalent circuit of FIG. 8, the increase in the base bias resistance Rsub2 means that the base potential of the parasitic NPN transistor is likely to rise. For this reason, it is possible to cause the snapback operation sufficiently in all the N-type MOSFETs constituting the protection element.

図6の構造にすることにより得られる効果について説明する。図8は寄生NPNトランジスタの等価回路であるが、上述のように実際には寄生NPNトランジスタの他にN型の保護抵抗33とPN接合ダイオード31を有し、図8のような等価回路となる。従来例のように、N型ウェル5をN型ウェル4と電位的に接合分離することにより、N型ウェル5とP型基板1との間の空乏層分だけP型基板1からなるベースバイアス抵抗を増やすことができる。   The effect obtained by using the structure of FIG. 6 will be described. FIG. 8 shows an equivalent circuit of a parasitic NPN transistor. As described above, actually, in addition to the parasitic NPN transistor, an N-type protective resistor 33 and a PN junction diode 31 are provided, resulting in an equivalent circuit as shown in FIG. . As in the conventional example, the N-type well 5 is separated from the N-type well 4 in terms of potential, so that the base bias composed of the P-type substrate 1 is equivalent to the depletion layer between the N-type well 5 and the P-type substrate 1. Resistance can be increased.

P型ウェル、P型基板は不純物濃度の関係から、それぞれの抵抗は、P型ウェル抵抗<<P型基板抵抗となる。よって、N型ウェル5を有した場合のベースバイアス抵抗Rsub2は、増大する。このような理由により、図8の等価回路における寄生NPNトランジスタのベースバイアス抵抗が増大するため、N型MOSFETを構成するP型ウェル7の下方で電位が持ち上がり易くなり、N型MOSFETに十分にスナップバックの動作を起こさせるようになる。   Since the P-type well and the P-type substrate have an impurity concentration relationship, the respective resistances are P-type well resistance << P-type substrate resistance. Therefore, the base bias resistance Rsub2 with the N-type well 5 increases. For this reason, since the base bias resistance of the parasitic NPN transistor in the equivalent circuit of FIG. 8 increases, the potential is likely to rise below the P-type well 7 constituting the N-type MOSFET, and the snap is sufficiently snapped to the N-type MOSFET. It will cause the back movement.

従来の保護素子では、外部端子にESDサージが印加されると、該ESDサージはN+型拡散層13を通してドレインに伝わり、N型ウェル3とP型ウェル7との境界でブレイクダウンを生じさせる。前述の通り、ESDサージは、寄生抵抗であるP型ウェル7からP型基板1とN型ウェル4と、P型ウェル8と、N型ウェル5と、P型ウェル8と、P+型拡散層18とを経由してGNDに流れ出る。ESDサージによる電流が流れると、寄生抵抗に電圧が生じ、寄生NPNトランジスタのベース電圧が閾値電圧VBEを越える。これにより、寄生NPNトランジスタに電流が流れ、コレクタの電圧を一定値以下に抑えることができる。   In the conventional protection element, when an ESD surge is applied to the external terminal, the ESD surge is transmitted to the drain through the N + type diffusion layer 13 and causes breakdown at the boundary between the N type well 3 and the P type well 7. As described above, the ESD surge is caused by the parasitic resistance from the P-type well 7 to the P-type substrate 1, the N-type well 4, the P-type well 8, the N-type well 5, the P-type well 8, and the P + type diffusion layer. 18 to GND. When a current due to the ESD surge flows, a voltage is generated in the parasitic resistance, and the base voltage of the parasitic NPN transistor exceeds the threshold voltage VBE. Thereby, a current flows through the parasitic NPN transistor, and the collector voltage can be suppressed to a certain value or less.

このため、入力保護素子はESDサージが内部回路に伝わらないようにでき、内部回路を保護している。すなわち寄生抵抗に流れる電流×寄生抵抗(V)の値が寄生NPNトランジスタの閾値電圧VBEより大きくなった時に寄生NPNトランジスタがONし、寄生NPNトランジスタのエミッタ−コレクタ間の電圧が急速に低下し、寄生NPNトランジスタの飽和電圧VCESATまで低下する。前述の現象をスナップバックと言い、スナップバック現象を利用して内部回路を保護している
特開2003―249625号公報
For this reason, the input protection element can prevent the ESD surge from being transmitted to the internal circuit, and protects the internal circuit. That is, when the value of the current flowing through the parasitic resistance × the parasitic resistance (V) becomes larger than the threshold voltage VBE of the parasitic NPN transistor, the parasitic NPN transistor is turned on, and the voltage between the emitter and the collector of the parasitic NPN transistor is rapidly reduced. It drops to the saturation voltage VCESAT of the parasitic NPN transistor. The phenomenon described above is called snapback, and the internal circuit is protected using the snapback phenomenon.
JP 2003-249625 A

上述した従来技術では、寄生抵抗の抵抗値を増加させるために保護トランジスタ領域のP型ウェル7とN型ウェル4及びバックゲート領域のP型ウェル8とN型ウェル5が、オンラインで形成されている。このため、P型ウェル7とN型ウェル5との間のジャンクション容量の値が大きく、寄生抵抗すなわち寄生NPNトランジスタのベースバイアス抵抗値が小さいため、十分なESD耐量が得られないという問題があった。   In the conventional technique described above, the P-type well 7 and the N-type well 4 in the protection transistor region and the P-type well 8 and the N-type well 5 in the back gate region are formed on-line in order to increase the resistance value of the parasitic resistance. Yes. Therefore, the value of the junction capacitance between the P-type well 7 and the N-type well 5 is large, and the parasitic resistance, that is, the base bias resistance value of the parasitic NPN transistor is small, so that there is a problem that sufficient ESD resistance cannot be obtained. It was.

本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面部分に形成された第1導電型の第1ウェル領域と、前記第1ウェル領域内に形成された第2導電型のソース・ドレイン領域を備える保護トランジスタと、前記第1ウェル領域を囲むように形成された第2導電型の第2ウェル領域と、前記第2ウェル領域内の前記半導体基板の表面部分に形成され、所定の電源ラインに接続される第1導電型のガードリンクと、前記第1ウェル領域と前記第2ウェル領域との間に形成され、前記第1ウェル領域及び前記第2ウェル領域とそれぞれ所定の間隔をあけて形成された第2導電型ウェル領域と、前記第1ウェル領域と前記第2導電型ウェル領域との間及び前記第2ウェル領域と前記第2導電型ウェル領域との間にそれぞれ形成され、前記第1ウェル領域及び前記第2ウェル領域よりも不純物濃度が低い低濃度第1導電型領域とを備えるものである。   A semiconductor device according to an aspect of the present invention includes a semiconductor substrate, a first well type first well region formed on a surface portion of the semiconductor substrate, and a second conductive type formed in the first well region. A protection transistor having a source / drain region, a second well region of a second conductivity type formed so as to surround the first well region, and a surface portion of the semiconductor substrate in the second well region. A guard link of a first conductivity type connected to a predetermined power line, and formed between the first well region and the second well region, and each of the first well region and the second well region is predetermined. A second conductivity type well region formed with an interval of, and between the first well region and the second conductivity type well region and between the second well region and the second conductivity type well region. Forming each It is one in which and a first well region and the low impurity concentration than the second well region lightly doped first conductivity type region.

このように第1ウェル領域と第2ウェル領域との間に低濃度第1導電型領域と第2導電型領域とを形成することにより、第1ウェル領域から第2ウェル領域までの電流経路に複数の寄生容量が形成され、寄生抵抗を大きくすることができる。このため、寄生トランジスタを早くONさせることができ、ESD耐量を向上させることができる。   Thus, by forming the low-concentration first conductivity type region and the second conductivity type region between the first well region and the second well region, a current path from the first well region to the second well region is formed. A plurality of parasitic capacitances are formed, and the parasitic resistance can be increased. For this reason, a parasitic transistor can be turned ON early and ESD tolerance can be improved.

本発明によれば、ESD耐量を向上させることが可能な半導体装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can improve ESD tolerance can be provided.

本発明の実施の形態に係る半導体装置について、図1〜3を参照して説明する。図1は本実施の形態に係る半導体装置の構成を示す平面図であり、図2は図1のA−A’断面図である。図3は、図2の寄生抵抗106の等価回路を示している。ここでは、保護素子としてESD保護用Nchトランジスタを備える半導体装置について説明する。なお、1においては、説明のため、フィールド酸化膜101を省略している。   A semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view showing a configuration of a semiconductor device according to the present embodiment, and FIG. 2 is a cross-sectional view taken along line A-A ′ of FIG. 1. FIG. 3 shows an equivalent circuit of the parasitic resistor 106 of FIG. Here, a semiconductor device including an Nch transistor for ESD protection as a protection element will be described. In FIG. 1, the field oxide film 101 is omitted for explanation.

図1、2に示すように、P型基板111の表面部分には、第1のP型ウェル領域105aが形成されている。第1のP型ウェル領域105a内には、NchトランジスタのソースとなるN型半導体拡散領域103sと、ドレインとなるN型半導体拡散領域103dとが形成されている。N型半導体拡散領域103sとN型半導体拡散領域103dとの間の第1のP型ウェル領域105a上には、Nchトランジスタのゲート電極104が形成されている。このNchトランジスタが保護トランジスタ117となる。   As shown in FIGS. 1 and 2, a first P-type well region 105 a is formed on the surface portion of the P-type substrate 111. In the first P-type well region 105a, an N-type semiconductor diffusion region 103s serving as a source of the Nch transistor and an N-type semiconductor diffusion region 103d serving as a drain are formed. A gate electrode 104 of an Nch transistor is formed on the first P-type well region 105a between the N-type semiconductor diffusion region 103s and the N-type semiconductor diffusion region 103d. This Nch transistor becomes the protection transistor 117.

第1のP型ウェル領域105aの周囲には、所定の間隔をあけて、フローティングのN型ウェル112が複数形成されている。本実施の形態においては、2つのN型ウェル112が形成されている。N型ウェル112は、上述したNchトランジスタを取り囲むように形成されている。また、図2に示すように、N型ウェル112は、フィールド酸化膜101の下に形成される。第1のP型ウェル領域105aとN型ウェル112との間及びN型ウェル112同士の間には、P型基板111が形成されている。   Around the first P-type well region 105a, a plurality of floating N-type wells 112 are formed at predetermined intervals. In the present embodiment, two N-type wells 112 are formed. N-type well 112 is formed so as to surround the above-described Nch transistor. Further, as shown in FIG. 2, the N-type well 112 is formed under the field oxide film 101. A P-type substrate 111 is formed between the first P-type well region 105 a and the N-type well 112 and between the N-type wells 112.

N型ウェル112の周囲には、所定の間隔をあけて第2のP型ウェル領域105bが形成されている。第2のP型ウェル領域105bは、N型ウェル112と取り囲むように形成されている。N型ウェル112と第2のP型ウェル領域105bとの間には、P型基板111が形成されている。第2のP型ウェル領域105b内には、ガードリングとしてP型半導体拡散領域102が形成されている。   Around the N-type well 112, a second P-type well region 105b is formed at a predetermined interval. The second P-type well region 105 b is formed so as to surround the N-type well 112. A P-type substrate 111 is formed between the N-type well 112 and the second P-type well region 105b. A P-type semiconductor diffusion region 102 is formed as a guard ring in the second P-type well region 105b.

なお、P型基板111は、第1のP型ウェル領域105a及び第2のP型ウェル領域105bよりも不純物濃度が低い。第1のP型ウェル領域105aと、第2のP型ウェル領域105bとの間に形成するN型ウェル112と、P型基板111とは、N型格段領域形成用マスクパターンとP型拡散領域形成用マスクパターンを変更するだけで、特別な製造工程を追加することなく形成することができる。   The P-type substrate 111 has a lower impurity concentration than the first P-type well region 105a and the second P-type well region 105b. The N-type well 112 formed between the first P-type well region 105a and the second P-type well region 105b, and the P-type substrate 111 include an N-type exceptional region forming mask pattern and a P-type diffusion region. By changing the mask pattern for formation, it can be formed without adding a special manufacturing process.

保護トランジスタ117のドレインであるN型半導体拡散領域103dは、コンタクトホール114で接続されたドレイン配線層116を通して、外部端子109に接続されている。また、保護トランジスタ117のソース領域であるN型半導体拡散領域103sとガードリングであるP型半導体拡散領域102はそれぞれコンタクトホール114で接続されたソース配線層115を通してGNDに接続されている。   The N-type semiconductor diffusion region 103 d that is the drain of the protection transistor 117 is connected to the external terminal 109 through the drain wiring layer 116 connected by the contact hole 114. Further, the N-type semiconductor diffusion region 103 s that is the source region of the protection transistor 117 and the P-type semiconductor diffusion region 102 that is the guard ring are connected to GND through the source wiring layer 115 connected by the contact hole 114.

図2に示すように、N型半導体拡散領域103sをエミッタとし、第1のP型ウェル領域105aをベースとし、N型半導体拡散領域103dをコレクタとする寄生NPNトランジスタ107が形成されている。   As shown in FIG. 2, a parasitic NPN transistor 107 having an N-type semiconductor diffusion region 103s as an emitter, a first P-type well region 105a as a base, and an N-type semiconductor diffusion region 103d as a collector is formed.

寄生抵抗106はベースとP型半導体拡散領域102との間に形成される。図3に示すように、寄生抵抗106は、第1のP型ウェル領域105aと、第2のP型ウェル領域105bと、P型基板111と、N型ウェル112とのそれぞれの抵抗と、N型ウェル112とP型基板111間のジャンクション容量とで形成されている。図3の等価回路に示したとおり、寄生抵抗106は、複数の寄生容量113がシリーズに形成される。また、N型半導体拡散領域103dと第1のP型ウェル領域105aで寄生ダイオード108が形成されている。   The parasitic resistance 106 is formed between the base and the P-type semiconductor diffusion region 102. As shown in FIG. 3, the parasitic resistance 106 includes resistances of the first P-type well region 105a, the second P-type well region 105b, the P-type substrate 111, and the N-type well 112, and N A junction capacitance between the mold well 112 and the P-type substrate 111 is formed. As shown in the equivalent circuit of FIG. 3, the parasitic resistor 106 includes a plurality of parasitic capacitors 113 formed in series. A parasitic diode 108 is formed by the N-type semiconductor diffusion region 103d and the first P-type well region 105a.

ここで、図2、3を参照して、動作について説明する。外部端子109に+のESDサージが印加されると、N型半導体拡散領域103dと第1のP型ウェル領域105aで形成されている寄生ダイオード108がブレイクダウンする。この時、寄生NPNトランジスタ107がONしてスナップバック状態になり、寄生抵抗106を経由してP型半導体拡散領域102へ電流110が流れる。   Here, the operation will be described with reference to FIGS. When a positive ESD surge is applied to the external terminal 109, the parasitic diode 108 formed by the N-type semiconductor diffusion region 103d and the first P-type well region 105a breaks down. At this time, the parasitic NPN transistor 107 is turned on to enter a snapback state, and a current 110 flows to the P-type semiconductor diffusion region 102 via the parasitic resistance 106.

上述の通り、寄生抵抗106は、第1のP型ウェル領域105aと、第2のP型ウェル領域105bと、P型基板111と、N型ウェル112と、N型ウェル112とP型基板111間のジャンクション容量とで形成されている。図9に、従来の保護素子の寄生抵抗の等価回路を示す。図9に示すように、従来の寄生抵抗は、P型ウェル8と、P型基板1と、N型ウェル5と、P型ウェル8とN型ウェル5とP型基板1間のジャンクション容量とで形成されていた。   As described above, the parasitic resistor 106 includes the first P-type well region 105a, the second P-type well region 105b, the P-type substrate 111, the N-type well 112, the N-type well 112, and the P-type substrate 111. It is formed with a junction capacitance between. FIG. 9 shows an equivalent circuit of the parasitic resistance of the conventional protection element. As shown in FIG. 9, the conventional parasitic resistance includes the P-type well 8, the P-type substrate 1, the N-type well 5, the junction capacitance between the P-type well 8, the N-type well 5, and the P-type substrate 1. It was formed with.

従って、図9に示す従来技術と比較すると、本実施の形態に係る保護素子中の寄生抵抗106の値が大きくなる。このため、寄生NPNトランジスタ107の閾値電圧VBE(V)よりも電流110×寄生抵抗106の値が大きくなるための、電流110の値は小さくなる。すなわち、従来よりも小さい電流110でも、寄生NPNトランジスタ107をONとすることができる。   Therefore, compared with the prior art shown in FIG. 9, the value of the parasitic resistance 106 in the protection element according to the present embodiment is increased. For this reason, the value of the current 110 becomes smaller because the value of the current 110 × the parasitic resistance 106 becomes larger than the threshold voltage VBE (V) of the parasitic NPN transistor 107. In other words, the parasitic NPN transistor 107 can be turned on even with a current 110 smaller than that of the prior art.

図4に、本実施の形態に係るNch保護トランジスタ117のスナップバック特性を示す。図4に示すように、本発明によれば、寄生NPNトランジスタ107が早くONしてスナップバック状態になる。このため、内部回路に印加される電圧が小さくなりESD耐量が大きくすることができる。   FIG. 4 shows snapback characteristics of the Nch protection transistor 117 according to the present embodiment. As shown in FIG. 4, according to the present invention, the parasitic NPN transistor 107 is quickly turned on to enter the snapback state. For this reason, the voltage applied to the internal circuit is reduced, and the ESD tolerance can be increased.

図2、図3、図9を参照して問題点が解決される理由を詳細に説明する。上述したように、図9に示す従来技術の寄生抵抗Rsubの等価回路に比べて、図3に示す本発明の寄生抵抗106の等価回路の方が、寄生抵抗の抵抗値が大きくなる。具体的には、各寄生抵抗の値は次に示す式で示される。   The reason why the problem is solved will be described in detail with reference to FIG. 2, FIG. 3, and FIG. As described above, the equivalent circuit of the parasitic resistor 106 of the present invention shown in FIG. 3 has a higher resistance value of the parasitic resistance than the equivalent circuit of the parasitic resistor Rsub of the prior art shown in FIG. Specifically, the value of each parasitic resistance is represented by the following equation.

従来技術の寄生抵抗Rsubは式(1)で示される。
Rsub=RP+((CPN+RN+CPN)//RPM)+RP・・・(1)
ここで、Rsubは寄生抵抗、RPはP型ウェル7の抵抗、RNはN型ウェル5の抵抗、RPMはP型基板1の抵抗、CPNは寄生容量113(P型ウェル8−N型ウェル5間)である。また、"//"は並列回路の抵抗算出を示している。
The parasitic resistance Rsub in the prior art is expressed by the equation (1).
Rsub = RP + ((CPN + RN + CPN) // RPM) + RP (1)
Here, Rsub is a parasitic resistance, RP is a resistance of the P-type well 7, RN is a resistance of the N-type well 5, RPM is a resistance of the P-type substrate 1, and CPN is a parasitic capacitance 113 (P-type well 8-N-type well 5). Between). "//" indicates the resistance calculation of the parallel circuit.

本発明の寄生抵抗106は式(2)で示される。
R=RP+((RPM+CPMN+RN+CPMN+RPM+CPMN+RN+CPMN+RPM)//RPM)+RP・・・(2)
ここで、Rは寄生抵抗106、RPはP型ウェル領域105a、bの抵抗、RNはN型ウェル112の抵抗、RPMはP型基板111の抵抗、CPNは寄生容量113(P型ウェル領域105a−N型ウェル112間もしくはP型ウェル領域105b−N型ウェル112間)、CPMNは寄生容量113(P型基板111−N型ウェル112間)である。また、"//"は並列回路の抵抗算出を示している。
The parasitic resistance 106 of the present invention is represented by the formula (2).
R = RP + ((RPM + CPMN + RN + CPMN + RPM + CPMN + RN + CPMN + RPM) // RPM) + RP (2)
Here, R is the parasitic resistance 106, RP is the resistance of the P-type well region 105a, b, RN is the resistance of the N-type well 112, RPM is the resistance of the P-type substrate 111, and CPN is the parasitic capacitance 113 (P-type well region 105a). CPMN is a parasitic capacitance 113 (between the P-type substrate 111 and the N-type well 112), between the N-type well 112 or between the P-type well region 105b and the N-type well 112). "//" indicates the resistance calculation of the parallel circuit.

寄生容量113の抵抗値Rcは、式(3)で示すことができる。
Rc=1/(2πfC)・・・(3)
ここで、Rcは寄生容量113の抵抗値、πは円周率、fは周波数、Cは容量である。
The resistance value Rc of the parasitic capacitance 113 can be expressed by Expression (3).
Rc = 1 / (2πfC) (3)
Here, Rc is the resistance value of the parasitic capacitance 113, π is the circular ratio, f is the frequency, and C is the capacitance.

本実施の形態においては、不純物濃度を、P型ウェルは1×1018個/cmとし、N型ウェルは1×1018個/cmとし、P型基板は1×1015個/cmとした。すなわち、第1のP型ウェル領域105a、第2のP型ウェル領域105bよりもP型基板111の不純物濃度が低い。 In the present embodiment, the impurity concentration, the P-type well and 1 × 10 18 atoms / cm 3, the N-type well and 1 × 10 18 pieces / cm 3, P-type substrate is 1 × 10 15 pieces / cm It was set to 3 . That is, the impurity concentration of the P-type substrate 111 is lower than that of the first P-type well region 105a and the second P-type well region 105b.

このとき、P型基板−N型ウェルの単位面積当たりの容量値は、1.1×10−4PF/μmとなる。一方、P型ウェル−N型ウェルの単位面積当たりの容量値は、1.0×10−3PF/μmとなる。従って、本発明の寄生容量113であるCPMNの容量値は、従来技術の寄生容量であるCPNの容量値より約1/10に小さくなり、寄生容量部の抵抗値は10倍以上大きくなる。 At this time, the capacitance value per unit area of the P-type substrate-N-type well is 1.1 × 10 −4 PF / μm 2 . On the other hand, the capacitance value per unit area of the P-type well-N-type well is 1.0 × 10 −3 PF / μm 2 . Therefore, the capacitance value of CPMN, which is the parasitic capacitance 113 of the present invention, is about 1/10 smaller than the capacitance value of CPN, which is the parasitic capacitance of the prior art, and the resistance value of the parasitic capacitance portion is more than 10 times larger.

さらに、N型ウェル112を複数個形成することで、本発明の寄生容量113のトータルの抵抗値を、従来の寄生容量のトータルの抵抗値に比べて20倍以上大きくすることができる。   Furthermore, by forming a plurality of N-type wells 112, the total resistance value of the parasitic capacitance 113 of the present invention can be increased by 20 times or more compared to the total resistance value of the conventional parasitic capacitance.

P型ウェルの抵抗RPと、N型ウェルの抵抗RNの単位面積あたりの抵抗値は、数百Ωであり、P型基板の抵抗RPMの単位面積あたりの抵抗値は、数10KΩであるため、従来技術の寄生容量部の抵抗値は数10KΩであるが、本発明によれば寄生容量部の抵抗値を数100KΩにすることができる。   Since the resistance value per unit area of the resistance RP of the P-type well and the resistance RN of the N-type well is several hundred Ω, and the resistance value per unit area of the resistance RPM of the P-type substrate is several tens KΩ, Although the resistance value of the parasitic capacitance part of the prior art is several tens KΩ, according to the present invention, the resistance value of the parasitic capacitance part can be several hundred KΩ.

このように、本発明によれば、従来技術の寄生抵抗Rsubの値より、寄生抵抗106の値が大きくすることができる。このため、電流110×寄生抵抗106の値が寄生NPNトランジスタ107の閾値電圧VBE(V)より大きくなるための電流110の値が小さくなる。   Thus, according to the present invention, the value of the parasitic resistance 106 can be made larger than the value of the parasitic resistance Rsub of the prior art. For this reason, the value of the current 110 × the value for the parasitic resistance 106 becomes smaller than the threshold voltage VBE (V) of the parasitic NPN transistor 107.

従って、図4に示すように、図5に示す従来のNch保護トランジスタのスナップバック特性より寄生NPNトランジスタ107が早くONしてスナップバック状態になり、内部回路に印加される電圧が小さくなり、ESD耐量が大きくなる。また、同程度のESDの破壊耐量であれば、ESD保護トランジスタを小さくすることができる。   Therefore, as shown in FIG. 4, the parasitic NPN transistor 107 is turned on earlier than the snap-back characteristic of the conventional Nch protection transistor shown in FIG. 5 to enter the snap-back state, and the voltage applied to the internal circuit is reduced. The tolerance is increased. In addition, the ESD protection transistor can be made small if the ESD withstand capability is comparable.

また、N型ウェル112を外部端子109にバイアスした場合に、外部端子109がノイズ発生源になる場合、P型基板111に対するノイズ特性が悪化してしまう。N型ウェル112をフローティングにすることにより、N型ウェル部の寄生抵抗106と、寄生容量113とが、ノイズフィルタとなり、P型基板111に対するノイズ特性を向上させることができる。外部端子109がノイズ発生源で無い場合でも保護素子周りなど、その他外部からのノイズに対しても、効果的である。   Further, when the N-type well 112 is biased to the external terminal 109, if the external terminal 109 becomes a noise generation source, the noise characteristics with respect to the P-type substrate 111 are deteriorated. By floating the N-type well 112, the parasitic resistance 106 and the parasitic capacitance 113 in the N-type well portion serve as a noise filter, and noise characteristics with respect to the P-type substrate 111 can be improved. Even when the external terminal 109 is not a noise generation source, it is also effective against other external noise such as around the protective element.

なお、本実施の形態においては、N型ウェル112を2つ形成する例について説明したが、第1のP型ウェル領域105a及び第2のP型ウェル領域105bから所定の間隔をあけてN型ウェル112を1つ形成する構成としてもよいし、2つよりも多く形成してもよい。   In the present embodiment, an example in which two N-type wells 112 are formed has been described. However, N-type wells are spaced from the first P-type well region 105a and the second P-type well region 105b by a predetermined distance. One well 112 may be formed, or more than two wells 112 may be formed.

また、本実施の形態では、Nchトランジスタのゲート電極104は、最小限の2本で構成しているが、従来と同じように複数本で形成してもよい。上述の実施の形態においては、保護トランジスタ117としてNchトランジスタを用いた例について説明したが、Pchトランジスタを用いることもできる。この場合、上記の説明の、N型をP型と、NPNトランジスタをPNPトランジスタと読み替えればよい。   In this embodiment, the gate electrode 104 of the Nch transistor is composed of a minimum of two, but it may be formed of a plurality as in the conventional case. In the above-described embodiment, an example in which an Nch transistor is used as the protection transistor 117 has been described. However, a Pch transistor can also be used. In this case, in the above description, the N-type may be read as the P-type and the NPN transistor as the PNP transistor.

以上説明したように、本発明では、第1のP型ウェル領域105aとN型ウェル112との間、第2のP型ウェル領域105bとN型ウェル112との間に、第1のP型ウェル領域105a、第2のP型ウェル領域105bよりも不純物濃度の低いP型基板111を配置した。これにより、第1のP型ウェル領域105aから第2のP型ウェル領域105bまでの電流経路に複数の寄生容量113が形成され、寄生抵抗106の値を大きくすることができる。   As described above, according to the present invention, the first P-type well region 105a and the N-type well 112 are interposed between the second P-type well region 105b and the N-type well 112. A P-type substrate 111 having an impurity concentration lower than that of the well region 105a and the second P-type well region 105b is disposed. Thereby, a plurality of parasitic capacitors 113 are formed in the current path from the first P-type well region 105a to the second P-type well region 105b, and the value of the parasitic resistance 106 can be increased.

外部端子109に+のESDサージが印加された際に、ドレイン配線層116を通してN型半導体拡散領域103dに伝わり、N型半導体拡散領域103dと第1のP型ウェル領域105aとの境界でブレイクダウンを生じさせる。上述の通り第1のP型ウェル領域105aから第2のP型ウェル領域105bまでの電流経路に複数の寄生容量113が形成されるため、寄生抵抗106の値が大きいので、電流110×寄生抵抗106の値が寄生NPNトランジスタ107の閾値電圧VBE(V)より大きくなるための電流110の値が小さくなる。よって、図4に示すように寄生NPNトランジスタ107が早くONしてスナップバック状態になり、内部回路に印加される電圧が小さくなる。本発明では、従来の十分なESD耐量が得られないという課題を解決し、ESD耐量が向上するという効果がある。   When a positive ESD surge is applied to the external terminal 109, it is transmitted to the N-type semiconductor diffusion region 103d through the drain wiring layer 116, and is broken down at the boundary between the N-type semiconductor diffusion region 103d and the first P-type well region 105a. Give rise to As described above, since a plurality of parasitic capacitors 113 are formed in the current path from the first P-type well region 105a to the second P-type well region 105b, the value of the parasitic resistance 106 is large. The value of the current 110 for the value of 106 to be larger than the threshold voltage VBE (V) of the parasitic NPN transistor 107 is reduced. Therefore, as shown in FIG. 4, the parasitic NPN transistor 107 is quickly turned on to enter the snapback state, and the voltage applied to the internal circuit is reduced. The present invention solves the problem that the conventional sufficient ESD tolerance cannot be obtained, and has the effect of improving the ESD tolerance.

また、N型ウェル112を外部端子109にバイアスした場合に、外部端子109がノイズ発生源になり、P型基板111に対するノイズ特性が悪化してしまうことがある。N型ウェル112をフローティングにすることにより、N型ウェル部の寄生抵抗106と、寄生容量113とが、ノイズフィルタとなり、P型基板111に対するノイズ特性を向上させることができる。外部端子109がノイズ発生源で無い場合でも保護素子周りなど、その他外部からのノイズに対しても、効果的である。   Further, when the N-type well 112 is biased to the external terminal 109, the external terminal 109 becomes a noise generation source, and the noise characteristics with respect to the P-type substrate 111 may be deteriorated. By floating the N-type well 112, the parasitic resistance 106 and the parasitic capacitance 113 in the N-type well portion serve as a noise filter, and noise characteristics with respect to the P-type substrate 111 can be improved. Even when the external terminal 109 is not a noise generation source, it is also effective against other external noise such as around the protective element.

さらに、本発明では、N型ウェル112を複数個形成すること、更に、保護トランジスタ領域の第1のP型ウェル領域105aとN型ウェル112の間、バックゲート領域の第2のP型ウェル領域105bとN型ウェル112の間、N型ウェル112同士の間に、P型基板を形成させることによって、ベース抵抗値を従来技術より大きくすることができる。よって、同等な保護領域で保護トランジスタを形成した場合、従来技術より、ESDの破壊耐量をアップさせることができる。N型ウェル112を1個形成するだけでも良いが、寄生容量をシリーズに形成することにより、寄生容量部の抵抗値を大きくでき、ベース抵抗値をより大きくすることができる。   Furthermore, in the present invention, a plurality of N-type wells 112 are formed, and further, between the first P-type well region 105a in the protection transistor region and the N-type well 112, the second P-type well region in the back gate region. By forming a P-type substrate between 105b and the N-type well 112 and between the N-type wells 112, the base resistance value can be made larger than that of the prior art. Therefore, when the protection transistor is formed in the equivalent protection region, the ESD breakdown resistance can be increased as compared with the prior art. Although only one N-type well 112 may be formed, by forming the parasitic capacitance in series, the resistance value of the parasitic capacitance portion can be increased and the base resistance value can be further increased.

実施の形態に係る半導体装置の構成を示す平面図である。It is a top view which shows the structure of the semiconductor device which concerns on embodiment. 図1のA−A’断面図である。It is A-A 'sectional drawing of FIG. 図2の寄生抵抗の等価回路を示す図である。It is a figure which shows the equivalent circuit of the parasitic resistance of FIG. 実施の形態に係る保護トランジスタのスナップバック特性を示す図である。It is a figure which shows the snapback characteristic of the protection transistor which concerns on embodiment. 従来の保護トランジスタのスナップバク特性を示す図である。It is a figure which shows the snap back characteristic of the conventional protection transistor. 従来の保護素子の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional protection element. 従来の保護素子の構成を示す平面図である。It is a top view which shows the structure of the conventional protection element. 従来の保護素子の等価回路を示す図である。It is a figure which shows the equivalent circuit of the conventional protection element. 従来の寄生抵抗の等価回路を示す図である。It is a figure which shows the equivalent circuit of the conventional parasitic resistance.

符号の説明Explanation of symbols

101 フィールド酸化膜
102 P型半導体拡散領域
103d N型半導体拡散領域
103s N型半導体拡散領域
104 ゲート電極
105a 第1のP型ウェル領域
105b 第2のP型ウェル領域
106 寄生抵抗
107 寄生NPNトランジスタ
108 寄生ダイオード
109 外部端子
110 電流
111 P型基板
112 N型ウェル
113 寄生容量
114 コンタクトホール
115 ソース配線層
116 ドレイン配線層
117 保護トランジスタ
101 Field oxide film 102 P-type semiconductor diffusion region 103d N-type semiconductor diffusion region 103s N-type semiconductor diffusion region 104 Gate electrode 105a First P-type well region 105b Second P-type well region 106 Parasitic resistance 107 Parasitic NPN transistor 108 Parasitic Diode 109 External terminal 110 Current 111 P-type substrate 112 N-type well 113 Parasitic capacitance 114 Contact hole 115 Source wiring layer 116 Drain wiring layer 117 Protection transistor

Claims (4)

半導体基板と、
前記半導体基板の表面部分に形成された第1導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第2導電型のソース・ドレイン領域を備える保護トランジスタと、
前記第1ウェル領域を囲むように形成された第2導電型の第2ウェル領域と、
前記第2ウェル領域内の前記半導体基板の表面部分に形成され、所定の電源ラインに接続される第1導電型のガードリンクと、
前記第1ウェル領域と前記第2ウェル領域との間に形成され、前記第1ウェル領域及び前記第2ウェル領域とそれぞれ所定の間隔をあけて形成された第2導電型ウェル領域と、
前記第1ウェル領域と前記第2導電型ウェル領域との間及び前記第2ウェル領域と前記第2導電型ウェル領域との間にそれぞれ形成され、前記第1ウェル領域及び前記第2ウェル領域よりも不純物濃度が低い低濃度第1導電型領域と、
を備える半導体装置。
A semiconductor substrate;
A first well region of a first conductivity type formed on a surface portion of the semiconductor substrate;
A protection transistor having a source / drain region of a second conductivity type formed in the first well region;
A second well region of a second conductivity type formed so as to surround the first well region;
A guard link of a first conductivity type formed on a surface portion of the semiconductor substrate in the second well region and connected to a predetermined power line;
A second conductivity type well region formed between the first well region and the second well region and formed at a predetermined interval from the first well region and the second well region;
Formed between the first well region and the second conductivity type well region and between the second well region and the second conductivity type well region, respectively, from the first well region and the second well region; A low-concentration first conductivity type region having a low impurity concentration;
A semiconductor device comprising:
前記第2導電型ウェル領域は、所定の間隔で複数個形成されており、
前記複数の第2導電型ウェル領域同士の間は、前記低濃度第1導電型領域が形成されていることを特徴とする請求項1に記載の半導体装置。
A plurality of the second conductivity type well regions are formed at a predetermined interval,
2. The semiconductor device according to claim 1, wherein the low-concentration first conductivity type region is formed between the plurality of second conductivity type well regions.
前記第2導電型ウェル領域は、フローティングであることを特徴とする請求項1又は2に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second conductivity type well region is floating. 前記低濃度第1導電型領域は、前記半導体基板であることを特徴とする請求項1、2又は3に記載の半導体装置。   The semiconductor device according to claim 1, wherein the low-concentration first conductivity type region is the semiconductor substrate.
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