JP2010073120A

JP2010073120A - Optical transceiver

Info

Publication number: JP2010073120A
Application number: JP2008242686A
Authority: JP
Inventors: Hiromi Tanaka; 弘巳田中
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2008-09-22
Filing date: 2008-09-22
Publication date: 2010-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide an optical transceiver for reducing the time for setting a program and reducing costs. <P>SOLUTION: The optical transceiver 1A stores a TOSA (Transmitter Optical Sub-Assembly) 101 including LDs 11a to 11d, a ROSA (Receiver Optical Sub-Assembly) 107, subs CPU 5A and 5B, a main CPU 3, and an application program for the subs CPU 5A and 5B, and is provided with an EEPROM 20 connected by the subs CPU 5A, 5B and an SPI (System Packet Interface). In the main CPU 3, the sub CPUs 5A and 5B successively read application programs from the EEPROM 20 via the SPI when the optical transceiver starts and the CPU 3 transmits light emission control signals to the sub CPUs 5A and 5B so that output of each of optical output signals from the LDs 11a to 11d may be simultaneously started. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、光信号を送受信する光トランシーバに関する。 The present invention relates to an optical transceiver that transmits and receives an optical signal.

複数波長多重型の従来の光トランシーバの場合、波長毎にレーザダイオードのバイアス電流や光出力の波長をモニタ制御するために複数のコントローラが備えられている。同様にコンピュータシステムにおいても、同時に且つ迅速に大量の情報を処理するためには、複数のコントローラが用いられている。このような技術を開示するものとしては、下記特許文献１がある。特許文献１には、基板上に複数のコントローラと、各コントローラに対応する複数の記憶部（ＥＥＰＲＯＭ：Electrically ErasableProgrammable Read-Only Memory）とを有し、互いに対応するコントローラとＥＥＰＲＯＭとがＪＴＡＧ（Joint Test Action Group）バスを介して接続されているコンピュータシステムが開示されている。
特開２００３−０５８３８５号公報 In the case of a conventional optical transceiver of multiple wavelength multiplexing type, a plurality of controllers are provided to monitor and control the bias current of the laser diode and the wavelength of the optical output for each wavelength. Similarly, in a computer system, a plurality of controllers are used to process a large amount of information simultaneously and quickly. The following Patent Document 1 discloses such a technique. Patent Document 1 has a plurality of controllers on a substrate and a plurality of storage units (EEPROM: Electrically Erasable Programmable Read-Only Memory) corresponding to each controller, and the controllers and the EEPROMs corresponding to each other are JTAG (Joint Test). A computer system connected via an Action Group) bus is disclosed.
JP 2003-058385 A

しかしながら、このようなコンピュータシステムでは、コントローラ毎にＥＥＰＲＯＭが設けられているため、プログラムの初回のダウンロードやバージョンアップ等のプログラム更新の際に、すべてのＥＥＰＲＯＭでデータを書き込まなければならなかった。また、複数のＥＥＰＲＯＭが用いられるため、製造コストの上昇を招くことにもなる。 However, in such a computer system, since an EEPROM is provided for each controller, data must be written in all EEPROMs at the time of program update such as initial program download or version upgrade. In addition, since a plurality of EEPROMs are used, the manufacturing cost increases.

本発明は、このような問題を鑑みてなされたものであり、プログラムのセットアップ時の処理時間の短縮及びコストの低減が可能な光トランシーバを提供することを課題とする。 The present invention has been made in view of such problems, and an object of the present invention is to provide an optical transceiver capable of shortening the processing time and reducing the cost when setting up a program.

上述の課題を解決するため、本発明に係る光トランシーバは、複数のレーザダイオードを含む光送信サブアッセンブリと、複数のフォトダイオードを含む光受信サブアッセンブリと、光送信サブアッセンブリ及び光受信サブアッセンブリを監視し制御する複数の副制御部と、複数の副制御部に第１のシリアルインターフェースによって接続された主制御部と、複数の副制御部のためのアプリケーションプログラムが格納されており、複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部と、を備えた光トランシーバであって、主制御部は、複数の副制御部が、該光トランシーバの起動時に第２のシリアルインターフェースを介して順次に記憶部からアプリケーションプログラムを読み出し、複数のレーザダイオードから各光出力信号が同時に出力開始されるように複数の副制御部に発光制御信号を送出することを特徴とする。 In order to solve the above problems, an optical transceiver according to the present invention includes an optical transmission subassembly including a plurality of laser diodes, an optical reception subassembly including a plurality of photodiodes, an optical transmission subassembly, and an optical reception subassembly. A plurality of sub-control units to be monitored and controlled, a main control unit connected to the plurality of sub-control units by a first serial interface, and an application program for the plurality of sub-control units are stored. An optical transceiver comprising a control unit and a storage unit connected by a second serial interface, wherein the main control unit has a plurality of sub-control units configured to use the second serial interface when the optical transceiver is activated. Application programs are sequentially read from the storage unit via a plurality of laser diodes. Each optical output signal from which is characterized in that sends a light emission control signals to a plurality of sub-control section so as to output start simultaneously.

また、本発明に係る光トランシーバは、複数のレーザダイオードを含む光送信サブアッセンブリと、複数のフォトダイオードを含む光受信サブアッセンブリと、光送信サブアッセンブリ及び光受信サブアッセンブリを監視し制御する複数の副制御部と、複数の副制御部に第１のシリアルインターフェースによって接続された主制御部と、複数の副制御部のアプリケーションプログラムが格納されており、複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部と、を備えた光トランシーバであって、主制御部は、複数の副制御部が、該光トランシーバの起動時に第２のシリアルインターフェースを介して順次に記憶部からアプリケーションプログラムを読み出し、複数のレーザダイオードから各光出力信号が同時に出力開始されるように複数のレーザダイオードに対して発光制御信号を送出することを特徴とする。 An optical transceiver according to the present invention includes a plurality of optical transmission subassemblies including a plurality of laser diodes, an optical reception subassembly including a plurality of photodiodes, and a plurality of optical transmission subassemblies and optical reception subassemblies. The sub-control unit, the main control unit connected to the plurality of sub-control units by the first serial interface, and the application programs of the plurality of sub-control units are stored. The plurality of sub-control units and the second serial interface An optical transceiver comprising: a storage unit connected to each other, wherein the main control unit is configured so that a plurality of sub-control units sequentially apply applications from the storage unit via the second serial interface when the optical transceiver is activated. Reads a program and outputs each optical output signal from multiple laser diodes simultaneously Characterized by sending a light emission control signal to a plurality of laser diodes as a force initiated.

これらの本発明に係る光トランシーバでは、複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部を備えており、その記憶部には複数の副制御部のアプリケーションプログラムが格納されている。このように、本発明に係る光トランシーバでは、複数の副制御部の起動の際に各副制御部にアプリケーションプログラムを提供する記憶部が単一のものであるため、コントローラ毎にＥＥＰＲＯＭが設けられている従来の光トランシーバのように、プログラムの初回のダウンロードやバージョンアップ等のプログラム更新の際にすべてのＥＥＰＲＯＭにデータを書き込む必要がない。従って、プログラムのセットアップ時の処理時間を短縮することができる。また、記憶部が一つであるため製造コスト及び実装面積の面においても有利である。 These optical transceivers according to the present invention include a storage unit connected to a plurality of sub-control units by a second serial interface, and application programs of the plurality of sub-control units are stored in the storage unit. Yes. As described above, since the optical transceiver according to the present invention has a single storage unit that provides an application program to each sub control unit when a plurality of sub control units are activated, an EEPROM is provided for each controller. Unlike conventional optical transceivers, it is not necessary to write data in all EEPROMs when updating a program such as the first download or version upgrade. Therefore, it is possible to shorten the processing time when setting up the program. Further, since there is only one storage unit, it is advantageous in terms of manufacturing cost and mounting area.

更に、これらの本発明に係る光トランシーバでは、主制御部により複数のレーザダイオードに又は複数の副制御部に発光制御信号が送出され、複数のレーザダイオードから各光出力信号が同時に出力開始されるように制御される。そのため、複数のレーザダイオードから出力される各光出力信号が遅延して発光することを防止することができる。 Further, in these optical transceivers according to the present invention, the main control unit sends light emission control signals to the plurality of laser diodes or to the plurality of sub-control units, and the optical output signals are simultaneously started to be output from the plurality of laser diodes. To be controlled. Therefore, it is possible to prevent the light output signals output from the plurality of laser diodes from emitting light with a delay.

本発明に係る光トランシーバによれば、プログラムのセットアップ時の処理時間を短縮することができると共にコストを低減することもできる。 According to the optical transceiver of the present invention, it is possible to shorten the processing time at the time of program setup and reduce the cost.

以下、添付図面を参照しながら、本発明を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素には同一の符号を用い、重複する説明を省略する。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments that are considered to be the best for carrying out the present invention will be described in detail with reference to the accompanying drawings. In addition, the same code | symbol is used for the same or equivalent element, and the overlapping description is abbreviate | omitted.

（第１実施形態）
図１は、第１実施形態に係る光トランシーバ１Ａの概略構成図である。また、図２は、メインＣＰＵ（主制御部）３、サブＣＰＵ（副制御部）５Ａ，５Ｂ及びＥＥＰＲＯＭ２０の間の通信に関する光トランシーバ１Ａの構成をより詳細に示す図である。本実施形態に係る光トランシーバ１Ａは、４つの異なる波長の光信号を送受信できる４波長多重型である。光トランシーバ１Ａは、図１及び図２に示されるようにメインＣＰＵ３と、サブＣＰＵ５Ａ，５Ｂと、ＥＥＰＲＯＭ２０と、チップセレクト部３０と、光送信サブアセンブリ（Transmitter Optical Sub-Assembly：以下、ＴＯＳＡという）１０１と、発光部制御回路１０３と、光受信サブアッセンブリ（Receiver Optical Sub-Assembly：以下、ＲＯＳＡという）１０７と、信号増幅回路１０５とを備えている。 (First embodiment)
FIG. 1 is a schematic configuration diagram of an optical transceiver 1A according to the first embodiment. FIG. 2 is a diagram showing in more detail the configuration of the optical transceiver 1A related to communication between the main CPU (main control unit) 3, the sub CPUs (sub control units) 5A and 5B, and the EEPROM 20. The optical transceiver 1A according to the present embodiment is a four-wavelength multiplexing type that can transmit and receive optical signals having four different wavelengths. As shown in FIGS. 1 and 2, the optical transceiver 1A includes a main CPU 3, sub CPUs 5A and 5B, an EEPROM 20, a chip select unit 30, and an optical transmission subassembly (hereinafter referred to as TOSA). 101, a light emitting unit control circuit 103, a receiver optical sub-assembly (hereinafter referred to as ROSA) 107, and a signal amplifier circuit 105.

メインＣＰＵ３は、外部に設けられた上位制御ユニットであるホストＣＰＵ７とシリアルインターフェースの一種であるＩ^２Ｃインターフェースを介して接続されていると共に、サブＣＰＵ５Ａ及び５ＢともＩ^２Ｃインターフェースを介して接続されている。また、メインＣＰＵ３、サブＣＰＵ５Ａ及びサブＣＰＵ５Ｂは、シリアルインターフェースの一種であるＳＰＩ(System Packet Interface)を介して１つのＥＥＰＲＯＭ２０に接続されている。 The main CPU 3 is connected to a host CPU 7 which is a host control unit provided outside via an I ² C interface which is a kind of serial interface, and is also connected to the sub CPUs 5A and 5B via an I ² C interface. ing. Further, the main CPU 3, the sub CPU 5A and the sub CPU 5B are connected to one EEPROM 20 via an SPI (System Packet Interface) which is a kind of serial interface.

メインＣＰＵ３は、ホストＣＰＵ７と接続されているＩ^２Ｃインターフェースを経由して、サブＣＰＵ５Ａ及び５Ｂ用のアプリケーションプログラムをＥＥＰＲＯＭ２０に書き込む。また、メインＣＰＵ３は起動後、チップセレクト部３０からのチップセレクト信号をＣＳ０からＣＳ１又はＣＳ２に切り替えて、サブＣＰＵ５Ａ又は５ＢがＥＥＰＲＯＭ２０からアプリケーションプログラムを読み込み可能な状態にさせる。ここで、チップセレクト部３０とは、メインＣＰＵ３の制御の下に、メインＣＰＵ３、サブＣＰＵ５Ａ及び５Ｂそれぞれをイネーブルするためのチップセレクト信号ＣＳ０、ＣＳ１及びＣＳ２を生成してＥＥＰＲＯＭ２０に出力するアドレスデコーダ出力として動作するものである。 The main CPU 3 writes application programs for the sub CPUs 5A and 5B in the EEPROM 20 via the I ² C interface connected to the host CPU 7. Further, after the activation, the main CPU 3 switches the chip select signal from the chip select unit 30 from CS0 to CS1 or CS2 so that the sub CPU 5A or 5B can read the application program from the EEPROM 20. Here, the chip select section 30 generates an address decoder output that generates chip select signals CS0, CS1, and CS2 for enabling the main CPU 3 and the sub CPUs 5A and 5B and outputs them to the EEPROM 20 under the control of the main CPU 3. It works as.

メインＣＰＵ３、サブＣＰＵ５Ａ及びサブＣＰＵ５Ｂは、ダウンロード用のシリアルインターフェース４１を持ち、そのシリアルインターフェース４１を介してサブＣＰＵ５Ａ及び５Ｂにはブートプログラムがダウンロードされて格納されている。また、メインＣＰＵ３にもアプリケーションプログラムが格納されている。 The main CPU 3, the sub CPU 5A, and the sub CPU 5B have a serial interface 41 for downloading, and a boot program is downloaded and stored in the sub CPUs 5A and 5B via the serial interface 41. The main CPU 3 also stores application programs.

サブＣＰＵ５Ａ，５Ｂのプログラムコードは、各サブＣＰＵ５Ａ，５Ｂに内蔵されている各フラッシュＲＯＭに格納されているブートプログラムと、ＥＥＰＲＯＭ２０に格納されているアプリケーションプログラムとに分かれている。サブＣＰＵ５Ａ及び５Ｂそれぞれは、起動後にまず、ブートプログラムを実行し、その後にＥＥＰＲＯＭ２０から読み出されるアプリケーションプログラムを読み出す。それ以後には、ＥＥＰＲＯＭ２０からアプリケーションプログラムに従い、ＴＯＳＡ１０１及びＬＤＤ１３ａ〜１３ｄを介してＬＤ１１ａ〜１１ｄのバイアス電流や光出力レベルをモニタすると同時にこれらを個別に制御する。また、サブＣＰＵ５Ａ，５Ｂは、信号増幅回路１０５及びＲＯＳＡ１０７の監視も行う。 The program codes of the sub CPUs 5A and 5B are divided into a boot program stored in each flash ROM built in each sub CPU 5A and 5B and an application program stored in the EEPROM 20. Each of the sub CPUs 5A and 5B first executes a boot program after startup and then reads an application program read from the EEPROM 20. After that, according to the application program from the EEPROM 20, the bias currents and optical output levels of the LDs 11a to 11d are monitored via the TOSA 101 and the LDDs 13a to 13d, and these are controlled individually. The sub CPUs 5A and 5B also monitor the signal amplification circuit 105 and the ROSA 107.

また、サブＣＰＵ５Ａ，５Ｂの外部アドレスピン（Ａ０、Ａ１）の論理は、メインＣＰＵ３のＩ^２Ｃインターフェースのスレーブアドレスの下位２ｂｉｔと連動している。サブＣＰＵ５Ａ及び５Ｂのそれぞれの入力ピンには、サブＣＰＵ５Ａが、Ａ０＝ＬＯＷ、Ａ１＝ＬＯＷとされており、サブＣＰＵ５ＢがＡ０＝Ｈｉｇｈ、Ａ１＝ＬＯＷとされている。そのため、位置情報をメインＣＰＵ３で判別でき、２つのサブＣＰＵ５Ａ及び５Ｂは同一プログラムコードで動作される。 The logic of the external address pins (A0, A1) of the sub CPUs 5A, 5B is linked to the lower 2 bits of the slave address of the I ² C interface of the main CPU 3. In each of the input pins of the sub CPUs 5A and 5B, the sub CPU 5A has A0 = LOW and A1 = LOW, and the sub CPU 5B has A0 = High and A1 = LOW. Therefore, the position information can be discriminated by the main CPU 3, and the two sub CPUs 5A and 5B are operated by the same program code.

図３は、ホストＣＰＵ７からダウンロードされてＥＥＰＲＯＭ２０に格納されているデータの２つの例を示す。サブＣＰＵ５Ａ及び５Ｂ用のアプリケーションプログラムは、図３（ａ）のように同一の第１サブエリアに格納された１種類であってもよく、図３（ｂ）のように区切られたサブエリア毎（第１及び第２のサブエリア）に格納された別の種類であってもよい。後者の場合には、外部アドレスピン（Ａ０，Ａ１）の論理により、サブＣＰＵ５Ａ，５ＢにおけるＥＥＰＲＯＭ２０の読み込み開始アドレスを変更しておく必要がある。 FIG. 3 shows two examples of data downloaded from the host CPU 7 and stored in the EEPROM 20. The application programs for the sub CPUs 5A and 5B may be one type stored in the same first sub area as shown in FIG. 3A, and each sub area divided as shown in FIG. 3B. Another type stored in (first and second subareas) may be used. In the latter case, it is necessary to change the reading start address of the EEPROM 20 in the sub CPUs 5A and 5B based on the logic of the external address pins (A0 and A1).

ＴＯＳＡ１０１は、出力光の波長が互いに異なる４つのレーザダイオード（ＬＤ）１１ａ〜１１ｄからなるＬＤ部１１と、光合波器１１ｅとにより構成されている。光合波器１１ｅは、各ＬＤ１１ａ〜１１ｄから出力される波長の異なる複数のレーザ光信号を合波し、発光部制御回路１０３からの制御信号に応じた合波光信号を形成する。その後、ＴＯＳＡ１０１は、外部に接続された光伝送路に向かって光分波器１５ｅにより形成された合波光信号を送信する。また、ＴＯＳＡ１０１は、光合波器１１ｅによって生成された合波光信号を発光部制御回路１０３にも出力する。 The TOSA 101 includes an LD unit 11 including four laser diodes (LD) 11a to 11d having different output light wavelengths, and an optical multiplexer 11e. The optical multiplexer 11e multiplexes a plurality of laser light signals having different wavelengths output from the LDs 11a to 11d, and forms a combined optical signal corresponding to the control signal from the light emitting unit control circuit 103. Thereafter, the TOSA 101 transmits the combined optical signal formed by the optical demultiplexer 15e toward the optical transmission line connected to the outside. The TOSA 101 also outputs the combined optical signal generated by the optical multiplexer 11e to the light emitting unit control circuit 103.

発光部制御回路１０３は、各ＬＤ１１ａ〜１１ｄに対応するレーザダイオード駆動（ＬＤＤ：Laser Diode Drive）回路１３ａ〜１３ｄからなるＬＤＤ回路部１３及びＡＰＣ（Automatic Power Control）回路（図示せず）を有し、サブＣＰＵ５Ａ及び５Ｂからの制御信号に応じてＡＰＣ回路及びＬＤＤ回路部１３を動作させる。具体的には、サブＣＰＵ５Ａからの制御信号に応じてＬＤＤ１３ａ，１３ｂを動作させ、サブＣＰＵ５Ｂからの制御信号に応じてＬＤＤ１３ｃ，１３ｄを動作させる。ＬＤＤ１３ａ〜１３ｄは、送信線Ｌ１〜Ｌ４を介して２つの互いに位相が反転された相補的な送信信号ＴＤ_＋、ＴＤ₋を外部から受信する。また、発光部制御回路１０３は、送信信号ＴＤ_＋、ＴＤ₋に応じた光信号がＴＯＳＡ１０１によって生成されるように、ＬＤＤ回路部１３からＴＯＳＡ１０１に供給されるＬＤ１１ａ〜１１ｄの各駆動電流を制御する。 The light emitting unit control circuit 103 includes an LDD circuit unit 13 including laser diode drive (LDD) circuits 13a to 13d corresponding to the LDs 11a to 11d and an APC (Automatic Power Control) circuit (not shown). Then, the APC circuit and LDD circuit unit 13 are operated in accordance with control signals from the sub CPUs 5A and 5B. Specifically, the LDDs 13a and 13b are operated according to the control signal from the sub CPU 5A, and the LDDs 13c and 13d are operated according to the control signal from the sub CPU 5B. The LDDs 13a to 13d receive two complementary transmission signals TD ₊ and TD ₋ whose phases are inverted from each other via the transmission lines L1 to L4. In addition, the light emitting unit control circuit 103 controls each drive current of the LDs 11a to 11d supplied from the LDD circuit unit 13 to the TOSA 101 so that an optical signal corresponding to the transmission signals TD ₊ and TD ₋ is generated by the TOSA 101. .

更に、発光部制御回路１０３は、各ＬＤ１１ａ〜１１ｄでの各送信パワーをモニタし、いずれかが異常値の場合にはＴＤＦａｕｌｔ信号を生成してサブＣＰＵ５Ａ及びサブＣＰＵ５Ｂに出力する。サブＣＰＵ５Ａ及びサブＣＰＵ５Ｂは、ＴＤＦａｕｌｔ信号を受けた場合に、それに対応するアラーム信号をメインＣＰＵ３を介してホストＣＰＵ７に出力するとともに、アラーム信号に応じて発光部制御回路１０３の動作を停止する等の制御を行う。 Further, the light emitting unit control circuit 103 monitors each transmission power in each of the LDs 11a to 11d, and if any of them is an abnormal value, generates a TDF fault signal and outputs it to the sub CPU 5A and the sub CPU 5B. When the sub CPU 5A and the sub CPU 5B receive the TDF default signal, the sub CPU 5A and the sub CPU 5B output a corresponding alarm signal to the host CPU 7 via the main CPU 3, and stop the operation of the light emitting unit control circuit 103 according to the alarm signal. Take control.

このように、サブＣＰＵ５Ａ及び５Ｂは、ＴＯＳＡ１０１及びＬＤＤ１３ａ〜１３ｄを介してＬＤ１１ａ〜１１ｄのＬＤバイアス電流や光出力レベルをモニタすると同時に個別にＬＤ１１ａ〜１１ｄの制御を行う。 As described above, the sub CPUs 5A and 5B monitor the LD bias currents and optical output levels of the LDs 11a to 11d via the TOSA 101 and the LDDs 13a to 13d, and simultaneously control the LDs 11a to 11d.

なお、ＬＤＤ回路１３ａ及び１３ｂは送信線Ｌ_Ａ及びＬ_Ｂを介してサブＣＰＵ５Ａに接続されており、ＬＤＤ回路１３ｃ及び１３ｄは送信線Ｌ_Ｃ及びＬ_Ｄを介してサブＣＰＵ５Ｂに接続されている。サブＣＰＵ５Ａは送信線Ｌ_Ａ及びＬ_Ｂを介してＬＤＤ回路１３ａ及び１３ｂに発光停止信号ＴｘＤＩＳＡＢＬＥが入力可能にされており、サブＣＰＵ５Ｂは送信線Ｌ_Ｃ及びＬ_Ｄを介してＬＤＤ回路１３ｃ及び１３ｄに発光停止信号ＴｘＤＩＳＡＢＬＥを入力可能にされている。 Incidentally, LDD circuits 13a and 13b are connected to the sub CPU5A via the transmission lines _{L A} and _{L B,} LDD circuits 13c and 13d are connected to the sub CPU5B via the transmission line _{L C,} and _{L D.} Sub CPU5A is allowing light emission stop signal TxDISABLE is input to the LDD circuit 13a and 13b via the transmission lines _{L A} and _{L B,} sub CPU5B the LDD circuit 13c and 13d through the transmission line _{L C,} and _{L D} The light emission stop signal TxDISABLE can be input.

ＲＯＳＡ１０７は、外部の光伝送路を経由して受信された光信号を４つの波長毎に分波する光分波器１５ｅと、その４つの波長毎に光電変換させるフォトダイオード（ＰＤ）１５ａ〜１５ｄからなるＰＤ部１５とにより構成されており、その変換された各電気信号を信号増幅回路１０５に出力する。 The ROSA 107 includes an optical demultiplexer 15e that demultiplexes an optical signal received via an external optical transmission line for each of four wavelengths, and photodiodes (PD) 15a to 15d that perform photoelectric conversion for each of the four wavelengths. Each of the converted electric signals is output to the signal amplifier circuit 105.

信号増幅回路１０５は、ＰＤ１５ａ〜１５ｄそれぞれに対応するリミッティングアンプ（ＬＩＡ）１７ａ〜１７ｄからなるＬＩＡ部１７を備えており、ＬＩＡ部１７により信号を受けて増幅し、２つの相補的な受光信号ＲＤ_＋、ＲＤ₋を生成する。また、信号増幅回路１０５は、生成された受光信号ＲＤ_＋、ＲＤ₋を受信線Ｌ５〜Ｌ８を介して外部に送信する。更に、信号増幅回路１０５は、ＲＯＳＡ１０７のＰＤ１５ａ〜１５ｄにおける光信号の受信パワーをモニタし、基準値以下の場合にＬＯＳ（Loss of Signal）信号を生成してサブＣＰＵ５Ａ又は５Ｂに出力する。サブＣＰＵ５Ａ及びサブＣＰＵ５ＢはＬＯＳ信号を受けた場合にそのアラーム信号をメインＣＰＵ３を介してホストＣＰＵ７に出力するとともに、信号増幅回路１０５の動作を停止する等の制御を行う。このように、サブＣＰＵ５Ａ及び５Ｂは、ＲＯＳＡ１０７及びＬＩＡ１７ａ〜１７ｄを介して光入力レベルをモニタすることができる。 The signal amplifying circuit 105 includes an LIA unit 17 including limiting amplifiers (LIA) 17a to 17d corresponding to the PDs 15a to 15d. The LIA unit 17 receives and amplifies the signal to amplify two complementary light receiving signals. RD ₊ and RD ₋ are generated. The signal amplification circuit 105 transmits the generated light reception signals RD ₊ and RD ₋ to the outside via the reception lines L5 to L8. Furthermore, the signal amplification circuit 105 monitors the reception power of the optical signal in the PDs 15a to 15d of the ROSA 107, and generates a LOS (Loss of Signal) signal and outputs it to the sub CPU 5A or 5B when it is below the reference value. When the sub CPU 5A and the sub CPU 5B receive the LOS signal, the alarm signal is output to the host CPU 7 via the main CPU 3, and the control of the signal amplifying circuit 105 is stopped. As described above, the sub CPUs 5A and 5B can monitor the optical input level via the ROSA 107 and the LIAs 17a to 17d.

次に、図４及び図５を参照して、光トランシーバ１Ａの動作を説明する。まず、電源起動によりメインＣＰＵ３が起動される（Ｓ０１）と、初期化処理が行われメインＣＰＵ３が初期化される（Ｓ０２）。このメインＣＰＵ３の起動時の初期化によって、チップセレクト部３０によりチップセレクト信号ＣＳ０が生成されてメインＣＰＵ３とＥＥＰＲＯＭ２０との間でＳＰＩ通信が可能とされる。また、サブＣＰＵ５Ａ及び５Ｂがリセット状態になる。その後、チップセレクト部３０により生成されるチップセレクト信号がＣＳ１に切り替わり（Ｓ０３）、サブＣＰＵ５Ａのリセット信号が解除される（Ｓ０４）。サブＣＰＵ５Ａのリセット信号の解除が行われると、サブＣＰＵ５Ａが起動され（Ｓ０５）、ブートプログラムが実行されてサブＣＰＵ５Ａのハードウェアの初期化が行われる（Ｓ０６）。その後、サブＣＰＵ５Ａは、ＥＥＰＲＯＭ２０からアプリケーションプログラム等のデータを読み出してサブＣＰＵ５ＡのＲＡＭ領域に読み込む（Ｓ０７）。 Next, the operation of the optical transceiver 1A will be described with reference to FIGS. First, when the main CPU 3 is activated by power activation (S01), initialization processing is performed and the main CPU 3 is initialized (S02). By initialization when the main CPU 3 is activated, a chip select signal CS0 is generated by the chip select unit 30, and SPI communication is enabled between the main CPU 3 and the EEPROM 20. Further, the sub CPUs 5A and 5B are reset. Thereafter, the chip select signal generated by the chip select unit 30 is switched to CS1 (S03), and the reset signal of the sub CPU 5A is released (S04). When the reset signal of the sub CPU 5A is released, the sub CPU 5A is activated (S05), the boot program is executed, and the hardware of the sub CPU 5A is initialized (S06). Thereafter, the sub CPU 5A reads data such as an application program from the EEPROM 20 and reads it into the RAM area of the sub CPU 5A (S07).

一方、ステップＳ０５〜ステップＳ０７の処理が行われる間、メインＣＰＵ３においてはＩ^２Ｃインターフェースを経由してサブＣＰＵ５ＡとのＩ^２Ｃ通信が行われ（Ｓ０８）、サブＣＰＵ５Ａでアプリケーションの読み出しが完了したか否かが判定される（Ｓ０９）。その判断は、サブＣＰＵ５Ａがアプリケーションの読み出しの完了まで行われ（Ｓ１０）、読み出し完了情報を得るとチップセレクト部３０により生成されるチップセレクト信号がＣＳ２に切り替える（Ｓ１１）。すると、サブＣＰＵ５Ｂのリセット信号が解除される（Ｓ１２）。サブＣＰＵ５Ｂのリセット信号の解除が行われると、サブＣＰＵ５Ｂが起動され（Ｓ１３）、ブートプログラムが実行されてサブＣＰＵ５Ａのハードウェアの初期化が行われる（Ｓ１４）。その後、サブＣＰＵ５Ｂは、ＥＥＰＲＯＭ２０からそのアプリケーションプログラム等のデータを取得してサブＣＰＵ５ＢのＲＡＭ領域に読み込む（Ｓ１５）。 On the other hand, during the processing of steps S05 to S07, the main CPU 3 performs I ² C communication with the sub CPU 5A via the I ² C interface (S08), and the reading of the application is completed in the sub CPU 5A. Is determined (S09). The determination is made until the sub CPU 5A completes the reading of the application (S10). When the reading completion information is obtained, the chip select signal generated by the chip select unit 30 is switched to CS2 (S11). Then, the reset signal of the sub CPU 5B is canceled (S12). When the reset signal of the sub CPU 5B is released, the sub CPU 5B is activated (S13), the boot program is executed, and the hardware of the sub CPU 5A is initialized (S14). Thereafter, the sub CPU 5B acquires the data such as the application program from the EEPROM 20 and reads it into the RAM area of the sub CPU 5B (S15).

一方、ステップＳ１３〜ステップＳ１５の処理が行われる間、メインＣＰＵ３においてはＩ^２Ｃインターフェースを経由してサブＣＰＵ５ＢとのＩ^２Ｃ通信が行われ（Ｓ１６）、サブＣＰＵ５Ｂでアプリケーションの読み出しが完了したか否かが判定される（Ｓ１７）。その判定は、サブＣＰＵ５Ｂがアプリケーションの読み出しの完了まで行われ（Ｓ１８）、読み出し完了情報を得るとチップセレクト部３０により生成されるチップセレクト信号がＣＳ０に切り替わる（Ｓ１９）。 On the other hand, during the processing of step S13 to step S15, the main CPU 3 performs I ² C communication with the sub CPU 5B via the I ² C interface (S16), and reading of the application is completed in the sub CPU 5B. Is determined (S17). The determination is performed until the sub CPU 5B completes the reading of the application (S18). When the reading completion information is obtained, the chip select signal generated by the chip select unit 30 is switched to CS0 (S19).

チップセレクト信号がＣＳ０に切り替わると、メインＣＰＵ３はＩ^２Ｃインターフェースを経由してサブＣＰＵ５ＡとＩ^２Ｃ通信を行い（Ｓ２０）、ＬＤ１１ａ及びＬＤ１１ｂにおいて光出力の準備が完了しているか否かを判定する（Ｓ２１）。その判定は、ＬＤ１１ａ及びＬＤ１１ｂにおいて光出力の準備が完了するまで行われる（Ｓ２２）。その後、メインＣＰＵ３はＩ^２Ｃインターフェースを経由してサブＣＰＵ５ＢとＩ^２Ｃ通信を行い（Ｓ２３）、ＬＤ１１ｃ及びＬＤ１１ｄにおいて光出力の準備が完了しているか否かを判定する（Ｓ２４）。その判定は、ＬＤ１１ｃ及びＬＤ１１ｄにおいて光出力の準備が完了するまで行われる（Ｓ２５）。ステップ２１〜ステップ２５を通じて、ＬＤ１１ａ〜１１ｄにおける光出力の準備が完了したと判定されると、メインＣＰＵ３はＩ^２Ｃ通信を行い、サブＣＰＵ５Ａ及び５Ｂに対して発光停止信号ＴｘＤＩＳＡＢＬＥの解除指令を同時に送信する（Ｓ２６）。すると、サブＣＰＵ５Ａ，５Ｂはその解除指令を受信し（Ｓ２７）、発光停止信号ＴｘＤＩＳＡＢＬＥを同時に解除する（Ｓ２８）。その後、メインＣＰＵ３、サブＣＰＵ５Ａ及び５Ｂそれぞれにおいては、取得したアプリケーションプログラムが動作され、そのプログラムに従って光出力のモニタ及び制御が行われる。 When the chip select signal is switched to CS0, the main CPU 3 performs I ² C communication with the sub CPU 5A via the I ² C interface (S20), and determines whether the optical output preparation is completed in the LD 11a and LD 11b. (S21). The determination is performed until the preparation of optical output is completed in the LD 11a and LD 11b (S22). Thereafter, the main CPU 3 performs I ² C communication with the sub CPU 5B via the I ² C interface (S23), and determines whether the optical output preparation is completed in the LD 11c and LD 11d (S24). The determination is performed until the preparation of optical output is completed in the LD 11c and LD 11d (S25). When it is determined through steps 21 to 25 that the optical output preparation in the LDs 11a to 11d is completed, the main CPU 3 performs I ² C communication and simultaneously issues a command to cancel the light emission stop signal TxDISABLE to the sub CPUs 5A and 5B. Transmit (S26). Then, the sub CPUs 5A and 5B receive the cancel command (S27), and simultaneously cancel the light emission stop signal TxDISABLE (S28). Thereafter, in each of the main CPU 3 and sub CPUs 5A and 5B, the acquired application program is operated, and light output is monitored and controlled according to the program.

本実施形態に係る光トランシーバ１Ａでは、サブＣＰＵ５Ａ及び５ＢとＳＰＩを介して接続されているＥＥＰＲＯＭ２０を備えており、そのＥＥＰＲＯＭ２０にはサブＣＰＵ５Ａ及び５Ｂのアプリケーションプログラムが格納されている。このようにこれらの本実施形態に係る光トランシーバ１Ａは、単一のＥＥＰＲＯＭ２０を備えているため、コントローラ毎にＥＥＰＲＯＭが設けられている従来の光トランシーバのように、プログラムの初回のダウンロードやバージョンアップ等のプログラム更新の際に、すべてのＥＥＰＲＯＭでデータを書き込む必要がない。従って、プログラムのセットアップ時の処理時間を短縮することができる。また、単一のＥＥＰＲＯＭ２０が用いられるためコスト面においても有利である。更に、実装面積を削減することができ、光トランシーバ１Ａの小型化を実現することができる。 The optical transceiver 1A according to the present embodiment includes an EEPROM 20 connected to the sub CPUs 5A and 5B via the SPI, and the EEPROM 20 stores application programs of the sub CPUs 5A and 5B. As described above, since the optical transceiver 1A according to this embodiment includes the single EEPROM 20, the first download and version upgrade of the program are performed as in the conventional optical transceiver in which the EEPROM is provided for each controller. It is not necessary to write data in all EEPROMs when updating the program. Therefore, it is possible to shorten the processing time when setting up the program. Further, since a single EEPROM 20 is used, it is advantageous in terms of cost. Furthermore, the mounting area can be reduced, and downsizing of the optical transceiver 1A can be realized.

一般的に１つのＥＥＰＲＯＭが用いられると、サブＣＰＵ５Ａ及び５Ｂが順次に起動されるため、図６に示されるように、ＬＤ１１ａ〜１１ｄから出力される各光送信信号が遅延して発光する。すなわち、図６（ｂ）のように出力光の波長が互いに異なるＬＤ１１ａ〜１１ｄから同時に各レーザ光信号（光送信信号）が発光する前に図６（ａ）のように例えば最短波長の光送信信号が発光してしまう。しかし、本実施形態に係る光トランシーバ１Ａでは、ＬＤ１１ａ〜１１ｄにおける光出力の準備が完了したと判定されると、メインＣＰＵ３からサブＣＰＵ５Ａ及び５Ｂに対して発光停止信号ＴｘＤＩＳＡＢＬＥの解除指令が同時に送信され、サブＣＰＵ５Ａ及び５Ｂにより発光停止信号ＴｘＤＩＳＡＢＬＥが同時に解除されることで、ＬＤ１１ａ〜１１ｄからの各光出力信号が同時に出力開始されるように制御とされる。そのため、ＬＤ１１ａ〜１１ｄから各光出力信号が遅延して発光することを防止することができる。 In general, when one EEPROM is used, the sub CPUs 5A and 5B are sequentially activated, so that the optical transmission signals output from the LDs 11a to 11d emit light with delay as shown in FIG. That is, before each laser light signal (light transmission signal) is emitted simultaneously from the LDs 11a to 11d having different output light wavelengths as shown in FIG. 6B, for example, as shown in FIG. The signal emits light. However, in the optical transceiver 1A according to the present embodiment, when it is determined that the preparation of the optical output in the LDs 11a to 11d is completed, the main CPU 3 transmits a light emission stop signal TxDISABLE release command simultaneously to the sub CPUs 5A and 5B. The sub CPUs 5A and 5B are controlled so that the light output signals from the LDs 11a to 11d are simultaneously started by simultaneously releasing the light emission stop signal TxDISABLE. Therefore, it is possible to prevent the light output signals from the LDs 11a to 11d from emitting light with a delay.

以下、上述した本実施形態の光トランシーバ１Ａの効果をより明らかにするため、２つの比較例を挙げて説明する。図７は、比較例の光トランシーバ１Ｂの構成図である。光トランシーバ１Ｂは、１つのメインＣＰＵ３とそれに従属する２つのサブＣＰＵ５Ａ及び５Ｂを備える光トランシーバ１Ａに対して、サブＣＰＵを有しておらず１つのＣＰＵ３Ａのみを備える点で相違する。また、ＴＯＳＡ１０１、発光部制御回路１０３、ＲＯＳＡ１０７及び信号増幅回路１０５がそれぞれ複数のＬＤ（１１ａ〜１１ｄ）、ＬＤＤ（１３ａ〜１３ｄ）、ＰＤ（１５ａ〜１５ｄ）及びＬＩＡ（１７ａ〜１７ｄ）を有する光トランシーバ１Ａに対して、単一のＬＤ１１ａ、ＬＤＤ１３ａ、ＰＤ１５ａ及びＬＩＡ１７ａを有する点で相違する。また、これに伴って光合波器１１ｅ、光分波器１５ｅをも備えていない。 Hereinafter, two comparative examples will be described in order to clarify the effects of the optical transceiver 1A of the present embodiment described above. FIG. 7 is a configuration diagram of an optical transceiver 1B of a comparative example. The optical transceiver 1B is different from the optical transceiver 1A that includes one main CPU 3 and two sub CPUs 5A and 5B that are subordinate to the main CPU 3 in that it does not have a sub CPU and includes only one CPU 3A. Further, the TOSA 101, the light emitting unit control circuit 103, the ROSA 107, and the signal amplifier circuit 105 each have a plurality of LDs (11a to 11d), LDDs (13a to 13d), PDs (15a to 15d), and LIAs (17a to 17d). The transceiver 1A is different in that it has a single LD 11a, LDD 13a, PD 15a, and LIA 17a. Accordingly, neither the optical multiplexer 11e nor the optical demultiplexer 15e is provided.

このような光トランシーバ１Ｂにおいては、光入出力信号が１波長のみの場合は、この構成で十分に監視及び制御を行うことが可能である。しかしながら、光トランシーバ１Ｂの伝送速度をより高くする場合、例えば１０ＧＢＡＳＥ−ＬＸ４のような光トランシーバの中で４波長多重する場合には、１波長毎にＬＤバイアス電流や変調電流を制御し、方式によっては更に温度制御（ＴＥＣ制御）も必要となるが、これらの４波長分の監視・制御を１つのＣＰＵ３Ａで担うと、ＬＤのバイアス電流や光出力レベル及び出力パワー等などのモニタ及び制御周期が大きくなる。その結果、ＬＤバイアス電流、変調電流及び出力パワー等のモニタ値の更新、発光部制御回路１０３からのＴＤＦａｕｌｔ信号及び信号増幅回路１０５からのＬＯＳ（Loss of Signal）信号の処理遅延、ＡＰＣ制御の応答の遅延が生じてしまう。 In such an optical transceiver 1B, when the optical input / output signal has only one wavelength, it is possible to sufficiently monitor and control with this configuration. However, when increasing the transmission speed of the optical transceiver 1B, for example, when multiplexing four wavelengths in an optical transceiver such as 10GBASE-LX4, the LD bias current and the modulation current are controlled for each wavelength, depending on the method. In addition, temperature control (TEC control) is also required, but if one CPU 3A is responsible for monitoring and controlling these four wavelengths, the monitoring and control cycle of the LD bias current, optical output level, output power, etc. can be reduced. growing. As a result, update of monitor values such as LD bias current, modulation current, and output power, processing delay of LDF (Loss of Signal) signal from the light emitting unit control circuit 103 and signal amplification circuit 105, response of APC control Delay will occur.

図８及び図９は、別の比較例である光トランシーバ１Ｃの構成図である。光トランシーバ１Ｃは、２つのサブＣＰＵ５Ａ及び５Ｂが１つのＥＥＰＲＯＭ２０により接続されている光トランシーバ１Ａに対して、サブＣＰＵ５Ａ及び５ＢのそれぞれにＥＥＰＲＯＭ２０Ａ及び２０Ｂが接続されている点で相違する。また、これに伴いチップセレクト部３０を備えていない。このような構成の場合には、複数のＥＥＰＲＯＭ２０Ａ及び２０Ｂが用いられるため、プログラムの初回のダウンロードやバージョンアップ等の際にすべてのＥＥＰＲＯＭ２０Ａ，２０Ｂでデータを書き込まなければならず、書き込み処理時間が長くかかってしまう。また、サブＣＰＵ５Ａ及び５Ｂに対して、２つのＥＥＰＲＯＭ２０Ａ及び２０Ｂが必要であるため、製造コスト及び実装面積の面においても不利となる。上述したような比較例と比べて、本実施形態ではプログラムセットアップ時の処理時間及び装置規模の面においても有利となる。 8 and 9 are configuration diagrams of an optical transceiver 1C as another comparative example. The optical transceiver 1C is different from the optical transceiver 1A in which two sub CPUs 5A and 5B are connected by one EEPROM 20 in that the EEPROMs 20A and 20B are connected to the sub CPUs 5A and 5B, respectively. Accordingly, the chip select unit 30 is not provided. In the case of such a configuration, since a plurality of EEPROMs 20A and 20B are used, data must be written in all the EEPROMs 20A and 20B when the program is downloaded or upgraded for the first time, and the write processing time is long. It will take. Further, since two EEPROMs 20A and 20B are necessary for the sub CPUs 5A and 5B, it is disadvantageous in terms of manufacturing cost and mounting area. Compared with the comparative example as described above, the present embodiment is advantageous in terms of processing time and program scale at the time of program setup.

（第２実施形態）
次に、本発明の第２実施形態について説明する。図１０に示すように、第２実施形態に係る光トランシーバ１Ｄは、ＬＤＤ回路１３ａ及び１３ｂが送信線Ｌ_Ａ及びＬ_Ｂを介してサブＣＰＵ５Ａに接続されており、ＬＤＤ回路１３ｃ及び１３ｄが送信線Ｌ_Ｃ及びＬ_Ｄを介してサブＣＰＵ５Ｂに接続されている第１実施形態に係る光トランシーバ１Ａに対比して、ＬＤＤ回路部１３の各ＬＤＤ回路１３ａ〜１３ｄが送信線Ｌ_Ａ〜Ｌ_Ｄを介してメインＣＰＵ３と直接的に接続されている点で相違する。また、メインＣＰＵ３は、送信線Ｌ_Ａ〜Ｌ_Ｄを介してＬＤＤ回路１３ａ〜１３ｄに発光停止信号ＴｘＤＩＳＡＢＬＥが入力可能にされる。その他の構成は、光トランシーバ１Ａの構成と同等であるため、同一の符号を付して重複説明を省略する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. As shown in FIG. 10, the optical transceiver 1D according to the second embodiment is connected to a sub CPU 5A LDD circuits 13a and 13b via the transmission lines _{L A} and _{L B,} LDD circuits 13c and 13d are power transmission line L in contrast to the optical transceiver 1A according to the first embodiment is connected to the sub CPU5B through the _C and _{L D,} the LDD circuit 13a~13d of LDD circuit portion 13 through the transmission line _L a ~L _D This is different in that it is directly connected to the main CPU 3. Further, the main CPU 3 can input the light emission stop signal TxDISABLE to the LDD circuits 13a to 13d via the transmission lines L _{A to} L _D. Other configurations are the same as the configuration of the optical transceiver 1A, and thus the same reference numerals are given and redundant description is omitted.

第２実施形態に係る光トランシーバ１Ｄは、動作においても第１実施形態に係る光トランシーバ１Ａと同等であるが、ステップ２７及び２８を有しない点において相違する。すなわち、光トランシーバ１ＤのメインＣＰＵ３は、サブＣＰＵ５Ａ，５Ｂを介することなくステップ２６においてＬＤＤ回路１３ａ〜１３ｄに対して直接的に発光停止信号ＴｘＤＩＳＡＢＬＥの解除を指令する。 The optical transceiver 1D according to the second embodiment is equivalent in operation to the optical transceiver 1A according to the first embodiment, but differs in that the steps 27 and 28 are not provided. That is, the main CPU 3 of the optical transceiver 1D directly instructs the LDD circuits 13a to 13d to cancel the light emission stop signal TxDISABLE in step 26 without going through the sub CPUs 5A and 5B.

第２実施形態に係る光トランシーバ１Ｄは、このような構成を採用しているため、光トランシーバ１Ａと同様な効果が得られるほか、メインＣＰＵ３によりＬＤＤ回路１３ａ〜１３ｄに対して直接的に発光停止信号ＴｘＤＩＳＡＢＬＥの解除指令が行われることによりＬＤ１１ａ〜１１ｄから各光出力信号が遅延して発光することをより確実に防止することができる。 Since the optical transceiver 1D according to the second embodiment employs such a configuration, the same effect as the optical transceiver 1A can be obtained, and the main CPU 3 can directly stop the light emission to the LDD circuits 13a to 13d. By issuing an instruction to cancel the signal TxDISABLE, it is possible to more reliably prevent the light output signals from the LDs 11a to 11d from emitting light with a delay.

第１実施形態に係る光トランシーバ１Ａの概略構成図である。1 is a schematic configuration diagram of an optical transceiver 1A according to a first embodiment. 第１実施形態に係る光トランシーバ１Ａの概略構成図である。1 is a schematic configuration diagram of an optical transceiver 1A according to a first embodiment. 図１及び図２のＥＥＰＲＯＭに格納されているデータの例を示す。An example of data stored in the EEPROM of FIGS. 1 and 2 is shown. 第１実施形態に係る光トランシーバ１Ａの動作を説明するための図である。It is a figure for demonstrating operation | movement of 1 A of optical transceivers which concern on 1st Embodiment. 第１実施形態に係る光トランシーバ１Ａの動作を説明するための図である。It is a figure for demonstrating operation | movement of 1 A of optical transceivers which concern on 1st Embodiment. 第１実施形態に係る光トランシーバ１Ａの作用効果を説明するための図である。It is a figure for demonstrating the effect of the optical transceiver 1A which concerns on 1st Embodiment. 比較例に係る光トランシーバ１Ｂの概略構成図である。It is a schematic block diagram of the optical transceiver 1B which concerns on a comparative example. 比較例に係る光トランシーバ１Ｃの概略構成図である。It is a schematic block diagram of the optical transceiver 1C which concerns on a comparative example. 比較例に係る光トランシーバ１Ｃの概略構成図である。It is a schematic block diagram of the optical transceiver 1C which concerns on a comparative example. 第２実施形態に係る光トランシーバ１Ｄの概略構成図である。It is a schematic block diagram of optical transceiver 1D which concerns on 2nd Embodiment.

Explanation of symbols

１Ａ〜１Ｄ…光トランシーバ、３…メインＣＰＵ、５Ａ，５Ｂ…サブＣＰＵ、１１ａ〜１１ｄ…レーザダイオード、１５ａ〜１５ｄ…フォトダイオード、２０…ＥＥＰＲＯＭ、１０１…ＴＯＳＡ、１０７…ＲＯＳＡ。 DESCRIPTION OF SYMBOLS 1A-1D ... Optical transceiver, 3 ... Main CPU, 5A, 5B ... Sub CPU, 11a-11d ... Laser diode, 15a-15d ... Photodiode, 20 ... EEPROM, 101 ... TOSA, 107 ... ROSA.

Claims

An optical transmission subassembly including a plurality of laser diodes;
An optical receiver subassembly including a plurality of photodiodes;
A plurality of sub-control units that monitor and control the optical transmission sub-assembly and the optical reception sub-assembly;
A main control unit connected to the plurality of sub-control units by a first serial interface;
An application program for the plurality of sub-control units is stored, and a storage unit connected to the plurality of sub-control units by a second serial interface;
An optical transceiver comprising:
In the main control unit, the plurality of sub-control units sequentially read out the application program from the storage unit via the second serial interface when the optical transceiver is activated, and output each optical output from the plurality of laser diodes. An optical transceiver, wherein a light emission control signal is sent to the plurality of sub-control units so that signals are output simultaneously.

An optical transmission subassembly including a plurality of laser diodes;
An optical receiver subassembly including a plurality of photodiodes;
A plurality of sub-control units that monitor and control the optical transmission sub-assembly and the optical reception sub-assembly;
A main control unit connected to the plurality of sub-control units by a first serial interface;
An application program of the plurality of sub-control units is stored, and a storage unit connected to the plurality of sub-control units by a second serial interface;
An optical transceiver comprising:
In the main control unit, the plurality of sub-control units sequentially read out the application program from the storage unit via the second serial interface when the optical transceiver is activated, and output each optical output from the plurality of laser diodes. An optical transceiver, wherein a light emission control signal is sent to the plurality of laser diodes so that signals are output simultaneously.