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JP2010067737A - Semiconductor device and method of manufacturing the same - Google Patents

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JP2010067737A JP2008231781A JP2008231781A JP2010067737A JP 2010067737 A JP2010067737 A JP 2010067737A JP 2008231781 A JP2008231781 A JP 2008231781A JP 2008231781 A JP2008231781 A JP 2008231781A JP 2010067737 A JP2010067737 A JP 2010067737A
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Abstract

<P>PROBLEM TO BE SOLVED: To form a semiconductor device of a super junction structure by a simple process, and to ensure favorable breakdown voltage also around an element part. <P>SOLUTION: The element part 3 and a terminal part 5 are formed to have the super junction structure in which pairs (element cells 2) of p-type epitaxially embedded layers 122, 123 and n-type epitaxially-grown layers 124 are alternately arrayed. A p-type horizontal reduced surface field region 130 is formed in an intermediate region in an n-type epitaxially grown layer 120 of the terminal part 5 to establish electric connection with all the p-type epitaxially embedded layers 123. The semiconductor device can be formed by such a simple process that the element part 3 and the terminal part 5 are formed to have the super junction structure and the p-type horizontal resurf region 130 is present in the terminal part 5. Thus, the stable and high breakdown voltage can be achieved at the terminal part 5. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関する。より詳細には、スーパージャンクション（超接合）構造を備えた半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device having a super junction structure and a manufacturing method thereof.

近年は、液晶テレビ、プラズマテレビ、有機ＥＬテレビなどに代表されるように電子機器の薄型、軽量化への要求が強くなっている。それに伴い、電源機器への小型化、高性能化への要求も強く、それを受けてパワー半導体素子では、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善が注力されている。たとえば、パワーエレクトロニクス用途としてのスイッチング素子としてパワーＭＯＳＦＥＴが知られている。   In recent years, as represented by liquid crystal televisions, plasma televisions, organic EL televisions, and the like, there is an increasing demand for thin and light electronic devices. Along with this, there is a strong demand for miniaturization and high performance of power supply equipment, and in response, power semiconductor elements have performance such as high breakdown voltage, high current, low loss, high speed, high breakdown resistance, etc. Improvement is focused on. For example, a power MOSFET is known as a switching element for use in power electronics.

ＭＯＳＦＥＴのオン抵抗と耐圧は、その伝導層であるＮ領域の不純物濃度に大きく依存する。オン抵抗を低くするために伝導層の不純物濃度を高くするが、所望の耐圧を確保するには不純物濃度をある値以上高くすることが困難になる。すなわち、ＭＯＳＦＥＴにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域（ドリフト層）と呼んでいる。ＭＯＳＦＥＴのオン時に、ドリフト領域は電流経路となり、オフ時には、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、ＭＯＳＦＥＴの耐圧を保持する。   The on-resistance and breakdown voltage of a MOSFET greatly depend on the impurity concentration of the N region, which is its conductive layer. In order to reduce the on-resistance, the impurity concentration of the conductive layer is increased. However, it is difficult to increase the impurity concentration beyond a certain value in order to ensure a desired breakdown voltage. That is, in a MOSFET, a semiconductor region that connects a source region and a drain region is generally called a drift region (drift layer). When the MOSFET is on, the drift region becomes a current path, and when the MOSFET is off, the breakdown voltage of the MOSFET is maintained by a depletion layer extending from the pn junction formed by the drift region and the base region.

ＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト領域）の電気抵抗に依存する。低オン抵抗化のためには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げることが考えられる。しかしながら、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分となり、耐圧が低下する。つまり、ドリフト領域の不純物濃度を高くすれば低抵抗にできるが、所望の耐圧を確保するために、不純物濃度を高くすることには限界がある。このように、ＭＯＳＦＥＴにおいて、低オン抵抗化と高耐圧化にはトレードオフの関係があり、このトレードオフを改善することが低消費電力素子に求められている。   The on-resistance of the MOSFET depends on the electrical resistance of the conductive layer (drift region). In order to reduce the on-resistance, it is conceivable to increase the impurity concentration of the drift region to lower the electrical resistance of the drift region. However, when the impurity concentration in the drift region is increased, the extension of the depletion layer becomes insufficient and the breakdown voltage is lowered. That is, if the impurity concentration in the drift region is increased, the resistance can be reduced, but there is a limit to increasing the impurity concentration in order to ensure a desired breakdown voltage. As described above, in the MOSFET, there is a trade-off relationship between lowering the on-resistance and increasing the withstand voltage, and there is a demand for a low power consumption element to improve this trade-off.

このトレードオフをブレークスルーする一手法として、マルチリサーフ（MULTI-RESURF）構造やスーパージャンクション（超接合）構造と称される技術（以下、スーパージャンクションで代表記述する）が知られている（特許文献１〜５を参照）。   One technique to break through this trade-off is known as a multi-resurf (MULTI-RESURF) structure or a super-junction (super-junction) structure (hereinafter referred to as a super junction). Reference 1-5).

特開２００２−２８０５５５号公報JP 2002-280555 A 特開２００６−００５２７５号公報JP 2006-005275 A 特開２００７−０９６３４４号公報JP 2007-096344 A 特開２００７−１７３４１８号公報JP 2007-173418 A 特開２００７−１１６１９０号公報JP 2007-116190 A

特許文献１〜５に示されるように、スーパージャンクション構造のドリフト領域を備えたＭＯＳＦＥＴは、柱状のｐ型半導体領域（Ｐ領域、ｐ型ピラー領域、ｐ型縦型リサーフ層）と柱状のｎ型半導体領域（Ｎ領域、ｎ型ピラー領域、ｎ型縦型リサーフ層）が、半導体基板の表面と平行な方向に交互あるいは島状に周期的に配置された構造を持つ。つまり、ソース電極とドレイン電極を挟むように配置されている半導体層内に、ｐ型ピラー領域とｎ型ｐ型ピラー領域とが交互に横方向に繰り返す縦型リサーフ構造となっている。   As shown in Patent Documents 1 to 5, a MOSFET having a drift region of a super junction structure includes a columnar p-type semiconductor region (P region, p-type pillar region, p-type vertical RESURF layer) and a columnar n-type. Semiconductor regions (N region, n-type pillar region, n-type vertical RESURF layer) have a structure in which they are alternately or periodically arranged in an island shape in a direction parallel to the surface of the semiconductor substrate. That is, a vertical RESURF structure in which a p-type pillar region and an n-type p-type pillar region are alternately repeated in the horizontal direction in a semiconductor layer arranged so as to sandwich the source electrode and the drain electrode.

これらの半導体領域により形成されるｐｎ接合から延びる空乏層により耐圧を保持する。低オン抵抗のために不純物濃度を高くすることにより、空乏層の延びが小さくなっても、これらの半導体領域の幅を小さくすることで、これらの半導体領域の完全空乏化が可能となる。オン状態では伝導層のＮ領域が電流を流し、オフ状態ではＰ領域とＮ領域が完全に空乏化することで耐圧を確保することができ、ＭＯＳＦＥＴの低オン抵抗化と高耐圧化を同時に達成することができる。   The breakdown voltage is maintained by a depletion layer extending from the pn junction formed by these semiconductor regions. Even if the extension of the depletion layer is reduced by increasing the impurity concentration for low on-resistance, the semiconductor regions can be completely depleted by reducing the width of these semiconductor regions. In the on state, the N region of the conductive layer allows current to flow, and in the off state, the P region and the N region are completely depleted to ensure a breakdown voltage, thereby simultaneously achieving a low on-resistance and a high breakdown voltage of the MOSFET. can do.

このように、スーパージャンクション構造では、各ｐ型半導体領域の幅と各ｐ型半導体領域の間の各ｎ型半導体領域の幅に依存する。ｐ型半導体領域とｎ型半導体領域の各幅をさらに狭くすれば、ｎ型半導体領域の不純物濃度をさらに高くでき、オン抵抗のさらなる低減と、さらなる高耐圧化を達成できる。このことから分かるように、不純物濃度が耐圧とオン抵抗を決めるポイントとなる。   Thus, in the super junction structure, it depends on the width of each p-type semiconductor region and the width of each n-type semiconductor region between each p-type semiconductor region. If the widths of the p-type semiconductor region and the n-type semiconductor region are further narrowed, the impurity concentration of the n-type semiconductor region can be further increased, and the on-resistance can be further reduced and the breakdown voltage can be further increased. As can be seen from this, the impurity concentration is the point that determines the breakdown voltage and the on-resistance.

したがって、好ましい態様としては、耐圧をさらに高めるために、ｐ型半導体領域の不純物とｎ型半導体領域の不純物とのバランス、いわゆるチャージバランスをとることが肝要となる。すなわち、ｐ型半導体領域とｎ型半導体領域に含まれる不純物量を同じにすることで、等価的に不純物濃度がゼロとなって高耐圧が得られる。逆バイアス時（オフ時）には完全空乏化を図り高耐圧を保持しつつ、ゼロバイアス時（オン時）には高濃度でドープされたｎ型半導体領域を通して電流を流すことで、材料限界を超えた低オン抵抗の素子を実現する。   Therefore, as a preferred embodiment, in order to further increase the breakdown voltage, it is important to balance the impurities in the p-type semiconductor region and the n-type semiconductor region, so-called charge balance. That is, by making the amount of impurities contained in the p-type semiconductor region and the n-type semiconductor region the same, the impurity concentration becomes equivalently zero and a high breakdown voltage is obtained. At the time of reverse bias (off time), the depletion is maintained and high breakdown voltage is maintained, while at the time of zero bias (on time), current is passed through a highly doped n-type semiconductor region, thereby reducing the material limit. An element with low on-resistance exceeding the above is realized.

また、スーパージャンクション構造を有する半導体装置において、耐圧やアバランシェ耐量は、半導体装置がアクティブに動作する領域（素子部、素子活性領域部、アクティブ領域部、セル領域部、デバイス本体部などと称される、以下素子部で代表記述する）の構造だけでなく、素子部を囲むように設けられた領域（終端部、素子周辺部、周辺構造部、接合終端領域部などと称される、以下終端部で代表記述する）の構造にも依存する。   Further, in a semiconductor device having a super junction structure, withstand voltage and avalanche resistance are referred to as a region in which the semiconductor device operates actively (element portion, element active region portion, active region portion, cell region portion, device body portion, etc. In addition to the structure of the element portion, a region provided to surround the element portion (referred to as a termination portion, an element peripheral portion, a peripheral structure portion, a junction termination region portion, etc.) It also depends on the structure).

素子部と終端部で、空乏層の広がり方が異なると最適の不純物濃度が異なることになり、素子部と終端部で同じ不純物量となるように製造すると、終端部で耐圧が低下し、この箇所に局所的に電界が集中する結果、素子が破壊され、素子全体としては充分な高耐圧が得られないことがある。   If the depletion layer spreads differently in the element part and the terminal part, the optimum impurity concentration will be different.If the element part and the terminal part are manufactured so as to have the same impurity amount, the withstand voltage is lowered in the terminal part. As a result of the concentration of the electric field locally at the location, the device is destroyed, and the device as a whole may not have a sufficiently high breakdown voltage.

また、終端部にスーパージャンクション構造を設けない場合、アバランシェ降伏が起こると、発生した電子と正孔により、終端部の上部と下部の電界が増大し、降伏電流が増加して素子が破壊に至り易い。つまり、アバランシェ耐量が小さい。   In addition, when an avalanche breakdown occurs when the super junction structure is not provided at the terminal end, the electric field at the upper and lower ends of the terminal end increases due to the generated electrons and holes, and the breakdown current increases, leading to the destruction of the device. easy. That is, the avalanche resistance is small.

このため、スーパージャンクション構造のＭＯＳＦＥＴでは素子部の構造と終端部の構造を、それぞれ適切に設計することも求められる。その解決手法としては、終端部においてもスーパージャンクション構造を形成しつつ対策を採る考え方と、終端部にはスーパージャンクション構造を形成しないで対策を採る考え方の２つに大別され、特許文献２〜５には、前者を採用した終端部の構造について提案されている。   For this reason, in the MOSFET of the super junction structure, it is also required to appropriately design the structure of the element part and the structure of the terminal part. The solution is roughly divided into two approaches: a concept of taking measures while forming a super junction structure even at the terminal portion, and a concept of taking measures without forming a super junction structure at the terminal portion. No. 5 proposes a structure of an end portion adopting the former.

特許文献２に記載の仕組みは、素子部にスーパージャンクション構造を構成し、第１導電型の第１ピラー領域および第２導電型の第２ピラー領域と、素子部のスーパージャンクション構造に隣接し、素子部よりも垂直方向の厚さが薄いスーパージャンクション構造を終端部に構成している。さらに、終端部での耐圧を確保するために、終端部でのｎ型半導体領域の不純物濃度は、素子部のｎ型半導体領域の不純物濃度より薄くしている。たとえば、第１導電型の第３ピラー領域および第２導電型の第４ピラー領域と、終端部のスーパージャンクション構造の最も素子部側の第３または第４ピラー領域上に積層されて、素子部のスーパージャンクション構造の最も終端部側の最外部に不純物濃度が第１および第２ピラー領域よりも低い最外部ピラー領域を付加形成し、第３ピラー領域および第４ピラー領域上に各ピラー領域よりも高い抵抗値を有する第１導電型の高抵抗層を形成している。   The mechanism described in Patent Document 2 constitutes a super junction structure in the element portion, and is adjacent to the first conductivity type first pillar region and the second conductivity type second pillar region, and the element portion super junction structure, A super junction structure whose thickness in the vertical direction is smaller than that of the element portion is formed at the terminal portion. Further, in order to ensure a withstand voltage at the termination portion, the impurity concentration of the n-type semiconductor region at the termination portion is made lower than the impurity concentration of the n-type semiconductor region of the element portion. For example, the first conductive type third pillar region and the second conductive type fourth pillar region are stacked on the third or fourth pillar region closest to the element part of the superjunction structure of the terminal part. An outermost pillar region having an impurity concentration lower than that of the first and second pillar regions is additionally formed at the outermost part of the super junction structure on the most terminal end side, and the pillar regions are formed on the third pillar region and the fourth pillar region. A high resistance layer of the first conductivity type having a high resistance value is formed.

特許文献３でも、終端部での耐圧を確保するために、終端部でのｎ型半導体領域の不純物濃度は、素子部のｎ型半導体領域の不純物濃度より薄くしている。たとえば、最外側の第二導電型仕切り領域のイオン注入面積を、その内側の並列ｐｎ層の各領域のイオン注入面積よりも小さく設定し、最外側の第二導電型仕切り領域と、その内側の並列ｐｎ層の各領域の正味の不純物量をほぼ等しくしている。   Also in Patent Document 3, the impurity concentration of the n-type semiconductor region at the termination portion is made lower than the impurity concentration of the n-type semiconductor region of the element portion in order to ensure the breakdown voltage at the termination portion. For example, the ion implantation area of the outermost second conductivity type partition region is set smaller than the ion implantation area of each region of the parallel pn layer inside thereof, and the outermost second conductivity type partition region and the inner The net amount of impurities in each region of the parallel pn layer is made substantially equal.

特許文献４においても同様に終端部には、素子部とは異なるスーパージャンクションを形成している。たとえば、終端部のｎ＋層の主面上にｎ型領域とｐ型領域を並列して設け、ｎ型領域およびｐ型領域の上に高抵抗半導体層を設け、高抵抗半導体層上にｎ型領域とｐ型領域を並列して設けている。第１の主電極（ソース電極）側ではｎ型ピラー領域の不純物量がｐ型ピラー領域の不純物量よりも少なく、第２の主電極（ドレイン電極）側ではｎ型ピラー領域の不純物量がｐ型ピラー領域の不純物量よりも多くなるように、ｎ型ピラー領域とｐ型ピラー領域の内少なくとも一方の不純物量が第１の主電極から第２の主電極に向かう方向で徐々に変化させている。   Similarly in Patent Document 4, a super junction different from the element portion is formed at the terminal portion. For example, an n-type region and a p-type region are provided in parallel on the main surface of the n + layer at the termination portion, a high-resistance semiconductor layer is provided on the n-type region and the p-type region, and an n-type is formed on the high-resistance semiconductor layer. The region and the p-type region are provided in parallel. On the first main electrode (source electrode) side, the impurity amount in the n-type pillar region is smaller than the impurity amount in the p-type pillar region, and on the second main electrode (drain electrode) side, the impurity amount in the n-type pillar region is p. The impurity amount of at least one of the n-type pillar region and the p-type pillar region is gradually changed in the direction from the first main electrode to the second main electrode so as to be larger than the impurity amount of the type pillar region. Yes.

特許文献５では、ドリフト電流が流れる素子部と、素子部を囲むように設けられた終端部を備える場合に、互いに直交する二方向のうち少なくとも一方向に形成された第２のｎ型ドリフト層および第２のｐ型ドリフト層を終端部に設けている。   In Patent Document 5, when an element part through which a drift current flows and a terminal part provided so as to surround the element part are provided, a second n-type drift layer formed in at least one of two directions orthogonal to each other And the 2nd p-type drift layer is provided in the termination | terminus part.

一方、スーパージャンクション構造の製作方法として、次の３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する（第１の製法と称する）。つまり、同様のエピタキシャル成長を複数回繰り返すマルチエピタキシャル製法である。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む（第２の製法と称する）。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む（第３の製法と称する）。つまり、一旦形成したトレンチ溝をエピタキシャル成長で再度埋め戻す方法（トレンチ形成エピタキシャル埋戻し製法）である。 On the other hand, the following three methods can be considered as a method of manufacturing the super junction structure.
(1) N-type and p-type impurities are separately introduced into an epitaxial layer (Epitaxcial Silicon) by ion implantation, and the epitaxial structure is repeated a plurality of times to form a stack (referred to as a first manufacturing method). That is, it is a multi-epitaxial manufacturing method in which similar epitaxial growth is repeated a plurality of times.
(2) A trench groove is formed in a thick epitaxial layer, an impurity is provided on the side surface of the groove by a method such as diffusion, and an insulating material or a non-conductive material is embedded (referred to as a second manufacturing method).
(3) A trench groove is formed in a thick epitaxial layer, and the inside of the groove is buried by silicon epitaxial containing impurities (referred to as a third manufacturing method). That is, this is a method of re-filling the trench groove once formed by epitaxial growth (trench formation epitaxial back-filling method).

ここで、第１〜第３の製法を比較した場合、第３の製法は、工程数が少なく集積度の高いスーパージャンクション構造を実現できる可能性があると考えられる。   Here, when the first to third manufacturing methods are compared, it is considered that the third manufacturing method may realize a super junction structure with a small number of steps and a high degree of integration.

しかしながら、第３の製法では、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが求められる。   However, the third manufacturing method has a problem in controlling the amount of doping impurities and the conditions that do not cause defects during epitaxial growth in the trench. Depending on the crystal plane orientation that appears when the trench is formed, the epitaxial speed and impurity concentration differ, so it is required to control these with high accuracy and to obtain defect-free and productive conditions.

加えて、第３の製法でのスーパージャンクション構造の形成において、適切な終端部の構造を得ることのできる仕組みが未だ確立されていないのが実情である。素子部のトレンチ溝と終端部のトレンチ溝の配置について十分な配慮が求められると考えられるが、その仕組みについては確立されていない。   In addition, in the formation of the super junction structure in the third manufacturing method, the actual situation is that a mechanism capable of obtaining an appropriate termination structure has not yet been established. Although it is considered that sufficient consideration is required for the arrangement of the trench groove in the element portion and the trench groove in the terminal portion, the mechanism has not been established.

本発明は、上記事情に鑑みてなされたものであり、簡略なプロセスにてスーパージャンクション構造の半導体装置を形成するとともに、素子部の周辺部においても良好に耐圧を確保できる仕組みを提供することを目的とする。   The present invention has been made in view of the above circumstances, and provides a mechanism capable of forming a super junction structure semiconductor device by a simple process and ensuring a good breakdown voltage even in the peripheral portion of the element portion. Objective.

本発明の第１の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域内の終端部には第２導電型の横型リサーフ領域を設ける。   According to a first aspect of the present invention, a superconductor in which a pair of first conductivity type first pillar regions and second conductivity type second pillar regions are alternately arranged in both the element portion and the peripheral end portions thereof. Use a junction structure. In addition, a lateral conductive resurf region of the second conductivity type is provided at the terminal portion in the second semiconductor region having the super junction structure.

素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置が形成される。終端部に空乏層延伸領域として機能する横型リサーフ領域が存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域が終端部に伸ばされ電界が集中することのない構造になる。加えて、横型リサーフ領域を終端部の第２の半導体領域内に配置することにより、ドレイン電圧印加時に形成される空乏層が曲率をもった形状され、終端部での第２の半導体領域の不純物濃度を高くした状態で耐圧を向上することができる。素子部の第１のピラー領域の不純物濃度と終端部の第１のピラー領域の不純物濃度を同一にすることができるので、スーパージャンクション構造のプロセス設計は簡略される。   A semiconductor device is formed by a simple process in which both the element part and the peripheral terminal part thereof have a super junction structure. Since the lateral RESURF region functioning as a depletion layer extending region exists in the termination part, a region that is depleted when a drain voltage is applied (when off) is extended to the termination part, and an electric field is not concentrated. In addition, by arranging the horizontal RESURF region in the second semiconductor region at the termination portion, the depletion layer formed when the drain voltage is applied has a curved shape, and impurities in the second semiconductor region at the termination portion are formed. The breakdown voltage can be improved with the concentration increased. Since the impurity concentration of the first pillar region of the element part and the impurity concentration of the first pillar region of the terminal part can be made the same, the process design of the super junction structure is simplified.

このような第１の態様の構造にするには、次の２つの製法を採り得る。第１の製法は、第１導電型の第１の半導体領域上に第１導電型の第２の半導体領域を形成する工程、第２の半導体領域の素子部およびその周囲の終端部に同一方向に同一深さで同一形状のトレンチ溝を形成して第１導電型の第１のピラー領域を形成する工程、トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成する工程、終端部における第２の半導体領域の第１の半導体領域とは反対側の表面部に第２導電型の横型リサーフ領域を形成する工程、を横型リサーフ領域が所定の層数得られるだけ繰返す。第１の製法では、横型リサーフ領域と第２のピラー領域とがオーバーラップする。   In order to obtain the structure of the first aspect as described above, the following two manufacturing methods can be adopted. The first manufacturing method includes a step of forming a second semiconductor region of the first conductivity type on the first semiconductor region of the first conductivity type, the same direction in the element portion of the second semiconductor region and the peripheral end portion thereof. Forming a first trench region of the first conductivity type by forming a trench groove of the same shape at the same depth, and embedding a second conductivity type semiconductor in the trench groove by epitaxial growth. A step of forming a second pillar region, a step of forming a second conductivity type horizontal resurf region on a surface portion of the second semiconductor region opposite to the first semiconductor region in the terminal portion, and the horizontal resurf region is predetermined. Repeat as many times as possible. In the first manufacturing method, the horizontal resurf region and the second pillar region overlap.

一方、第２の製法は、第１導電型の第１の半導体領域の表面に沿って第１導電型の第２の半導体領域を形成する工程、終端部における第２の半導体領域の第１の半導体領域とは反対側の表面部に第２導電型の横型リサーフ領域を形成する工程、を横型リサーフ領域が所定の層数得られるだけ繰り返す。その後、第２の半導体領域の素子部およびその周囲の終端部に同一方向に同一深さで同一形状のトレンチ溝を形成して第１導電型の第１のピラー領域を形成し、さらに、トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成する。第２の製法では、トレンチ溝形成と埋込みが１回であり簡易なプロセスになるし、横型リサーフ領域を形成後であっても、終端部の第２のピラー領域の少なくとも一部は横型リサーフ領域とオーバーラップしない。オーバーラップによる不純物濃度が濃くなる現象は発生せずオーバーラップに起因する空乏化条件を満たさなくなる現象が回避される。   On the other hand, in the second manufacturing method, the step of forming the second semiconductor region of the first conductivity type along the surface of the first semiconductor region of the first conductivity type, the first of the second semiconductor region in the terminal portion The step of forming the second conductivity type lateral resurf region on the surface portion opposite to the semiconductor region is repeated as long as a predetermined number of lateral resurf regions are obtained. Thereafter, the first pillar region of the first conductivity type is formed by forming a trench groove of the same shape with the same depth in the same direction at the element portion of the second semiconductor region and the peripheral end portion thereof, and further, the trench A second conductivity type second pillar region is formed by embedding a second conductivity type semiconductor in the trench by epitaxial growth. In the second manufacturing method, trench trench formation and embedding are performed once, which is a simple process. Even after the horizontal resurf region is formed, at least a part of the second pillar region at the end portion is the horizontal resurf region. And do not overlap. The phenomenon that the impurity concentration due to the overlap does not occur does not occur, and the phenomenon that the depletion condition due to the overlap is not satisfied is avoided.

本発明の第２の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域の終端部の第１の半導体領域側の表面部に第２導電型の横型リサーフ領域を設ける。   According to a second aspect of the present invention, a superconductor in which a pair of first conductivity type first pillar regions and second conductivity type second pillar regions are alternately arranged in both the element portion and the peripheral end portions thereof. Use a junction structure. In addition, a second conductive type lateral resurf region is provided on the surface portion of the terminal portion of the second semiconductor region having the super junction structure on the first semiconductor region side.

本発明の第３の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域の終端部の第２の電極側の表面部に第２導電型の横型リサーフ領域を設ける。さらに、終端部における第２のピラー領域の全ては横型リサーフ領域と電気的に接続可能に構成する。   According to a third aspect of the present invention, there is provided a superstructure in which a pair of first conductivity type first pillar regions and second conductivity type second pillar regions are alternately arranged in both the element portion and the peripheral end portions thereof. Use a junction structure. In addition, a second conductive type lateral resurf region is provided on the surface of the terminal portion of the second semiconductor region having the super junction structure on the second electrode side. Further, all of the second pillar regions at the terminal end portion are configured to be electrically connectable to the horizontal resurf region.

第２や第３の態様も、素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置が形成される。終端部に空乏層延伸領域として機能する横型リサーフ領域が存在することにより、第１の態様ほどではないが、空乏層延伸領域として機能する横型リサーフ領域が終端部に存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域が終端部に伸ばされ電界が集中することがなく、終端部での第２の半導体領域の不純物濃度を高くした状態で耐圧を向上することができる構造になる。素子部の第１のピラー領域の不純物濃度と終端部の第１のピラー領域の不純物濃度を同一にすることができるので、スーパージャンクション構造のプロセス設計は簡略される。   Also in the second and third aspects, the semiconductor device is formed by a simple process in which both the element portion and the peripheral terminal portion thereof have a super junction structure. Due to the presence of a lateral resurf region functioning as a depletion layer extension region at the termination portion, the drain voltage application is not caused by the presence of a lateral resurf region functioning as a depletion layer extension region at the termination portion. A structure in which a region that is depleted at the time (off time) is extended to the terminal portion and the electric field is not concentrated, and the breakdown voltage can be improved in a state where the impurity concentration of the second semiconductor region at the terminal portion is increased. Become. Since the impurity concentration of the first pillar region of the element part and the impurity concentration of the first pillar region of the terminal part can be made the same, the process design of the super junction structure is simplified.

本発明によれば、素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置を形成できる。終端部に横型リサーフ領域が存在するので、終端部において安定した高耐圧化を実現することができる。   According to the present invention, a semiconductor device can be formed by a simple process in which both the element portion and the peripheral terminal portion thereof have a super junction structure. Since the lateral resurf region is present at the end portion, stable high breakdown voltage can be realized at the end portion.

以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. When distinguishing each functional element according to the embodiment, an uppercase English reference such as A, B,... Is added and described, and when not particularly described, this reference is omitted. To describe. The same applies to the drawings.

また、以下では、特に断りのない限り、基材としてはシリコンＳｉを使用し、第１導電型をｎ型、第２導電型をｐ型として説明する。また、その不純物濃度を示すのに“ｎ−”、“ｎ”、“ｎ＋”や、“ｐ−”、“ｐ”、“ｐ＋”を用いる。“ｎ”を基準にすると“ｎ＋”はｎ型の不純物濃度が高いことを示し、“ｎ−”はｎ型の不純物濃度が低いことを示し、ｐ型についても同様である。“−”や“＋”の数が多いほど相対的にそれらの方向が強いことを示す。   In the following description, unless otherwise specified, silicon Si is used as the base material, the first conductivity type is n-type, and the second conductivity type is p-type. Further, “n−”, “n”, “n +”, “p−”, “p”, “p +” are used to indicate the impurity concentration. When “n” is used as a reference, “n +” indicates that the n-type impurity concentration is high, “n−” indicates that the n-type impurity concentration is low, and the same applies to the p-type. The greater the number of “−” and “+”, the stronger the direction.

＜比較例＞
図１〜図１Ａは、本実施形態の半導体装置に対する比較例を説明する図である。ここで図１は、第１比較例の半導体装置１Ｘの概略構造を示す断面図である。図１Ａは、第２比較例の半導体装置１Ｙの概略構造を示す平面図である。 <Comparative example>
1A to 1A are views for explaining comparative examples for the semiconductor device of the present embodiment. Here, FIG. 1 is a cross-sectional view showing a schematic structure of a semiconductor device 1X of the first comparative example. FIG. 1A is a plan view showing a schematic structure of a semiconductor device 1Y of a second comparative example.

半導体装置１Ｘは、多数の並列ｐｎ構造の素子セルが並列配置された構造を有するパワーＭＯＳＦＥＴである。図１（１）および図１（２）に示すように、半導体装置１Ｘは、比較的不純物濃度の高い第１導電型半導体層の一例であるｎ型高濃度基体１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１０よりも不純物濃度の低いｎ型エピタキシャル層２０を所定のピッチで備えている。最下層（ｎ型高濃度基体１０側）を除いて各ピッチは概ね同一とされている。   The semiconductor device 1X is a power MOSFET having a structure in which many parallel pn structure element cells are arranged in parallel. As shown in FIGS. 1A and 1B, the semiconductor device 1X includes an n-type high concentration substrate 10 (n + type drain layer) which is an example of a first conductivity type semiconductor layer having a relatively high impurity concentration. On the surface, n-type epitaxial layers 20 having an impurity concentration lower than that of the n-type high-concentration substrate 10 are provided at a predetermined pitch. Except for the lowest layer (n-type high-concentration substrate 10 side), the pitches are generally the same.

ｎ型エピタキシャル層２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。素子部３では、ｎ型エピタキシャル層２０にｐ型ピラー拡散層２２（ｐ型ドリフト層）とｎ型ピラー拡散層２４（ｎ型ドリフト層）がそれぞれ所定のピラーピッチ（ｎ型エピタキシャル層２０のピッチと同じ）で形成されている。ｐ型ピラー拡散層２２と各ｐ型ピラー拡散層２２により挟まれたｎ型ピラー拡散層２４とにより、スーパージャンクション構造が形成される。ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４はそれぞれ紙面垂直方向に延在するストライプ形状となっている。ｐ型ピラー拡散層２２のｎ型高濃度基体１０側とは反対側の表面近傍には、ｐ型ピラー拡散層２２に接続するように選択的にｐ型ベース領域２６が形成されている。   The n-type epitaxial layer 20 includes an element portion 3 (super junction) provided with a parallel pn-structured element cell 2 composed of a pair of a p-type semiconductor region (p-type pillar region) and an n-type semiconductor region (n-type pillar region). Element region) and a terminal portion 5 (peripheral structure region) provided so as to surround the element portion 3. In the element portion 3, a p-type pillar diffusion layer 22 (p-type drift layer) and an n-type pillar diffusion layer 24 (n-type drift layer) are respectively provided on the n-type epitaxial layer 20 with a predetermined pillar pitch (pitch of the n-type epitaxial layer 20). The same). A super junction structure is formed by the p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24 sandwiched between the p-type pillar diffusion layers 22. Each of the p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24 has a stripe shape extending in the direction perpendicular to the paper surface. A p-type base region 26 is selectively formed near the surface of the p-type pillar diffusion layer 22 opposite to the n-type high-concentration substrate 10 side so as to be connected to the p-type pillar diffusion layer 22.

各ピラー拡散層２２，２４の寸法例としては、降伏電圧Ｖｂ（つまり耐圧）、各ピラー拡散層２２，２４は、深さ（厚さ）Ｄ（＝α・Ｖｂ＾１．２：たとえばα＝０．０２４）［μｍ］、幅Ｗ、不純物濃度Ｃとすると、Ｃ≒７．２×１０＾16・Ｖｂ＾（−０．２）／ｂ［ｃｍ-3］を満たすものとする。つまり、各ピラー拡散層２２，２４の深さＤと幅Ｗは、耐圧（＝降伏電圧Ｖｂ）と不純物濃度Ｃに依存する。５００〜８００Ｖ程度の耐圧が要求される場合、幅Ｗを１〜１０μｍ程度にし、深さＤは３０〜８０μｍ程度で、それに合わせて不純物濃度を設定する。これからも分かるように、ピラー拡散層２２，２４は、幅Ｗが狭く、深さＤが深い（すなわちアスペクト比が大きい）。   Examples of dimensions of the pillar diffusion layers 22 and 24 include breakdown voltage Vb (that is, withstand voltage), and each pillar diffusion layer 22 and 24 has a depth (thickness) D (= α · Vb ^ 1.2: α = 0.024) [μm], width W, and impurity concentration C, C≈7.2 × 10 ＾ 16 · Vb （(− 0.2) / b [cm−3] is satisfied. That is, the depth D and width W of each pillar diffusion layer 22 and 24 depend on the breakdown voltage (= breakdown voltage Vb) and the impurity concentration C. When a breakdown voltage of about 500 to 800 V is required, the width W is about 1 to 10 μm, the depth D is about 30 to 80 μm, and the impurity concentration is set accordingly. As can be seen, the pillar diffusion layers 22 and 24 have a narrow width W and a deep depth D (that is, a large aspect ratio).

図示しないが、ｎ型高濃度基体１０のｎ型エピタキシャル層２０とは反対側の表面には、ｎ型高濃度基体１０と電気的に接続されたドレイン電極（第１の主電極）が形成される。また、ｐ型ベース領域２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域２６に挟まれたｎ型ピラー拡散層２４の表面と前記隣り合うｐ型ベース領域２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。ｐ型ベース領域２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４と同様の方向にストライプ形状に形成される。このような構造により、半導体装置１Ｘは、ゲート絶縁膜直下のｐ型ベース領域２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。   Although not shown, a drain electrode (first main electrode) electrically connected to the n-type high concentration substrate 10 is formed on the surface of the n-type high concentration substrate 10 opposite to the n-type epitaxial layer 20. The Further, a contact region and an n + source region that are in contact with the source electrode are formed on the surface portion of the p-type base region 26. A source electrode (second main electrode) is formed so as to be in contact with each surface of the n + source region and the p-type base region 26. Further, on the same surface side as the source electrode of the n-type epitaxial layer 20, the surface of the n-type pillar diffusion layer 24 sandwiched between the adjacent p-type base regions 26 and the surfaces of the adjacent p-type base region 26 and the n + source region. The gate (control electrode) is formed so as to be surrounded by the source electrode through the gate insulating film. The p-type base region 26, the n + source region, the source electrode, and the gate electrode are also formed in a stripe shape in the same direction as the p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24. With such a structure, the semiconductor device 1X constitutes an n-channel MOSFET for electron injection in which the surface portion of the p-type base region 26 immediately below the gate insulating film is a channel region.

ここで、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、半導体装置がアクティブに動作する領域（半導体装置１Ｘの素子部３に相当）の構造と、素子周辺部（半導体装置１Ｘの終端部５に相当）での構造をそれぞれ適切に設計することが肝要となる。。特に終端部５においては素子部３以上に耐圧を高く確保することが求められる。つまり終端部５での耐圧特性が、パワーＭＯＳＦＥＴデバイス特性を決定する要因になり得る。   Here, in the power MOSFET having the super junction structure, the structure of the region in which the semiconductor device actively operates (corresponding to the element part 3 of the semiconductor device 1X) and the peripheral part of the element (corresponding to the terminal part 5 of the semiconductor device 1X) are obtained. It is important to design each structure appropriately. . In particular, the termination portion 5 is required to have a high breakdown voltage higher than that of the element portion 3. That is, the withstand voltage characteristics at the termination portion 5 can be a factor that determines the power MOSFET device characteristics.

終端部５においては、オフ状態でドレインに電圧が印加された状態でｐ型ピラー領域（半導体装置１Ｘのｐ型ピラー拡散層２２に相当）とｎ型ピラー領域（半導体装置１Ｘのｎ型ピラー拡散層２４に相当）が完全に空乏化されれば、縦方向の空乏層の厚さに依存して耐圧が決定される。よって、ｎ型ピラー領域の不純物濃度を多くしてオン抵抗を低減することが可能になる。しかし、終端部５では、オフ状態で横方向に空乏層が伸びることを勘案した耐圧の確保が肝要となる。さらに、横方向に延びた空乏層において電界が臨界電界に達しないような工夫をすることも肝要となる。   In the termination portion 5, a p-type pillar region (corresponding to the p-type pillar diffusion layer 22 of the semiconductor device 1 </ b> X) and an n-type pillar region (n-type pillar diffusion of the semiconductor device 1 </ b> X) in a state where a voltage is applied to the drain in the off state. Is completely depleted, the breakdown voltage is determined depending on the thickness of the vertical depletion layer. Therefore, the on-resistance can be reduced by increasing the impurity concentration of the n-type pillar region. However, in the termination portion 5, it is important to secure a breakdown voltage in consideration of the depletion layer extending in the lateral direction in the off state. In addition, it is important to devise measures to prevent the electric field from reaching the critical electric field in the depletion layer extending in the lateral direction.

つまり、電源用途のスイッチＭＯＳＦＥＴ素子を始めとする電力用途の半導体装置においては、たとえば５００Ｖ以上の高耐圧確保にはＰ領域とＮ領域を交互に繰り返し配置し、逆バイアス時に完全空乏化させるマルチリサーフ構造やスーパージャンクション構造が用いられる。この技術をＭＯＳＦＥＴと組み合わせることでスイッチ素子の低オン抵抗と高耐圧化が同時に実現されるが、この素子構造だけでは不十分で、チップの周辺構造（終端構造）がこの素子耐圧以上の耐圧を持つようにレイアウトと構造を工夫することが肝要となる。   In other words, in a power semiconductor device such as a power MOSFET MOSFET device, for example, a multi-reliable structure in which a P region and an N region are alternately arranged to ensure a high breakdown voltage of 500 V or more and completely depleted at the time of reverse bias. A surf structure or a super junction structure is used. Combining this technology with a MOSFET simultaneously achieves a low on-resistance and a high breakdown voltage of the switch element, but this element structure alone is not sufficient, and the peripheral structure (termination structure) of the chip has a breakdown voltage higher than this element breakdown voltage. It is important to devise the layout and structure to have it.

その対策の一例として、終端部５に、ガードリング、フィールドプレート、ｐ型横方向リサーフなどを組み合わることが考えられる。たとえば図１Ａに示す第２比較例の半導体装置１Ｙでは、半導体装置１Ｙにガードリングを適用したものである。終端部５における素子部３と終端部５との境界側における表面側に、素子部３の周辺を四方に取り囲むようにガードリング部７が複数（多重に）設けられている。因みに、半導体装置１Ｙの終端部５には、ｐ型ピラー拡散層（ｎ型ドリフト層）もｎ型ピラー拡散層（ｐ型ドリフト層）も形成されておらず、ｎ型半導体層（ｎ型エピタキシャル層２０）が形成されている。このｎ型エピタキシャル層２０の表面部には、素子部３の四方を囲むように、複数のｐ型半導体で形成されたガードリング部７が選択的に形成されている。しかしながら、このようなガードリング構造では、終端部５の面積増加をもたらす。   As an example of the countermeasure, it is conceivable to combine the end portion 5 with a guard ring, a field plate, a p-type lateral resurf and the like. For example, in the semiconductor device 1Y of the second comparative example shown in FIG. 1A, a guard ring is applied to the semiconductor device 1Y. A plurality of (multiple) guard ring portions 7 are provided on the surface side of the end portion 5 on the boundary side between the element portion 3 and the end portion 5 so as to surround the periphery of the element portion 3 in four directions. Incidentally, neither the p-type pillar diffusion layer (n-type drift layer) nor the n-type pillar diffusion layer (p-type drift layer) is formed in the terminal portion 5 of the semiconductor device 1Y, and the n-type semiconductor layer (n-type epitaxial layer) is formed. Layer 20) is formed. A guard ring portion 7 made of a plurality of p-type semiconductors is selectively formed on the surface portion of the n-type epitaxial layer 20 so as to surround four sides of the element portion 3. However, in such a guard ring structure, the area of the terminal portion 5 is increased.

また、変形例として、終端部５にも素子部３と同様のスーパージャンクション構造を適用し、その表面にガードリング部７を配置することも考えられる。しかしながらこの場合、そのガードリング構造は、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４（トレンチ溝で形成する場合はトレンチ溝）のストライプ幅や距離の最適化が重要でかつ結晶面方位による依存を考慮する必要性が高く、最適化の障害がある。   As a modification, it is also conceivable to apply a super junction structure similar to that of the element part 3 to the terminal part 5 and arrange the guard ring part 7 on the surface thereof. However, in this case, the guard ring structure is important to optimize the stripe width and distance of the p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24 (or trench groove when formed with a trench groove) and depends on the crystal plane orientation. There is a high need to consider dependencies and there are obstacles to optimization.

また、素子部３の周辺を四方に囲むガードリング部７とストライプ状のスーパージャンクション構造の組合せでは、その組合せに適切な方法が確立されておらず、特にｐ型ピラー拡散層２２とｐ型のガードリング部７が同時に形成される重なり部分の不純物濃度が濃くなってしまう。このことによるデメリット（耐圧の低下、電界バランスの悪化）に対し、設計の際に留意することが肝要となる。   In addition, in the combination of the guard ring portion 7 that surrounds the periphery of the element portion 3 and the striped super junction structure, an appropriate method has not been established, and the p-type pillar diffusion layer 22 and the p-type diffusion layer 22 are not particularly established. The impurity concentration of the overlapping portion where the guard ring portion 7 is simultaneously formed becomes high. It is important to pay attention to the demerits (decrease in breakdown voltage and deterioration in electric field balance) due to this in designing.

また、図示しないが、終端部５にフィールドプレートや横型リサーフを適用した場合、工程の増加が必至であり、安価でかつ素子構造プロセスとの親和性のよい構造が必要になると考えられる。   Although not shown, when a field plate or a horizontal RESURF is applied to the terminal portion 5, it is considered that the number of processes is inevitably increased, and a structure that is inexpensive and has good compatibility with the element structure process is required.

ところで、スーパージャンクション構造の製作方法として、３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する第１の製法（マルチエピタキシャル製法）。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む第２の製法。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む第３の製法（トレンチ形成エピタキシャル埋戻し製法）。 By the way, three methods can be considered as a manufacturing method of a super junction structure.
(1) First manufacturing method (multi-epitaxial manufacturing method) in which n-type and p-type impurities are separately introduced into an epitaxial layer (Epitaxcial Silicon) by ion implantation, and the epitaxial structure is repeated a plurality of times and stacked. .
(2) A second manufacturing method in which a trench groove is formed in a thick epitaxial layer, an impurity is provided on a side surface of the groove by a method such as diffusion, and an insulating material or a non-conductive material is embedded.
(3) A third manufacturing method (trench formation epitaxial backfilling method) in which a trench groove is formed in a thick epitaxial layer and the inside of the groove is buried by silicon epitaxial containing impurities.

これらの具現化のためには種々の課題が存在するが、特に下記について記述しておく。先ず、第１の製法については、半導体装置１Ｘを製造するのに適用される。ウェーハ基板（ｎ型高濃度基体１０）上に高抵抗のｎ型エピタキシャル層２０を１０μｍ程度成長させ、ｐ型半導体領域やｎ型半導体領域をイオン注入で形成させた後、さらに高抵抗のｎ型エピタキシャル（ｎ型エピタキシャル層２０）を成長させて、ｐ型半導体領域やｎ型半導体領域を形成する。このようなステップを５〜１０回ほど繰り返してｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を形成する。たとえば、ｎ型エピタキシャル層２０は、複数回（たとえば図１（１）の半導体装置１Ｘ_1では６回）のエピタキシャル成長に分けて形成される。各成長工程により形成される６つのエピタキシャル層２０_1〜２０_6が積層されることにより、ｎ型エピタキシャル層２０が形成される。ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４は、ｎ型エピタキシャル層２０にイオン注入と拡散によって形成した複数の拡散層２２_1〜２２_6，２４_1〜２４_6を深さ方向に結合させることにより形成される。   There are various problems for the realization of these, and the following is particularly described. First, the first manufacturing method is applied to manufacture the semiconductor device 1X. A high-resistance n-type epitaxial layer 20 is grown on the wafer substrate (n-type high-concentration substrate 10) by about 10 μm, and a p-type semiconductor region and an n-type semiconductor region are formed by ion implantation. Epitaxial (n-type epitaxial layer 20) is grown to form a p-type semiconductor region and an n-type semiconductor region. Such steps are repeated about 5 to 10 times to form the p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24. For example, n type epitaxial layer 20 is formed by being divided into a plurality of epitaxial growths (for example, six times in semiconductor device 1X_1 of FIG. 1A). By stacking the six epitaxial layers 20_1 to 20_6 formed by each growth process, the n-type epitaxial layer 20 is formed. The p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24 are formed by coupling a plurality of diffusion layers 22_1 to 22_6 and 24_1 to 24_6 formed in the n-type epitaxial layer 20 by ion implantation and diffusion in the depth direction. The

このため、マルチエピタキシャル製法とも称される第１の製法は、素子部３と終端部５でそれぞれ異なるプロファイルのｎ型半導体領域とｐ型半導体領域を形成することが可能となる。比較的容易に実現されることと、各積層レイヤーに不純物導入量や、パターンの工夫をこらすことで、素子部３および終端部５の不純物プロファイルを自在に作りこむことが容易に実現されるという特徴がある。   For this reason, the first manufacturing method, also referred to as a multi-epitaxial manufacturing method, can form an n-type semiconductor region and a p-type semiconductor region having different profiles in the element portion 3 and the termination portion 5, respectively. It is realized relatively easily, and it is easily realized that the impurity profile of the element part 3 and the terminal part 5 can be freely created by devising the amount of impurities introduced into each stacked layer and the device of the pattern. There are features.

ただし、ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を、シリコン表面から４０μｍ〜８０μｍ程度の深さまで交互に配置することになるので、構造的に複雑であり、イオンインプランテーションおよびエピタキシャル成長の積層回数などの工程作業数が比較的多く製造工程が複雑になってしまう。さらに、縦方向のｐ型およびｎ型の各ピラー拡散層２２，２４を接続するために必要で十分な拡散温度・時間のために、横方向拡散が無視できず、比較的微細化にはさらなる工夫が求められる。逆に、拡散温度・時間を短縮しようとすると、１回当たりのエピタキシャル層厚を薄くする必要があり、これはエピタキシャル層繰り返し積層の回数を増やすことに相当するので、図１（２）に示すように、前述の工程作業数のさらなる増加に繋がる（図１（２）の半導体装置１Ｘ_2では８回）。つまり、チップサイズ縮小とウェーハコスト低減はトレードオフの関係にある。   However, since the p-type pillar diffusion layer 22 and the n-type pillar diffusion layer 24 are alternately arranged from the silicon surface to a depth of about 40 μm to 80 μm, it is structurally complicated and is a stack of ion implantation and epitaxial growth. The number of process operations such as the number of times is relatively large, and the manufacturing process becomes complicated. Further, because of the diffusion temperature and time necessary and sufficient for connecting the vertical p-type and n-type pillar diffusion layers 22 and 24, the lateral diffusion is not negligible. Ingenuity is required. On the other hand, if it is attempted to reduce the diffusion temperature and time, it is necessary to reduce the thickness of the epitaxial layer per one time, which corresponds to increasing the number of times of repeated epitaxial layer stacking. As described above, this leads to a further increase in the number of process operations described above (8 times in the semiconductor device 1X_2 in FIG. 1B). That is, there is a trade-off between chip size reduction and wafer cost reduction.

第２の製法については、埋め込む絶縁物質の材料選択が重要であり、その材料の絶縁破壊耐圧や基材であるシリコンＳｉとの界面のケアが必要となる。さらに、埋め込み絶縁物とシリコンＳｉとの熱膨張係数の差は将来の熱処理により発生し得る結晶欠陥発生に影響を与えるので、これを予防することが求められる。   In the second manufacturing method, it is important to select the material of the insulating material to be embedded, and it is necessary to care for the dielectric breakdown voltage of the material and the interface with silicon Si as the base material. Furthermore, since the difference in thermal expansion coefficient between the buried insulator and silicon Si affects the generation of crystal defects that may occur in future heat treatment, it is required to prevent this.

一方、半導体装置１Ｘにおいて、並列ｐｎ構造の素子セル２を形成するに当たり、第３の製法を適用することも考えられる。この場合、ウェーハ基板上に４０μｍ〜８０μｍのｎ型のエピタキシャル層を成長させて、そこにストライプ状にパターンを形成してそのｎ型エピタキシャル層をトレンチ形状にエッチング処理することで深さ方向にｎ型のエピタキシャル層と同程度かそれよりも少し浅い（たとえば３０μｍ〜７０μｍ程度の）トレンチ溝を形成後、このトレンチ溝をｐ型半導体のエピタキシャル成長で再度埋め戻す。このような第３の製法では、工程数が少なく集積度の高いスーパージャンクション構造になる可能性がある。   On the other hand, in forming the element cell 2 having the parallel pn structure in the semiconductor device 1X, the third manufacturing method may be applied. In this case, an n-type epitaxial layer having a thickness of 40 μm to 80 μm is grown on the wafer substrate, a pattern is formed in a stripe shape, and the n-type epitaxial layer is etched into a trench shape to form n in the depth direction. After forming a trench groove which is the same as or slightly shallower than the epitaxial layer of the type (for example, about 30 μm to 70 μm), the trench groove is refilled by epitaxial growth of a p-type semiconductor. In such a third manufacturing method, there is a possibility that a super junction structure with a small number of steps and a high degree of integration is obtained.

しかしながら、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。特に、トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが重要となる。また、素子部３のトレンチ溝と終端部５のトレンチ溝の配置について十分な配慮が求められる。   However, there are problems in controlling the amount of doping impurities and the conditions that do not cause defects during epitaxial growth in the trench. In particular, the crystal plane orientation that appears when forming the trench groove causes a difference in epitaxial speed and impurity concentration. Therefore, it is important to control these with high accuracy and to obtain defect-free and productive conditions. Further, sufficient consideration is required for the arrangement of the trench grooves of the element portion 3 and the trench grooves of the terminal portion 5.

本実施形態では、第３の製法を採用しつつ、前記の問題点の少なくとも１つを改善することで、従前よりもさらに高耐圧で高アバランシェ耐量が得られるスーパージャンクション型の半導体装置を実現する仕組みにする。特に簡略なプロセスである第３の製法にてスーパージャンクション構造を形成するとともに、前記の問題点の少なくとも１つを改善して良好に耐圧が確保される素子周辺部を実現するための半導体素子構造とその製造方法を実現する。以下、具体的に説明する。   In the present embodiment, by adopting the third manufacturing method and improving at least one of the above-described problems, a super junction type semiconductor device capable of obtaining a higher avalanche resistance with a higher breakdown voltage than before is realized. Make it work. A semiconductor device structure for forming a super junction structure by the third manufacturing method, which is a particularly simple process, and for improving the at least one of the above-described problems and realizing a device peripheral portion in which a good breakdown voltage is ensured And its manufacturing method. This will be specifically described below.

＜第１実施形態：基本構成＞
図２〜図２Ｂは、第１実施形態（基本構成）の半導体装置１Ａ_1を説明する図である。ここで、図２（１）は、半導体装置１Ａ_1の概略構成を模式的に示すデバイスの略半分について示した鳥瞰図である。図２（２），（３）は、半導体装置１Ａ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図２（２）は半導体装置１Ａ_1の鳥瞰図であり、図２（３）は図２（２）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図２Ａは、図２（２）でのＸＹ表面と図２（３）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。何れも模式図面であり、この図面寸法に限定されるものではなく、他の実施形態においても同様である。図２Ｂは、第３の製法を適用する場合におけるスーパージャンクション構造のトレンチ溝幅と結晶面方位を変えた場合の悪影響を説明する図である。 <First Embodiment: Basic Configuration>
2 to 2B are diagrams illustrating the semiconductor device 1A_1 according to the first embodiment (basic configuration). Here, FIG. 2A is a bird's-eye view showing about half of the device schematically showing the schematic configuration of the semiconductor device 1A_1. 2 (2) and 2 (3) are diagrams schematically showing a schematic configuration of the boundary between the element portion 3 and the termination portion 5 of the semiconductor device 1A_1, and FIG. 2 (2) is a bird's-eye view of the semiconductor device 1A_1. 2 (3) is an XY solid sectional view (bird's eye view) taken along line AA ′ in FIG. 2 (2). 2A is an XY plan view (perspective view) focusing on the XY surface in FIG. 2 (2) and the XY surface in FIG. 2 (3), omitting the source region and also showing the base region and the gate electrode. . Each is a schematic drawing and is not limited to the dimensions of this drawing, and the same applies to other embodiments. FIG. 2B is a diagram for explaining the adverse effects of changing the trench groove width and crystal plane orientation of the super junction structure when the third manufacturing method is applied.

第１実施形態（第１例）の半導体装置１Ａ_1は、比較的不純物濃度の高い第１導電型の第１の半導体領域の一例であるｎ型高濃度基体１１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１１０よりも不純物濃度の低いｎ型エピタキシャル層１２０（第１導電型の第２の半導体領域）を備えている。図示しないが、ｎ型高濃度基体１１０のｎ型エピタキシャル層１２０とは反対側の表面にはドレイン電極（第１の主電極）が形成される。   The semiconductor device 1A_1 of the first embodiment (first example) is formed on the surface of an n-type high concentration substrate 110 (n + type drain layer) which is an example of a first conductivity type first semiconductor region having a relatively high impurity concentration. , An n-type epitaxial layer 120 (first conductivity type second semiconductor region) having an impurity concentration lower than that of the n-type high-concentration substrate 110 is provided. Although not shown, a drain electrode (first main electrode) is formed on the surface of the n-type high concentration substrate 110 opposite to the n-type epitaxial layer 120.

ｎ型エピタキシャル層１２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。一例としては、素子部３は数ｍｍ（たとえば２〜５ｍｍ）四方であり、終端部５は数１００μｍである。   The n-type epitaxial layer 120 includes an element portion 3 (super junction) in which element cell 2 having a parallel pn structure including a pair of a p-type semiconductor region (p-type pillar region) and an n-type semiconductor region (n-type pillar region) is provided. Element region) and a terminal portion 5 (peripheral structure region) provided so as to surround the element portion 3. As an example, the element part 3 is several mm (for example, 2-5 mm) square, and the termination | terminus part 5 is several 100 micrometers.

素子部３では、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２２（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成され、同様に終端部５においても、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２３（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成されている。つまり、ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側からその反対側にかけて、素子部３だけでなく終端部５にも、所定方向に周期的に配置されている。これによりスーパージャンクション構造が形成され、ｐ型エピタキシャル埋込層１２２，１２３はｐ型ドリフト層として機能し、また、ｎ型エピタキシャル層１２０の内、これらｐ型エピタキシャル埋込層１２２，１２３に挟まれた領域部分のｎ型エピタキシャル層１２４（第１導電型の第１のピラー領域）はｎ−型ドリフト層として機能する。   In the element portion 3, a plurality of p-type epitaxial buried layers 122 (second conductivity type second pillar regions) having a super junction structure are formed by epitaxial growth in the trench groove 121. A plurality of p-type epitaxial buried layers 123 (second conductivity type second pillar regions) having a super junction structure are formed in the trench groove 121 by epitaxial growth. That is, the p-type epitaxial buried layers 122 and 123 are periodically formed in a predetermined direction not only in the element part 3 but also in the terminal part 5 from the n-type high concentration substrate 110 side to the opposite side of the n-type epitaxial layer 120. Has been placed. As a result, a super junction structure is formed, and the p-type epitaxial buried layers 122 and 123 function as p-type drift layers, and are sandwiched between the p-type epitaxial buried layers 122 and 123 in the n-type epitaxial layer 120. The n-type epitaxial layer 124 (first conductivity type first pillar region) in the region functions as an n − -type drift layer.

ｎ型エピタキシャル層１２０は全面で同一の不純物濃度にしておくことで、素子部３と終端部５の各ｎ型エピタキシャル層１２４は不純物濃度が同一となるように形成される。また、トレンチ溝１２１を埋め込むときの不純物濃度を素子部３と終端部５で同一になるようにすることで、ｐ型エピタキシャル埋込層１２２，１２３の不純物濃度が同一となるように形成される。   By setting the n-type epitaxial layer 120 to the same impurity concentration on the entire surface, the n-type epitaxial layers 124 of the element portion 3 and the termination portion 5 are formed to have the same impurity concentration. Further, by making the impurity concentration when filling the trench groove 121 the same in the element part 3 and the terminal part 5, the p-type epitaxial buried layers 122 and 123 are formed so as to have the same impurity concentration. .

終端部５の周縁には、ｎ型エピタキシャル層１２０のソース電極側の表面部に、チャネルストッパ１４０が形成されている。後述する他の実施形態でも同様である。ｐ型エピタキシャル埋込層１２２のｎ型高濃度基体１１０側とは反対側の表面近傍には、ｐ型エピタキシャル埋込層１２２に接続するように選択的にｐ型ベース領域１２６が形成されている。   A channel stopper 140 is formed on the periphery of the terminal portion 5 on the surface portion of the n-type epitaxial layer 120 on the source electrode side. The same applies to other embodiments described later. A p-type base region 126 is selectively formed near the surface of the p-type epitaxial buried layer 122 opposite to the n-type high concentration substrate 110 side so as to be connected to the p-type epitaxial buried layer 122. .

図示しないが、ｐ型ベース領域１２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域１２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層１２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域１２６に挟まれたｎ型エピタキシャル層１２４の表面と前記隣り合うｐ型ベース領域１２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。   Although not shown, a contact region and an n + source region in contact with the source electrode are formed on the surface portion of the p-type base region 126. A source electrode (second main electrode) is formed so as to contact each surface of the n + source region and the p-type base region 126. Further, on the same surface side as the source electrode of the n-type epitaxial layer 120, a gate is formed on the surface of the n-type epitaxial layer 124 sandwiched between the adjacent p-type base regions 126 and the surfaces of the adjacent p-type base region 126 and n + source region. The gate (control electrode) is formed so as to be surrounded by the source electrode through the insulating film.

全体的には、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内に、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置１Ａである。半導体装置１Ａの下面側のｎ型高濃度基体１１０が高電圧電極（ドレイン電極）となり、ｎ型高濃度基体１１０とは反対側が低電圧電極（ソース電極）となり、この低電圧電極は通常グラウンド電位で使用される。   Overall, a super junction structure in which p-type epitaxial buried layers 122 and 123 and n-type epitaxial layers 124 are alternately and repeatedly arranged in an n-type epitaxial layer 120 formed on an n-type high-concentration substrate 110. 1A is a semiconductor device. The n-type high-concentration substrate 110 on the lower surface side of the semiconductor device 1A becomes a high-voltage electrode (drain electrode), and the opposite side to the n-type high-concentration substrate 110 becomes a low-voltage electrode (source electrode). Used in.

ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２２，１２３）とｎ型ピラー領域（ｎ型エピタキシャル層１２４）は、その断面構造が、ｐ型の柱状半導体領域とｎ型の柱状半導体領域との対になっている。すなわち、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれ柱状（Ｙ方向に）に配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４も柱状で配列されることになる。   The p-type pillar region (p-type epitaxial buried layers 122 and 123) and the n-type pillar region (n-type epitaxial layer 124) have a cross-sectional structure that is a pair of a p-type columnar semiconductor region and an n-type columnar semiconductor region. It has become. That is, the p-type epitaxial buried layers 122 and 123 are arranged in a columnar shape (in the Y direction) in the n-type epitaxial layer 120 forming the n-type pillar region. The n-type epitaxial layers 124 that are n-type columnar semiconductor regions sandwiched between the p-type epitaxial buried layers 122 and 123 are also arranged in a columnar shape.

一方、ｐ型ピラー領域とｎ型ピラー領域の平面構造は、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれストライプ形状で配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４もストライプ形状で配列されることになる。さらに、ｐ型ベース領域１２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型エピタキシャル埋込層１２２，１２３と同様の方向にストライプ形状に形成される。素子部３では、スーパージャンクション構造の高耐圧構造のピッチ（ｐ型エピタキシャル埋込層１２２，１２４の繰り返しピッチ）としては、一般的に１０数μｍ〜数１０μｍ程度である。よって、本例では、スイッチとしてのＦＥＴゲートピッチもスーパージャンクション構造のピッチと合わせる。   On the other hand, in the planar structure of the p-type pillar region and the n-type pillar region, the p-type epitaxial buried layers 122 and 123 are arranged in stripes in the n-type epitaxial layer 120 forming the n-type pillar region. The n-type epitaxial layers 124 that are n-type columnar semiconductor regions sandwiched between the p-type epitaxial buried layers 122 and 123 are also arranged in a stripe shape. Further, the p-type base region 126, the n + source region, the source electrode, and the gate electrode are also formed in a stripe shape in the same direction as the p-type epitaxial buried layers 122 and 123. In the element portion 3, the pitch of the high breakdown voltage structure of the super junction structure (repeating pitch of the p-type epitaxial buried layers 122 and 124) is generally about several tens of micrometers to several tens of micrometers. Therefore, in this example, the FET gate pitch as a switch is also matched with the pitch of the super junction structure.

このような構造により、半導体装置１Ａは、ゲート絶縁膜直下のｐ型ベース領域１２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。スーパージャンクション構造を構成するトレンチ溝とそれを埋め込んだｐ型シリコンエピタキシャル層（ｐ型エピタキシャル埋込層１２２，１２３）は、Ｙ方向に延伸され並列されたストライプ配置構成になっている。その際に、素子部３の周辺の終端部５に注目すると、この長手方向（Ｙ方向）への延長が素子部３（デバイス本体）のみならず、終端部５まで延伸されていることと、Ｘ方向にも素子部３と略同一ピッチと略同一形状（サイズ：幅・深さ）で並列されていることに特徴を持つ。「幅」は、同じ深さ位置におけるｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に現れる方向（Ｘ方向）に関する幅である。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。なお、ここでは、ｐ型エピタキシャル埋込層１２２やｐ型エピタキシャル埋込層１２３を形成するためのトレンチ溝１２１を略等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返しているが、このことは必須ではない。ただし、略同一の方がデバイスを均一に形成でき、終端部５での高耐圧化にも寄与する利点がある。   With such a structure, the semiconductor device 1A constitutes an n-channel MOSFET for electron injection in which the surface portion of the p-type base region 126 immediately below the gate insulating film is a channel region. The trench grooves constituting the super junction structure and the p-type silicon epitaxial layers (p-type epitaxial buried layers 122 and 123) filling the trench grooves have a stripe arrangement configuration extending in the Y direction and arranged in parallel. At that time, paying attention to the peripheral end portion 5 around the element portion 3, the extension in the longitudinal direction (Y direction) extends not only to the element portion 3 (device main body) but also to the end portion 5, It is also characterized by being arranged in parallel in the X direction at substantially the same pitch and substantially the same shape (size: width / depth) as the element portions 3. “Width” is a width in a direction (X direction) in which the p-type epitaxial buried layers 122 and 123 and the n-type epitaxial layer 124 appear alternately at the same depth position. “Substantially the same” means that there may be a difference of about several percent (for example, 5% or less). Here, the trench grooves 121 for forming the p-type epitaxial buried layer 122 and the p-type epitaxial buried layer 123 are repeated with substantially equal groove widths and groove intervals (arrangement pitch). Is not required. However, substantially the same one can form the devices uniformly and has the advantage of contributing to a high breakdown voltage at the terminal portion 5.

また、半導体装置１Ａ_1は、終端部５のさらなる高耐圧化で特性を安定化させるために、ｐ型空乏層延伸層（空乏層延伸領域）として機能する横型リサーフ（Resurf）構造を組み合わせている。特に、第１実施形態の半導体装置１Ａ_1は、終端部の横型リサーフ構造（ｐ型空乏層延伸層）が、ｎ型エピタキシャル層１２０内に形成されている点に特徴がある。さらに、後述する第１実施形態（第３変形例）との相違点として、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内において、終端部５のみに１層のｐ型横型リサーフ領域１３０が形成されている点に特徴がある。   Further, the semiconductor device 1A_1 is combined with a lateral resurf structure that functions as a p-type depletion layer extension layer (depletion layer extension region) in order to stabilize the characteristics by further increasing the breakdown voltage of the termination portion 5. In particular, the semiconductor device 1A_1 according to the first embodiment is characterized in that the lateral resurf structure (p-type depletion layer extension layer) at the end is formed in the n-type epitaxial layer 120. Further, as a difference from the first embodiment (third modification) to be described later, in the n-type epitaxial layer 120 sandwiched between the drain electrode side and the source electrode side, a single p-type lateral type is formed only on the termination portion 5. A feature is that the RESURF region 130 is formed.

一例として、Ｚ方向（深さ方向）にｎ型エピタキシャル層１２０を略１／２に区分けし、その分割位置（つまり中間領域：Ｚ方向の下から１／２当たり）に、ｐ型横型リサーフ領域１３０を形成する。ただし、均等に区分けすることは必須ではなく、たとえば下から１／３程度の位置にｐ型横型リサーフ領域１３０を配置してもよいが、均等である方が好ましい。横型リサーフを適用した場合、工程の増加が避けられないけれども、終端部５においてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化を実現する方を優先している。   As an example, the n-type epitaxial layer 120 is divided into approximately ½ in the Z direction (depth direction), and the p-type lateral RESURF region is located at the division position (that is, the intermediate region: ½ from the bottom in the Z direction). 130 is formed. However, it is not indispensable to divide evenly. For example, the p-type horizontal RESURF region 130 may be disposed at a position about 1/3 from the bottom, but it is preferable that the p-type horizontal RESURF region 130 is even. When the horizontal resurf is applied, an increase in the process is inevitable, but priority is given to realizing a stable high breakdown voltage by forming the p-type horizontal resurf region 130 in the terminal portion 5.

すなわち、終端部５内で、素子部３との境界部のｎ型エピタキシャル層１２４に接続してさらに素子部３を囲むように終端部５のほぼ全面に形成された所定の不純物濃度のｐ型横型リサーフ領域１３０を備える。素子部３の周辺の終端部５のみ、ｎ型エピタキシャル層１２０内の中間領域に、ｐ型エピタキシャル埋込層１２３（Ｐ型ピラー領域）とｎ型エピタキシャル層１２４（ｎ型ピラー領域）に直交するように、つまり、ドレイン電極面およびソース電極面とは平行方向に、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０（ｐ型半導体領域）を有する。ｐ型横型リサーフ領域１３０を備えることによって、空乏層延伸領域の機能により、オフ時に電界が緩和されるので、安定した高耐圧が得られる。   That is, a p-type impurity having a predetermined impurity concentration is formed in almost the entire surface of the termination portion 5 so as to be connected to the n-type epitaxial layer 124 at the boundary with the element portion 3 and to surround the element portion 3 in the termination portion 5. A horizontal resurf region 130 is provided. Only the terminal portion 5 around the element portion 3 is orthogonal to the p-type epitaxial buried layer 123 (P-type pillar region) and the n-type epitaxial layer 124 (n-type pillar region) in the intermediate region in the n-type epitaxial layer 120. In other words, the p-type lateral resurf region 130 (p-type semiconductor region) functions as a depletion layer extension region in a direction parallel to the drain electrode surface and the source electrode surface. By providing the p-type lateral RESURF region 130, the electric field is relaxed at the time of OFF due to the function of the depletion layer extending region, so that a stable high breakdown voltage can be obtained.

ｐ型エピタキシャル埋込層１２３（つまりｐ型ピラー領域）は縦型リサーフでもあるが、空乏層延伸機能を持つ横型リサーフと組み合わせることで、さらなる高耐圧を得ることが可能になる。   The p-type epitaxial buried layer 123 (that is, the p-type pillar region) is also a vertical RESURF, but can be combined with a horizontal RESURF having a depletion layer extending function to obtain a higher breakdown voltage.

終端部５の各ｐ型エピタキシャル埋込層１２３は、電気的にフローティング状態とせずに、少なくともその一部がｐ型横型リサーフ領域１３０と電気な接続がとられるようにする。ｐ型横型リサーフ領域１３０は、たとえばソース電極と電気的な接続をとることができるように、素子部３における終端部５との境界部分のｐ型エピタキシャル埋込層１２２と接続する。   Each p-type epitaxial buried layer 123 in the termination portion 5 is not electrically floating, but at least a part thereof is electrically connected to the p-type lateral RESURF region 130. The p-type lateral RESURF region 130 is connected to the p-type epitaxial buried layer 122 at the boundary with the terminal portion 5 in the element portion 3 so that, for example, the source electrode can be electrically connected.

ここで、ｐ型エピタキシャル埋込層１２２，１２３は第３の製法を適用して形成する。すなわち、ｐ型エピタキシャル埋込層１２２，１２３（第２導電型のストライプ状のピラー領域）が、デバイスの全域に亘って略同一サイズ（幅・深さ）と略同一ピッチでかつ一定の方向に形成されており、かつトレンチ溝１２１の形成とｐ型（第２導電型）半導体のエピタキシャル成長によって製作される。   Here, the p-type epitaxial buried layers 122 and 123 are formed by applying the third manufacturing method. That is, the p-type epitaxial buried layers 122 and 123 (second-conductivity-type stripe pillar regions) have substantially the same size (width / depth) and the same pitch and in a constant direction over the entire area of the device. It is formed and formed by the formation of the trench groove 121 and the epitaxial growth of a p-type (second conductivity type) semiconductor.

このように、第１実施形態の半導体装置１Ａ_1は、ｐ型エピタキシャル埋込層１２２（半導体Ｐ領域）とｎ型エピタキシャル層１２４（半導体Ｎ領域）を交互に繰り返し配置し、逆バイアス時に完全空乏化する素子で、ｎ型エピタキシャル層１２４（第１導電型のピラー領域）は基体全面を覆う一体で形成され、素子部３のｐ型エピタキシャル埋込層１２２（第２導電型のピラー領域）がストライプ状の溝の繰り返しで形成されるものとする。加えて、素子部３を取り囲む終端部５（周辺領域）に、ｐ型エピタキシャル埋込層１２２と同方向・同様の配置関係のｐ型エピタキシャル埋込層１２３を形成する。   As described above, in the semiconductor device 1A_1 of the first embodiment, the p-type epitaxial buried layer 122 (semiconductor P region) and the n-type epitaxial layer 124 (semiconductor N region) are alternately and repeatedly arranged to be fully depleted at the time of reverse bias. The n-type epitaxial layer 124 (first conductivity type pillar region) is integrally formed to cover the entire surface of the substrate, and the p-type epitaxial buried layer 122 (second conductivity type pillar region) of the element portion 3 is striped. It is assumed that the groove is formed by repeating the groove. In addition, a p-type epitaxial buried layer 123 in the same direction and in the same positional relationship as the p-type epitaxial buried layer 122 is formed in the terminal portion 5 (peripheral region) surrounding the element portion 3.

つまり、ｐ型エピタキシャル埋込層１２３を、ｐ型エピタキシャル埋込層１２２のストライプの延長方向と同様に延伸し、ストライプの繰り返し方向には離間して配置する。このような構造の形成に当たって、ｎ型領域（ｎ型エピタキシャル層１２４）を第１導電型であるｎ型のエピタキシャル基板（ｎ型エピタキシャル層１２０）で形成し、Ｐ領域（ｐ型エピタキシャル埋込層１２２，１２３）は、ｎ型エピタキシャル層１２０にトレンチ溝を形成後に、ｐ型半導体をエピタキシャル成長によりトレンチ溝を埋め込むことで形成する。このとき、トレンチ幅およびトレンチ開口結晶面方位を一定にする。   That is, the p-type epitaxial buried layer 123 extends in the same manner as the stripe extending direction of the p-type epitaxial buried layer 122 and is spaced apart in the stripe repeating direction. In forming such a structure, an n-type region (n-type epitaxial layer 124) is formed of an n-type epitaxial substrate (n-type epitaxial layer 120) of the first conductivity type, and a P region (p-type epitaxial buried layer). 122, 123) are formed by embedding the trench groove by epitaxial growth after forming the trench groove in the n-type epitaxial layer 120. At this time, the trench width and the crystal plane orientation of the trench opening are made constant.

このような製法・構成を採用することで、トレンチ溝形成およびｐ型エピタキシャル埋込層１２２，１２３の形成の際に、多種多様なシリコン基板結晶面方位を出すことなく、チップ内（つまり素子部３）およびウェーハ全域（つまり終端部５まで）に亘って、ほぼ同じ結晶面方位とトレンチ開口面積比率が実現される。これにより、製作時に安定したスーパージャンクション構造が得られる。パターン最適化検討が容易になるし、パターン設計が仕様によらず簡便になる。素子部３と同じ構造で終端部５が形成されるため、半導体装置１Ａ_1を、工程数の増加なく、安価な製造工程になる。   By adopting such a manufacturing method / configuration, in forming the trench groove and forming the p-type epitaxial buried layers 122 and 123, the inside of the chip (that is, the element portion) can be obtained without providing various crystal plane orientations of the silicon substrate. 3) and substantially the same crystal plane orientation and trench opening area ratio are realized over the entire wafer (that is, up to the end portion 5). Thereby, a stable super junction structure can be obtained at the time of manufacture. Pattern optimization studies are facilitated, and pattern design is simplified regardless of specifications. Since the termination portion 5 is formed with the same structure as the element portion 3, the semiconductor device 1A_1 becomes an inexpensive manufacturing process without increasing the number of steps.

たとえば、図２Ｂに示すように、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも狭くすることを考える。つまり、矢指ａのように、終端部５でのトレンチ溝開口サイズ（幅）を、素子部３でのトレンチ溝開口サイズ（幅）よりも狭くする。しかしながら、トレンチ溝開口サイズ（幅）が狭いと、一般的にエッチング深さが浅くなり、ｐ型エピタキシャル埋込層１２２の深さ方向の寸法が不安定になる。   For example, as shown in FIG. 2B, it is considered that the trench groove for the p-type epitaxial buried layer 123 in the termination portion 5 is made narrower than the trench groove for the p-type epitaxial buried layer 122 in the element portion 3. That is, as indicated by the arrow a, the trench groove opening size (width) at the terminal portion 5 is made smaller than the trench groove opening size (width) at the element portion 3. However, when the trench groove opening size (width) is narrow, the etching depth is generally shallow, and the dimension in the depth direction of the p-type epitaxial buried layer 122 becomes unstable.

また、これとは逆に、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも広くすることを考える。つまり、矢指ｂのように、終端部５でのトレンチ溝開口サイズ（幅）を、素子部３でのトレンチ溝開口サイズ（幅）よりも広くする。しかしながら、トレンチ溝開口サイズ（幅）が広すぎると、換言すればアスペクト比（深さ／幅）が小さすぎると、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題が起こり得る。   On the contrary, it is considered that the trench groove for the p-type epitaxial buried layer 123 in the termination portion 5 is made wider than the trench groove for the p-type epitaxial buried layer 122 in the element portion 3. That is, as indicated by the arrow b, the trench groove opening size (width) at the terminal portion 5 is made larger than the trench groove opening size (width) at the element portion 3. However, if the trench groove opening size (width) is too wide, in other words, if the aspect ratio (depth / width) is too small, the trench groove cannot be buried by epitaxial growth when the p-type epitaxial buried layer 123 is formed later. Problems can arise.

また、図示しないが、終端部５におけるｐ型エピタキシャル埋込層１２３用のトレンチ溝の方向を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝の方向と異なるようにする（たとえば垂直にする）と、基体（ｎ型高濃度基体１１０）の結晶面方位の影響を受け、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題や、異常成長などの不具合が起こり得る。   Although not shown, the direction of the trench groove for the p-type epitaxial buried layer 123 in the terminal portion 5 is made different from the direction of the trench groove for the p-type epitaxial buried layer 122 of the element portion 3 (for example, vertical). And the influence of the crystal plane orientation of the substrate (n-type high-concentration substrate 110), and the problem that the trench groove cannot be buried by epitaxial growth when the p-type epitaxial buried layer 123 is formed later, or abnormal growth, etc. Malfunctions can occur.

これに対して、第１実施形態の半導体装置１Ａ_1では、トレンチ溝形成の際、結晶面方位と形状（長手方向を持つ長方形ストライプ）に固定することでエッチング形状が一定に保たれることや、ｐ型半導体のエピタキシャル成長によるトレンチ溝の埋込みの際、結晶面方位と形状が一定のため、エピタキシャル成長条件が安定に保たれる。終端部５での特性が安定になり、結果的に終端部５の高耐圧化が図られる。   On the other hand, in the semiconductor device 1A_1 of the first embodiment, when forming the trench groove, the etching shape can be kept constant by fixing the crystal plane orientation and shape (rectangular stripe having the longitudinal direction), When filling the trench groove by epitaxial growth of the p-type semiconductor, the crystal plane orientation and shape are constant, so that the epitaxial growth conditions are kept stable. The characteristics at the termination portion 5 become stable, and as a result, the breakdown voltage of the termination portion 5 is increased.

このように、第１実施形態（第１例）の半導体装置１Ａ_1は、トレンチ溝およびｐ型エピタキシャル埋込み構造によるスーパージャンクション構造の周辺領域を持つデバイスが得られるし、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。終端部５において、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０が存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域を終端部５に伸ばされるので電界が集中することのない構造になる。ｐ型横型リサーフ領域１３０を終端部５のｎ型エピタキシャル層１２０内の略中間領域に配置した適切なレイアウトにより、ドレイン電圧印加時に形成される空乏層を曲率をもった形状の設計が容易になる。その結果、終端部５でのｎ型エピタキシャル層１２４の不純物濃度を高くした状態で耐圧が向上される。つまり、素子部３のｎ型エピタキシャル層１２４の不純物濃度と終端部５のｎ型エピタキシャル層１２４の不純物濃度を同一にすることで、スーパージャンクション構造のＭＯＳＦＥＴのプロセス設計が簡略になる。   As described above, in the semiconductor device 1A_1 of the first embodiment (first example), a device having a peripheral region of a super junction structure by a trench groove and a p-type epitaxial buried structure can be obtained, and a peripheral floating for ensuring a high breakdown voltage. With respect to the recovery delay of the reverse diode caused by the structure, the resurf structure facilitates and improves the potential transmission. The presence of the p-type lateral RESURF region 130 functioning as a depletion layer extension region in the termination portion 5 extends the depletion region to the termination portion 5 when the drain voltage is applied (when off), thereby concentrating the electric field. It becomes a structure without. With an appropriate layout in which the p-type lateral resurf region 130 is disposed in a substantially intermediate region in the n-type epitaxial layer 120 of the termination portion 5, it becomes easy to design a depletion layer formed with a curvature when a drain voltage is applied. . As a result, the breakdown voltage is improved in a state where the impurity concentration of the n-type epitaxial layer 124 at the termination portion 5 is increased. That is, by making the impurity concentration of the n-type epitaxial layer 124 of the element portion 3 and the impurity concentration of the n-type epitaxial layer 124 of the termination portion 5 the same, the process design of the MOSFET having the super junction structure is simplified.

素子部３と終端部５のｎ型エピタキシャル層１２４の不純物濃度を同一にできることにより、終端部５のみｎ型エピタキシャル層１２４の不純物濃度を少なくして耐圧を確保することが必要ない。トレンチ溝１２１およびｐ型エピタキシャル埋込層１２２，１２３によるスーパージャンクション構造において、最適な終端部５の構造が与えられる。ｎ型エピタキシャル層１２４の不純物濃度を高く設定することで、オン抵抗の小さい半導体装置１Ａ_1が実現される。   Since the impurity concentration of the n-type epitaxial layer 124 in the element portion 3 and the termination portion 5 can be made the same, it is not necessary to reduce the impurity concentration of the n-type epitaxial layer 124 only in the termination portion 5 to ensure a breakdown voltage. In the super junction structure by the trench groove 121 and the p-type epitaxial buried layers 122 and 123, an optimum structure of the termination portion 5 is given. By setting the impurity concentration of the n-type epitaxial layer 124 high, the semiconductor device 1A_1 with low on-resistance is realized.

終端部５に設けられた空乏層延伸領域として機能するｐ型横型リサーフ領域１３０により、本実施形態を適用しない場合に終端部５にあるフローティング状態であったｐ型ピラー領域（ｐ型エピタキシャル埋込層１２３）が電気的に接続されることで、誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量が改善される。   The p-type lateral RESURF region 130 functioning as a depletion layer extending region provided in the termination portion 5 is used to form a p-type pillar region (p-type epitaxial buried region) that is in the floating state in the termination portion 5 when this embodiment is not applied. Since the layer 123) is electrically connected, it becomes easy to transmit a hole current generated at the time of switching operation with an inductive load, surge voltage breakdown, avalanche breakdown, or reverse diode recovery delay, These tolerances are improved.

＜製法：第１実施形態：基本構成＞
図３〜図３Ａは、第１実施形態（基本構成）の半導体装置１Ａ_1の製造方法の一手法を説明する図である。各図において、左側の（＊−１）は素子部３の中央部であり、右側の（＊−２）は素子部３と終端部５の境界部である。左側の（＊−１）と右側の（＊−２）を纏めて言うときには（＊）と記す。後述する他の製法においても同様である。 <Production method: First embodiment: Basic configuration>
3 to 3A are diagrams for explaining one method of manufacturing the semiconductor device 1A_1 according to the first embodiment (basic configuration). In each figure, (* -1) on the left side is the central part of the element part 3, and (* -2) on the right side is the boundary part between the element part 3 and the terminal part 5. When (* -1) on the left side and (* -2) on the right side are collectively referred to as (*). The same applies to other manufacturing methods described later.

先にも述べたように、厚いエピタキシャル層（ｎ型エピタキシャル層１２０）にトレンチ溝を形成し、一旦形成したトレンチ溝を不純物を含んだシリコンエピタキシャル成長で再度埋め戻すトレンチ形成エピタキシャル埋戻し製法（第３の製法）を適用して、ｐ型エピタキシャル埋込層１２２，１２３を形成する。このとき、終端部５のｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０を形成することを考慮した製法にする。   As described above, a trench formation epitaxial backfilling method (third method) in which a trench groove is formed in a thick epitaxial layer (n-type epitaxial layer 120), and the trench groove once formed is refilled by silicon epitaxial growth containing impurities. The p-type epitaxial buried layers 122 and 123 are formed by applying the above manufacturing method. At this time, the manufacturing method is made in consideration of the formation of the p-type lateral RESURF region 130 in the intermediate region in the n-type epitaxial layer 120 of the termination portion 5.

たとえば、アスペクト比の低いトレンチ埋込み結晶成長を２回繰り返す。先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する。そして、素子部３と終端部５の双方について、最終的に要求されるｐ型エピタキシャル埋込層１２２，１２３の深さＤの半分を満たすようなアスペクト比で、フォトレジストや酸化膜ハードマスクなどを用いてトレンチ形状の溝（トレンチ溝１２１_1）をエッチング処理にて形成する（図３（１））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１_1は、デバイスの全域に亘って略同一サイズ（幅・深さ）と略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１_1のサイズおよび繰り返しピッチを全領域で一定にする）。   For example, trench embedded crystal growth with a low aspect ratio is repeated twice. First, the n-type epitaxial layer 120_1 is formed on the n-type high-concentration substrate 110, which is a drain layer, to half the desired film thickness. Then, with respect to both the element portion 3 and the termination portion 5, a photoresist, an oxide film hard mask, etc. with an aspect ratio that satisfies half of the depth D of the p-type epitaxial buried layers 122 and 123 that are finally required. Is used to form a trench-shaped groove (trench groove 121_1) by etching (FIG. 3A). At this time, the trench grooves 121_1 for the p-type epitaxial buried layers 122 and 123 are formed in substantially the same size (width and depth) and the same pitch and in a fixed direction over the entire device (trench grooves 121_1). The size and the repetition pitch of all the regions).

その後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１_1に埋め込む。たとえば、トレンチ溝１２１_1を埋め込むように、後にｐ型エピタキシャル埋込層１２２_1，１２３_1をなすｐ型エピタキシャル埋込層１２５_1をエピタキシャル成長させる（図３（２））。さらに、ＣＭＰ（Chemical Mechanical Polishing ：化学機械研磨）技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５_1を後退させることで、トレンチ溝１２１_1に埋め込まれたｐ型エピタキシャル埋込層１２２_1，１２３_1を得る（図３（３））。   Thereafter, a p-type semiconductor is embedded in the trench groove 121_1 by epitaxial growth. For example, the p-type epitaxial buried layer 125_1, which will later form the p-type epitaxial buried layers 122_1 and 123_1, is epitaxially grown so as to fill the trench groove 121_1 (FIG. 3B). Further, the p-type epitaxial buried layer 125_1 is retracted until the surface of the n-type epitaxial layer 124 is exposed by a CMP (Chemical Mechanical Polishing) technique or the like, so that the p-type buried in the trench groove 121_1. Epitaxial buried layers 122_1 and 123_1 are obtained (FIG. 3 (3)).

さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図３（４））。このときのパターニングは少なくとも素子部３を覆うようなものであればよく、各ｐ型エピタキシャル埋込層１２３の部分を覆う必要はない。これにより、終端部５のみに、ｐ型エピタキシャル埋込層１２３_1、ｎ型エピタキシャル層１２４を覆うようにｐ型横型リサーフ領域１３０が形成される。   Further, patterning is performed using a photoresist mask or the like, and a p-type semiconductor having a predetermined concentration forming the p-type lateral RESURF region 130 is ion-implanted only in the terminal portion 5 (FIG. 3 (4)). The patterning at this time only needs to cover at least the element portion 3, and does not need to cover each p-type epitaxial buried layer 123. As a result, the p-type lateral RESURF region 130 is formed only in the terminal portion 5 so as to cover the p-type epitaxial buried layer 123_1 and the n-type epitaxial layer 124.

その後、素子部３のｐ型エピタキシャル埋込層１２２_1およびｎ型エピタキシャル層１２４_1並びに終端部５のｐ型エピタキシャル埋込層１２３_1およびｎ型エピタキシャル層１２４_1を覆うように形成されているｐ型横型リサーフ領域１３０を一体的に覆うように所定濃度のｎ型半導体を所望の膜厚になるようにエピタキシャル成長させる（図３（５））。こうすることで、ｐ型エピタキシャル埋込層１２２_1，１２３_1の膜厚（深さ）とほぼ同一の膜厚を有するｎ型エピタキシャル層１２０_2が形成される。   Thereafter, the p-type lateral RESURF region formed so as to cover the p-type epitaxial buried layer 122_1 and the n-type epitaxial layer 124_1 of the element part 3 and the p-type epitaxial buried layer 123_1 and the n-type epitaxial layer 124_1 of the terminal part 5 An n-type semiconductor with a predetermined concentration is epitaxially grown to a desired film thickness so as to integrally cover 130 (FIG. 3 (5)). By doing so, an n-type epitaxial layer 120_2 having a film thickness substantially the same as the film thickness (depth) of the p-type epitaxial buried layers 122_1 and 123_1 is formed.

さらに、トレンチ溝１２１_1と位置整合するトレンチ溝１２１_2をｎ型エピタキシャル層１２０_2内に形成する（図３Ａ（６））。さらに、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１_2に埋め込む。たとえば、ｎ型エピタキシャル層１２０_2（後にｎ型エピタキシャル層１２４_2となる）、ｐ型エピタキシャル埋込層１２２_1、およびｐ型横型リサーフ領域１３０を覆うようにｐ型エピタキシャル埋込層１２５_2をエピタキシャル成長させることでトレンチ溝１２１_2を埋め込む（図３Ａ（７））。   Further, a trench groove 121_2 aligned with the trench groove 121_1 is formed in the n-type epitaxial layer 120_2 (FIG. 3A (6)). Further, a p-type semiconductor is buried in the trench groove 121_2 by epitaxial growth. For example, the p-type epitaxial buried layer 125_2 is epitaxially grown so as to cover the n-type epitaxial layer 120_2 (which will later become the n-type epitaxial layer 124_2), the p-type epitaxial buried layer 122_1, and the p-type lateral RESURF region 130, thereby forming a trench. The groove 121_2 is embedded (FIG. 3A (7)).

ｐ型エピタキシャル埋込層１２２_2，１２３_2をなすｐ型半導体（ｐ型エピタキシャル埋込層１２５_2）がトレンチ溝１２１_2に埋め込まれた後には、ＣＭＰ技術などにてｎ型エピタキシャル層１２４_2の表面が露出するまでｐ型エピタキシャル埋込層１２５_2を後退させ、表面を鏡面処理に仕上げることで、トレンチ溝１２１_2に埋め込まれたｐ型エピタキシャル埋込層１２２_2，１２３_2を得る（図３Ａ（８））。   After the p-type semiconductor (p-type epitaxial buried layer 125_2) forming the p-type epitaxial buried layers 122_2 and 123_2 is buried in the trench groove 121_2, until the surface of the n-type epitaxial layer 124_2 is exposed by CMP technique or the like By retreating the p-type epitaxial buried layer 125_2 and finishing the mirror finish, the p-type epitaxial buried layers 122_2 and 123_2 buried in the trench groove 121_2 are obtained (FIG. 3A (8)).

ＣＭＰ技術などにて表面を鏡面処理に仕上げた後には、素子部３については、ベース領域、ゲート絶縁膜、ゲート電極、ソース領域、ソース電極などを形成してスーパージャンクション構造のＭＯＳＦＥＴを完成させる。終端部５については、周縁のｎ型エピタキシャル層１２０の表面部にチャネルストッパを形成する。また、素子部３と終端部５について、それらのほぼ全面を覆うようにソース電極を形成する。これにより、ｐ型横型リサーフ領域１３０はソース電極と電気的に接続される。   After the surface is mirror-finished by CMP technology or the like, for the element portion 3, a base region, a gate insulating film, a gate electrode, a source region, a source electrode, and the like are formed to complete a super junction structure MOSFET. For the terminal portion 5, a channel stopper is formed on the surface of the peripheral n-type epitaxial layer 120. Further, a source electrode is formed so as to cover almost the entire surface of the element part 3 and the terminal part 5. Thereby, the p-type lateral RESURF region 130 is electrically connected to the source electrode.

こうすることで、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内において、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に略同一サイズ（幅・深さ）、略同一ピッチで繰り返し配置されているスーパージャンクション構造となる。ｎ型エピタキシャル層１２４は、ｎ型エピタキシャル層１２０そのもので形成されている。ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０に対して形成したトレンチ溝１２１が所定濃度の不純物を含んだｐ型半導体のエピタキシャル成長による埋め込まれることで形成される。トレンチ溝１２１は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成されているので、ｐ型エピタキシャル埋込層１２２，１２３も、デバイスの全域に亘り、略同一サイズと略同一ピッチでかつ一定の方向に、トレンチ溝１２１に対するｎ型半導体のエピタキシャル形成によって形成される。   By doing so, in the n-type epitaxial layer 120 formed on the n-type high-concentration substrate 110, the p-type epitaxial buried layers 122 and 123 and the n-type epitaxial layer 124 are alternately of substantially the same size (width / depth). ), A super junction structure repeatedly arranged at substantially the same pitch. The n-type epitaxial layer 124 is formed of the n-type epitaxial layer 120 itself. The p-type epitaxial buried layers 122 and 123 are formed by embedding a trench groove 121 formed in the n-type epitaxial layer 120 by epitaxial growth of a p-type semiconductor containing a predetermined concentration of impurities. Since the trench groove 121 is formed in substantially the same size, substantially the same pitch, and in a fixed direction over the entire area of the device, the p-type epitaxial buried layers 122 and 123 also have substantially the same size over the entire area of the device. Are formed by epitaxial formation of an n-type semiconductor with respect to the trench groove 121 at substantially the same pitch and in a fixed direction.

このように、第１実施形態（基本構成）の半導体装置１Ａ_1の製造方法によれば、比較的容易に埋め込み成長を行なうので、イオン注入と埋め込み結晶成長を繰り返すプロセスよりも少ない結晶成長回数でスーパージャンクション構造が形成される。   As described above, according to the manufacturing method of the semiconductor device 1A_1 of the first embodiment (basic configuration), since the embedded growth is performed relatively easily, the super growth can be performed with a smaller number of times of crystal growth than the process of repeating ion implantation and embedded crystal growth. A junction structure is formed.

加えて、アスペクト比の低いトレンチ埋込み結晶成長を複数回繰り返すので、完成状態で高アスペクト比となるデバイスを埋込み結晶成長により容易に形成される。すなわち、トレンチ溝を形成した後にトレンチ溝内を結晶成長により埋め込む第３の製法では、原理的には埋込み成長回数を１回にすることが可能であるが、スーパージャンクション構造で期待されるトレンチ溝のアスペクト比は比較的高い（たとえば５以上が要求される）ので、このような埋め込み結晶成長を１回で実現するには通常のエピタキシャル成長では困難である。そのため、たとえば、高アスペクト比の製法として、異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法が必要で製造コストが嵩むが、本実施形態ではそれが解決される。   In addition, since the trench embedded crystal growth with a low aspect ratio is repeated a plurality of times, a device having a high aspect ratio in the completed state can be easily formed by the embedded crystal growth. That is, in the third manufacturing method in which the trench groove is filled by crystal growth after the trench groove is formed, the number of filling growths can be reduced to one in principle, but the trench groove expected in the super junction structure is used. Is relatively high (for example, 5 or more is required), and it is difficult to realize such buried crystal growth by a single epitaxial growth. Therefore, for example, a special manufacturing method such as a silicon deep etching technique such as anisotropic etching or LIGA process is required as a manufacturing method with a high aspect ratio, and the manufacturing cost increases, but this embodiment solves this.

＜第１実施形態：第１変形例＞
図４〜図４Ａは、第１実施形態（第１変形例）の半導体装置１Ａ_2を説明する図である。ここで図４（１）は、半導体装置１Ａ_2の概略構成を模式的に示すデバイスの略半分について示した鳥瞰図である。図４（２），（３）は、半導体装置１Ａ_2の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図４（２）は半導体装置１Ａ_2の鳥瞰図であり、図４（３）は図４（２）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図４Ａは、スーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。 <First Embodiment: First Modification>
4 to 4A are diagrams illustrating the semiconductor device 1A_2 according to the first embodiment (first modification). Here, FIG. 4A is a bird's-eye view showing about half of the device schematically showing the schematic configuration of the semiconductor device 1A_2. 4 (2) and 4 (3) are diagrams schematically showing a schematic configuration of the boundary between the element part 3 and the terminal part 5 of the semiconductor device 1A_2, and FIG. 4 (2) is a bird's eye view of the semiconductor device 1A_2. FIG. 4 (3) is an XY solid sectional view (bird's eye view) taken along line AA ′ in FIG. 4 (2). FIG. 4A is a diagram for explaining an adverse effect when the horizontal resurf structure is applied to the super junction structure.

第１実施形態（第１変形例）の半導体装置１Ａ_2は、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ｐ型横型リサーフ領域１３０の形成に当たり、ｐ型ピラーとの重なり（オーバーラップ）を抑制した構造を持つようにしている。   In the semiconductor device 1A_2 of the first embodiment (first modification), the structure of the p-type epitaxial buried layer 123 is basically applied to the structure of the first embodiment (basic configuration), and the p-type of the termination portion 5 is applied. The horizontal resurf region 130 is slightly modified. The basic idea of the deformation is to have a structure in which the overlap with the p-type pillars (overlap) is suppressed in forming the p-type horizontal resurf region 130.

ｐ型エピタキシャル埋込層１２３（つまりｐ型ピラー領域）は縦型リサーフでもあるが、空乏層延伸機能を持つ横型リサーフと組み合わせることで、さらなる高耐圧を得ることが可能になる。ただしその際に、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０が同時に形成される部分の不純物濃度が濃くなることによるデメリット（耐圧の低下、電界バランスの悪化）を考慮すべきである。すなわち、ｐ型ピラー領域とｐ型横型リサーフ領域の重なる領域は不純物がそれぞれより導入され過剰な（高濃度な）ｐ型となることにより、図４Ａに示す第３比較例の半導体装置１Ｚのように、空乏化条件を満たさなくなることに繋がり、実際に期待される高耐圧化が得られなくなる。   The p-type epitaxial buried layer 123 (that is, the p-type pillar region) is also a vertical RESURF, but can be combined with a horizontal RESURF having a depletion layer extending function to obtain a higher breakdown voltage. However, demerits (decrease in breakdown voltage, deterioration in electric field balance) due to the increase in impurity concentration in the portion where the p-type epitaxial buried layer 123 and the p-type lateral RESURF region 130 are simultaneously formed should be taken into consideration. . That is, in the region where the p-type pillar region and the p-type lateral RESURF region overlap each other, impurities are introduced from each other to become an excessive (high concentration) p-type, so that the semiconductor device 1Z of the third comparative example shown in FIG. In addition, the depletion condition is not satisfied, and the actually expected high breakdown voltage cannot be obtained.

その解消策として、横型リサーフ領域の形成に当たり、ｐ型ピラーとの重なり（オーバーラップ）を抑制し、終端部５の主要な箇所で空乏化を得るようにする。ストライプ（ｐ型エピタキシャル埋込層１２３）の分離の部分（ｎ型エピタキシャル層１２４の部分）にｐ型のリサーフ領域をｐ型エピタキシャル埋込層１２３を避けかつほぼ（実質的に）連続するように、選択的に形成する。   As a solution for this, in forming the horizontal resurf region, the overlap with the p-type pillar is suppressed, and depletion is obtained at the main portion of the terminal portion 5. A p-type RESURF region is avoided from the p-type epitaxial buried layer 123 and is substantially (substantially) continuous with the separation portion (the n-type epitaxial layer 124 portion) of the stripe (p-type epitaxial buried layer 123). Selectively formed.

「ｐ型エピタキシャル埋込層１２３を避けかつほぼ（実質的に）連続するように」とは、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップが少なくなるようにと言う意味である。終端部５において、ｐ型エピタキシャル埋込層１２３にできるだけかからないように、ｎ型エピタキシャル層１２０内の中間領域にて、選択的にｐ型のリサーフ領域を設ける趣旨である。   “Avoid p-type epitaxial buried layer 123 and be substantially (substantially) continuous” means that the overlap between p-type epitaxial buried layer 123 and p-type lateral RESURF region 130 is reduced. Meaning. The purpose is to selectively provide a p-type RESURF region in an intermediate region in the n-type epitaxial layer 120 so that the p-type epitaxial buried layer 123 is not covered as much as possible in the terminal portion 5.

オーバーラップが全く無いない状態でｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０がほぼ（実質的に）連続するのが最適であるが、多少のオーバーラップがあってもよい。ｐ型エピタキシャル埋込層１２３はできるだけｐ型横型リサーフ領域１３０とオーバーラップしていない状態にするという趣旨だからである。「ほぼ（実質的に）連続する」とは、平面状態で、横方向のｐ型半導体領域であるｐ型横型リサーフ領域１３０により、空乏層が横方向に広がるように連続すると言う意味である。中間領域にて平面視したとき、ｐ型エピタキシャル埋込層１２３上にｐ型横型リサーフ領域１３０が存在するオーバーラップ部分の面積よりも、ｐ型エピタキシャル埋込層１２３上にｐ型横型リサーフ領域１３０が存在しない領域の面積の方が少ない状態であればよい。たとえば、各ｐ型エピタキシャル埋込層１２３の分離部間に適度な面積のｐ型横型リサーフ領域１３０を配置すればよく、そのときにｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とが一部において多少重なっていてもよい。   Although it is optimal that the p-type epitaxial buried layer 123 and the p-type lateral RESURF region 130 are substantially (substantially) continuous without any overlap, there may be some overlap. This is because the p-type epitaxial buried layer 123 is not overlapped with the p-type lateral RESURF region 130 as much as possible. “Substantially (substantially) continuous” means that the depletion layer continues in a planar state so that the depletion layer expands in the lateral direction by the p-type lateral RESURF region 130 which is a lateral p-type semiconductor region. When viewed in plan in the intermediate region, the p-type lateral resurf region 130 on the p-type epitaxial buried layer 123 is larger than the area of the overlap portion where the p-type lateral resurf region 130 exists on the p-type epitaxial buried layer 123. It is sufficient that the area of the region where no exists is smaller. For example, a p-type lateral resurf region 130 having an appropriate area may be disposed between the separation portions of the p-type epitaxial buried layers 123. At that time, the p-type epitaxial buried layer 123 and the p-type lateral resurf region 130 are separated from each other. Some may overlap.

なお、終端部５の各ｐ型エピタキシャル埋込層１２３は、電気的にフローティング状態とせずに、少なくともその一部がｐ型横型リサーフ領域１３０と電気な接続がとられるようにする。ｐ型横型リサーフ領域１３０は、たとえばソース電極と電気的な接続をとることができるように、素子部３における終端部５との境界部分のｐ型エピタキシャル埋込層１２２と接続する。終端部５に設けられたｐ型横型リサーフ領域１３０（空乏層延伸領域）で、ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２３）が電気的に接続されることで、誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量が改善される。   Each p-type epitaxial buried layer 123 in the termination portion 5 is not electrically floating, but at least a part of the p-type epitaxial buried layer 123 is electrically connected to the p-type lateral RESURF region 130. The p-type lateral RESURF region 130 is connected to the p-type epitaxial buried layer 122 at the boundary with the terminal portion 5 in the element portion 3 so that, for example, the source electrode can be electrically connected. Switching with an inductive load is achieved by electrically connecting the p-type pillar region (p-type epitaxial buried layer 123) with the p-type lateral RESURF region 130 (depletion layer extension region) provided in the termination portion 5. The breakdown of surge voltage generated during operation, avalanche breakdown, and transmission of hole current generated when recovery of the reverse diode is delayed is facilitated, so that these immunity is improved.

たとえば、ｐ型横型リサーフ領域１３０を終端部５内に配置しつつ、ｐ型横型リサーフ領域１３０の全体をｐ型エピタキシャル埋込層１２３の領域外に配置する（第１の仕組みと称する）。ｐ型エピタキシャル埋込層１２３の全ての表面部は、ｐ型横型リサーフ領域１３０が存在しないようにするもので、オーバーラップが一切無い最適な形態である。各ｐ型エピタキシャル埋込層１２３の分離部間にｐ型横型リサーフ領域１３０を配置すればよく、必ずしも終端部５の略全面（ｐ型エピタキシャル埋込層１２３の部分を除く）がｐ型横型リサーフ領域１３０で覆われている必要はない。   For example, the entire p-type lateral resurf region 130 is disposed outside the region of the p-type epitaxial buried layer 123 while the p-type lateral resurf region 130 is disposed in the termination portion 5 (referred to as a first mechanism). All the surface portions of the p-type epitaxial buried layer 123 are formed so that the p-type lateral resurf region 130 does not exist, and are in an optimum form without any overlap. The p-type lateral RESURF region 130 may be disposed between the separated portions of the respective p-type epitaxial buried layers 123, and the substantially entire surface of the termination portion 5 (excluding the portion of the p-type epitaxial buried layer 123) is not necessarily the p-type lateral RESURF. There is no need to cover the region 130.

たとえば、トレンチ溝形成パターンを略同一サイズ（幅・深さ）、略同一ピッチのレイアウトにすれば、ｐ型横型リサーフ領域１３０のパターン形成についても、略同一サイズ、略同一ピッチのレイアウト採用で実現可能となる。横型リサーフを適用した場合、工程の増加が避けられないけれども、終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化を実現する方を優先している。   For example, if the trench groove formation pattern has a layout with substantially the same size (width / depth) and substantially the same pitch, the pattern formation of the p-type horizontal RESURF region 130 can also be realized by adopting a layout with substantially the same size and pitch. It becomes possible. When horizontal resurf is applied, the number of processes is inevitably increased, but a stable high breakdown voltage can be realized by forming the p-type horizontal resurf region 130 while avoiding the overlap between the p-type layers in the terminal portion 5. Has priority.

第１実施形態（第１変形例）の半導体装置１Ａ_2は、ストライプ（ｐ型エピタキシャル埋込層１２３）の延伸方向と垂直の方向の繰り返しの分離の部分（ｎ型エピタキシャル層１２４の表面）にｐ型横型リサーフ領域１３０を選択的に形成して、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０のオーバーラップを避けている。このため、ｐ型のリサーフ構造とｐ型の繰り返し周辺埋込みエピタキシャルパターンが重なった高濃度な領域が少なくなり、終端部５の主要な箇所で空乏化が適正に得られる。単独のフローティングｐ型埋込み層（ｐ型エピタキシャル埋込層１２３）の電位を安定化させ、逆方向ダイオードのリカバリー特性を改善しつつ終端部５での高耐圧確保が実現される。半導体装置１Ａ_1の終端部５において、電圧印加時に電界が集中することのない構造が実現され、その結果、全Ｎ領域（ｎ型エピタキシャル層１２０、ｎ型エピタキシャル層１２４）の不純物濃度を多くすることでオン抵抗が低減される。合わせて、ｐ型横型リサーフ領域１３０のパターン形成は、終端部５のｐ型埋込み層（ｐ型エピタキシャル埋込層１２３）のパターンから反転形成することで、パターン配置が容易になる。   The semiconductor device 1A_2 of the first embodiment (first modified example) has p in the repeated separation portion (surface of the n-type epitaxial layer 124) in the direction perpendicular to the extending direction of the stripe (p-type epitaxial buried layer 123). The type lateral resurf region 130 is selectively formed to avoid the overlap of the p type epitaxial buried layer 123 and the p type lateral resurf region 130. For this reason, a high-concentration region where the p-type RESURF structure and the p-type repetitive peripheral buried epitaxial pattern overlap with each other is reduced, and depletion can be appropriately obtained at the main portion of the termination portion 5. It is possible to stabilize the potential of the single floating p-type buried layer (p-type epitaxial buried layer 123) and to secure the high breakdown voltage at the termination portion 5 while improving the recovery characteristics of the reverse diode. In the termination portion 5 of the semiconductor device 1A_1, a structure in which an electric field does not concentrate when a voltage is applied is realized, and as a result, the impurity concentration of all N regions (n-type epitaxial layer 120 and n-type epitaxial layer 124) is increased. The on-resistance is reduced. In addition, the pattern formation of the p-type lateral RESURF region 130 is facilitated by reversing the pattern of the p-type buried layer (p-type epitaxial buried layer 123) of the termination portion 5 to facilitate pattern arrangement.

＜製法：第１実施形態：第１変形例＞
図５〜図５Ａは、第１実施形態（第１変形例）の半導体装置１Ａ_2の製造方法の一手法を説明する図である。以下では、第１実施形態（基本構成）の半導体装置１Ａ_1の製法との相違点を中心に説明する。 <Production Method: First Embodiment: First Modification>
5 to 5A are diagrams for explaining one method of manufacturing the semiconductor device 1A_2 according to the first embodiment (first modification). Below, it demonstrates centering on difference with the manufacturing method of semiconductor device 1A_1 of 1st Embodiment (basic structure).

トレンチ形成エピタキシャル埋戻し製法（第３の製法）を適用して、ｐ型エピタキシャル埋込層１２２，１２３を形成するが、終端部５のｎ型エピタキシャル層１２０内の中間領域にｐ型エピタキシャル埋込層１２３とのオーバーラップが発生しないようにｐ型横型リサーフ領域１３０を形成することを考慮した製法にする。たとえば、１回目のｎ型エピタキシャル層１２０_1の形成、ｐ型横型リサーフ領域１３０の形成、２回目のｎ型エピタキシャル層１２０_2の形成の後、トレンチ溝の形成を１回で行ない、さらにトレンチ溝を埋め込む。トレンチ溝形成と埋込み成長回数を１回にすることが基本である。   The p-type epitaxial buried layers 122 and 123 are formed by applying the trench formation epitaxial backfilling method (third manufacturing method). The p-type epitaxial filling is performed in the intermediate region in the n-type epitaxial layer 120 of the termination portion 5. A manufacturing method is taken in consideration of forming the p-type horizontal RESURF region 130 so that the layer 123 does not overlap. For example, after forming the n-type epitaxial layer 120_1 for the first time, forming the p-type lateral RESURF region 130, and forming the n-type epitaxial layer 120_2 for the second time, the trench groove is formed once and the trench groove is embedded. . Basically, the trench groove formation and the number of buried growths are one.

先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する（図５（１））。さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図５（２））。このときのパターニングは少なくとも素子部３を覆うものであればよく、終端部５側のｐ型エピタキシャル埋込層１２３の部分を覆う必要はない。これにより、終端部５のみにｎ型エピタキシャル層１２０_1を覆うようにｐ型横型リサーフ領域１３０が形成される。   First, an n-type epitaxial layer 120_1 is formed on the n-type high-concentration substrate 110, which is a drain layer, to half the desired film thickness (FIG. 5 (1)). Further, patterning is performed using a photoresist mask or the like, and a p-type semiconductor having a predetermined concentration forming the p-type lateral RESURF region 130 is ion-implanted only in the terminal portion 5 (FIG. 5B). The patterning at this time only needs to cover at least the element portion 3, and need not cover the portion of the p-type epitaxial buried layer 123 on the termination portion 5 side. As a result, the p-type lateral RESURF region 130 is formed so as to cover the n-type epitaxial layer 120_1 only at the termination portion 5.

その後、素子部３のｎ型エピタキシャル層１２０_1と、終端部５のｎ型エピタキシャル層１２０_1を覆うように形成されているｐ型横型リサーフ領域１３０を一体的に覆うように、所定濃度のｎ型半導体を所望の膜厚になるようにエピタキシャル成長させる（図５（３））。こうすることで、ｐ型エピタキシャル埋込層１２０_1の膜厚とほぼ同一の膜厚を有するｎ型エピタキシャル層１２０_2が形成される。   Thereafter, an n-type semiconductor having a predetermined concentration is formed so as to integrally cover the p-type lateral RESURF region 130 formed so as to cover the n-type epitaxial layer 120_1 of the element portion 3 and the n-type epitaxial layer 120_1 of the termination portion 5. Is epitaxially grown to a desired film thickness (FIG. 5 (3)). By doing so, an n-type epitaxial layer 120_2 having a film thickness substantially the same as that of the p-type epitaxial buried layer 120_1 is formed.

そして、素子部３と終端部５の双方について、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０（１２０_1，１２０_2）内に、最終的に要求されるｐ型エピタキシャル埋込層１２２，１２３の幅Ｗ・深さＤを満たすようなアスペクト比で、フォトレジストや酸化膜ハードマスクなどを用いてトレンチ溝１２１をエッチング処理にて形成する（図５（４））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１は、好ましくはデバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１の幅および繰り返しピッチを全領域で一定にする）。   Then, the p-type epitaxial buried layer 122 finally required in the n-type epitaxial layer 120 (120_1, 120_2) formed on the n-type high-concentration substrate 110 for both the element portion 3 and the termination portion 5 is used. , 123 with an aspect ratio satisfying the width W and depth D, a trench groove 121 is formed by etching using a photoresist, an oxide film hard mask, or the like (FIG. 5D). At this time, the trench grooves 121 for the p-type epitaxial buried layers 122 and 123 are preferably formed in substantially the same size and the same pitch and in a fixed direction over the entire area of the device (the width and repetition of the trench grooves 121). Make the pitch constant in all areas).

その後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１に埋め込むことでスーパージャンクション構造を形成する。たとえば、トレンチ溝１２１を埋め込むように、後にｐ型エピタキシャル埋込層１２２，１２３をなすｐ型エピタキシャル埋込層１２５をエピタキシャル成長させる（図５Ａ（５））。さらに、ｐ型エピタキシャル埋込層１２２，１２３をなすｐ型半導体がトレンチ溝１２１に埋め込まれた後には、ＣＭＰ技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５を後退させ、表面を鏡面処理に仕上げることで、トレンチ溝１２１に埋め込まれたｐ型エピタキシャル埋込層１２２，１２３を得る（図５Ａ（６））。   Thereafter, a super junction structure is formed by embedding a p-type semiconductor in the trench groove 121 by epitaxial growth. For example, the p-type epitaxial buried layer 125 that later forms the p-type epitaxial buried layers 122 and 123 is epitaxially grown so as to fill the trench groove 121 (FIG. 5A (5)). Further, after the p-type semiconductor forming the p-type epitaxial buried layers 122 and 123 is buried in the trench groove 121, the p-type epitaxial buried layer is exposed by CMP or the like until the surface of the n-type epitaxial layer 124 is exposed. The p-type epitaxial buried layers 122 and 123 buried in the trench groove 121 are obtained by retreating 125 and finishing the surface to a mirror finish (FIG. 5A (6)).

このように、第１実施形態（第１変形例）の半導体装置１Ａ_2の製造方法によれば、ｎ型エピタキシャル層１２０を最終的に必要とされる膜厚にしてからトレンチ溝１２１の形成と埋込み成長回数を１回にしてトレンチ溝１２１を埋め込むので、イオン注入と埋め込み結晶成長を繰り返すプロセスよりも少ない結晶成長回数でスーパージャンクション構造が形成される。   As described above, according to the method for manufacturing the semiconductor device 1A_2 of the first embodiment (first modification), the trench groove 121 is formed and buried after the n-type epitaxial layer 120 is finally made to have a required film thickness. Since the trench groove 121 is buried with the number of times of growth being one, the super junction structure is formed with a smaller number of times of crystal growth than the process of repeating ion implantation and buried crystal growth.

異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法が必要であるが、比較的高いアスペクト比の埋め込み結晶成長が１回でよく、プロセスが簡便になる利点がある。加えて、終端部５においては、トレンチ溝１２１の形成により中間領域のｐ型横型リサーフ領域１３０が除去されることでｐ型エピタキシャル埋込層１２３とのオーバーラップを発生させないようにするための開口部１３１が形成され、その後にｐ型エピタキシャル埋込層１２５の埋込みによりｐ型エピタキシャル埋込層１２３が形成されるので、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップが防止される。ただし、後述する第１実施形態（第２変形例）の製法と比べると、ｐ型エピタキシャル埋込層１２５のエピタキシャル成長時にｐ型横型リサーフ領域１３０側への浸みだしが少なからずあるので、ｐ型横型リサーフ領域１３０とｐ型エピタキシャル埋込層１２３との境界部で多少のオーバーラップが発生し得る。   Although a special manufacturing method such as silicon deep etching technology such as anisotropic etching or LIGA process is required, there is an advantage that the process can be simplified because only a relatively high aspect ratio embedded crystal growth is required. In addition, in the termination portion 5, an opening for preventing the p-type epitaxial buried layer 123 from overlapping by removing the p-type lateral RESURF region 130 in the intermediate region by forming the trench groove 121. Since the portion 131 is formed and then the p-type epitaxial buried layer 123 is formed by embedding the p-type epitaxial buried layer 125, the p-type epitaxial buried layer 123 and the p-type lateral RESURF region 130 are overlapped. Is prevented. However, as compared with the manufacturing method of the first embodiment (second modification) described later, since the p-type lateral buried region 125 is not substantially leaked into the p-type lateral RESURF region 130 during the epitaxial growth, the p-type lateral type is used. Some overlap may occur at the boundary between the RESURF region 130 and the p-type epitaxial buried layer 123.

＜第１実施形態：第２変形例＞
図６〜図６Ａは、第１実施形態（第２変形例）の半導体装置１Ａ_3を説明する図である。ここで図６は、半導体装置１Ａ_3の概略構成を模式的に示す図である。図６（１）は半導体装置１Ａ_3の鳥瞰図であり、図６（２）は図６（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図６Ａは、図６（１）におけるＡ−Ａ’線のＸＹ平面図（全体概要）である。 <First Embodiment: Second Modification>
6 to 6A are diagrams illustrating the semiconductor device 1A_3 according to the first embodiment (second modified example). FIG. 6 is a diagram schematically showing a schematic configuration of the semiconductor device 1A_3. 6A is a bird's-eye view of the semiconductor device 1A_3, and FIG. 6B is an XY three-dimensional cross-sectional view (bird's-eye view) taken along line AA ′ in FIG. FIG. 6A is an XY plan view (overall outline) taken along line AA ′ in FIG.

第１実施形態（第２変形例）の半導体装置１Ａ_3は、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成、第１変形例）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ｐ型横型リサーフ領域１３０の形成に当たり、第２の仕組みとして、ｐ型横型リサーフ領域１３０を終端部５内に配置しつつ、ｐ型エピタキシャル埋込層１２３の少なくとも一部の位置ではｐ型横型リサーフ領域１３０に開口部１３２を形成することに特徴がある。完成品状態で、開口部１３２がｐ型エピタキシャル埋込層１２３と対応する位置に設けられている状態にするのである。   The semiconductor device 1A_3 of the first embodiment (second modification) is terminated while basically applying the mechanism of the first embodiment (basic configuration, first modification) with respect to the structure of the p-type epitaxial buried layer 123. The p-type horizontal RESURF region 130 of the part 5 is slightly modified. The basic idea of the deformation is that when forming the p-type lateral resurf region 130, as a second mechanism, the p-type lateral resurf region 130 is disposed in the terminal portion 5, and at least the p-type epitaxial buried layer 123 is formed. At some positions, the opening 132 is formed in the p-type horizontal RESURF region 130. In the completed product state, the opening 132 is provided at a position corresponding to the p-type epitaxial buried layer 123.

要するに、素子部３の周辺において、ｎ型エピタキシャル層１２０内の中間領域で、終端部５の略全面（ｐ型エピタキシャル埋込層１２３の部分を除く）がｐ型横型リサーフ領域１３０で覆われている状態つまり大局的にはｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０がオーバーラップするように形成される場合に、ｐ型エピタキシャル埋込層１２３との交差部分のｐ型横型リサーフ領域１３０に開口部１３２が形成されていると言うことである。ｐ型エピタキシャル埋込層１２３との交差部分のｐ型横型リサーフ領域１３０に開口部１３２を形成すれば、その開口部１３２の部分ではオーバーラップしないことになる。ｐ型横型リサーフ領域１３０とｐ型エピタキシャル埋込層１２３とのオーバーラップを少なくする（好ましくは避ける）には、開口部１３２のサイズ（本例では特に幅）は、ｐ型エピタキシャル埋込層１２３のサイズよりも大きくするのがよい。   In short, in the periphery of the element portion 3, in the intermediate region in the n-type epitaxial layer 120, substantially the entire surface of the termination portion 5 (excluding the portion of the p-type epitaxial buried layer 123) is covered with the p-type lateral resurf region 130. In other words, when the p-type epitaxial buried layer 123 and the p-type lateral resurf region 130 are formed so as to overlap each other, the p-type lateral resurf region at the intersection with the p-type epitaxial buried layer 123 is formed. That is, an opening 132 is formed in 130. If the opening 132 is formed in the p-type lateral RESURF region 130 at the intersection with the p-type epitaxial buried layer 123, the opening 132 does not overlap. In order to reduce (preferably avoid) the overlap between the p-type lateral RESURF region 130 and the p-type epitaxial buried layer 123, the size of the opening 132 (particularly the width in this example) is set to the p-type epitaxial buried layer 123. It should be larger than the size.

たとえば 図６Ａ（１）に示す例は、ｐ型エピタキシャル埋込層１２３の配列方向の分離部（ｎ型エピタキシャル層１２４の部分）に関して各別に開口部１３２を形成しているとともに、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対しても各別に開口部１３２を形成している態様である。この場合、素子部３と終端部５との境界部については、図示のようにｐ型横型リサーフ領域１３０を配置してもよいし、図示しないが素子部３の開口部１３２とｐ型エピタキシャル埋込層１２３についての各別の開口部１３２を連続させてもよい。   For example, in the example shown in FIG. 6A (1), an opening 132 is formed separately for each separation portion (part of the n-type epitaxial layer 124) in the arrangement direction of the p-type epitaxial buried layer 123, and the p-type epitaxial buried layer is formed. In this embodiment, the opening 132 is formed separately for each p-type epitaxial buried layer 123 extended from the buried layer 122. In this case, a p-type lateral RESURF region 130 may be disposed at the boundary between the element part 3 and the terminal part 5 as shown, or the opening 132 of the element part 3 and the p-type epitaxial buried are not shown. Each separate opening 132 for the buried layer 123 may be continuous.

図６Ａ（２）に示す例は、ｐ型エピタキシャル埋込層１２３の配列方向の分離部（ｎ型エピタキシャル層１２４の部分）に関しては各別に開口部１３２を形成しているが、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対しては連続する１つの開口部１３２を形成している態様である。この場合、素子部３と終端部５との境界部については、図示のようにｐ型横型リサーフ領域１３０を配置してもよいし、図示しないが素子部３の開口部１３２と各ｐ型エピタキシャル埋込層１２３についての１つの開口部１３２を連続させてもよい。   In the example shown in FIG. 6A (2), the opening 132 is formed separately for each of the separation parts (parts of the n-type epitaxial layer 124) in the arrangement direction of the p-type epitaxial buried layer 123. In this embodiment, one continuous opening 132 is formed for each p-type epitaxial buried layer 123 extended from the buried layer 122. In this case, a p-type lateral RESURF region 130 may be disposed at the boundary between the element part 3 and the terminal part 5 as shown, or the opening 132 of the element part 3 and each p-type epitaxial are not shown. One opening 132 for the buried layer 123 may be continuous.

何れの態様においても、終端部５においてｐ型エピタキシャル埋込層１２３を避けるようにｐ型のリサーフ領域（ｐ型横型リサーフ領域１３０）を選択的に形成する点では、ｐ型ピラーとの重なりを抑制し終端部５の主要な箇所で空乏化を得る第１実施形態（第１変形例）と考え方に相違はない。終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０をｎ型エピタキシャル層１２０内の中間領域に形成することで安定した高耐圧化が実現される点では第１実施形態（基本構成・第１変形例）と同様の効果が得られる。ただし、開口部１３２を各別に形成する方がｐ型横型リサーフ領域１３０の面積が広く高耐圧化の点では有利である。   In any aspect, the p-type resurf region (p-type lateral resurf region 130) is selectively formed so as to avoid the p-type epitaxial buried layer 123 in the terminal portion 5, so that it overlaps with the p-type pillar. There is no difference in the way of thinking from the first embodiment (first modification) that suppresses and obtains depletion at the main portion of the terminal portion 5. The first embodiment is that a stable high breakdown voltage is realized by forming the p-type lateral resurf region 130 in the intermediate region in the n-type epitaxial layer 120 while avoiding the overlap between the p-type layers in the terminal portion 5. The same effect as (basic configuration / first modification) can be obtained. However, it is advantageous to form the openings 132 separately in terms of a large area of the p-type horizontal RESURF region 130 and high breakdown voltage.

＜製法：第１実施形態：第２変形例＞
図７は、第１実施形態（第２変形例）の半導体装置１Ａ_3の製造方法の一手法を説明する図である。以下では、第１実施形態（第２変形例）の半導体装置１Ａ_2の製法との相違点を中心に説明する。 <Manufacturing method: 1st Embodiment: 2nd modification>
FIG. 7 is a diagram illustrating one method of manufacturing the semiconductor device 1A_3 according to the first embodiment (second modification). Below, it demonstrates centering on difference with the manufacturing method of semiconductor device 1A_2 of 1st Embodiment (2nd modification).

基本的には、第１実施形態（第１変形例）と同様に、トレンチ溝形成と埋込み成長回数を１回にすることが基本であるが、終端部５におけるｎ型エピタキシャル層１２０の中間領域へのｐ型横型リサーフ領域１３０の形成時に、ｐ型エピタキシャル埋込層１２３とのオーバーラップを発生させないようにするための開口部１３２をパターニングしておく点に特徴がある。   Basically, as in the first embodiment (first modification), the trench groove formation and the number of buried growths are basically one, but the intermediate region of the n-type epitaxial layer 120 in the terminal portion 5 is used. When the p-type lateral RESURF region 130 is formed, the opening 132 for preventing the overlap with the p-type epitaxial buried layer 123 is patterned.

先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する（図７（１））。さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図７（２））。以下、第１実施形態（第１変形例）と同様である。   First, an n-type epitaxial layer 120_1 is formed on the n-type high-concentration substrate 110, which is a drain layer, to half the desired film thickness (FIG. 7 (1)). Further, patterning is performed using a photoresist mask or the like, and a p-type semiconductor having a predetermined concentration forming the p-type lateral RESURF region 130 is ion-implanted only in the terminal portion 5 (FIG. 7B). Hereinafter, it is the same as that of 1st Embodiment (1st modification).

マスクのパターニングは、少なくとも素子部３の全体を覆うとともに、終端部５ではｐ型エピタキシャル埋込層１２３に対応する位置の覆う部分を、ｐ型エピタキシャル埋込層１２３よりもサイズ（本例では特にストライプ配列方向の幅）を大きくする。つまり、ｐ型エピタキシャル埋込層１２３やｐ型エピタキシャル埋込層１２３を取り囲む開口部１３２の部分も覆うものとする。ｐ型エピタキシャル埋込層１２３よりもサイズを大きくするとオーバーラップが確実に回避される。   The patterning of the mask covers at least the entire element portion 3, and at the terminal portion 5, the portion covering the position corresponding to the p-type epitaxial buried layer 123 is larger than the p-type epitaxial buried layer 123 (particularly in this example). Increase the width in the stripe arrangement direction. That is, the p-type epitaxial buried layer 123 and the opening 132 surrounding the p-type epitaxial buried layer 123 are also covered. When the size is made larger than that of the p-type epitaxial buried layer 123, the overlap is surely avoided.

このように、第１実施形態（第２変形例）の半導体装置１Ａ_3の製造方法によれば、ｎ型エピタキシャル層１２０を最終的に必要とされる膜厚にしてからトレンチ溝１２１の形成と埋込み成長回数を１回にしてトレンチ溝１２１を埋め込むので、イオン注入と埋め込み結晶成長を繰り返すプロセスよりも少ない結晶成長回数でスーパージャンクション構造が形成される。   As described above, according to the method for manufacturing the semiconductor device 1A_3 of the first embodiment (second modification), the trench groove 121 is formed and buried after the n-type epitaxial layer 120 is finally made to have a required film thickness. Since the trench groove 121 is buried with the number of times of growth being one, the super junction structure is formed with a smaller number of times of crystal growth than the process of repeating ion implantation and buried crystal growth.

異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法が必要であるが、比較的高いアスペクト比の埋め込み結晶成長が１回でよく、プロセスが簡便になる利点がある。加えて、終端部５においては、ｐ型エピタキシャル埋込層１２３を取り囲む開口部１３２を形成するようにパターニングしてｐ型横型リサーフ領域１３０を形成するので、第１変形例よりもオーバーラップがより確実に防止される。   Although a special manufacturing method such as silicon deep etching technology such as anisotropic etching or LIGA process is required, there is an advantage that the process can be simplified because only a relatively high aspect ratio embedded crystal growth is required. In addition, since the p-type lateral resurf region 130 is formed by patterning in the termination portion 5 so as to form the opening 132 surrounding the p-type epitaxial buried layer 123, the overlap is more than that in the first modification. It is surely prevented.

＜第１実施形態：第３変形例＞
図８は、第１実施形態（第３変形例）の半導体装置１Ａ_4を説明する図である。ここで図８は、半導体装置１Ａ_4の概略構成を模式的に示す鳥瞰図である。 <First Embodiment: Third Modification>
FIG. 8 is a diagram illustrating the semiconductor device 1A_4 according to the first embodiment (third modification). Here, FIG. 8 is a bird's-eye view schematically showing a schematic configuration of the semiconductor device 1A_4.

第１実施形態（第３変形例）の半導体装置１Ａ_4は、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、終端部５のみに２層以上のｐ型横型リサーフ領域１３０が形成されている点にある。特に後述する第４実施形態との相違点として、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内のみにおいて、終端部５のみに２層以上のｐ型横型リサーフ領域１３０が形成されている点に特徴がある。図ではｎ型エピタキシャル層１２０内に２層のｐ型横型リサーフ領域１３０_1ａ，１３０_1ｂを設けている。   In the semiconductor device 1A_4 of the first embodiment (third modification), the p-type of the termination portion 5 is basically applied to the structure of the p-type epitaxial buried layer 123 while basically applying the mechanism of the first embodiment (basic configuration). The horizontal resurf region 130 is slightly modified. The basic idea of the deformation is that two or more p-type lateral RESURF regions 130 are formed only in the terminal end portion 5. In particular, as a difference from the fourth embodiment to be described later, two or more p-type lateral resurf regions 130 are formed only in the termination portion 5 only in the n-type epitaxial layer 120 sandwiched between the drain electrode side and the source electrode side. It is characterized in that it is. In the figure, two p-type lateral RESURF regions 130_1a and 130_1b are provided in the n-type epitaxial layer 120.

このような構成の場合、終端部５におけるｎ型エピタキシャル層１２０内で複数層のｐ型横型リサーフ領域１３０を利用して、ドレイン電圧印加時に形成される空乏層を曲率をもった形状にする際に、第１実施形態よりもその任意形状の設計が容易になる利点がある。   In the case of such a configuration, when a plurality of p-type lateral RESURF regions 130 are used in the n-type epitaxial layer 120 in the termination portion 5, the depletion layer formed when the drain voltage is applied has a curved shape. In addition, there is an advantage that the design of the arbitrary shape becomes easier than in the first embodiment.

一例として、Ｚ方向（深さ方向）にｎ型エピタキシャル層１２０を１／Ｎ（Ｎは３以上）に略均等に区分けし、その分割位置（つまりＺ方向の下からα／Ｎごとの位置当たり：αは１〜Ｎ−１）のそれぞれに、ｐ型横型リサーフ領域１３０_1ａ，１３０_1ｂを形成する。ただし、均等に区分けすることは必須ではない。   As an example, the n-type epitaxial layer 120 is roughly equally divided into 1 / N (N is 3 or more) in the Z direction (depth direction), and the divided positions (that is, the positions per α / N from the bottom in the Z direction). : Α forms p-type horizontal RESURF regions 130_1a and 130_1b in each of 1 to N-1). However, it is not essential to divide evenly.

この第１実施形態（第３変形例）の半導体装置１Ａ_4の製造方法については図示を割愛するが、第１実施形態（基本構成）の製造方法において、アスペクト比の低いトレンチ埋込み結晶成長を“ｐ型横型リサーフ領域１３０の層数＋１回”繰り返せばよい。   Although the illustration of the manufacturing method of the semiconductor device 1A_4 of the first embodiment (third modified example) is omitted, in the manufacturing method of the first embodiment (basic configuration), trench buried crystal growth having a low aspect ratio is performed by “p”. The number of layers of the mold type horizontal resurf region 130 may be repeated “one time”.

ここでは、第１実施形態の基本構成に対する変形例で示したが、第１変形例や第２変形例に対しても同様の変形を適用できる。それら変形例においても、それぞれ第１変形例や第２変形例の製造方法において、ｎ型エピタキシャル層１２０の成膜を“ｐ型横型リサーフ領域１３０の層数＋１回”繰り返し、ｎ型エピタキシャル層１２０を最終的に必要とされる膜厚にしてからトレンチ溝１２１の形成と埋込み成長回数を１回にしてトレンチ溝１２１をｐ型エピタキシャル埋込層１２５で埋め込めばよい。   Here, although it showed with the modification with respect to the basic composition of a 1st embodiment, the same modification is applicable also to the 1st modification and the 2nd modification. Also in these modified examples, in the manufacturing methods of the first modified example and the second modified example, the formation of the n-type epitaxial layer 120 is repeated “number of layers of the p-type lateral RESURF region +1 times”, and the n-type epitaxial layer 120 is repeated. The trench groove 121 may be buried with the p-type epitaxial buried layer 125 by forming the trench groove 121 and embedding growth frequency once after the film thickness is finally required.

＜第２実施形態：基本構成＞
図９〜図９Ａは、第２実施形態（基本構成）の半導体装置１Ｂ_1を説明する図である。ここで、図９は、半導体装置１Ｂ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図９（１）は半導体装置１Ｂ_1の鳥瞰図であり、図９（２）は図９（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図９Ａは、図９（１）でのＸＹ表面と図９（２）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。 <Second Embodiment: Basic Configuration>
9 to 9A are diagrams for explaining a semiconductor device 1B_1 according to the second embodiment (basic configuration). Here, FIG. 9 is a diagram schematically showing a schematic configuration of the boundary between the element part 3 and the terminal part 5 of the semiconductor device 1B_1, and FIG. 9A is a bird's eye view of the semiconductor device 1B_1. (2) is an XY three-dimensional sectional view (bird's eye view) taken along line AA ′ in FIG. 9 (1). 9A is an XY plan view (perspective view) focusing on the XY surface in FIG. 9A and the XY surface in FIG. 9B, omitting the source region and also showing the base region and the gate electrode. .

第２実施形態（基本構成）の半導体装置１Ｂ_1は、第１実施形態（基本構成）に対する変形例であり、終端部５側において中間領域に設けたｐ型横型リサーフ領域１３０に対して、ｐ型エピタキシャル埋込層１２３の配列方向に垂直なスリット１３６が一定間隔で形成されている点に特徴を有する。そのスリット１３６には、ｎ型エピタキシャル層１２４（ｎ型エピタキシャル層１２０）が配置される。つまり、ｐ型横型リサーフ領域１３０は、ｎ型半導体のスリットが一定間隔で入っている。   The semiconductor device 1B_1 of the second embodiment (basic configuration) is a modification of the first embodiment (basic configuration), and is different from the p-type horizontal RESURF region 130 provided in the intermediate region on the terminal end 5 side. A feature is that slits 136 perpendicular to the arrangement direction of the epitaxial buried layer 123 are formed at regular intervals. In the slit 136, the n-type epitaxial layer 124 (n-type epitaxial layer 120) is disposed. In other words, the p-type horizontal RESURF region 130 includes slits of n-type semiconductor at regular intervals.

プロセスばらつきによりｐ型エピタキシャル埋込層１２３やｎ型エピタキシャル層１２４の不純物濃度は必ずしも均一ではなく、ｐ型横型リサーフ領域１３０を終端部５の略全面に形成すると、プロセスばらつきに応じて空乏層が不均一に広がる。一方、ｐ型横型リサーフ領域１３０に対してスリット１３６を形成することで、電界が上下方向からだけではなく左右からも印加されるようになるため、空乏層がより広がり易くなる。   Due to process variations, the impurity concentration of the p-type epitaxial buried layer 123 and the n-type epitaxial layer 124 is not necessarily uniform. When the p-type lateral RESURF region 130 is formed on almost the entire surface of the termination portion 5, a depletion layer is formed according to the process variation. Spread unevenly. On the other hand, by forming the slit 136 in the p-type lateral RESURF region 130, an electric field is applied not only from the vertical direction but also from the left and right sides, so that the depletion layer is more easily spread.

＜第２実施形態：変形例＞
図９Ｂは、第２実施形態の変形例を示す図である。ここで、第２実施形態（変形例）の半導体装置１Ｂ_2は、ｐ型ピラーとの重なりを抑制するように横型リサーフ領域を形成する第１実施形態（第１変形例）に対する変形例で示している。図示を割愛するが、その他の第１実施形態の第２・第３変形例に対しても同様の仕組みを適用可能である。 <Second Embodiment: Modification>
FIG. 9B is a diagram illustrating a modification of the second embodiment. Here, the semiconductor device 1B_2 of the second embodiment (modified example) is shown as a modified example of the first embodiment (first modified example) in which the horizontal resurf region is formed so as to suppress the overlap with the p-type pillar. Yes. Although not shown, the same mechanism can be applied to the second and third modified examples of the other first embodiments.

＜第３実施形態＞
図１０〜図１０Ａは、第３実施形態の半導体装置１Ｃ_1を説明する図である。ここで、図１０は、半導体装置１Ｃ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１０（１）は半導体装置１Ｃ_1の鳥瞰図であり、図１０（２）は図１０（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図１０Ａは、図１０（１）でのＸＹ表面と図１０（２）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。 <Third Embodiment>
10A to 10A are diagrams illustrating the semiconductor device 1C_1 according to the third embodiment. Here, FIG. 10 is a diagram schematically showing a schematic configuration of the boundary between the element portion 3 and the terminal portion 5 of the semiconductor device 1C_1, and FIG. 10A is a bird's eye view of the semiconductor device 1C_1. (2) is an XY three-dimensional sectional view (bird's eye view) taken along line AA ′ in FIG. 10A is an XY plan view (perspective view) focusing on the XY surface in FIG. 10 (1) and the XY surface in FIG. 10 (2), omitting the source region and also showing the base region and the gate electrode. .

第３実施形態の半導体装置１Ｃは、第１実施形態に対する変形例であり、終端部５側において中間領域に設けた空乏層延伸領域として機能するｐ型横型リサーフ領域１３０をｐ型エピタキシャル埋込層１２３の配列方向の終端部５の周縁まで延在させずに、ｐ型横型リサーフ領域１３０の終端より外側にストライプの配列方向においてさらにｐ型エピタキシャル埋込層１２３をフローティング状態で設けている点に特徴を有する。デバイス周縁側のｐ型エピタキシャル埋込層１２３をｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０と電気的に切り離す趣旨である。図では第１実施形態（基本構成）に対する変形例で示しているが、第１実施形態の第１〜第３変形例に対しても同様の仕組みを適用可能である。   The semiconductor device 1C of the third embodiment is a modification of the first embodiment, and the p-type lateral RESURF region 130 functioning as a depletion layer extension region provided in the intermediate region on the terminal end 5 side is replaced with a p-type epitaxial buried layer. The p-type epitaxial buried layer 123 is further provided in a floating state in the stripe arrangement direction outside the end of the p-type horizontal RESURF region 130 without extending to the periphery of the end portion 5 in the arrangement direction of 123. Has characteristics. This is to electrically isolate the p-type epitaxial buried layer 123 on the peripheral edge of the device from the p-type lateral RESURF region 130 in the n-type epitaxial layer 120. In the figure, a modification to the first embodiment (basic configuration) is shown, but the same mechanism can be applied to the first to third modifications of the first embodiment.

つまり、ｐ型横型リサーフ領域１３０を終端部５に形成するに当たっては、全てのｐ型エピタキシャル埋込層１２３間にｐ型横型リサーフ領域１３０を配置することは必須ではなく、また、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０との電気的な接続をとることは必須ではなく、デバイスの最外周側についてはｐ型エピタキシャル埋込層１２３をフローティング状態としておいてもよい。   In other words, in forming the p-type lateral resurf region 130 at the termination portion 5, it is not essential to dispose the p-type lateral resurf region 130 between all the p-type epitaxial buried layers 123. It is not essential to electrically connect the epitaxial buried layer 123 to the p-type lateral RESURF region 130, and the p-type epitaxial buried layer 123 may be in a floating state on the outermost peripheral side of the device. .

デバイス周辺部では、内部に比べると、加工ミス（たとえばエッチングクラック）などの欠陥が起こり易い。デバイス周縁のｐ型エピタキシャル埋込層１２３が内部のｐ型エピタキシャル埋込層１２３と電気的に接続されていると、デバイス周縁の加工ミスでｐ型エピタキシャル埋込層１２３が他の部材と電気的に接触してしまうことが懸念されるが、最外周側を内部と電気的に切り離すことでその問題は解消される。   At the periphery of the device, defects such as processing errors (for example, etching cracks) are more likely to occur than inside. When the p-type epitaxial buried layer 123 at the periphery of the device is electrically connected to the internal p-type epitaxial buried layer 123, the p-type epitaxial buried layer 123 is electrically connected to other members due to a processing error at the periphery of the device. However, the problem can be solved by electrically separating the outermost peripheral side from the inside.

また、デバイス周辺部では、加工ミスが起こり易いだけでなく、トレンチ溝形成と埋込み成長時に、周囲環境が内部と異なることにより、溝形成やエピタキシャル成長が内部と周縁で同一にならず特性差が生じ得る。そのような特性差のあるものも内部のものと全て一体的に電気的に接続してしまうと、内部の良好な特性を活かすことができないが、最外周側を内部と電気的に切り離すことでその問題は解消される。   In addition, not only processing errors are likely to occur at the periphery of the device, but the trench formation and epitaxial growth are not the same between the inside and the periphery due to the surrounding environment being different from the inside during trench groove formation and buried growth, resulting in characteristic differences. obtain. Even if there is such a characteristic difference, if all the internal ones are electrically connected integrally, good internal characteristics cannot be utilized, but the outermost peripheral side can be electrically disconnected from the inside. The problem is solved.

＜第３実施形態：変形例＞
図１０Ｂは、第３実施形態の変形例を示す図である。ここで、第３実施形態（変形例）の半導体装置１Ｃ_2は、ｐ型ピラーとの重なりを抑制するように横型リサーフ領域を形成する第１実施形態（第１変形例）に対する変形例で示している。図示を割愛するが、その他の第１実施形態の第２変形例や第３変形例、あるいは第２実施形態に対しても同様の変形を適用できる。 <Third Embodiment: Modification>
FIG. 10B is a diagram illustrating a modification of the third embodiment. Here, the semiconductor device 1C_2 of the third embodiment (modified example) is shown as a modified example with respect to the first embodiment (first modified example) in which the horizontal resurf region is formed so as to suppress the overlap with the p-type pillar. Yes. Although illustration is omitted, the same modification can be applied to the other second modification, the third modification, or the second embodiment of the first embodiment.

＜第４実施形態＞
図１１は、第４実施形態の半導体装置１Ｄを説明する図である。ここで、図１１は、半導体装置１Ｄの素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１１（１）は半導体装置１Ｄの鳥瞰図であり、図１１（２）は図１１（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。 <Fourth embodiment>
FIG. 11 is a diagram illustrating a semiconductor device 1D according to the fourth embodiment. Here, FIG. 11 is a diagram schematically illustrating a schematic configuration of the boundary between the element unit 3 and the terminal unit 5 of the semiconductor device 1D, and FIG. 11A is a bird's-eye view of the semiconductor device 1D. (2) is an XY three-dimensional sectional view (bird's eye view) taken along line AA ′ in FIG.

第４実施形態の半導体装置１Ｄは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、終端部５のみに２層以上のｐ型横型リサーフ領域１３０が形成されている点にある。特に前述の第１実施形態（第３変形例）との相違点として、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内に加えてドレイン電極側およびソース電極側の少なくとも一方の表面部にもさらにｐ型空乏層延伸層が形成されている点に特徴がある。   In the semiconductor device 1D of the fourth embodiment, the structure of the first embodiment (basic configuration) is basically applied to the structure of the p-type epitaxial buried layer 123, and the p-type lateral RESURF region 130 of the termination portion 5 is Some modifications are added. The basic idea of the deformation is that two or more p-type lateral RESURF regions 130 are formed only in the terminal end portion 5. In particular, as a difference from the first embodiment (third modification) described above, in addition to the n-type epitaxial layer 120 sandwiched between the drain electrode side and the source electrode side, at least one of the drain electrode side and the source electrode side is provided. A p-type depletion layer extension layer is further formed on the surface portion.

一例として図では、ｎ型エピタキシャル層１２０内の中間領域に１層のｐ型横型リサーフ領域１３０_1を形成し、さらにドレイン電極側およびソース電極側の双方の表面部にｐ型横型リサーフ領域１３０_2，１３０_3を形成している。図示しないが、ドレイン電極側のｐ型横型リサーフ領域１３０_2およびソース電極側のｐ型横型リサーフ領域１３０_3の何れか一方とｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1との組合せでもよい。   As an example, in the drawing, a single p-type lateral RESURF region 130_1 is formed in an intermediate region in the n-type epitaxial layer 120, and p-type lateral RESURF regions 130_2 and 130_3 are formed on both the drain electrode side and source electrode side surface portions. Is forming. Although not shown, a combination of either the p-type lateral RESURF region 130_2 on the drain electrode side or the p-type lateral RESURF region 130_3 on the source electrode side and the p-type lateral RESURF region 130_1 in the n-type epitaxial layer 120 may be used.

このような構成の場合、終端部５におけるｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1だけでなく、ｎ型エピタキシャル層１２０の表面部のｐ型横型リサーフ領域１３０_2，１３０_3も利用することで、第実施形態（基本構成）よりも、空乏層が広がり易くなる。誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量がさらに改善される。   In the case of such a configuration, not only the p-type lateral resurf region 130_1 in the n-type epitaxial layer 120 in the termination portion 5, but also the p-type lateral resurf regions 130_2 and 130_3 on the surface portion of the n-type epitaxial layer 120 are used. The depletion layer is easier to spread than in the first embodiment (basic configuration). Since the transmission of hole currents generated during surge voltage breakdown or avalanche breakdown or reverse diode recovery delay occurring during switching operation with an inductive load is facilitated, these immunities are further improved.

＜製法：第４実施形態＞
図１２は、第４実施形態の半導体装置１Ｄの製造方法の一手法を説明する図である。以下では、第１実施形態（基本構成）の半導体装置１Ａ_1の製法との相違点を中心に説明する。 <Production method: Fourth embodiment>
FIG. 12 is a diagram illustrating one method of manufacturing the semiconductor device 1D according to the fourth embodiment. Below, it demonstrates centering on difference with the manufacturing method of semiconductor device 1A_1 of 1st Embodiment (basic structure).

基本的には、第１実施形態（基本構成）の製法に加えて、ｎ型エピタキシャル層１２０の終端部５側の表面部（ドレイン電極側やソース電極側）にｐ型空乏層延伸層（ｐ型横型リサーフ領域１３０_2、１３０_3）を形成する工程を追加すればよい。   Basically, in addition to the manufacturing method of the first embodiment (basic configuration), a p-type depletion layer extension layer (p) is formed on the surface part (drain electrode side or source electrode side) of the n-type epitaxial layer 120 on the termination part 5 side. A step of forming the mold lateral RESURF regions 130_2 and 130_3) may be added.

たとえば、先ず、ドレイン層であるｎ型高濃度基体１１０にｎ型エピタキシャル層１２０_0を、トレンチ溝１２１の最下端のｐ型横型リサーフ領域１３０_2の厚さ分程度となるまで成膜する。そして、素子部３と終端部５の双方についてフォトレジストや酸化膜ハードマスクなどを用いてトレンチ形状の溝（トレンチ溝１２１_0）をエッチング処理にて形成する（図１２（１））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１_0は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１_0の幅および繰り返しピッチを全領域で一定にする）。   For example, first, an n-type epitaxial layer 120_0 is formed on the n-type high-concentration substrate 110, which is a drain layer, until the thickness of the p-type lateral RESURF region 130_2 at the lowest end of the trench groove 121 is reached. Then, a trench-shaped groove (trench groove 121_0) is formed by etching using a photoresist, an oxide film hard mask, or the like for both the element part 3 and the terminal part 5 (FIG. 12A). At this time, the trench grooves 121_0 for the p-type epitaxial buried layers 122 and 123 are formed in substantially the same size and the same pitch and in a certain direction over the entire area of the device (the width and the repetition pitch of the trench grooves 121_0 are set). Constant in all areas).

その後、トレンチ溝１２１_0を埋め込むように、後にｐ型エピタキシャル埋込層１２２_0，１２３_0をなすｐ型エピタキシャル埋込層１２５_0をエピタキシャル成長させる（図１２（２））。さらに、ＣＭＰ技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５_0を後退させることで、トレンチ溝１２１_0に埋め込まれたｐ型エピタキシャル埋込層１２２_0，１２３_0を得る（図１２（３））。   Thereafter, a p-type epitaxial buried layer 125_0 that later forms p-type epitaxial buried layers 122_0 and 123_0 is epitaxially grown so as to fill the trench groove 121_0 (FIG. 12B). Further, the p-type epitaxial buried layer 125_0 is retracted by CMP technology or the like until the surface of the n-type epitaxial layer 124 is exposed, thereby obtaining the p-type epitaxial buried layers 122_0 and 123_0 buried in the trench groove 121_0. (FIG. 12 (3)).

さらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０_2をなす所定濃度のｐ型半導体をイオン注入する（図１２（４））。これにより、終端部５のみに、ドレイン電極側の表面部よりも少し内層側からｐ型エピタキシャル埋込層１２３_1およびｎ型エピタキシャル層１２４を覆うようにｐ型横型リサーフ領域１３０が形成される。さらにその上に、ｎ型エピタキシャル層１２０_1を所望の膜厚の半分まで成膜する。そして、素子部３と終端部５の双方について、トレンチ溝１２１_0と位置整合するトレンチ溝１２１_1をｎ型エピタキシャル層１２０_1内に形成する（図１２（５））。その後、トレンチ溝１２１_1を埋め込むように、後にｐ型エピタキシャル埋込層１２２_1，１２３_1をなすｐ型エピタキシャル埋込層１２５_1をエピタキシャル成長させる（図１２（６））。   Further, patterning is performed using a photoresist mask or the like, and a p-type semiconductor having a predetermined concentration forming the p-type lateral RESURF region 130_2 is ion-implanted only in the terminal portion 5 (FIG. 12 (4)). As a result, the p-type lateral RESURF region 130 is formed only in the terminal portion 5 so as to cover the p-type epitaxial buried layer 123_1 and the n-type epitaxial layer 124 from the inner layer side slightly from the surface portion on the drain electrode side. Further thereon, an n-type epitaxial layer 120_1 is formed to half the desired film thickness. Then, for both the element portion 3 and the termination portion 5, a trench groove 121_1 aligned with the trench groove 121_0 is formed in the n-type epitaxial layer 120_1 (FIG. 12 (5)). Thereafter, a p-type epitaxial buried layer 125_1, which later forms p-type epitaxial buried layers 122_1 and 123_1, is epitaxially grown so as to fill the trench groove 121_1 (FIG. 12 (6)).

その後、図示しないが、第１実施形態（基本構成）と同様に、ｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０_1を形成し、さらに、ｎ型エピタキシャル層１２０_2を形成してからトレンチ溝１２１の形成とｐ型エピタキシャル埋込層１２５_2の埋込み、表面を鏡面処理を行なうことで、トレンチ溝１２１_2に埋め込まれたｐ型エピタキシャル埋込層１２２_2，１２３_2を得る。   Thereafter, although not shown, after the p-type lateral RESURF region 130_1 is formed in the intermediate region in the n-type epitaxial layer 120 and the n-type epitaxial layer 120_2 is further formed, as in the first embodiment (basic configuration). By forming the trench groove 121, embedding the p-type epitaxial buried layer 125_2, and performing a mirror surface treatment, the p-type epitaxial buried layers 122_2 and 123_2 buried in the trench groove 121_2 are obtained.

ＣＭＰ技術などにて表面を鏡面処理に仕上げた後には、終端部５側については、所定濃度の不純物を含むｐ型半導体をｎ型エピタキシャル層１２４（ｎ型エピタキシャル層１２０）の表面に注入する。こうすることで、終端部５のｐ型エピタキシャル埋込層１２３およびｎ型エピタキシャル層１２４を覆うように、ｎ型エピタキシャル層１２０のソース電極側の表面部にｐ型横型リサーフ領域１３０が形成される。素子部３については、ベース領域、ゲート絶縁膜、ソース領域、ソース電極などを形成してスーパージャンクション構造のＭＯＳＦＥＴを完成させる。   After the surface is mirror-finished by CMP or the like, a p-type semiconductor containing a predetermined concentration of impurities is implanted into the surface of the n-type epitaxial layer 124 (n-type epitaxial layer 120) for the termination portion 5 side. By doing so, the p-type lateral RESURF region 130 is formed on the surface portion on the source electrode side of the n-type epitaxial layer 120 so as to cover the p-type epitaxial buried layer 123 and the n-type epitaxial layer 124 in the termination portion 5. . For the element portion 3, a base region, a gate insulating film, a source region, a source electrode, and the like are formed to complete a super junction structure MOSFET.

ここでは、第１実施形態の基本構成に対する変形例で示したが、第１実施形態の第１変形例や第２変形例や第３変形例、あるいは第２・第３実施形態に対しても同様の変形を適用できる。   Here, although it showed with the modification with respect to the basic composition of a 1st embodiment, the 1st modification of a 1st embodiment, the 2nd modification, the 3rd modification, or the 2nd and 3rd embodiments also. Similar variations can be applied.

＜第５実施形態＞
図１３〜図１３Ａは、第５実施形態の半導体装置１Ｅを説明する図である。ここで、図１３は、半導体装置１Ｅ_1の素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１３（１）は半導体装置１Ｅ_1の鳥瞰図であり、図１３（２）は図１３（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。図１３Ａは、図１３（１）でのＸＹ表面と図１３（２）でのＸＹ表面に着目したＸＹ平面図（透視図）であり、ソース領域を割愛しベース領域とゲート電極も示している。 <Fifth Embodiment>
13A to 13A are diagrams illustrating a semiconductor device 1E according to the fifth embodiment. Here, FIG. 13 is a diagram schematically illustrating a schematic configuration of the boundary between the element unit 3 and the terminal unit 5 of the semiconductor device 1E_1, and FIG. 13A is a bird's-eye view of the semiconductor device 1E_1. (2) is an XY three-dimensional sectional view (bird's eye view) taken along line AA ′ in FIG. 13 (1). 13A is an XY plan view (perspective view) focusing on the XY surface in FIG. 13 (1) and the XY surface in FIG. 13 (2), omitting the source region and also showing the base region and the gate electrode. .

第５実施形態の半導体装置１Ｅ_1は、少なくとも終端部５について、ｐ型エピタキシャル埋込層１２３を島状（格子状）に形成している点に特徴を有する。ｐ型エピタキシャル埋込層１２３の周囲はｎ型エピタキシャル層１２４が囲む構成となっている。素子部３については、ストライプ状にするのか島状にするのかは特定していない（つまり何れにするかは任意である）。   The semiconductor device 1E_1 of the fifth embodiment is characterized in that the p-type epitaxial buried layer 123 is formed in an island shape (lattice shape) at least for the terminal end portion 5. The p-type epitaxial buried layer 123 is surrounded by an n-type epitaxial layer 124. It is not specified whether the element part 3 is striped or island-shaped (that is, it is arbitrary).

ただし、素子部３についても終端部５と同様に、島状にするのが好ましい。デバイス全体（素子部３と終端部５）についてトレンチ溝形成の際に同一形態（深さ・形状・ピッチが略同一）にすることで、形状が固定されエッチング形状が一定に保たれるし、エピタキシャル成長によるトレンチ溝の埋込みの際にもトレンチ形状が一定のためエピタキシャル成長条件が安定に保たれる。トレンチ溝とエピタキシャル埋込みで形成する所定形状のピラー構造と周辺高耐圧領域の構造が安定的に作成可能な構造となる。   However, it is preferable that the element part 3 has an island shape like the terminal part 5. By making the entire device (element portion 3 and termination portion 5) the same form (depth, shape, and pitch are substantially the same) when forming the trench groove, the shape is fixed and the etching shape is kept constant, Even when the trench is filled by epitaxial growth, the epitaxial growth conditions are kept stable because the trench shape is constant. A pillar structure having a predetermined shape formed by the trench groove and epitaxial filling and a structure of the peripheral high breakdown voltage region can be stably formed.

図１３（２）では素子部３側をストライプ状にｐ型エピタキシャル埋込層１２２を配列し、図１３Ａでは素子部３側を島状にｐ型エピタキシャル埋込層１２２を配列している。図１３（２）では終端部５側がｐ型横型リサーフ領域１３０で覆われていて明確ではないが、ｎ型高濃度基体１１０側（ドレイン側）から図１３（１）の表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２３が配列されている。その他の点は、基本的には第１実施形態（基本構成）と同じである。島状に配列された各ｐ型エピタキシャル埋込層１２３の平面形状は、四角形（正方形、菱形、長方形）やその他の角形あるいは円形（楕円を含む）など任意である。   In FIG. 13 (2), the p-type epitaxial buried layers 122 are arranged in stripes on the element part 3 side, and in FIG. 13A, the p-type epitaxial buried layers 122 are arranged in islands on the element part 3 side. In FIG. 13B, the end portion 5 side is covered with the p-type lateral RESURF region 130, which is not clear, but from the n-type high-concentration substrate 110 side (drain side) to the surface side (source side) in FIG. Up to this point, the p-type epitaxial buried layers 123 are arranged in an island shape. Other points are basically the same as those of the first embodiment (basic configuration). The planar shape of each p-type epitaxial buried layer 123 arranged in an island shape is arbitrary such as a quadrangle (square, rhombus, rectangle), other squares, or a circle (including an ellipse).

素子部３の周辺の終端部５の各ｐ型エピタキシャル埋込層１２３は、Ｘ方向およびＹ方向に、略同一ピッチと略同一形状（サイズ・深さ）で配置されていることに特徴を持つ。「サイズ」は、同じ深さ位置におけるｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に現れる方向（Ｘ方向およびＹ方向）に関するサイズである。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。   Each p-type epitaxial buried layer 123 in the terminal portion 5 around the element portion 3 is characterized by being arranged in substantially the same pitch and substantially the same shape (size / depth) in the X direction and the Y direction. . The “size” is a size with respect to directions (X direction and Y direction) in which the p-type epitaxial buried layers 122 and 123 and the n-type epitaxial layer 124 appear alternately at the same depth position. “Substantially the same” means that there may be a difference of about several percent (for example, 5% or less).

製法については、第１実施形態（基本構成）の製法をベースにして、少なくとも終端部５側のｐ型エピタキシャル埋込層１２３については島状にしているので、それ用のトレンチ溝１２１をストライプ状ではなく島状に形成するように変更する。   The manufacturing method is based on the manufacturing method of the first embodiment (basic configuration), and at least the p-type epitaxial buried layer 123 on the terminal end 5 side is formed in an island shape. Instead, it is changed to form islands.

ここでは、第１実施形態の基本構成に対する変形例で示したが、第１実施形態の第１変形例や第２変形例や第３変形例、あるいは第２〜第４実施形態に対しても同様の変形を適用できる。   Here, although it showed with the modification with respect to the basic composition of a 1st embodiment, the 1st modification of a 1st embodiment, the 2nd modification, the 3rd modification, or the 2nd-4th embodiment also. Similar variations can be applied.

＜第５実施形態：変形例＞
図１３Ｂおよび図１３Ｃは、第５実施形態の変形例を示す図である。ここで、第５実施形態（変形例）の半導体装置１Ｅ_2，１Ｅ_3は、素子部３を島状にする変形例で示している。図１３Ｂ（１），（２）や図１３Ｃ（１），（２）から分かるように、素子部３は、ｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２２が配列されている。一方、終端部５側については、ｎ型高濃度基体１１０側（ドレイン側）から中間領域のｐ型横型リサーフ領域１３０まではストライプ状にｐ型エピタキシャル埋込層１２３が配列され、中間領域のｐ型横型リサーフ領域１３０から表面側（ソース側）までは島状にｐ型エピタキシャル埋込層１２３が配列されている。 <Fifth Embodiment: Modification>
13B and 13C are diagrams showing a modification of the fifth embodiment. Here, the semiconductor devices 1E_2 and 1E_3 of the fifth embodiment (modified example) are shown as modified examples in which the element unit 3 is formed in an island shape. As can be seen from FIGS. 13B (1) and (2) and FIGS. 13C (1) and (2), the element portion 3 has an island from the n-type high-concentration substrate 110 side (drain side) to the surface side (source side). The p-type epitaxial buried layers 122 are arranged in a shape. On the other hand, on the end portion 5 side, the p-type epitaxial buried layer 123 is arranged in a stripe shape from the n-type high concentration substrate 110 side (drain side) to the p-type lateral RESURF region 130 in the intermediate region, A p-type epitaxial buried layer 123 is arranged in an island shape from the lateral type RESURF region 130 to the surface side (source side).

なお、図１３Ｂ（２）は図１３Ｂ（１）におけるＡ−Ａ’線のＸＹ立体断面図ではなく、ｐ型横型リサーフ領域１３０を、図１３Ｂ（１）では第１実施形態（基本構成）で示し、図１３Ｂ（２）では第１実施形態（第１変形例）で示している。   13B (2) is not an XY solid sectional view taken along line AA ′ in FIG. 13B (1), but the p-type horizontal resurf region 130 is shown in FIG. 13B (1) in the first embodiment (basic configuration). FIG. 13B (2) shows the first embodiment (first modification).

図１３Ｃ（２）に示すように、素子部３も終端部５も、ｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２２，１２３を配列してもよい。また、図示しないが、終端部５側についてはｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで島状にｐ型エピタキシャル埋込層１２３を配列し、素子部３については終端部５にｐ型横型リサーフ領域１３０が配される中間領域を境にストライプ状と島状が切り替るようにしてもよい。   As shown in FIG. 13C (2), both the element part 3 and the terminal part 5 are p-type epitaxial buried layers 122 in the form of islands from the n-type high-concentration substrate 110 side (drain side) to the surface side (source side). 123 may be arranged. Although not shown, the p-type epitaxial buried layer 123 is arranged in an island shape from the n-type high-concentration substrate 110 side (drain side) to the surface side (source side) on the termination portion 5 side. The stripe shape and the island shape may be switched with an intermediate region where the p-type horizontal resurf region 130 is disposed in the terminal portion 5 as a boundary.

このように各種の態様を採り得るが、中間領域のｐ型横型リサーフ領域１３０を境にストライプ状と島状が切り替る構成よりも、ｎ型高濃度基体１１０側（ドレイン側）から表面側（ソース側）まで、島状にｐ型エピタキシャル埋込層１２２を配列する構成が最もシンプルであり好ましい。ストライプ状と島状が切り替る構成を実現するには、製造工程も異なるマスクが必要になってしまうなど、より複雑になる。   In this way, various forms can be adopted, but the n-type high-concentration substrate 110 side (drain side) is changed to the surface side (the drain side) rather than the configuration in which the stripe shape and the island shape are switched with the p-type horizontal resurf region 130 in the intermediate region as a boundary The configuration in which the p-type epitaxial buried layers 122 are arranged in an island shape (up to the source side) is the simplest and preferable. In order to realize a configuration in which the stripe shape and the island shape are switched, a mask having a different manufacturing process is required, which is more complicated.

＜第６〜第８実施形態＞
図１４は、第６〜第８実施形態の半導体装置を説明する図である。ここで、図１４は、半導体装置の素子部３と終端部５との境界の概略構成を模式的に示す鳥瞰図である。 <Sixth to eighth embodiments>
FIG. 14 is a diagram for explaining the semiconductor devices of the sixth to eighth embodiments. Here, FIG. 14 is a bird's eye view schematically showing a schematic configuration of the boundary between the element part 3 and the terminal part 5 of the semiconductor device.

図１４（１）に示す第６実施形態の半導体装置１Ｆは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内には配置せずに、ドレイン電極側の表面部にｐ型空乏層延伸層を形成する点に特徴がある。   In the semiconductor device 1F of the sixth embodiment shown in FIG. 14A, the structure of the first embodiment (basic configuration) is basically applied to the structure of the p-type epitaxial buried layer 123, while the p of the termination portion 5 is applied. With respect to the mold horizontal resurf region 130, some modifications are made. The basic idea of the deformation is that a p-type depletion layer extension layer is formed on the surface on the drain electrode side without being arranged in the n-type epitaxial layer 120 sandwiched between the drain electrode side and the source electrode side. There is a feature.

一例として、図では、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側の表面部にｐ型横型リサーフ領域１３０_2を、第４実施形態のものと同様に、終端部５の全てのｐ型エピタキシャル埋込層１２３に対して配置して、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_2との電気的な接続をとっている。   As an example, in the figure, a p-type lateral RESURF region 130_2 is formed on the surface of the n-type epitaxial layer 120 on the n-type high-concentration substrate 110 side, and all the p-type epitaxial layers of the termination portion 5 are formed as in the fourth embodiment. Arranged with respect to the buried layer 123, all p-type epitaxial buried layers 123 are electrically connected to the p-type lateral RESURF region 130_2.

全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_2との電気的な接続をとることは必須ではなく、図示しないが、第３実施形態のように、デバイスの最外周側についてはｐ型エピタキシャル埋込層１２３をフローティング状態としておいてもよい。つまり、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０_2をｐ型エピタキシャル埋込層１２３の配列方向の終端部５の周縁まで延在させずに、ｐ型横型リサーフ領域１３０_2の終端より外側にストライプの配列方向においてさらにｐ型エピタキシャル埋込層１２３をフローティング状態で設けて、デバイス周縁側のｐ型エピタキシャル埋込層１２３をｐ型横型リサーフ領域１３０_2と電気的に切り離してもよい。   It is not essential to electrically connect all the p-type epitaxial buried layers 123 to the p-type lateral RESURF region 130_2. Although not shown, the outermost peripheral side of the device is not shown in the third embodiment. May leave the p-type epitaxial buried layer 123 in a floating state. That is, the p-type lateral RESURF region 130_2 functioning as a depletion layer extending region is not extended to the periphery of the end portion 5 in the arrangement direction of the p-type epitaxial buried layer 123, but outside the end of the p-type lateral RESURF region 130_2. Further, the p-type epitaxial buried layer 123 may be provided in a floating state in the stripe arrangement direction, and the p-type epitaxial buried layer 123 on the device peripheral side may be electrically separated from the p-type lateral RESURF region 130_2.

第６実施形態の半導体装置１Ｆは、ドレイン電極側の表面部にｐ型空乏層延伸層を形成しており、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。ドレイン電圧印加時に形成される空乏層の広がり方はドレイン電極側に片寄るので、中間領域に形成した第１実施形態の比べると空乏層を曲率をもった形状の設計が容易になるとは言えないが、その他の点においては、概ね第１実施形態と同様の効果が得られる。   In the semiconductor device 1F of the sixth embodiment, a p-type depletion layer extension layer is formed on the surface portion on the drain electrode side, so that the reverse diode recovery delay caused by the peripheral floating structure for ensuring a high breakdown voltage can be reduced. The structure facilitates and improves potential transmission. Since the depletion layer formed when the drain voltage is applied spreads toward the drain electrode side, it cannot be said that the design of the depletion layer with a curvature is easier than in the first embodiment formed in the intermediate region. In other respects, substantially the same effects as those of the first embodiment can be obtained.

図１４（２）に示す第７実施形態の半導体装置１Ｇは、第６実施形態の半導体装置１Ｆをベースにさらに、ソース電極側の表面部にもｐ型空乏層延伸層として機能するｐ型横型リサーフ領域１３０_3を形成する点に特徴がある。換言すると、第４実施形態の半導体装置１Ｄをベースに、ｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1を取り外した形態である。つまり、ｎ型エピタキシャル層１２０内にはｐ型空乏層延伸層を配置せずに、ｎ型エピタキシャル層１２０の両表面部にｐ型空乏層延伸層を配置する点に特徴がある。   A semiconductor device 1G according to the seventh embodiment shown in FIG. 14B is based on the semiconductor device 1F according to the sixth embodiment, and further has a p-type lateral type that functions as a p-type depletion layer extension layer also on the surface portion on the source electrode side. It is characterized in that the RESURF region 130_3 is formed. In other words, the p-type lateral RESURF region 130_1 in the n-type epitaxial layer 120 is removed based on the semiconductor device 1D of the fourth embodiment. In other words, the p-type depletion layer extension layer is not arranged in the n-type epitaxial layer 120, but the p-type depletion layer extension layer is arranged on both surface portions of the n-type epitaxial layer 120.

第７実施形態の半導体装置１Ｇは、ｎ型エピタキシャル層１２０の両側の表面部にｐ型空乏層延伸層を形成しており、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。ドレイン電圧印加時に形成される空乏層は、両側の表面部から広がるので何れか一方の表面部のみに設けた場合のような片寄りはなく、横方向に展開される空乏層をより適正な曲率をもった形状に設計することに寄与する。概ね第１実施形態と同様の空乏層の広がり方をすると言え、第１実施形態と同様の効果が得られる。第４実施形態との対比では、ｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_1が割愛される利点がある。   In the semiconductor device 1G of the seventh embodiment, a p-type depletion layer extension layer is formed on both surface portions of the n-type epitaxial layer 120, and the recovery delay of the reverse diode caused by the peripheral floating structure for ensuring a high breakdown voltage In contrast, the RESURF structure facilitates and improves potential transmission. Since the depletion layer formed when the drain voltage is applied spreads from the surface parts on both sides, there is no deviation as in the case of providing only on one of the surface parts, and the depletion layer developed in the lateral direction has a more appropriate curvature. It contributes to designing in the shape with. It can be said that the depletion layer spreads in substantially the same manner as in the first embodiment, and the same effect as in the first embodiment can be obtained. In contrast to the fourth embodiment, there is an advantage that the p-type lateral RESURF region 130_1 in the n-type epitaxial layer 120 is omitted.

図１４（３）に示す第８実施形態の半導体装置１Ｈは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態（基本構成）の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内には配置せずに、ソース電極側の表面部にｐ型空乏層延伸層を形成する点に特徴がある。   In the semiconductor device 1H of the eighth embodiment shown in FIG. 14C, the structure of the first embodiment (basic configuration) is basically applied to the structure of the p-type epitaxial buried layer 123, while the p of the termination portion 5 is applied. With respect to the mold horizontal resurf region 130, some modifications are made. The basic idea of the modification is that a p-type depletion layer extension layer is formed on the surface portion on the source electrode side without being arranged in the n-type epitaxial layer 120 sandwiched between the drain electrode side and the source electrode side. There is a feature.

このとき、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０とは反対側の表面部にｐ型横型リサーフ領域１３０_3を、第４実施形態のものと同様に、終端部５の全てのｐ型エピタキシャル埋込層１２３に対して配置して、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_3との電気的な接続をとる。デバイスの最外周側についてｐ型エピタキシャル埋込層１２３をフローティング状態とする態様は採らない。   At this time, the p-type lateral RESURF region 130_3 is formed on the surface of the n-type epitaxial layer 120 opposite to the n-type high-concentration substrate 110, and all the p-type epitaxial layers of the termination portion 5 are formed as in the fourth embodiment. Arranged with respect to the buried layer 123, all the p-type epitaxial buried layers 123 are electrically connected to the p-type lateral RESURF region 130_3. A mode in which the p-type epitaxial buried layer 123 is in a floating state on the outermost peripheral side of the device is not taken.

第８実施形態の半導体装置１Ｈは、ソース電極側の表面部にｐ型空乏層延伸層を形成しており、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。終端部５の全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０_3との電気的な接続をとっているので、ドレイン電圧印加時に形成される空乏層を、デバイス周縁まで確実に広がる。ドレイン電圧印加時に形成される空乏層の広がり方はソース電極側に片寄るので、中間領域に形成した第１実施形態の比べると空乏層を曲率をもった形状に設計することが容易とは言えないが、空乏層の広がり方が不十分になることを回避でき、その他の点においては、概ね第１実施形態と同様の効果が得られる。   In the semiconductor device 1H of the eighth embodiment, a p-type depletion layer extension layer is formed on the surface portion on the source electrode side, so that the reverse diode recovery delay caused by the peripheral floating structure for ensuring a high breakdown voltage can be reduced. The structure facilitates and improves potential transmission. Since all the p-type epitaxial buried layers 123 in the termination portion 5 are electrically connected to the p-type lateral RESURF region 130_3, the depletion layer formed when the drain voltage is applied is surely connected to the periphery of the device. spread. Since the depletion layer formed when the drain voltage is applied spreads toward the source electrode side, it is not easy to design the depletion layer with a curved shape as compared with the first embodiment formed in the intermediate region. However, it can be avoided that the depletion layer spreads insufficiently, and in other respects, substantially the same effects as those of the first embodiment can be obtained.

第６〜第８実施形態の半導体装置１Ｆ〜１Ｈにおいて、各ｐ型横型リサーフ領域１３０_2，１３０_3は、第２実施形態と同様にスリット１３６が形成されたものであってもよい。   In the semiconductor devices 1F to 1H of the sixth to eighth embodiments, the p-type horizontal RESURF regions 130_2 and 130_3 may be formed with slits 136 as in the second embodiment.

＜第９実施形態＞
図１５は、第９実施形態の半導体装置１Ｊを説明する図である。ここで、図１５は、半導体装置１Ｊの素子部３と終端部５との境界の概略構成を模式的に示す図であって、図１５（１）は半導体装置１Ｊの鳥瞰図であり、図１５（２）は図１５（１）におけるＡ−Ａ’線のＸＹ立体断面図（鳥瞰図）である。 <Ninth Embodiment>
FIG. 15 is a diagram illustrating a semiconductor device 1J according to the ninth embodiment. Here, FIG. 15 is a diagram schematically illustrating a schematic configuration of the boundary between the element unit 3 and the terminal unit 5 of the semiconductor device 1J, and FIG. 15A is a bird's-eye view of the semiconductor device 1J. (2) is an XY three-dimensional sectional view (bird's eye view) taken along line AA ′ in FIG.

第９実施形態は、ドレイン電極側とソース電極側に挟まれたｎ型エピタキシャル層１２０内に加えて、ドレイン層であるｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界部に、ｐ型横型リサーフ領域１３０_4を形成するものである。第４実施形態と似通っているが、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界部において、ｎ型高濃度基体１１０からｎ型エピタキシャル層１２０ｐにかけてＰ型横型リサーフ領域１３０_4が連続的（一体的）に形成されている点で異なる。   In the ninth embodiment, in addition to the n-type epitaxial layer 120 sandwiched between the drain electrode side and the source electrode side, the p-type region is formed at the boundary between the n-type high-concentration substrate 110 and the n-type epitaxial layer 120 as the drain layer. The mold horizontal resurf region 130_4 is formed. Although similar to the fourth embodiment, the P-type lateral resurf region 130_4 is continuous from the n-type high concentration substrate 110 to the n-type epitaxial layer 120p at the boundary between the n-type high concentration substrate 110 and the n-type epitaxial layer 120. It differs in that it is formed (integrally).

図では、ソース電極側の表面部にも、スリット１３６を設ける第２実施形態を適用したｐ型横型リサーフ領域１３０_3を形成している例で示している。   In the drawing, an example is shown in which a p-type horizontal RESURF region 130_3 to which the second embodiment in which the slit 136 is provided is formed also on the surface portion on the source electrode side.

構造的には、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界のｎ型エピタキシャル層１２０側にもｐ型横型リサーフ領域１３０_4が形成され、ｎ型高濃度基体１１０の表面部のｐ型横型リサーフ領域１３０_4とｎ型エピタキシャル層１２０内のｐ型横型リサーフ領域１３０_4とが一体となり、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界の双方の領域に横型リサーフ領域が形成されている。   Structurally, a p-type lateral RESURF region 130_4 is also formed on the n-type epitaxial layer 120 side of the boundary between the n-type high-concentration substrate 110 and the n-type epitaxial layer 120, and p on the surface portion of the n-type high-concentration substrate 110 is formed. The type lateral RESURF region 130_4 and the p type lateral RESURF region 130_4 in the n type epitaxial layer 120 are integrated, and a lateral RESURF region is formed in both regions of the boundary between the n type high concentration substrate 110 and the n type epitaxial layer 120. ing.

第９実施形態の適用に当たっての製法では、いわゆる上方拡散の仕組みを利用する。ここでの上方拡散においては、ｎ型高濃度基体１１０を形成す不純物であるヒ素ＡｓやアンチモンＳｂといったものと、Ｐ型の横型リサーフ領域を形成する不純物（たとえばボロンＢ）との拡散係数の違いや高濃度不純物とのコンペンセーションなどを用いる。   In the manufacturing method for applying the ninth embodiment, a so-called upward diffusion mechanism is used. In the upward diffusion here, the difference in diffusion coefficient between arsenic As and antimony Sb, which are impurities forming the n-type high-concentration substrate 110, and impurities (for example, boron B) forming the P-type lateral RESURF region. Or compensation with high-concentration impurities.

たとえば、ドレイン層となるｎ型高濃度基体１１０に直接フォトレジストでパターンを形成して、終端部５のみにｐ型横型リサーフ領域１３０_4をなす所定濃度のｐ型半導体をイオン注入する。たとえば、ｎ型高濃度基体１１０にはＮ型不純物であるヒ素Ａｓが３ｅ１９ atoms／cm^3程度注入されている。そこに、フォトレジストでパターニングを行ない、酸化膜１０ｎｍを通して選択的にボロンＢを３０ｋｅｖ １ｅ１４ atoms／cm^2の濃度でイオン注入を行なう。   For example, a pattern is directly formed with a photoresist on the n-type high-concentration substrate 110 serving as a drain layer, and a p-type semiconductor having a predetermined concentration forming the p-type lateral RESURF region 130_4 is ion-implanted only in the terminal portion 5. For example, the n-type high-concentration substrate 110 is implanted with about 3e19 atoms / cm 3 of arsenic As, which is an N-type impurity. Then, patterning is performed with a photoresist, and boron B is selectively ion-implanted at a concentration of 30 kev 1e14 atoms / cm 2 through the oxide film 10 nm.

その後、第１実施形態（たとえば第１変形例）と同様に、ｎ型エピタキシャル層１２０_1を所望の半分の膜厚まで成膜した段階で、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型半導体をイオン注入して、ｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０_1を形成する。その後さらに、所望の膜厚になるようにｎ型半導体をエピタキシャル成長させてｎ型エピタキシャル層１２０_2を形成する。そしてさらに、フォトレジストマスクなどでパターニングを行ない、終端部５のみｐ型半導体をイオン注入することで表面部（ソース電極側）にｐ型横型リサーフ領域１３０_3を形成する。   Thereafter, similarly to the first embodiment (for example, the first modification), at the stage where the n-type epitaxial layer 120_1 has been formed to a desired half thickness, patterning is performed with a photoresist mask or the like, and only the termination portion 5 is formed. A p-type semiconductor is ion-implanted to form a p-type lateral RESURF region 130_1 in an intermediate region in the n-type epitaxial layer 120. Thereafter, an n-type semiconductor is epitaxially grown to a desired thickness to form an n-type epitaxial layer 120_2. Further, patterning is performed using a photoresist mask or the like, and a p-type lateral resurf region 130_3 is formed on the surface portion (source electrode side) by ion-implanting the p-type semiconductor only in the terminal portion 5.

そして、フォトレジスト、酸化膜ハードマスクを用いてトレンチ溝１２１をエッチング処理にて１回で形成した後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１に埋め込むことでスーパージャンクション構造を形成する。ｐ型半導体が埋め込まれた後には、ＣＭＰ技術にて、表面を鏡面処理に仕上げ、ベース領域、ゲート絶縁膜、ソース領域、ソース電極などを形成して、スーパージャンクションＭＯＳＦＥＴを形成する。   Then, after forming the trench groove 121 by etching once using a photoresist and an oxide film hard mask, a super junction structure is formed by embedding the p-type semiconductor in the trench groove 121 by epitaxial growth. After the p-type semiconductor is embedded, the surface is mirror-finished by CMP technology to form a base region, a gate insulating film, a source region, a source electrode, and the like to form a super junction MOSFET.

ここで、ｎ型高濃度基体１１０に、ボロンＢを注入して、その後の高温プロセスを経過することで、ボロンはｎ型エピタキシャル層１２０側へ上方拡散する。ヒ素Ａｓも同様に上方拡散するが、拡散係数の違いでボロンの方がより上方拡散が多くなる。その結果、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０との境界部に連続的にｐ型横型リサーフ領域１３０_4が形成される。ここで、高温プロセスとはＮエピタキシャルの成長や、Ｐエピタキシャルの埋込みの１１００℃であったり、トランジスタのベース層の形成の１０００℃近い拡散などである。   Here, boron B is implanted into the n-type high-concentration substrate 110 and then passes through a subsequent high-temperature process, so that boron diffuses upward toward the n-type epitaxial layer 120 side. Arsenic As diffuses upward as well, but due to the difference in the diffusion coefficient, boron is more diffused upward. As a result, the p-type lateral RESURF region 130_4 is continuously formed at the boundary between the n-type high concentration substrate 110 and the n-type epitaxial layer 120. Here, the high-temperature process includes N epitaxial growth, P epitaxial implantation at 1100 ° C., or formation of a base layer of a transistor, diffusion near 1000 ° C.

第４実施形態では、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側の表面近傍にｐ型横型リサーフ領域１３０_2を形成するのに、ｎ型エピタキシャル層１２０のエピタキシャル成長を停止させる必要があり工程数が増える。これに対して、本実施形態では、上方拡散とそれぞれの不純物の持つ拡散係数を有効に使うことによって、ｎ型高濃度基体１１０とｎ型エピタキシャル層１２０の境界部にｐ型横型リサーフ領域１３０_4を連続的に形成することができる。そのための不純物の埋込みは、ｎ型高濃度基体１１０の表面部への不純物でよく、ｎ型エピタキシャル層１２０のエピタキシャル成長を境界近傍で停止させる必要はない。   In the fourth embodiment, in order to form the p-type lateral RESURF region 130_2 near the surface of the n-type epitaxial layer 120 on the n-type high concentration substrate 110 side, it is necessary to stop the epitaxial growth of the n-type epitaxial layer 120. Will increase. In contrast, in this embodiment, the p-type lateral resurf region 130_4 is formed at the boundary between the n-type high concentration substrate 110 and the n-type epitaxial layer 120 by effectively using the upward diffusion and the diffusion coefficient of each impurity. It can be formed continuously. The impurity implantation for that purpose may be an impurity in the surface portion of the n-type high-concentration substrate 110, and it is not necessary to stop the epitaxial growth of the n-type epitaxial layer 120 near the boundary.

このような製法にすれば、シングルトレンチ（トレンチ溝１２１の形成回数が１回を意味する）、トレンチ溝１２１へのエピタキシャル成長、ＣＭＰの製法で、スーパージャンクションＭＯＳＦＥＴを形成できる。このとき、終端部５のみｐ型横型リサーフ領域１３０_2に接続するような深さのトレンチ溝１２１にすることが１つの重要なポイントになる。つまり、素子部３と終端部５でトレンチ溝１２１の寸法（ここでは深さ）を同一にするとき、素子部３のトレンチ溝１２１はｎ型高濃度基体１１０には達しないが、終端部５のトレンチ溝１２１はｐ型横型リサーフ領域１３０に達するようにする。   According to such a manufacturing method, a super junction MOSFET can be formed by a single trench (meaning that the trench groove 121 is formed once), epitaxial growth in the trench groove 121, and a CMP manufacturing method. At this time, it is one important point that the trench groove 121 has a depth that allows only the terminal portion 5 to be connected to the p-type lateral RESURF region 130_2. That is, when the dimension (depth here) of the trench groove 121 is the same in the element portion 3 and the termination portion 5, the trench groove 121 of the element portion 3 does not reach the n-type high-concentration substrate 110, but the termination portion 5. The trench groove 121 reaches the p-type lateral RESURF region 130.

なお、このような第９実施形態の仕組みは、第６・第７実施形態についても同様に適用可能である。   Such a mechanism of the ninth embodiment can be similarly applied to the sixth and seventh embodiments.

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various changes or improvements can be added to the above-described embodiment without departing from the gist of the invention, and embodiments to which such changes or improvements are added are also included in the technical scope of the present invention.

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。   Further, the above embodiments do not limit the invention according to the claims (claims), and all combinations of features described in the embodiments are not necessarily essential to the solution means of the invention. Absent. The embodiments described above include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. Even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, as long as an effect is obtained, a configuration from which these some constituent requirements are deleted can be extracted as an invention.

たとえば、各実施形態では、ｐ型エピタキシャル埋込層１２２，１２３（つまりトレンチ溝１２１）の底面がｎ型高濃度基体１１０に到達していないが、その底面がｎ型高濃度基体１１０に到達している構造としてもよい。   For example, in each embodiment, the bottom surfaces of the p-type epitaxial buried layers 122 and 123 (that is, the trench groove 121) do not reach the n-type high concentration substrate 110, but the bottom surfaces reach the n-type high concentration substrate 110. It is good also as a structure.

この場合、第４実施形態の適用に当たっての製法では、以下のように変形すればよい。たとえば、ドレイン層であるｎ型高濃度基体１１０の表面部に、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０_2をなす所定濃度のｐ型半導体をイオン注入する。その後は、第１実施形態（たとえば基本構成）と同様に、ｎ型エピタキシャル層１２０_1を形成してからトレンチ溝１２１_1の形成とｐ型エピタキシャル埋込層１２５_1の埋込み、ｎ型エピタキシャル層１２０内の中間領域にｐ型横型リサーフ領域１３０_1の形成、さらに、ｎ型エピタキシャル層１２０_2を形成してからトレンチ溝１２１_2の形成とｐ型エピタキシャル埋込層１２５_2の埋込み、表面を鏡面処理を行なうことで、トレンチ溝１２１_2に埋め込まれたｐ型エピタキシャル埋込層１２２_2，１２３_2を得る。なお、第１実施形態（第１変形例）により、トレンチ溝１２１の形成とｐ型エピタキシャル埋込層１２５の埋込みを１回で行なう製法にしてもよい。   In this case, the manufacturing method for applying the fourth embodiment may be modified as follows. For example, patterning is performed with a photoresist mask or the like on the surface portion of the n-type high-concentration substrate 110 serving as the drain layer, and a p-type semiconductor having a predetermined concentration that forms the p-type lateral RESURF region 130_2 is ion-implanted only in the terminal portion 5. Thereafter, as in the first embodiment (for example, the basic configuration), after forming the n-type epitaxial layer 120_1, the trench groove 121_1 is formed, the p-type epitaxial buried layer 125_1 is buried, and the intermediate in the n-type epitaxial layer 120 is formed. By forming the p-type lateral RESURF region 130_1 in the region, further forming the n-type epitaxial layer 120_2, forming the trench groove 121_2, filling the p-type epitaxial buried layer 125_2, and mirror-treating the surface, the trench groove The p-type epitaxial buried layers 122_2 and 123_2 buried in 121_2 are obtained. According to the first embodiment (first modification), the trench groove 121 may be formed and the p-type epitaxial buried layer 125 may be buried at a time.

各実施形態では、トレンチ溝１２１に埋め込む半導体領域をｐ型の半導体領域にしているが、ｎ型の半導体領域でもよい。つまり、ｎ型高濃度基体１１０に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込む構造としてもよい。   In each embodiment, the semiconductor region buried in the trench groove 121 is a p-type semiconductor region, but may be an n-type semiconductor region. That is, a trench groove 121 may be formed in a p-type single crystal semiconductor layer disposed in the n-type high concentration substrate 110, and an n-type epitaxial layer may be embedded in the trench groove 121.

各実施形態では、ｎ型の半導体基板（ｎ型高濃度基体１１０）を用いているがｐ型の半導体基板でもよい。この場合、スーパージャンクション構造として次の２種を適用できる。すなわち、ｐ型の半導体基板上に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込んだ構造と、ｐ型の半導体基板上に配置されたｎ型の単結晶半導体層にトレンチ溝１２１を形成して、そのトレンチ溝１２１にｐ型のエピタキシャル層を埋め込んだ構造である。   In each embodiment, an n-type semiconductor substrate (n-type high-concentration base 110) is used, but a p-type semiconductor substrate may be used. In this case, the following two types can be applied as the super junction structure. That is, a trench groove 121 is formed in a p-type single crystal semiconductor layer disposed on a p-type semiconductor substrate, and an n-type epitaxial layer is embedded in the trench groove 121, and a p-type semiconductor substrate is formed. A trench groove 121 is formed in the arranged n-type single crystal semiconductor layer, and a p-type epitaxial layer is buried in the trench groove 121.

スーパージャンクション構造上に配置されるスイッチングデバイスの一例であるＭＯＳＦＥＴとして、シリコン表面をチャネルとする横型ＭＯＳＦＥＴとの組み合わせで示したが、これには限定されない。比較的浅いトレンチ溝の内壁にゲート酸化およびゲート金属を形成された縦型ＭＯＳＦＥＴとしてもよい。   Although a MOSFET as an example of a switching device arranged on a super junction structure is shown in combination with a lateral MOSFET having a silicon surface as a channel, it is not limited to this. A vertical MOSFET in which gate oxidation and gate metal are formed on the inner wall of a relatively shallow trench groove may be used.

各実施形態では、ゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、これに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（たとえば高誘電体膜）からなるＭＩＳ（Metal Insulator Semiconductor ）型であってもよい。   In each embodiment, the gate insulating film is a MOS type including a silicon oxide film. However, the present invention is not limited to this, and the gate insulating film is formed of an insulating film (for example, a high dielectric film) other than the silicon oxide film. Semiconductor) type.

各実施形態では、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を例示したが、スーパージャンクション構造を適用することが可能な半導体装置ならば、前記の各実施形態を適用できる。たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor ：絶縁ゲートバイポーラトランジスタ）、ＳＢＴ（Schottky Barrier Diode）、通常のバイポーラトランジスタやダイオードなど、高耐圧化と大電流容量化を両立させるための半導体構造にも適用可能である。   In each embodiment, a power MOSFET (insulated gate field effect transistor) has been exemplified. However, any of the above embodiments can be applied to any semiconductor device to which a super junction structure can be applied. For example, IGBT (Insulated Gate Bipolar Transistor), SBT (Schottky Barrier Diode), normal bipolar transistors and diodes can be applied to semiconductor structures to achieve both high breakdown voltage and large current capacity. is there.

各実施形態は、半導体材料としてシリコン（Ｓｉ）を用いた半導体装置であるが、材料（基材）はこれに限らない。他の材料としては、たとえば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、などの化合物半導体の他、ダイアモンドを用いることもできる。   Each embodiment is a semiconductor device using silicon (Si) as a semiconductor material, but the material (base material) is not limited to this. As other materials, for example, diamond can be used in addition to compound semiconductors such as silicon carbide (SiC), gallium nitride (GaN), and aluminum nitride (AlN).

第１比較例の半導体装置の概略構造を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device of a 1st comparative example. 第２比較例の半導体装置の概略構造を示す平面図である。It is a top view which shows schematic structure of the semiconductor device of a 2nd comparative example. 第１実施形態（基本構成）の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 1st Embodiment (basic structure). 第１実施形態（基本構成）の半導体装置のＸＹ平面図である。1 is an XY plan view of a semiconductor device according to a first embodiment (basic configuration). 第３の製法を適用する場合におけるスーパージャンクション構造のトレンチ溝幅と結晶面方位を変えた場合の悪影響を説明する図である。It is a figure explaining the bad influence at the time of changing the trench groove width and crystal plane orientation of a super junction structure in the case of applying the 3rd manufacturing method. 第１実施形態（基本構成）の半導体装置の製造方法の一手法を説明する図（その１）である。It is FIG. (1) explaining one method of the manufacturing method of the semiconductor device of 1st Embodiment (basic structure). 第１実施形態（基本構成）の半導体装置の製造方法の一手法を説明する図（その２）である。It is FIG. (2) explaining one method of the manufacturing method of the semiconductor device of 1st Embodiment (basic structure). 第１実施形態（第１変形例）の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 1st Embodiment (1st modification). スーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。It is a figure explaining the bad influence at the time of applying a horizontal type resurf structure to a super junction structure. 第１実施形態（第１変形例）の半導体装置の製造方法の一手法を説明する図（その２）である。It is FIG. (2) explaining 1 method of the manufacturing method of the semiconductor device of 1st Embodiment (1st modification). 第１実施形態（第１変形例）の半導体装置の製造方法の一手法を説明する図（その２）である。It is FIG. (2) explaining 1 method of the manufacturing method of the semiconductor device of 1st Embodiment (1st modification). 第１実施形態（第２変形例）の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 1st Embodiment (2nd modification). 第１実施形態（第２変形例）の半導体装置のＸＹ平面図である。It is an XY plan view of the semiconductor device of the first embodiment (second modification). 第１実施形態（第２変形例）の半導体装置の製造方法の一手法を説明する図である。It is a figure explaining one method of the manufacturing method of the semiconductor device of 1st Embodiment (2nd modification). 第１実施形態（第３変形例）の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 1st Embodiment (3rd modification). 第２実施形態の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 2nd Embodiment. 第２実施形態の半導体装置のＸＹ平面図である。It is an XY plan view of the semiconductor device of the second embodiment. 第２実施形態の変形例を示す図である。It is a figure which shows the modification of 2nd Embodiment. 第３実施形態の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 3rd Embodiment. 第３実施形態の半導体装置のＸＹ平面図である。It is XY top view of the semiconductor device of 3rd Embodiment. 第３実施形態の変形例を示す図である。It is a figure which shows the modification of 3rd Embodiment. 第４実施形態の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 4th Embodiment. 第４実施形態の半導体装置の製造方法の一手法を説明する図である。It is a figure explaining one method of the manufacturing method of the semiconductor device of 4th Embodiment. 第５実施形態の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 5th Embodiment. 第５実施形態の半導体装置のＸＹ平面図である。It is XY top view of the semiconductor device of 5th Embodiment. 第５実施形態の変形例を示す図である。It is a figure which shows the modification of 5th Embodiment. 第５実施形態の変形例を示す図である。It is a figure which shows the modification of 5th Embodiment. 第６〜第８実施形態の半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device of 6th-8th embodiment. 第９実施形態の半導体装置を説明する図である。It is a figure explaining the semiconductor device of 9th Embodiment.

符号の説明Explanation of symbols

１…半導体装置、１０…ｎ型高濃度基体、１１０…ｎ型高濃度基体（第１導電型の第１の半導体領域）、１２０…ｎ型エピタキシャル層（第１導電型の第２の半導体領域）、１２１…トレンチ溝（ｐｎピラー対用）、１２２，１２３…ｐ型エピタキシャル埋込層（第２導電型の第２のピラー領域）、１２４…ｎ型エピタキシャル層（第１導電型の第１のピラー領域）、１２５…ｐ型エピタキシャル埋込層、１２６…ｐ型ベース領域（第２導電型の第３の半導体領域）、１３０…ｐ型横型リサーフ領域、１３２…開口部、１３６…スリット、２…素子セル、３…素子部、５…終端部   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 10 ... n-type high concentration base | substrate, 110 ... n-type high concentration base | substrate (1st conductivity type 1st semiconductor region), 120 ... n-type epitaxial layer (1st conductivity type 2nd semiconductor region) , 121... Trench trench (for pn pillar pair), 122, 123... P-type epitaxial buried layer (second conductivity type second pillar region), 124... N type epitaxial layer (first conductivity type first) Pillar region), 125... P-type epitaxial buried layer, 126... P-type base region (second conductivity type third semiconductor region), 130... P-type lateral RESURF region, 132. 2 ... Element cell, 3 ... Element part, 5 ... Termination part

Claims (16)

第１の電極側に配置された第１導電型の第１の半導体領域と、
前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
前記終端部における前記第２の半導体領域内に設けられた第２導電型の横型リサーフ領域と、
を備えた半導体装置。 A first semiconductor region of a first conductivity type disposed on the first electrode side;
A first conductivity type first pillar region and a second conductivity type second are provided along a surface of the first semiconductor region on the second electrode side opposite to the first electrode. A pair of pillar regions alternately, a second semiconductor region provided in the element part and the peripheral terminal part thereof; and
A lateral resurf region of a second conductivity type provided in the second semiconductor region at the termination portion;
A semiconductor device comprising: 前記第２の半導体領域内に複数の前記横型リサーフ領域が設けられている
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a plurality of the horizontal resurf regions are provided in the second semiconductor region. 前記終端部における前記第２の半導体領域の表面部に、第２導電型の別の横型リサーフ領域が設けられている
請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein another lateral resurf region of the second conductivity type is provided on a surface portion of the second semiconductor region in the terminal portion. 前記第２導電型の別の横型リサーフ領域は、前記終端部における前記第１の半導体領域と前記第２の半導体領域の境界部に、前記第１の半導体領域から前記第２の半導体領域にかけて一体的に形成されている
請求項３に記載の半導体装置。 The second lateral resurf region of the second conductivity type is integrated with the boundary between the first semiconductor region and the second semiconductor region at the terminal portion from the first semiconductor region to the second semiconductor region. The semiconductor device according to claim 3. 第１の電極側に配置された第１導電型の第１の半導体領域と、
前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
前記終端部における前記第２の半導体領域の前記第１の半導体領域側の表面部に設けられた第２導電型の横型リサーフ領域と、
を備えた半導体装置。 A first semiconductor region of a first conductivity type disposed on the first electrode side;
A first conductivity type first pillar region and a second conductivity type second are provided along a surface of the first semiconductor region on the second electrode side opposite to the first electrode. A pair of pillar regions alternately, a second semiconductor region provided in the element part and the peripheral terminal part thereof; and
A lateral resurf region of a second conductivity type provided in a surface portion on the first semiconductor region side of the second semiconductor region in the termination portion;
A semiconductor device comprising: 前記第２導電型の横型リサーフ領域は、前記終端部における前記第１の半導体領域と前記第２の半導体領域の境界部に、前記第１の半導体領域から前記第２の半導体領域にかけて一体的に形成されている
請求項５に記載の半導体装置。 The lateral resurf region of the second conductivity type is integrated with the boundary between the first semiconductor region and the second semiconductor region at the terminal portion from the first semiconductor region to the second semiconductor region. The semiconductor device according to claim 5, wherein the semiconductor device is formed. 前記終端部における前記第２の半導体領域の前記第２の電極側の表面部にも、第２導電型の別の横型リサーフ領域が設けられている
請求項６に記載の半導体装置。 The semiconductor device according to claim 6, wherein another lateral resurf region of the second conductivity type is provided also on a surface portion of the second semiconductor region in the terminal portion on the second electrode side. 前記終端部における前記第２のピラー領域の全てが、前記横型リサーフ領域と電気的に接続可能に構成されている
請求項１〜７の内の何れか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein all of the second pillar regions in the terminal portion are configured to be electrically connectable to the horizontal resurf region. 前記終端部における前記第２のピラー領域の内の周縁側のものは前記横型リサーフ領域と電気的に非接続であり、前記終端部における残りのものは前記横型リサーフ領域と電気的に接続可能に構成されている
請求項１〜７の内の何れか一項に記載の半導体装置。 The peripheral side of the second pillar region in the terminal portion is electrically disconnected from the horizontal resurf region, and the remaining one in the terminal portion is electrically connectable to the horizontal resurf region. It is comprised. The semiconductor device as described in any one of Claims 1-7. 第１の電極側に配置された第１導電型の第１の半導体領域と、
前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
前記終端部における前記第２の半導体領域の前記第２の電極側の表面部に設けられた第２導電型の横型リサーフ領域と、
を備え、
前記終端部における前記第２のピラー領域の全てが、前記横型リサーフ領域と電気的に接続可能に構成されている
半導体装置。 A first semiconductor region of a first conductivity type disposed on the first electrode side;
A first conductivity type first pillar region and a second conductivity type second are provided along a surface of the first semiconductor region on the second electrode side opposite to the first electrode. A pair of pillar regions alternately, a second semiconductor region provided in the element part and the peripheral terminal part thereof; and
A lateral resurf region of a second conductivity type provided on a surface portion on the second electrode side of the second semiconductor region in the terminal portion;
With
All the said 2nd pillar area | region in the said termination | terminus part is comprised so that electrical connection with the said horizontal type | mold resurf area | region is possible. 前記横型リサーフ領域にはスリットが一定間隔で形成され、そのスリットの部分には第１導電型の半導体が配置されている
請求項１〜１０の内の何れか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein slits are formed in the horizontal RESURF region at regular intervals, and a semiconductor of a first conductivity type is disposed in the slit portion. 前記第２のピラー領域のそれぞれは、前記第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより形成されており、
前記第１のピラー領域のそれぞれは、前記第２のピラー領域に挟まれた領域で形成されており、
前記第２のピラー領域は、前記第２の半導体領域の前記素子部と前記終端部の全面に亘って同一方向に同一深さで配列されており、前記素子部と前記終端部の同一深さ位置において形状および配列ピッチは同一である
請求項１〜１１の内の何れか一項に記載の半導体装置。 Each of the second pillar regions is formed by embedding a second conductivity type semiconductor in each trench groove formed in the second semiconductor region by epitaxial growth.
Each of the first pillar regions is formed by a region sandwiched between the second pillar regions,
The second pillar regions are arranged at the same depth in the same direction over the entire surface of the element portion and the termination portion of the second semiconductor region, and the same depth of the element portion and the termination portion. The shape and arrangement pitch are the same in a position, The semiconductor device as described in any one of Claims 1-11. 前記終端部における前記第２のピラー領域のそれぞれは、その少なくとも一部が、前記横型リサーフ領域とオーバーラップしていない
請求項１〜１０の内の何れか一項に記載の半導体装置。 11. The semiconductor device according to claim 1, wherein at least a part of each of the second pillar regions in the terminal portion does not overlap with the horizontal RESURF region. 第１導電型の第１の半導体領域上に第１導電型の第２の半導体領域を形成する工程、
前記第２の半導体領域の素子部およびその周囲の終端部に同一方向に同一深さで同一形状のトレンチ溝を形成して、隣接するトレンチ溝間に第１導電型の第１のピラー領域を形成する工程、
前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成する工程、
前記終端部における前記第２の半導体領域の前記第１の半導体領域とは反対側の表面部に第２導電型の横型リサーフ領域を形成する工程、
を前記横型リサーフ領域が所定の層数得られるだけ繰返す
半導体装置の製造方法。 Forming a second semiconductor region of the first conductivity type on the first semiconductor region of the first conductivity type;
A trench groove having the same shape and depth in the same direction is formed in the element portion of the second semiconductor region and a terminal portion around the element portion, and a first pillar region of the first conductivity type is formed between adjacent trench grooves. Forming step,
Forming a second conductivity type second pillar region by burying a second conductivity type semiconductor in the trench groove by epitaxial growth;
Forming a second conductive type lateral resurf region on a surface portion of the second semiconductor region opposite to the first semiconductor region in the terminal portion;
The method of manufacturing a semiconductor device is repeated as long as the horizontal resurf region has a predetermined number of layers. 第１導電型の第１の半導体領域の表面に沿って第１導電型の第２の半導体領域を形成する工程、終端部における前記第２の半導体領域の前記第１の半導体領域とは反対側の表面部に第２導電型の横型リサーフ領域を形成する工程、を前記横型リサーフ領域が所定の層数得られるだけ繰り返し、その後、
前記第２の半導体領域の素子部およびその周囲の前記終端部に同一方向に同一深さで同一形状のトレンチ溝を形成して、隣接するトレンチ溝間に第１導電型の第１のピラー領域を形成し、
前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成する
半導体装置の製造方法。 Forming a second semiconductor region of the first conductivity type along the surface of the first semiconductor region of the first conductivity type; an end of the second semiconductor region opposite to the first semiconductor region The step of forming the second conductivity type horizontal resurf region on the surface portion of the substrate is repeated as long as the horizontal resurf region has a predetermined number of layers, and then
A trench groove having the same shape and depth in the same direction is formed in the element portion of the second semiconductor region and the terminal portion around the element portion, and the first pillar region of the first conductivity type is formed between adjacent trench grooves. Form the
A method of manufacturing a semiconductor device, wherein a second conductivity type second pillar region is formed by burying a second conductivity type semiconductor in the trench groove by epitaxial growth. 第１導電型の第１の半導体領域の終端部の表面部に第２導電型の横型リサーフ領域をなす不純物を埋め込む工程、
前記第１の半導体領域の表面に沿って第１導電型の第２の半導体領域を形成する工程、
前記第１の半導体領域の前記第２の半導体領域側の表面部に埋め込まれている前記第２導電型の横型リサーフ領域をなす不純物を前記第２の半導体領域にまで拡散させることで、前記終端部における前記第１の半導体領域と前記第２の半導体領域の境界部に前記第２導電型の横型リサーフ領域を形成する工程、
前記終端部における前記第２の半導体領域の前記第１の半導体領域とは反対側の表面部に第２導電型の別の横型リサーフ領域を形成する工程、を前記別の横型リサーフ領域が所定の層数得られるだけ繰り返し、その後、
前記第２の半導体領域の素子部および前記終端部に、少なくとも前記第１の半導体領域の終端部の表面部の前記横型リサーフ領域に達するように、同一方向に同一深さで同一形状のトレンチ溝を形成して、隣接するトレンチ溝間に第１導電型の第１のピラー領域を形成し、
前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成する
半導体装置の製造方法。 A step of burying an impurity forming a second conductive type lateral resurf region in a surface portion of a terminal portion of the first conductive type first semiconductor region;
Forming a second semiconductor region of a first conductivity type along a surface of the first semiconductor region;
By diffusing impurities forming the lateral resurf region of the second conductivity type embedded in the surface portion of the first semiconductor region on the second semiconductor region side to the second semiconductor region, the termination is performed. Forming a second conductive type lateral resurf region at a boundary portion of the first semiconductor region and the second semiconductor region in a portion;
Forming another horizontal resurf region of the second conductivity type on a surface portion of the second semiconductor region opposite to the first semiconductor region in the terminal portion, wherein the other horizontal resurf region is a predetermined one. Repeat as many layers as possible, then
A trench groove having the same depth and the same shape in the same direction so as to reach at least the lateral resurf region of the surface portion of the terminal portion of the first semiconductor region at the element portion and the terminal portion of the second semiconductor region Forming a first pillar region of a first conductivity type between adjacent trench grooves,
A method of manufacturing a semiconductor device, wherein a second conductivity type second pillar region is formed by burying a second conductivity type semiconductor in the trench groove by epitaxial growth.
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