JP2010062564A - ポリエミッタ型バイポーラトランジスタ、bcd素子、ポリエミッタ型バイポーラトランジスタの製造方法及びbcd素子の製造方法 - Google Patents
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Abstract
【課題】複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、BCD(複合高圧)素子及びその製造方法を提供する。
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板100の上側の一部に形成された埋込層110と、上記半導体基板の上に形成されたエピ層120と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域130と、上記エピ層の上側の一部に形成されたベース領域140と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域170と、を含む。実施の形態に係るBCD素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたCMOSとDMOSのうちの1つ以上のMOSを含む。
【選択図】図1
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板100の上側の一部に形成された埋込層110と、上記半導体基板の上に形成されたエピ層120と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域130と、上記エピ層の上側の一部に形成されたベース領域140と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域170と、を含む。実施の形態に係るBCD素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたCMOSとDMOSのうちの1つ以上のMOSを含む。
【選択図】図1
Description
本発明は、ポリエミッタ型バイポーラトランジスタ、BCD素子、ポリエミッタ型バイポーラトランジスタの製造方法及びBCD素子の製造方法に関する。
複合高電圧素子(BCD;Bipolar CMOS DMOS)工程を用いると、バイポーラ素子、CMOS(Complementary Metal Oxide Semiconductor)、及びDMOS(Double diffusion MOS)を単一ウエハ上に具現することができる。
また、BCD工程を用いると、バイポーラ素子、CMOS、及びDMOSの他にもロジック回路、P型MOS、N型MOS、抵抗、キャパシタ、ダイオードなどを1つのチップで具現することができる。
仮に、バイポーラトランジスタは個別工程を経ないで、BCD工程のうち、CMOSとDMOSを作る過程で製作されることができ、ジャンクションエミッタ(junction emitter)を用いた一般的な構造で製作される。
したがって、従来のBCD工程を用いたバイポーラトランジスタの場合、高周波特性を向上させて、高い増幅利得、降伏電圧を具現し、動作領域を広くすることに限界がある。
本発明の目的は、複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、BCD素子及びその製造方法を提供することにある。
本発明のある態様に係るポリエミッタ型バイポーラトランジスタは、半導体基板の上側の一部に形成された埋込層と、上記半導体基板の上に形成されたエピ層と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域と、上記エピ層の上側の一部に形成されたベース領域と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域と、を含む。
本発明のある態様に係るBCD素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたCMOSとDMOSのうちの1つ以上のMOSを含む。
本発明のある態様に係るポリエミッタ型バイポーラトランジスタの製造方法は、半導体基板の上側の一部に埋込層を形成するステップと、上記半導体基板の上にエピ層を形成し、上記エピ層に上記埋込層と連結されるコレクタ領域を形成するステップと、ベース領域とエミッタ領域を定義する素子分離膜を形成するステップと、上記素子分離膜の下の基板領域にベース領域を形成するステップと、上記ベース領域の上側の一部にベース電極を形成するステップと、上記素子分離膜により上記ベース電極と離隔した上記ベース領域の上側の一部にポリシリコン材質のポリエミッタ領域を形成するステップと、を含む。
本発明のある態様に係るBCD素子の製造方法は、BCD工程を用いた製造方法に関するものであって、ポリシリコン材質を用いてバイポーラトランジスタのポリエミッタ領域を形成するステップを含む。
本発明によれば、複合高電圧素子工程を用いて複合高電圧素子と単一チップをなすポリエミッタ型バイポーラトランジスタを製作することができ、したがって高周波動作特性が優れるし、高い増幅利得、降伏電圧を有し、動作領域の広いバイポーラトランジスタを具現することができる。
添付の図面を参照しつつ実施の形態に係るポリエミッタ型バイポーラトランジスタ及びBCD素子、ポリエミッタ型バイポーラトランジスタの製造方法、及びBCD素子の製造方法について詳細に説明する。
以下、本発明の実施の形態を説明するに当たって、関連した公知機能または構成に対する具体的な説明は本発明の要旨を曖昧にすることができると判断されるので、本発明の技術的思想と直接的な関連がある核心的な構成部に対してのみ言及することにする。
図1は、実施の形態に係るポリエミッタ型バイポーラトランジスタを含むBCD素子の形態を示す側断面図である。
実施の形態に係るBCD素子は、複合高電圧素子(BCD;Bipolar CMOS DMOS)工程を通じて製作されるが、図1に図示されたBCD素子の領域のうち、“A”領域はポリエミッタ型バイポーラトランジスタの領域であり、“B”領域はCMOSの領域であり、“C”領域はDMOSの領域である。
実施の形態に係るBCD素子の製造方法によると、図1に図示してはいないが、ポリエミッタ型バイポーラトランジスタの他にも、ロジック回路、P型MOS、N型MOS、高電圧MOS、中間電圧MOS、低電圧MOS、DEMOS(Drain Extended MOS)、LDMOS(Lateral Double diffused Metal Oxide Semiconductor)、抵抗、キャパシタ、ダイオードなどを1つのチップで具現することができる。
図1を参照すると、“A”領域のポリエミッタ型バイポーラトランジスタは、半導体基板100の上に形成された埋込層110、エピ層120、コレクタ領域130、ベース領域140、ベース電極160、素子分離膜150、及びポリエミッタ領域170を含む。
また、“B”領域のCMOSは、P型MOS、及びN型MOSを含むが、各々のMOSは素子分離膜150aにより仕分けられ、埋込層110a、高濃度N型ウェル205、P型ウェル200、N型ウェル210、ゲート215、225、及びソース/ドレン領域220、230を含む。上記ゲート215、225は、ゲート絶縁膜、スペーサなどの構造物を更に含むことができる。
また、“C”領域のDMOSは、埋込層110b、高濃度N型ウェル300、P型ボディー305、各領域を絶縁させる素子分離膜150b、ゲート320、P型ボディー305の上に形成されるP型イオン注入領域310と第1のN型イオン注入領域315、及びゲート320の他側に形成される第2のN型イオン注入領域325を含む。
この際、上記ゲート320と上記第2のN型イオン注入領域325との間に形成された素子分離膜150bは、上記P型ボディー305から上記第2のN型イオン注入領域310への電流の流れ通路を延長させることによって、上記DMOSが高電圧素子として機能できるようにする。
以下、図1乃至図7を参照して、実施の形態に係るポリエミッタ型バイポーラトランジスタを含むBCD素子の製造方法について説明する。
本発明の技術的思想は、BCD工程を用いてBCD素子を製作するに当たって、ポリエミッタ型バイポーラトランジスタを共に具現することにあるので、上記“A”領域を中心として説明する。
また、以下に説明される各工程はポリエミッタ型バイポーラトランジスタ、ロジック回路、P型MOS、N型MOS、高電圧MOS、中間電圧MOS、低電圧MOS、DEMOS、LDMOS、抵抗、キャパシタ、及びダイオードのような素子の個別工程であるとか、2つ以上の素子が共に具現される複合工程でありうる。
図2乃至図7は、実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。
最初に、ウエハ状態の半導体基板100、仮に単結晶シリコン基板を所定の厚みに切断し、表面を研磨して上部にエピ層120が形成できる状態に加工する。
次に、図2のように、上記半導体基板100の上側の一部にN型ドーパントイオンを注入してN+型埋込層(Baried Layer)110を形成し、熱処理によりイオンが注入された領域を拡散させる。この際、CMOS領域(B)とDMOS領域(C)の半導体基板100にも埋込層110a、110bが共に形成される。
上記N+型埋込層110が形成されれば、図3のように、上記半導体基板100をエピタキシャル成長させてエピ層120を形成する。
上記エピ層120が形成されれば、図4のように、上記エピ層120に上記N+型埋込層110と連結されるN+型拡散領域130を形成する。
上記N+型拡散領域130はコレクタ領域に用いられる。
この際、上記高濃度N型ウェル205、300が共に形成できる。
次に、ベース領域とエミッタ領域を定義し、各領域の間を絶縁させる素子分離膜150を図5のように形成する。
この際、上記CMOS領域(B)とDMOS領域(C)の素子分離膜150a、150bも共に形成できる。
以後、イオン注入マスク工程及びイオン注入工程を進行して、上記CMOS領域(B)のP型ウェル200とN型ウェル210、及び上記DMOS領域(C)のP型ボディー305を形成する。
次に、図6のように、P型ドーパントイオンを注入してP型ドリフト(drift)領域140を形成する。上記P型ドリフト領域140はベース領域に用いられる。
上記ベース領域140が形成されれば、図7のように、ベース電極160を形成する。
以後、上記CMOS、上記DMOS、低電圧(LV;Low Voltage)NMOS、低電圧PMOSなどの活性領域にインプラント工程を処理してしきい電圧(threshold voltage)を調整することができる。
次に、上記CMOS、上記DMOSのゲート215、225、320を形成するための工程が進行されるが、この際、本発明の実施の形態に係るポリエミッタ型バイポーラトランジスタのポリエミッタ170が共に形成される。
上記の半導体基板100の全面に絶縁膜を形成し、絶縁膜をパターニングして上記CMOS領域(B)と上記DMOS領域(C)のゲート絶縁膜を形成する。この際、上記バイポーラトランジスタ領域(A)の絶縁膜は完全に除去される。
次に、上記の半導体基板100の全面にポリシリコン層を塗布し、上記ポリシリコン層の上に上記CMOS、上記DMOSのゲート215、225、320、及び上記バイポーラトランジスタのエミッタ領域を定義するフォトレジストパターンを形成する。
上記フォトレジストパターンをエッチングマスクとして上記ポリシリコン層をエッチングすることによって、上記ゲート215、225、320及び上記ポリエミッタ170を形成する。
このような工程を通じて、図1の“A”領域に図示されたポリエミッタ型バイポーラトランジスタが完成される。
以後、各MOS領域のN型LDD(Lightly Doped Drain)領域、P型LDD領域を形成し、上記ゲート215、225、320の両側に側壁サイドウォール及びスペーサを形成する。
上記スペーサが形成されれば、上記CMOS領域(B)のソース/ドレン領域220、230、上記DMOS領域(C)のP型イオン注入領域310と第1のN型イオン注入領域315、及び第2のN型イオン注入領域325を形成する。
以後、上記ポリエミッタ170、上記ベース電極160、上記ゲート215、225、320、ソース/ドレン領域220、230、及びイオン注入領域310、315、325のうちの1つ以上の層にシリサイドを形成する工程、多層構造の絶縁層、コンタクトプラグ、金属配線を形成する工程、保護膜を形成する工程などが更に進行できる。
このような工程を通じて実施の形態に係るポリエミッタ型バイポーラトランジスタを含むBCD素子が完成できる。
100 半導体基板、110 埋込層、120 エピ層、130 コレクタ領域、140 ベース領域、150 素子分離膜、160 ベース電極、170 ポリエミッタ領域、200 P型ウェル、205 高濃度N型ウェル、210 N型ウェル、215 ゲート、220 ソース/ドレン領域、300 高濃度N型ウェル、305 P型ボディー、310 第2のN型イオン注入領域、315 第1のN型イオン注入領域、320 ゲート、325 第2のN型イオン注入領域
Claims (20)
- 半導体基板の上側の一部に形成された埋込層と、
前記半導体基板の上に形成されたエピ層と、
前記エピ層に形成され、前記埋込層と連結されるコレクタ領域と、
前記エピ層の上側の一部に形成されたベース領域と、
前記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域と、
を含むことを特徴とするポリエミッタ型バイポーラトランジスタ。 - 前記ポリエミッタ領域と離隔して前記ベース領域の基板の表面に形成されたベース電極と、
前記ベース電極及び前記ポリエミッタ領域を定義する素子分離膜と、
を含むことを特徴とする請求項1に記載のポリエミッタ型バイポーラトランジスタ。 - ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、
前記バイポーラトランジスタと同一な単一ウエハ上に形成されたCMOSとDMOSのうちの1つ以上のMOSを含むことを特徴とするBCD素子。 - 前記バイポーラトランジスタは、
半導体基板の上側の一部に形成された埋込層と、
前記半導体基板の上に形成されたエピ層と、
前記エピ層に形成され、前記埋込層と連結されるコレクタ領域と、
前記エピ層の上側の一部に形成されたベース領域及び前記ベース領域の基板の表面に形成された前記ポリエミッタ領域と、
を含むことを特徴とする請求項3に記載のBCD素子。 - 前記CMOSは、前記エピ層に形成されたウェル領域、ゲート、及びソース/ドレン領域を含み、
前記DMOSは、前記エピ層に形成されたウェル領域、ゲート、前記ゲートの一側に形成されるP型ボディー、前記P型ボディーに形成されるP型イオン注入領域と第1のN型イオン注入領域、及び前記ゲートの他側に形成され、素子分離膜により前記P型ボディーと離隔する第2のN型イオン注入領域を含むことを特徴とする請求項4に記載のBCD素子。 - 単一ウエハ状態の半導体基板に形成されたロジック回路、高電圧MOS、中間電圧MOS、低電圧MOS、DEMOS、LDMOS、抵抗、キャパシタ、ダイオードのうちの1つ以上の素子を含むことを特徴とする請求項3に記載のBCD素子。
- 前記ポリエミッタ領域、前記CMOSのゲート、及び前記DMOSのゲートは、同一なポリシリコン材質からなることを特徴とする請求項5に記載のBCD素子。
- 前記バイポーラトランジスタは、
前記ポリエミッタ領域と離隔して前記ベース領域の基板の表面に形成されたベース電極と、
前記ベース電極及び前記ポリエミッタ領域を定義する素子分離膜と、
を含むことを特徴とする請求項4に記載のBCD素子。 - 半導体基板の上側の一部に埋込層を形成するステップと、
前記半導体基板の上にエピ層を形成し、前記エピ層に前記埋込層と連結されるコレクタ領域を形成するステップと、
ベース領域とエミッタ領域を定義する素子分離膜を形成するステップと、
前記素子分離膜の下の基板領域にベース領域を形成するステップと、
前記ベース領域の上側の一部にベース電極を形成するステップと、
前記素子分離膜により前記ベース電極と離隔した前記ベース領域の上側の一部にポリシリコン材質のポリエミッタ領域を形成するステップと、
を含むことを特徴とするポリエミッタ型バイポーラトランジスタの製造方法。 - 前記ポリエミッタ領域を形成するステップは、
前記ベース電極を含んだ前記エピ層の上にポリシリコン層を形成するステップと、
前記素子分離膜により定義されたエミッタ領域を除外したポリシリコン層を露出させるフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクに用いて前記ポリシリコン層をエッチングするステップと、
を含むことを特徴とする請求項9に記載のポリエミッタ型バイポーラトランジスタの製造方法。 - BCD工程を用いたBCD素子の製造方法であって、
ポリシリコン材質を用いてバイポーラトランジスタのポリエミッタ領域を形成するステップを含むことを特徴とするBCD素子の製造方法。 - 半導体基板のCMOS領域とDMOS領域とに各々ゲートを形成し、前記バイポーラトランジスタの領域のうち、素子分離膜によりベース電極と離隔したベース領域の上側に前記ポリエミッタ領域を形成するステップを含むことを特徴とする請求項11に記載のBCD素子の製造方法。
- 前記ポリエミッタ領域を形成する前に、
前記半導体基板のバイポーラトランジスタ領域、前記CMOS領域、前記DMOS領域の上側の一部に各々埋込層を形成するステップと、
前記半導体基板の上にエピ層を形成するステップと、
前記バイポーラトランジスタ領域のエピ層に前記埋込層と連結されるコレクタ領域を形成し、ベース領域とエミッタ領域を定義する前記素子分離膜を形成し、前記CMOS領域及び前記DMOS領域のエピ層にウェル領域を形成するステップと、
前記バイポーラトランジスタ領域のうち、前記素子分離膜の下の基板領域に前記ベース領域を形成し、前記ベース領域の上側に前記ベース電極を形成するステップと、
を含むことを特徴とする請求項12に記載のBCD素子の製造方法。 - 前記ポリエミッタ領域は、
CMOS及びDMOSのゲートと同一な工程を通じて同時に形成されることを特徴とする請求項11に記載のBCD素子の製造方法。 - 前記CMOS領域及び前記DMOS領域の高濃度ウェル領域が前記コレクタ領域と共に形成されることを特徴とする請求項13に記載のBCD素子の製造方法。
- 前記CMOS領域及び前記DMOS領域のエピ層にウェル領域を形成するステップは、前記CMOS領域のP型ウェル、N型ウェルうちの1つ以上のウェル領域、前記DMOS領域のP型ボディーを形成するステップを含むことを特徴とする請求項13に記載のBCD素子の製造方法。
- 前記ゲート及び前記ポリエミッタ領域を形成するステップは、
前記ゲート、前記素子分離膜を含む前記エピ層の上に絶縁膜を形成するステップと、
前記絶縁膜をパターニングして前記CMOS領域及び前記DMOS領域のゲート絶縁膜を形成し、前記バイポーラトランジスタ領域を含む残りの前記エピ層の絶縁膜を除去するステップと、
前記ゲート絶縁膜を含む前記エピ層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層をパターニングして前記CMOS領域及び前記DMOS領域のゲート絶縁膜の上に各々ゲートを形成し、前記素子分離膜により定義されたエミッタ領域に前記ポリエミッタ領域を形成するステップと、
を含むことを特徴とする請求項13に記載のBCD素子の製造方法。 - 前記BCD工程を用いることにより、ロジック回路、高電圧MOS、中間電圧MOS、低電圧MOS、DEMOS(Drain Extended MOS)、LDMOS(Lateral Double diffused Metal Oxide Semiconductor)、抵抗、キャパシタ、ダイオードのうちの1つ以上の素子が前記バイポーラトランジスタと共に単一ウエハに具現されることを特徴とする請求項11に記載のBCD素子の製造方法。
- 前記ゲート及び前記ポリエミッタ領域が形成された後、
前記CMOS領域及び前記DMOS領域のゲートの両側にLDD領域を形成するステップと、
スペーサを形成するステップと、
前記CMOS領域にソース/ドレン領域を形成し、P型ボディーにP型イオン注入領域、第1のN型イオン注入領域を形成し、前記P型ボディーと素子分離膜により離隔した前記DMOS領域に第2のN型イオン注入領域を形成するステップと、
を含むことを特徴とする請求項13に記載のBCD素子の製造方法。 - 前記ソース/ドレン領域、多数のイオン注入領域が形成された後、
1つ以上の積層構造を有する絶縁層、コンタクトプラグ、及び金属配線を形成するステップを含むことを特徴とする請求項19に記載のBCD素子の製造方法。
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