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JP2010062389A - Integrated device and electronic equipment - Google Patents

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JP2010062389A JP2008227466A JP2008227466A JP2010062389A JP 2010062389 A JP2010062389 A JP 2010062389A JP 2008227466 A JP2008227466 A JP 2008227466A JP 2008227466 A JP2008227466 A JP 2008227466A JP 2010062389 A JP2010062389 A JP 2010062389A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated device and electronic equipment that suppress an increase in unnecessary radiation entailing arrangement of a heat sink. <P>SOLUTION: Resistances R21 and R22 are connected in series between connection lead portions 311 and 312 of the heat sink 30 for dissipating heat of a digital device 21, and ground portions GND214A and GND214B of a digital substrate 20. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、デジタルデバイスとしてのデジタル回路を有する集積装置および電子機器に関するものである。   The present invention relates to an integrated apparatus and an electronic apparatus having a digital circuit as a digital device.

デジタル回路は処理能力の向上・高速化に伴い、デジタル回路のクロック周波数およびその高調波による不要輻射の抑制が大きな課題となっている。
一方、このような高速デジタル回路に使用されるデバイスは消費電力も大きく、発熱量も大きいため、デバイスの保護・安定動作のためにはヒートシンク（放熱板）を使用する必要がある。 With the improvement and speeding up of processing capability of digital circuits, suppression of unnecessary radiation due to the clock frequency of the digital circuit and its harmonics has become a major issue.
On the other hand, a device used in such a high-speed digital circuit consumes a large amount of power and generates a large amount of heat. Therefore, it is necessary to use a heat sink (heat sink) for protection and stable operation of the device.

ヒートシンクは、通常、基板のグランド部ＧＮＤに接地し、基板に対しても放熱することで、デバイス温度を下げ、また、デバイスの輻射を抑制することができる。   The heat sink is usually grounded to the ground portion GND of the substrate and also radiates heat to the substrate, so that the device temperature can be lowered and the radiation of the device can be suppressed.

しかし、デバイスの高速化に伴いクロック周波数が高くなり、また、デバイスのサイズが大きくなることで、グランド部ＧＮＤへの接地による輻射抑制の効果は薄れる傾向にある。
この課題について図１に関連付けてより詳しく説明する。 However, as the device speed increases, the clock frequency increases and the device size increases, so that the radiation suppression effect due to grounding to the ground portion GND tends to be reduced.
This problem will be described in more detail with reference to FIG.

デジタル基板１は、通常、４層以上の多層基板に構成される。
たとえば、第１層基板２〜第４層基板５の４層基板の場合には以下のように形成される。
第１層基板２にデジタルデバイス６を配置しデジタル回路間を接続する配線ＷＲ１を行い、第２層基板３にグランド部ＧＮＤを配置し、第３層基板４に電源部ＰＷＲを配置し、第４層基板５に第１層目と同様のデジタル配線ＷＲ２を行う。 The digital substrate 1 is usually configured as a multilayer substrate having four or more layers.
For example, in the case of a four-layer substrate of the first layer substrate 2 to the fourth layer substrate 5, it is formed as follows.
The digital device 6 is arranged on the first layer substrate 2, the wiring WR1 for connecting the digital circuits is provided, the ground portion GND is arranged on the second layer substrate 3, the power source portion PWR is arranged on the third layer substrate 4, The same digital wiring WR2 as the first layer is provided on the four-layer substrate 5.

ここで、一般にヒートシンク７は、半田付けなどにより、電気的には２層目のグランド層ＧＮＤに接続される。
ここで、ヒートシンク７とデジタル基板１のグランド層ＧＮＤは、デジタルデバイス６を上下に挟む構造となり、電気的にはデジタルデバイス６を囲むループを構成する。
ここで、デジタルデバイス６から放射される不要輻射が、このループに対して十分に波長が長い周波数である場合、ヒートシンク７の接地は有効に機能する。 In general, the heat sink 7 is electrically connected to the second ground layer GND by soldering or the like.
Here, the heat sink 7 and the ground layer GND of the digital substrate 1 have a structure in which the digital device 6 is sandwiched vertically, and electrically forms a loop surrounding the digital device 6.
Here, when the unnecessary radiation radiated from the digital device 6 has a frequency sufficiently long for this loop, the grounding of the heat sink 7 functions effectively.

しかし、不要輻射の波長が、たとえば、このループの長さとほぼ同じになると、ヒートシンク７の構成するループは、輻射に対してアンテナとなり、不要輻射の輻射量を強める働きを示す。   However, when the wavelength of unnecessary radiation becomes substantially the same as the length of the loop, for example, the loop formed by the heat sink 7 functions as an antenna with respect to the radiation, and functions to increase the amount of unnecessary radiation.

本発明は、ヒートシンクの配置に伴う不要輻射の増大を抑制することが可能な集積装置および電子機器を提供することにある。   An object of the present invention is to provide an integrated device and an electronic apparatus capable of suppressing an increase in unnecessary radiation accompanying the arrangement of a heat sink.

本発明の第１の観点の集積装置は、グランド部を含む基板と、上記基板に配置されたデジタルデバイスと、上記デジタルデバイスの熱を放熱するためのヒートシンクと、を有し、上記ヒートシンクは、上記基板に固定し、当該基板の上記グランド部に接続するための少なくとも一つの接続リード部を含み、上記接続リード部は、抵抗を介して上記グランド部に接続される。   An integrated apparatus according to a first aspect of the present invention includes a substrate including a ground portion, a digital device disposed on the substrate, and a heat sink for dissipating heat of the digital device. It includes at least one connection lead portion for fixing to the substrate and connecting to the ground portion of the substrate, and the connection lead portion is connected to the ground portion via a resistor.

本発明の第２の観点の電子機器は、グランド部を含むデジタル基板と、上記基板に配置された主デジタルデバイスと、上記主デジタルデバイスの周辺に配置された複数の周辺デジタルデバイスと、上記主デジタルデバイスの熱を放熱するためのヒートシンクと、を有し、上記複数の周辺デジタルデバイスは、上記デジタルデバイスによりアクセス可能なメモリと、受信信号を復調し、復調した信号を上記デジタルデバイスに供給する受信系回路と、を含み、上記ヒートシンクは、上記デジタル基板に固定し、当該デジタル基板の上記グランド部に接続するための少なくとも一つの接続リード部を含み、上記接続リード部は、抵抗を介して上記グランド部に接続される。   An electronic apparatus according to a second aspect of the present invention includes a digital board including a ground portion, a main digital device arranged on the board, a plurality of peripheral digital devices arranged around the main digital device, and the main digital device. A heat sink for dissipating heat of the digital device, wherein the plurality of peripheral digital devices demodulate a received signal, supply a demodulated signal to the digital device, a memory accessible by the digital device A receiving system circuit, wherein the heat sink is fixed to the digital board and includes at least one connection lead part for connecting to the ground part of the digital board, and the connection lead part via a resistor Connected to the ground part.

本発明によれば、ヒートシンクと基板のグランド部の接続部に抵抗が直列に接続されている。このとき、ヒートシンクの接地部は、不要輻射の誘起電流が集中する部分にあるため、抵抗により不要輻射電力が効率的に吸収される。この結果、ヒートシンクの配置に伴う不要輻射の増大が抑制される。   According to the present invention, the resistor is connected in series to the connection portion between the heat sink and the ground portion of the substrate. At this time, since the grounding portion of the heat sink is in a portion where an induced current of unnecessary radiation is concentrated, unnecessary radiation power is efficiently absorbed by the resistor. As a result, an increase in unnecessary radiation accompanying the arrangement of the heat sink is suppressed.

本発明によれば、ヒートシンクの配置に伴う不要輻射の増大を抑制することができる。   According to the present invention, it is possible to suppress an increase in unnecessary radiation accompanying the arrangement of the heat sink.

以下、本発明の最良の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．放送受信装置の要部の全体構成（電子機器の適用例）
２．デジタルデバイスの配置関係（デジタル基板上のデジタル回路の配置関係の例）
３．ヒートシンクのデジタル基板への接続形態（抵抗を介してＧＮＤへの基本接続例）
４．ヒートシンクのデジタル基板への取り付け構造（第１例）
５．ヒートシンクのデジタル基板への他の取り付け構造（第２例） DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, the best embodiment of the invention will be described with reference to the drawings.
The description will be given in the following order.
1. Overall configuration of main parts of broadcast receiving device (application example of electronic equipment)
2. Digital device layout (example of digital circuit layout on a digital board)
3. Connection form of heat sink to digital board (example of basic connection to GND via resistor)
4). Mounting structure of heat sink to digital board (first example)
5). Other mounting structure of heat sink to digital board (second example)

＜１．放送受信装置の要部の全体構成＞
図２は、本発明の実施形態に係る集積装置を採用した電子機器としての放送受信装置の構成例を示す図であって、各デバイスの平面的な配置関係を示す図である。
図３は、本発明の実施形態に係る集積装置を採用した電子機器としての放送受信装置の信号処理系の構成例を示すブロック図である。 <1. Overall configuration of main part of broadcast receiving apparatus>
FIG. 2 is a diagram illustrating a configuration example of a broadcast receiving apparatus as an electronic apparatus that employs an integrated device according to an embodiment of the present invention, and is a diagram illustrating a planar arrangement relationship of devices.
FIG. 3 is a block diagram showing a configuration example of a signal processing system of a broadcast receiving apparatus as an electronic apparatus that employs the integrated device according to the embodiment of the present invention.

図２の放送受信装置１０は、デジタル基板２０、ヒートシンク３０、電源およびアナログ基板４０、並びにＩＣカードインターフェイス部５０を有する。   2 includes a digital board 20, a heat sink 30, a power supply and analog board 40, and an IC card interface unit 50.

デジタル基板２０は、メインＣＰＵ２１、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory)２２−１〜２２−４、フラッシュメモリ２３、選局デバイス２４、および復調デバイス２５が搭載されている。
デジタル基板２０には、さらに、インターネット用インターフェイス部２６、ビデオアンプ２７、各種入出力端子部２８、およびＤＣ−ＤＣコンバータ等の電源部２９が搭載されている。 The digital board 20 is equipped with a main CPU 21, DDR SDRAM (Double-Data-Rate Synchronous Dynamic Random Access Memory) 22-1 to 22-4, a flash memory 23, a channel selection device 24, and a demodulation device 25.
The digital board 20 further includes an Internet interface section 26, a video amplifier 27, various input / output terminal sections 28, and a power supply section 29 such as a DC-DC converter.

なお、たとえば、メインＣＰＵ２１により主デジタルデバイスが形成され、ＤＤＲ ＳＤＲＡＭ２２−１〜２２−４、フラッシュメモリ２３、選局デバイス２４、復調デバイス２５等により周辺デジタルデバイスが形成される。   For example, a main digital device is formed by the main CPU 21, and a peripheral digital device is formed by the DDR SDRAMs 22-1 to 22-4, the flash memory 23, the channel selection device 24, the demodulation device 25, and the like.

デジタル基板２０において、消費電力が比較的大きく、発熱量も大きい傾向にあるデバイスであるメインＣＰＵ２１に対して、その保護・安定動作のために、ヒートシンク（放熱板）３０が、メインＣＰＵ２１の上面側を覆うように配置されている。
そして、本実施形態においは、ヒートシンク３０の接続リード部とデジタル基板２０のグランド部ＧＮＤの接続部に抵抗が直列に接続されている。
この構成により、ヒートシンク３０の接続リード部は、不要輻射の誘起電流が集中する部分にあるため、抵抗により不要輻射電力が効率的に吸収される。この結果、ヒートシンクの配置に伴う不要輻射の増大を抑制することが可能となる。
このヒートシンク３０とデジタル基板２０のグランド部ＧＮＤとの接続構成については後で詳述する。 In the digital board 20, a heat sink (heat radiating plate) 30 is provided on the upper side of the main CPU 21 for protection and stable operation with respect to the main CPU 21, which is a device having a relatively large power consumption and a large amount of heat generation. It is arranged to cover.
In this embodiment, a resistor is connected in series to the connection lead portion of the heat sink 30 and the connection portion of the ground portion GND of the digital substrate 20.
With this configuration, since the connection lead portion of the heat sink 30 is in a portion where the induced current of unnecessary radiation is concentrated, unnecessary radiation power is efficiently absorbed by the resistor. As a result, it is possible to suppress an increase in unnecessary radiation accompanying the arrangement of the heat sink.
The connection configuration between the heat sink 30 and the ground portion GND of the digital board 20 will be described in detail later.

デジタル基板２０は、平面的に長方形となるように形成されており、第１の縁（辺）部２０１Ａに対向して電源およびアナログ基板４０が配置されている。
デジタル基板２０と電源およびアナログ基板４０とは、電源コネクタ２０２、制御系ライン部２０３、およびＡＶ信号系ライン部２０４により接続される。 The digital board 20 is formed to be rectangular in plan, and the power supply and analog board 40 are arranged to face the first edge (side) 201A.
The digital board 20 and the power and analog board 40 are connected by a power connector 202, a control system line unit 203, and an AV signal system line unit 204.

また、デジタル基板２０の第２の縁（辺）部２０１Ｂに対向してＩＣカードインターフェイス部５０が配置される。
デジタル基板２０とＩＣカードインターフェイス部５０とは、コネクタ２０５により接続される。 Further, the IC card interface unit 50 is disposed so as to face the second edge (side) 201B of the digital board 20.
The digital board 20 and the IC card interface unit 50 are connected by a connector 205.

デジタル基板２０の第２の縁（辺）部２０１Ｂの近傍領域には、電源部２９が配置されている。
デジタル基板２０の第２の縁（辺）部２０１Ｂと対向する第３の縁（辺）部２０１Ｃに各種入出力端子部２８が配置されている。
各種出入力端子部２８は、テレビジョン（ＴＶ）用コネクタ、インターネット用コネクタ、Ｄ端子、ＨＤＭＩ（High Definition Multimedia Interface）端子等が形成される。
なお、ＨＤＭＩは非圧縮の画像の画素データを一方向に高速伝送することができる通信インターフェイスである。 In the vicinity of the second edge (side) portion 201 </ b> B of the digital substrate 20, a power supply portion 29 is disposed.
Various input / output terminal portions 28 are arranged on a third edge (side) portion 201 </ b> C facing the second edge (side) portion 201 </ b> B of the digital substrate 20.
The various input / output terminal sections 28 are formed with a television (TV) connector, an internet connector, a D terminal, an HDMI (High Definition Multimedia Interface) terminal, and the like.
HDMI is a communication interface that can transmit pixel data of an uncompressed image in one direction at a high speed.

＜２．デジタルデバイスの配置関係＞
デジタル基板２０の略中央部にメインＣＰＵ２１が配置されている。
メインＣＰＵ２１は、放送受信装置１０の全体の制御を行う制御部として機能する。
メインＣＰＵ２１は、ＤＤＲ ＳＤＲＡＭ２１−１〜２１−４をメインメモリとして、フラッシュメモリ２３に格納されている各種アプリーケーションプログラムに応じた制御処理を行う。
メインＣＰＵ２１は、放送に関する制御として、選局デバイス２４で選局され、復調デバイス２５で復調されたテレビジョンデータを受けて、アナログのビデオ信号およびオーディオ信号を生成し、生成したビデオ信号およびオーディオ信号を出力する。ビデオ信号はたとえばビデオアンプ２７に供給される。
メインＣＰＵ２１は、インターネット用インターフェイス部２６を介しての通信制御やＨＤＭＩの通信制御等を行う。 <2. Digital device layout>
A main CPU 21 is disposed at a substantially central portion of the digital board 20.
The main CPU 21 functions as a control unit that performs overall control of the broadcast receiving apparatus 10.
The main CPU 21 performs control processing according to various application programs stored in the flash memory 23 using the DDR SDRAMs 21-1 to 21-4 as the main memory.
The main CPU 21 receives the television data selected by the channel selection device 24 and demodulated by the demodulation device 25 as a control related to broadcasting, generates an analog video signal and an audio signal, and generates the generated video signal and audio signal. Is output. The video signal is supplied to the video amplifier 27, for example.
The main CPU 21 performs communication control via the Internet interface unit 26, HDMI communication control, and the like.

方形状のメインＣＰＵ２１の第１の縁（辺）部２１Ａの近傍領域にＤＤＲ ＳＤＲＡＭ２１−１，２１−２がＩＣチップとして配置され、第２の縁（辺）部２１Ｂの近傍領域にＤＤＲ ＳＤＲＡＭ２１−３，２１−４がＩＣチップとして配置されている。
メインＣＰＵ２１の第１の縁（辺）部２１Ａに対向する第３の縁（辺）部２１Ｃの近傍領域にフラッシュメモリ２３がＩＣチップとして配置されている。
メインＣＰＵ２１の第２の縁（辺）部２１Ｂに対向する第４の縁（辺）部２１Ｄの近傍領域にインターネット用インターフェイス部２６がＩＣチップとして配置されている。
また、インターネット用インターフェイス部２６の近傍領域にビデオアンプ２７がＩＣチップとして配置されている。
そして、デジタル基板２０の第１の縁（辺）部２０１Ａに対向する第４の縁（辺）部２０１Ｄに沿って、入出力端子部２８側から、選局デバイス２４および復調デバイス２５がそれぞれＩＣチップとして配置されている。 DDR SDRAMs 21-1 and 21-2 are arranged as IC chips in the vicinity region of the first edge (side) portion 21 </ b> A of the rectangular main CPU 21, and the DDR SDRAM 21-in the vicinity region of the second edge (side) portion 21 </ b> B. 3, 21-4 are arranged as IC chips.
A flash memory 23 is disposed as an IC chip in the vicinity of the third edge (side) portion 21C facing the first edge (side) portion 21A of the main CPU 21.
An Internet interface unit 26 is arranged as an IC chip in a region near the fourth edge (side) part 21D facing the second edge (side) part 21B of the main CPU 21.
Further, a video amplifier 27 is arranged as an IC chip in the vicinity of the Internet interface unit 26.
Then, along the fourth edge (side) portion 201D facing the first edge (side) portion 201A of the digital board 20, the channel selection device 24 and the demodulation device 25 are respectively connected to the IC from the input / output terminal portion 28 side. It is arranged as a chip.

ＤＤＲ ＳＤＲＡＭ２１−１〜２１−４は、上述したように、メインＣＰＵ２１のメインメモリとして機能する。
ＤＤＲ ＳＤＲＡＭ２１−１〜２１−４は、クロック信号の立ち上がりおよび立ち下がりのそれぞれでデータをやり取りし、理論上は同一クロックで動作するＳＤＲＡＭの２倍のデータ転送速度を得られる。
これら、ＤＤＲ ＳＤＲＡＭは、動作周波数の違いによって次のような規格に分けられる。 As described above, the DDR SDRAMs 21-1 to 21-4 function as the main memory of the main CPU 21.
The DDR SDRAMs 21-1 to 21-4 exchange data at each rising and falling edge of the clock signal, and theoretically can obtain a data transfer rate twice that of an SDRAM operating at the same clock.
These DDR SDRAMs are classified into the following standards depending on the operating frequency.

ＤＤＲ２００ − ２００ＭＨｚ（実周波数１００ＭＨｚ）、
ＤＤＲ２６６ − ２６６ＭＨｚ（実周波数１３３ＭＨｚ）、
ＤＤＲ３３３ − ３３３ＭＨｚ（実周波数１６６ＭＨｚ）、
ＤＤＲ４００ − ４００ＭＨｚ（実周波数２００ＭＨｚ）、
ＤＤＲ５００ − ５００ＭＨｚ（実周波数２５０ＭＨｚ）、
ＤＤＲ５３３ − ５３３ＭＨｚ（実周波数２６６．５ＭＨz）。 DDR200-200 MHz (actual frequency 100 MHz),
DDR266-266 MHz (real frequency 133 MHz),
DDR333-333 MHz (actual frequency 166 MHz),
DDR400-400 MHz (actual frequency 200 MHz),
DDR500-500 MHz (actual frequency 250 MHz),
DDR533-533 MHz (actual frequency 266.5 MHz).

ＤＤＲに続く三桁の数字は立ち上がりおよび立ち下がりを合わせた周波数を示しており、実周波数はそれぞれの周波数はその半分になる。
いずれのＤＤＲ ＳＤＲＡＭも２００ＭＨｚ以上の高周波動作となる。
本実施形態においては、ＤＤＲ ＳＤＲＡＭ２１−１〜２１−４にはたとえばＤＤＲ４００が採用される。 The three-digit number following DDR indicates the combined frequency of rising and falling, and the actual frequency is half of each frequency.
All DDR SDRAMs operate at a high frequency of 200 MHz or higher.
In the present embodiment, for example, DDR400 is adopted for the DDR SDRAMs 21-1 to 21-4.

選局デバイス２４は、ＴＶ端子を通してテレビジョン放送波が供給される。
選局デバイス２４は、ユーザなどにより指示されたチャンネルを選択し、選択したチャンネルに対応するデータを抽出する。
選局デバイス２４は、抽出したデータを復調デバイス２５に供給する。 The channel selection device 24 is supplied with a television broadcast wave through a TV terminal.
The channel selection device 24 selects a channel designated by the user or the like, and extracts data corresponding to the selected channel.
The channel selection device 24 supplies the extracted data to the demodulation device 25.

復調デバイス２５は、選局デバイス２４で選択され抽出されたユーザが所望するチャンネルのデータをビデオデータとオーディオデータを分離して、各ビデオデータおよびオーディオデータに対する復調処理を行う。   The demodulating device 25 separates video data and audio data from data of a channel desired by the user selected and extracted by the channel selection device 24, and performs a demodulating process on each video data and audio data.

ビデオデータは、所定の符号化方式で符号化されている。復調デバイス２５は、供給されたビデオデータに対応する復調方式で復調する。
オーディオデータは、所定の符号化方式で符号化されている。復調デバイス２５は、供給されたオーディオデータに対応する復調方式で復調する。
復調デバイス２５は、復調したデータをメインＣＰＵ２１に供給する。 Video data is encoded by a predetermined encoding method. The demodulation device 25 demodulates with the demodulation method corresponding to the supplied video data.
The audio data is encoded by a predetermined encoding method. The demodulation device 25 demodulates with the demodulation method corresponding to the supplied audio data.
The demodulation device 25 supplies demodulated data to the main CPU 21.

この選局デバイス２４および復調デバイス２５は、シールドされたチューブ内に形成されず、非シールド状態で、前述したように、ＩＣチップとしてデジタル基板２０のメインＣＰＵ２１等の他のデジタルデバイスと並列的に搭載される。   The channel selection device 24 and the demodulation device 25 are not formed in a shielded tube, but in an unshielded state, as described above, in parallel with other digital devices such as the main CPU 21 of the digital board 20 as an IC chip. Installed.

＜３．ヒートシンクのデジタル基板への接続形態＞
ところで、高速デジタル回路としてのメインＣＰＵ２１は、消費電力も比較的大きく、発熱量も大きい傾向にあるため、デバイスの保護・安定動作のためにはヒートシンク（放熱板）３０の使用が必要となっている。
そこで、本実施形態においても、消費電力が比較的大きく、発熱量も大きい傾向にあるデバイスであるメインＣＰＵ２１に対して、その保護・安定動作のためにはヒートシンク（放熱板）３０が、メインＣＰＵ２１の上面側を覆うように配置されている。
一般的なデジタル回路では、ヒートシンクはグランド部ＧＮＤに直接接地することで、放熱の効率を上げ、輻射を抑制することが一般的に行われている。
これに対して、本実施形態においては、ヒートシンク３０の接続リード部とデジタル基板２０のグランド部ＧＮＤの接続部とに抵抗が直列に接続されている。
これにより、本実施形態においては、ヒートシンクの配置に伴う不要輻射の増大を抑制し、非シールド状態にある選局デバイス２４や復調デバイス２５への不要輻射の影響を低減し、高精度の選局および復調機能を発現可能となっている。 <3. Connection form of heat sink to digital board>
By the way, the main CPU 21 as a high-speed digital circuit has a relatively large power consumption and a large amount of heat generation. Therefore, it is necessary to use a heat sink (heat radiating plate) 30 for device protection and stable operation. Yes.
Therefore, also in the present embodiment, the heat sink (heat radiating plate) 30 is provided for the protection and stable operation of the main CPU 21 that is a device that consumes relatively large power and tends to generate a large amount of heat. It arrange | positions so that the upper surface side of may be covered.
In a general digital circuit, the heat sink is generally grounded directly to the ground portion GND, so that the efficiency of heat dissipation is increased and radiation is suppressed.
In contrast, in the present embodiment, resistors are connected in series to the connection lead portion of the heat sink 30 and the connection portion of the ground portion GND of the digital substrate 20.
As a result, in this embodiment, an increase in unnecessary radiation accompanying the arrangement of the heat sink is suppressed, the influence of unnecessary radiation on the channel selection device 24 and the demodulation device 25 in the unshielded state is reduced, and high-precision channel selection is performed. And the demodulation function can be expressed.

以下、本実施形態の特徴的な構成であるヒートシンク３０のデジタル基板への取り付け構造について説明する。   Hereinafter, a structure for attaching the heat sink 30 to the digital board, which is a characteristic configuration of the present embodiment, will be described.

＜４．ヒートシンクのデジタル基板への取り付け構造＞
図４は、本実施形態に係るヒートシンクのデジタル基板への取り付け構造を説明するための簡略断面図である。
図５は、本実施形態に係るヒートシンクのデジタル基板への取り付け構造の等価回路を示す図である。 <4. Mounting structure of heat sink to digital board>
FIG. 4 is a simplified cross-sectional view for explaining the structure for attaching the heat sink to the digital board according to the present embodiment.
FIG. 5 is a diagram showing an equivalent circuit of a structure for attaching the heat sink to the digital board according to the present embodiment.

デジタル基板２０は、４層以上の多層基板に構成される。
たとえば、第１層基板２１１、第２層基板２１２、第３層基板２１３、および第４層基板２１４の４層基板の場合には以下のように形成される。 The digital board 20 is configured as a multilayer board having four or more layers.
For example, in the case of a four-layer substrate such as a first layer substrate 211, a second layer substrate 212, a third layer substrate 213, and a fourth layer substrate 214, it is formed as follows.

第１層基板２１１には、デジタル基板２０の上面部を形成し、その第１面側（表面側）２１１ＡにデジタルデバイスであるメインＣＰＵ２１が配置される。
メインＣＰＵ２１は、第１層基板２１１に対して、たとえば半田によるバンプＢＮＰにより接続され、固定される。
第１層基板２１１の第１面側２１１Ａには、メインＣＰＵ２１、ＤＤＲ ＳＤＲＡＭ２２−１〜２２−４、復調デバイス２５、選局デバイス２４等の各デジタル回路間を接続するための配線部ＷＲ２１１が形成されている。 On the first layer substrate 211, an upper surface portion of the digital substrate 20 is formed, and the main CPU 21 as a digital device is disposed on the first surface side (front surface side) 211A.
The main CPU 21 is connected and fixed to the first layer substrate 211 by, for example, bumps BNP made of solder.
On the first surface side 211A of the first layer substrate 211, a wiring portion WR211 for connecting the digital circuits such as the main CPU 21, the DDR SDRAMs 22-1 to 22-4, the demodulation device 25, and the channel selection device 24 is formed. Has been.

第２層基板２１２には、主グランド層ＧＮＤ２１２が全面にわたって形成されている。   A main ground layer GND 212 is formed on the entire surface of the second layer substrate 212.

第３層基板２１３には、電源ラインであるパターンＰＷＲ２１３が形成されている。   On the third layer substrate 213, a pattern PWR213 which is a power supply line is formed.

第４層基板２１４は、デジタル基板２０の下面部を形成し、その第２面側（基板の裏面側）２１４Ａに第１層目と同様のデジタル回路間を接続する配線部ＷＲ２１４が形成されている。
また、第４層基板２１４には、ヒートシンク３０の接続リード部を半田２２０で固定するためのパッド部ＰＤ２１４Ａ，ＰＤ２１４Ｂが形成されている。
そして、各パッド部ＰＤ２１４Ａ，ＰＤ２１４Ｂと所定の間隔をおいてグランドパターン部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂが形成されている。
そして、パッド部ＰＤ２１４Ａとグランド部ＧＮＤ２１４Ａとの間に抵抗Ｒ２１が接続されている。
同様に、パッド部ＰＤ２１４Ｂとグランド部ＧＮＤ２１４Ｂとの間に抵抗Ｒ２２が接続されている。 The fourth layer substrate 214 forms a lower surface portion of the digital substrate 20, and a wiring portion WR214 for connecting the same digital circuits as the first layer is formed on the second surface side (back surface side of the substrate) 214A. Yes.
The fourth layer substrate 214 is formed with pad portions PD214A and PD214B for fixing the connection lead portion of the heat sink 30 with the solder 220.
Then, ground pattern portions GND214A and GND214B are formed at predetermined intervals from the respective pad portions PD214A and PD214B.
A resistor R21 is connected between the pad portion PD214A and the ground portion GND 214A.
Similarly, a resistor R22 is connected between the pad portion PD214B and the ground portion GND 214B.

デジタル基板２０には、メインＣＰＵ２１の配置領域の周辺部にヒートシンク３０の接続リード部３１１，３１２が挿通される挿通孔２３１，２３２が形成される。
挿通孔２３１，２３２は、第１層基板２１１の第１面側（表面側）２１１Ａと、第４層基板２１４の第２面側（裏面側）２１４Ａとが貫通するように形成されている。
そして、第４層基板２１４において、この挿通孔２３１，２３２の形成部の周囲にパッド部ＰＤ２１４Ａ，ＰＤ２１４Ｂが形成されている。 In the digital board 20, insertion holes 231 and 232 through which the connection lead parts 311 and 312 of the heat sink 30 are inserted are formed in the peripheral part of the arrangement area of the main CPU 21.
The insertion holes 231 and 232 are formed so that the first surface side (front surface side) 211A of the first layer substrate 211 and the second surface side (back surface side) 214A of the fourth layer substrate 214 penetrate.
In the fourth layer substrate 214, pad portions PD214A and PD214B are formed around the portions where the insertion holes 231 and 232 are formed.

さらに、デジタル基板２０には、第４層基板２１４のグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂから第２層基板２１２のグランド部ＧＮＤ２１２に達するグランドコンタクト孔２３３，２３４が形成されている。
このグランドコンタクト孔２３３，２３４には、第４層基板２１４のグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂから第２層基板２１２のグランド部ＧＮＤ２１２に達し、両層基板のグランド部を接続するグランド用導電材が埋め込まれている。 Furthermore, ground contact holes 233 and 234 are formed in the digital substrate 20 from the ground portions GND 214A and GND 214B of the fourth layer substrate 214 to the ground portion GND 212 of the second layer substrate 212.
The ground contact holes 233 and 234 are filled with a ground conductive material that reaches the ground portion GND 212 of the second layer substrate 212 from the ground portions GND 214A and GND 214B of the fourth layer substrate 214 and connects the ground portions of the two layer substrates. ing.

ヒートシンク３０は、方形状を有し、その上面側３１に放熱のための複数のフィン３０１が形成されている。
ヒートシンク３０の下面側３２の対角的に対向する２つのの隅部にデジタル基板２０に固定し、かつ抵抗Ｒ２１，Ｒ２２を介して基板グランド部に接続するための接続リード部３１１，３１２が形成されている。
なお、この接続リード部３１１，３１２は、安定に固定する等のために対向する２つの隅部に形成されているが、さらに、３つの隅部、あるいは４隅の全てに接続リード部を形成することも可能である。
ただし、この場合、接続リード部に対応してデジタル基板２０側に挿通孔を形成する必要がある。 The heat sink 30 has a square shape, and a plurality of fins 301 for heat dissipation are formed on the upper surface side 31 thereof.
Connection lead portions 311 and 312 are formed at two diagonally opposite corners on the lower surface side 32 of the heat sink 30 to be fixed to the digital substrate 20 and connected to the substrate ground portion via resistors R21 and R22. Has been.
The connection lead portions 311 and 312 are formed at two opposite corner portions for stable fixation, and further, connection lead portions are formed at three corner portions or all four corner portions. It is also possible to do.
However, in this case, it is necessary to form an insertion hole on the digital board 20 side corresponding to the connection lead portion.

このような構成を有するヒートシンク３０は、接続リード部３１１，３１２がデジタル基板２０の挿通孔２３１，２３２に挿入される。
これに伴い、ヒートシンク３０の下面側３２がデジタルデバイスであるメインＣＰＵ２１の上面側に形成された、たとえば熱伝導性のある絶縁物に当接する。 In the heat sink 30 having such a configuration, the connection lead portions 311 and 312 are inserted into the insertion holes 231 and 232 of the digital board 20.
Accordingly, the lower surface side 32 of the heat sink 30 comes into contact with, for example, an insulating material formed on the upper surface side of the main CPU 21 that is a digital device.

この当接した比較的安定した状態で、デジタル基板２０の裏面側である第４層基板２１４のパッドＰＤ２１４Ａ，ＰＤ２１４Ｂと接続リード部３１１，３１２とがそれぞれ半田２２０により接続され固定される。
これにより、接続リード部３１１，３１２が半田２２０、パッドＰＤ２１４Ａ，ＰＤ２１４Ｂ、さらには抵抗Ｒ２１、Ｒ２２を介してグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂに接続される。 In this relatively stable state in contact with each other, the pads PD214A and PD214B of the fourth layer substrate 214 on the back side of the digital substrate 20 and the connection lead portions 311 and 312 are connected and fixed by the solder 220, respectively.
As a result, the connection lead portions 311 and 312 are connected to the ground portions GND 214A and GND 214B via the solder 220, the pads PD214A and PD214B, and the resistors R21 and R22.

抵抗Ｒ２１，Ｒ２２の抵抗値は、たとえば数オームから数十オーム、たとえば１０オーム程度に設定される。   The resistance values of the resistors R21 and R22 are set, for example, from several ohms to several tens of ohms, for example, about 10 ohms.

なお、抵抗Ｒ２１，Ｒ２２は、パッドＰＤ２１４Ａ，ＰＤ２１４Ｂとグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂ間にあらかじめ接続しておくことも可能であり、また、半田２２０による接続の後に、接続することも可能である。   The resistors R21 and R22 can be connected in advance between the pads PD214A and PD214B and the ground portions GND214A and GND214B, or can be connected after the solder 220 is connected.

次に、ヒートシンク３０はグランド部ＧＮＤに直接接地せずに、ヒートシンク３０の接続リード部３１１，３１２とデジタル基板２０のグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂとの間に抵抗を直列に接続した理由について説明する。   Next, the reason why the heat sink 30 is not directly grounded to the ground portion GND but a resistor is connected in series between the connection lead portions 311 and 312 of the heat sink 30 and the ground portions GND 214A and GND 214B of the digital substrate 20 will be described.

デジタル回路では、ヒートシンクはグランド部ＧＮＤに直接接地することで、放熱の効率を上げ、輻射を抑制することが一般的に行われている。
このように、ヒートシンクは、通常、基板のグランド部ＧＮＤに接地し基板に対しても放熱することで、デバイス温度を下げ、また、デバイスの輻射を抑制することができる。
しかし、デバイスの高速化に伴いクロック周波数が高くなり、また、デバイスのサイズが大きくなることで、グランド部ＧＮＤへの接地による輻射抑制の効果は薄れる傾向にある。 In digital circuits, a heat sink is generally grounded directly to the ground portion GND, thereby increasing heat dissipation efficiency and suppressing radiation.
As described above, the heat sink is usually grounded to the ground portion GND of the substrate and radiates heat to the substrate, so that the device temperature can be lowered and the radiation of the device can be suppressed.
However, as the device speed increases, the clock frequency increases and the device size increases, so that the radiation suppression effect due to grounding to the ground portion GND tends to be reduced.

一般にヒートシンクは、半田付けなどにより、電気的には第２層基板のグランド部ＧＮＤに接続される。
ここで、ヒートシンク３０と基板のグランド部ＧＮＤは、デジタルデバイスを上下に挟む構造となり、電気的にはデジタルデバイスを囲むループを構成する。
このとき、デジタルデバイスから放射される不要輻射が、このループに対して十分に波長が長い周波数である場合、ヒートシンクの接地は有効に機能する。
しかし、不要輻射の波長が、たとえば、このループの長さとほぼ同じになると、ヒートシンク３０の構成するループは、輻射に対してアンテナとなり、共振して不要輻射の輻射量を強める働きを示す。このとき共振のＱ値が高い状態にある。
また、本実施形態においては、図２に示すように、２００ＭＨｚ以上の高周波動作となるＤＤＲ ＳＤＲＡＭ２２−１〜２２−４がメインＣＰＵおよびヒートシンク３０の近傍領域にあることから、これらのデジタルデバイスの影響も大きくなっている。 Generally, the heat sink is electrically connected to the ground portion GND of the second layer substrate by soldering or the like.
Here, the heat sink 30 and the ground portion GND of the substrate have a structure that sandwiches the digital device up and down, and electrically forms a loop that surrounds the digital device.
At this time, if the unnecessary radiation emitted from the digital device has a frequency sufficiently long for this loop, the grounding of the heat sink functions effectively.
However, for example, when the wavelength of the unwanted radiation becomes substantially the same as the length of the loop, the loop formed by the heat sink 30 functions as an antenna for the radiation, and functions to resonate and increase the amount of unwanted radiation. At this time, the resonance Q value is high.
Further, in the present embodiment, as shown in FIG. 2, since the DDR SDRAMs 22-1 to 22-4 that operate at a high frequency of 200 MHz or higher are in the vicinity of the main CPU and the heat sink 30, the influence of these digital devices. Is also getting bigger.

そこで、本実施形態においては、図４および図５に示すように、ヒートシンク３０の接続リード部３１１，３１２とデジタル基板２０のグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂとの間に抵抗Ｒ２１、Ｒ２２を直列に接続して、共振のＱ値を低下させている。   Therefore, in the present embodiment, resistors R21 and R22 are connected in series between the connection lead portions 311 and 312 of the heat sink 30 and the ground portions GND 214A and GND 214B of the digital board 20, as shown in FIGS. Thus, the Q value of resonance is lowered.

この構成により、ヒートシンク３０のＧＮＤ接地部は、不要輻射の誘起電流が集中する部分にあるため、抵抗により不要輻射電力が効率的に吸収される。この結果、ヒートシンクの配置に伴う不要輻射の増大を抑制することが可能となる。
そして、非シールド状態にある選局デバイス２４や復調デバイス２５への不要輻射の影響を低減し、高精度の選局および復調機能を発現可能となっている。 With this configuration, since the GND grounding portion of the heat sink 30 is in a portion where the induced current of unnecessary radiation is concentrated, the unnecessary radiation power is efficiently absorbed by the resistor. As a result, it is possible to suppress an increase in unnecessary radiation accompanying the arrangement of the heat sink.
The influence of unnecessary radiation on the channel selection device 24 and the demodulation device 25 in the unshielded state can be reduced, and a highly accurate channel selection and demodulation function can be realized.

抵抗Ｒ２１，Ｒ２２の接続位置は、配置スペース等の理由により、図４に示すように、デジタル基板２０の裏面側、すなわち第４層基板２１４の表面側にすることが好ましいし。
しかし、配置スペースが存在する場合には、第１層基板２１１の表面側に配置することも可能である。 The connection positions of the resistors R21 and R22 are preferably on the back surface side of the digital substrate 20, that is, on the front surface side of the fourth layer substrate 214 as shown in FIG.
However, when there is an arrangement space, it can be arranged on the surface side of the first layer substrate 211.

＜５．ヒートシンクのデジタル基板への他の取り付け構造＞
図６は、本実施形態に係るヒートシンクのデジタル基板への他の取り付け構造を説明するための簡略断面図である。 <5. Other mounting structure of heat sink to digital board>
FIG. 6 is a simplified cross-sectional view for explaining another structure for attaching the heat sink to the digital substrate according to the present embodiment.

図６の例では、図４の例と異なり、第４層基板２１４にはグランド部を形成せずに、第１層基板２１１の表面側にグランド部ＧＮＤ２１１Ａ，ＧＮＤ２１１Ｂが形成されている。   In the example of FIG. 6, unlike the example of FIG. 4, the ground portion GND211A and GND211B are formed on the surface side of the first layer substrate 211 without forming the ground portion on the fourth layer substrate 214.

さらに、第１層基板２１１には、第４層基板２１４の第１パッド部ＰＤ２１４Ａ，２１４Ｂに対向するように、第２ＰＡＤ部ＰＤ２１１Ａ，ＰＤ２１１Ｂが形成されている。   Further, second PAD portions PD211A and PD211B are formed on the first layer substrate 211 so as to face the first pad portions PD214A and 214B of the fourth layer substrate 214.

第１層基板２１１において、各パッド部ＰＤ２１１Ａ，ＰＤ２１１Ｂと所定の間隔をおいてグランドパターン部ＧＮＤ２１１Ａ，ＧＮＤ２１１Ｂが形成されている。
そして、パッド部ＰＤ２１１Ａとグランド部ＧＮＤ２１１Ａとの間に抵抗Ｒ２１が接続されている。
同様に、パッド部ＰＤ２１１Ｂとグランド部ＧＮＤ２１１Ｂとの間に抵抗Ｒ２２が接続されている。 In the first layer substrate 211, ground pattern portions GND211A and GND211B are formed at predetermined intervals from the pad portions PD211A and PD211B.
A resistor R21 is connected between the pad portion PD211A and the ground portion GND211A.
Similarly, a resistor R22 is connected between the pad portion PD211B and the ground portion GND211B.

デジタル基板２０には、第４層基板２１４のパッド部ＰＤ２１４Ａ、ＰＤ２１４Ｂから第１層基板２１１のパッド部２１１Ａ，２１１Ｂに至るコンタクト孔２４１，２４２が形成されている。
このコンタクト孔２４１，２４２には、第４層基板２１４のパッド部ＰＤ２１４Ａ，ＰＤ２１４Ｂと第１層基板２１１のパッド部ＰＤ２１１Ａ，ＰＤ２１１Ｂを接続する導電部材が埋め込まれている。 Contact holes 241 and 242 are formed in the digital substrate 20 from the pad portions PD214A and PD214B of the fourth layer substrate 214 to the pad portions 211A and 211B of the first layer substrate 211.
The contact holes 241 and 242 are embedded with conductive members that connect the pad portions PD214A and PD214B of the fourth layer substrate 214 and the pad portions PD211A and PD211B of the first layer substrate 211.

ただし、コンタクト孔２４１，２４２の導電部材は、第２層基板２１２のグランド部ＧＮＤ２１２とは絶縁された状態となっている。   However, the conductive members of the contact holes 241 and 242 are insulated from the ground portion GND 212 of the second layer substrate 212.

さらに、デジタル基板２０には、第１層基板２１１のグランド部ＧＮＤ２１１Ａ，ＧＮＤ２１１Ｂから第２層基板２１２のグランド部ＧＮＤ２１２に達するグランドコンタクト孔２４３，２４４が形成されている。
このグランドコンタクト孔２４３，２４４には、第１層基板２１１のグランド部ＧＮＤ２１１Ａ，ＧＮＤ２１１Ｂから第２層基板２１２のグランド部ＧＮＤ２１２に達し、両層基板のグランド部を接続するグランド材が埋め込まれている。 Further, the digital substrate 20 has ground contact holes 243 and 244 that reach the ground portion GND 212 of the second layer substrate 212 from the ground portions GND 211A and GND 211B of the first layer substrate 211.
The ground contact holes 243 and 244 are embedded with a ground material that reaches the ground portion GND 212 of the second layer substrate 212 from the ground portions GND 211A and GND 211B of the first layer substrate 211 and connects the ground portions of both layer substrates. .

この例においても、ヒートシンク３０は、接続リード部３１１，３１２がデジタル基板２０の挿通孔２３１，２３２に挿入される。
これに伴い、ヒートシンク３０の下面側３２がデジタルデバイスであるメインＣＰＵ２１の上面側に形成された、たとえば熱伝導性のある絶縁物に当接する。 Also in this example, the connection lead portions 311 and 312 of the heat sink 30 are inserted into the insertion holes 231 and 232 of the digital board 20.
Accordingly, the lower surface side 32 of the heat sink 30 comes into contact with, for example, an insulating material formed on the upper surface side of the main CPU 21 that is a digital device.

この当接した比較的安定した状態で、デジタル基板２０の裏面側である第４層基板２１４のパッドＰＤ２１４Ａ，ＰＤ２１４Ｂと接続リード部３１１，３１２とがそれぞれ半田２２０により接続され固定される。
これにより、接続リード部３１１，３１２が半田２２０、パッドＰＤ２１４Ａ，ＰＤ２１４Ｂ、ＰＤ２１１Ａ，ＰＤ２１１Ｂ，さらには抵抗Ｒ２１、Ｒ２２を介してグランド部ＧＮＤ２１１Ａ，ＧＮＤ２１１Ｂに接続される。 In this relatively stable state in contact with each other, the pads PD214A and PD214B of the fourth layer substrate 214 on the back side of the digital substrate 20 and the connection lead portions 311 and 312 are connected and fixed by the solder 220, respectively.
As a result, the connection lead portions 311 and 312 are connected to the ground portions GND 211A and GND 211B via the solder 220, the pads PD214A, PD214B, PD211A and PD211B, and further the resistors R21 and R22.

この場合も、抵抗Ｒ２１，Ｒ２２の抵抗値は、たとえば数オームから数十オーム、たとえば１０オーム程度に設定される。   Also in this case, the resistance values of the resistors R21 and R22 are set, for example, from several ohms to several tens of ohms, for example, about 10 ohms.

なお、抵抗Ｒ２１，Ｒ２２は、パッドＰＤ２１１Ａ，ＰＤ２１１Ｂとグランド部ＧＮＤ２１１Ａ，ＧＮＤ２１４１間にあらかじめ接続しておくことも可能であり、また、半田２２０による接続の後に、接続することも可能である。   The resistors R21 and R22 can be connected in advance between the pads PD211A and PD211B and the ground portions GND211A and GND2141, or can be connected after the solder 220 connection.

本実施形態によれば、ヒートシンク３０の接続リード部３１１，３１２とデジタル基板２０のグランド部ＧＮＤ２１４Ａ，ＧＮＤ２１４Ｂ、ＧＮＤ２１１Ａ，ＧＮＤ２１１Ｂとの間に抵抗Ｒ２１、Ｒ２２を直列に接続して、共振のＱ値を低下させている。
したがって、本実施形態によれば、デジタルデバイスからの輻射を効率的に抵抗で吸収し、デジタル回路・デジタル機器のＥＭＣ規制に対して効率的に改善を図ることができる。
また、機器内部においても、複数のデジタル回路ブロック間の干渉を排除し、安定した回路動作を期待できる。 According to this embodiment, the resistors R21 and R22 are connected in series between the connection lead portions 311 and 312 of the heat sink 30 and the ground portions GND214A, GND214B, GND211A, and GND211B of the digital substrate 20, and the resonance Q value is determined. It is decreasing.
Therefore, according to the present embodiment, radiation from the digital device can be efficiently absorbed by the resistance, and the EMC regulation of the digital circuit / digital device can be efficiently improved.
In addition, it is possible to expect a stable circuit operation by eliminating interference between a plurality of digital circuit blocks inside the device.

一般的なヒートシンクのデジタル基板への取り付け構造を示す図である。It is a figure which shows the attachment structure to the digital substrate of a general heat sink. 本発明の実施形態に係る集積装置を採用した電子機器としての放送受信装置の構成例を示す図であって、各デバイスの平面的な配置関係を示す図である。It is a figure which shows the structural example of the broadcast receiver as an electronic device which employ | adopted the integrated device which concerns on embodiment of this invention, Comprising: It is a figure which shows the planar arrangement | positioning relationship of each device. 本発明の実施形態に係る集積装置を採用した電子機器としての放送受信装置の信号処理系の構成例を示すブロック図である。It is a block diagram which shows the structural example of the signal processing system of the broadcast receiver as an electronic device which employ | adopted the integrated device which concerns on embodiment of this invention. 本実施形態に係るヒートシンクのデジタル基板への取り付け構造を説明するための簡略断面図である。It is a simplified sectional view for explaining the attachment structure to the digital board of the heat sink concerning this embodiment. 本実施形態に係るヒートシンクのデジタル基板への取り付け構造の等価回路を示す図である。It is a figure which shows the equivalent circuit of the attachment structure to the digital substrate of the heat sink which concerns on this embodiment. 本実施形態に係るヒートシンクのデジタル基板への他の取り付け構造を説明するための簡略断面図である。It is a simplified sectional view for explaining other attachment structures of a heat sink to a digital board concerning this embodiment.

符号の説明Explanation of symbols

１０・・・放送受信装置、２０・・・デジタル基板、２１・・・メインＣＰＵ、２２−１〜２２−４・・・ＤＤＲ ＳＤＲＡＭ、２３・・・フラッシュメモリ、２４・・・選局デバイス、２５・・・復調デバイス、２６・・・インターネット用インターフェイス部、２８・・・各種入出力端子部、３０・・・ヒートシンク、３０１・・・フィン、３１１，３１２・・・接続リード部、４０・・・電源およびアナログ基板、５０・・・ＩＣカードインターフェイス部。   DESCRIPTION OF SYMBOLS 10 ... Broadcast receiving apparatus, 20 ... Digital board, 21 ... Main CPU, 222-1 to 22-4 ... DDR SDRAM, 23 ... Flash memory, 24 ... Channel selection device, 25 ... demodulating device, 26 ... internet interface, 28 ... various input / output terminals, 30 ... heat sink, 301 ... fins, 311, 312 ... connection lead, 40 ..Power supply and analog board, 50 ... IC card interface section.

Claims (6)

グランド部を含む基板と、
上記基板に配置されたデジタルデバイスと、
上記デジタルデバイスの熱を放熱するためのヒートシンクと、を有し、
上記ヒートシンクは、
上記基板に固定し、当該基板の上記グランド部に接続するための少なくとも一つの接続リード部を含み、
上記接続リード部は、抵抗を介して上記グランド部に接続される
集積装置。 A substrate including a ground portion;
A digital device disposed on the substrate;
A heat sink for dissipating the heat of the digital device,
The heat sink
Including at least one connection lead portion for fixing to the substrate and connecting to the ground portion of the substrate;
The integrated lead is connected to the ground part through a resistor. 上記ヒートシンクは、
周縁部の互いに対向する位置に上記接続リード部がそれぞれ形成され、
各接続リード部が、抵抗を介して上記グランド部に接続される
請求項１記載の集積装置。 The heat sink
The connection lead portions are respectively formed at positions facing each other on the peripheral edge portion,
The integrated device according to claim 1, wherein each connection lead portion is connected to the ground portion via a resistor. 上記基板は、
上記デジタルデバイスが配置される第１面側と当該第１面と対向する第２面側との間で貫通し、上記接続リード部が挿通されるように形成された挿通孔と、
上記第２面側の上記挿通孔の形成部の周辺部に形成され、当該挿通孔を第１面側から挿通されて上記接続リード部と半田で接続可能なパッド部と、
上記パッド部と所定間隔をあけて形成されたグランド部と、を有し、
上記抵抗は、上記第２面側において、上記パッド部と上記グランド部との間に接続される
請求項１または２記載の集積装置。 The substrate is
An insertion hole formed so as to penetrate between the first surface side on which the digital device is disposed and the second surface side facing the first surface, and to insert the connection lead portion;
A pad portion that is formed in a peripheral portion of the insertion hole forming portion on the second surface side, is inserted through the insertion hole from the first surface side, and can be connected to the connection lead portion by solder;
The pad portion and a ground portion formed at a predetermined interval;
The integrated device according to claim 1, wherein the resistor is connected between the pad portion and the ground portion on the second surface side. 上記基板は、
上記デジタルデバイスが配置される第１面側と当該第１面と対向する第２面側との間で貫通し、上記接続リード部が挿通されるように形成された挿通孔と、
上記第２面側の上記挿通孔の形成部の周辺部に形成され、当該挿通孔を第１面側から挿通されて上記接続リード部と半田で接続可能な第１パッド部と、
上記第１面側の上記第１パッド部と対向する領域に形成された第２パッド部と、
上記第２パッド部と所定間隔をあけて形成されたグランド部と、
上記基板内で上記第１パッド部と上記パッド部とを接続するコンタクト部と、を有し、
上記抵抗は、上記第１面側において、上記第２パッド部と上記グランド部との間に接続される
請求項１または２記載の集積装置。 The substrate is
An insertion hole formed so as to penetrate between the first surface side on which the digital device is disposed and the second surface side facing the first surface, and to insert the connection lead portion;
A first pad portion formed in a peripheral portion of the insertion hole forming portion on the second surface side, inserted through the insertion hole from the first surface side and connectable to the connection lead portion by solder;
A second pad portion formed in a region facing the first pad portion on the first surface side;
A ground portion formed at a predetermined interval from the second pad portion;
A contact portion for connecting the first pad portion and the pad portion in the substrate;
The integrated device according to claim 1, wherein the resistor is connected between the second pad portion and the ground portion on the first surface side. 上記基板は、
多層構造を有し、上記第１面を有する基板と上記第２面を有する基板との中間層基板の主グランド層が形成され、
上記抵抗と接続されるグランド部は、基板内のコンタクト部を介して上記主グランド層に接続されている
請求項３または４記載の集積装置。 The substrate is
A main ground layer of an intermediate substrate having a multilayer structure and having a substrate having the first surface and a substrate having the second surface is formed;
The integrated device according to claim 3, wherein a ground portion connected to the resistor is connected to the main ground layer via a contact portion in a substrate. グランド部を含むデジタル基板と、
上記基板に配置された主デジタルデバイスと、
上記主デジタルデバイスの周辺に配置された複数の周辺デジタルデバイスと、

上記主デジタルデバイスの熱を放熱するためのヒートシンクと、を有し、
上記複数の周辺デジタルデバイスは、
上記主デジタルデバイスによりアクセス可能なメモリと、
受信信号を復調し、復調した信号を上記主デジタルデバイスに供給する受信系回路と、を含み、
上記ヒートシンクは、
上記デジタル基板に固定し、当該デジタル基板の上記グランド部に接続するための少なくとも一つの接続リード部を含み、
上記接続リード部は、抵抗を介して上記グランド部に接続される
電子機器。 A digital board including a ground part;
A main digital device disposed on the substrate;
A plurality of peripheral digital devices arranged around the main digital device;

A heat sink for dissipating heat of the main digital device,
The plurality of peripheral digital devices are
A memory accessible by the main digital device;
A receiving system circuit for demodulating a received signal and supplying the demodulated signal to the main digital device,
The heat sink
Including at least one connection lead portion for fixing to the digital substrate and connecting to the ground portion of the digital substrate;
The connection lead portion is an electronic device connected to the ground portion via a resistor.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011115235A1 (en) 2010-03-18 2011-09-22 Ricoh Company, Ltd. Signal transmitting-receiving control circuit and secondary battery protection circuit
JP2013026317A (en) * 2011-07-19 2013-02-04 Fujitsu Ltd Heat dissipation module and electronic device
US20130208427A1 (en) * 2012-02-15 2013-08-15 Hon Hai Precision Industry Co., Ltd. Grounding mechanism for heat sink assembly
JP2019068029A (en) * 2017-09-29 2019-04-25 アイシン・エィ・ダブリュ株式会社 Chip heat dissipation system

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568806A (en) * 1978-11-18 1980-05-23 Hitachi Ltd Gas insulated switching device
JPS61229344A (en) * 1985-04-03 1986-10-13 Toshiba Corp Ic package
JPH1027987A (en) * 1996-07-10 1998-01-27 Hitachi Ltd Low emi circuit board and low emi cable connector
JPH1126623A (en) * 1997-06-30 1999-01-29 Oki Electric Ind Co Ltd Electronic device and manufacture thereof
JPH11260976A (en) * 1998-01-22 1999-09-24 Internatl Business Mach Corp <Ibm> Heat sink device for computer
JP2004253816A (en) * 1993-06-24 2004-09-09 Thomas F Knight Method and apparatus for nonconductively interconnecting integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568806A (en) * 1978-11-18 1980-05-23 Hitachi Ltd Gas insulated switching device
JPS61229344A (en) * 1985-04-03 1986-10-13 Toshiba Corp Ic package
JP2004253816A (en) * 1993-06-24 2004-09-09 Thomas F Knight Method and apparatus for nonconductively interconnecting integrated circuits
JPH1027987A (en) * 1996-07-10 1998-01-27 Hitachi Ltd Low emi circuit board and low emi cable connector
JPH1126623A (en) * 1997-06-30 1999-01-29 Oki Electric Ind Co Ltd Electronic device and manufacture thereof
JPH11260976A (en) * 1998-01-22 1999-09-24 Internatl Business Mach Corp <Ibm> Heat sink device for computer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011115235A1 (en) 2010-03-18 2011-09-22 Ricoh Company, Ltd. Signal transmitting-receiving control circuit and secondary battery protection circuit
JP2013026317A (en) * 2011-07-19 2013-02-04 Fujitsu Ltd Heat dissipation module and electronic device
US20130208427A1 (en) * 2012-02-15 2013-08-15 Hon Hai Precision Industry Co., Ltd. Grounding mechanism for heat sink assembly
JP2019068029A (en) * 2017-09-29 2019-04-25 アイシン・エィ・ダブリュ株式会社 Chip heat dissipation system
JP7069866B2 (en) 2017-09-29 2022-05-18 株式会社アイシン Chip heat dissipation system

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