JP2009238456A

JP2009238456A - Electroluminescence panel

Info

Publication number: JP2009238456A
Application number: JP2008080581A
Authority: JP
Inventors: Tadahisa Toyama; 忠久当山
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-03-26
Filing date: 2008-03-26
Publication date: 2009-10-15

Abstract

<P>PROBLEM TO BE SOLVED: To prevent degradation of a pixel transistor due to light emitted from an organic electroluminescence element. <P>SOLUTION: An electroluminescence display panel 10 is provided with: a pixel electrode 20a and pixel transistors 21 and 22 formed on the upper surface of a substrate 2; a protection insulating film 32 formed so as to cover the outer periphery portion of the pixel electrode 20a and the pixel transistors 21 and 22; a partition wall 6 formed on top of the protection insulating film 32; and an organic compound layer 20b formed on top of the pixel electrode 20a; and a counter electrode 20d formed on the upper part of the organic compound layer 20 b and the partition wall 6. On the partition wall 6, a groove 6b is formed along the outer periphery portion of the pixel electrode 20a. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、エレクトロルミネッセンスパネルに関する。 The present invention relates to an electroluminescence panel.

有機エレクトロルミネッセンス素子はアノードとカソードとの間に有機化合物層が介在した積層構造を為しており、アノードとカソードの間に順バイアス電圧が印加されると、有機化合物層内で電子と正孔が再結合を引き起こして有機化合物層が発光する。それぞれ赤、緑、青に発光する複数の有機エレクトロルミネッセンス素子をサブピクセルとして基板上にマトリクス状に配列し、画像表示を行うエレクトロルミネッセンスディスプレイパネルが実現化されている。 An organic electroluminescent element has a laminated structure in which an organic compound layer is interposed between an anode and a cathode. When a forward bias voltage is applied between the anode and the cathode, electrons and holes are formed in the organic compound layer. Cause recombination and the organic compound layer emits light. An electroluminescence display panel that displays images by arranging a plurality of organic electroluminescence elements that emit red, green, and blue as subpixels in a matrix on a substrate has been realized.

アクティブ駆動の場合、画素トランジスタを基板上に形成した後、画素トランジスタを覆う保護絶縁膜を形成し、保護絶縁膜の上に画素電極を形成した後に画素電極上に有機化合物層を形成する構造が知られている（例えば、特許文献１参照）。
特開２００７−２３４３９１号公報 In the case of active driving, after a pixel transistor is formed on a substrate, a protective insulating film that covers the pixel transistor is formed, a pixel electrode is formed on the protective insulating film, and then an organic compound layer is formed on the pixel electrode. It is known (see, for example, Patent Document 1).
JP 2007-234391 A

ところで、図１５に示すように、製造プロセスの簡略化のために、基板上に画素トランジスタ１２１と画素電極１２０ａとを形成し、画素トランジスタ１２１及び画素電極１２０ａを覆う保護絶縁膜１３２に画素電極１２０ａを露出させる露出孔３３を形成し、画素電極１２０ａ上に有機化合物層１２０ｂを形成する構造が検討されている。 Incidentally, as shown in FIG. 15, in order to simplify the manufacturing process, the pixel transistor 121 and the pixel electrode 120a are formed on the substrate, and the pixel electrode 120a is formed on the protective insulating film 132 covering the pixel transistor 121 and the pixel electrode 120a. A structure has been studied in which an exposure hole 33 for exposing the organic compound layer 120b is formed on the pixel electrode 120a.

しかし、保護絶縁膜１３２は光を透過させるため、この構造では、図１５に示すように、有機化合物層１２０ｂから側方に放出される光や絶縁基板１０２で反射した光が保護絶縁膜１３２に入射し、隔壁１０６を通過して対向電極１２０ｄで反射されて画素トランジスタ１２１に到達することが考えられる。このような場合、画素トランジスタ１２１に光劣化を引き起こすなどの不都合が考えられる。 However, since the protective insulating film 132 transmits light, in this structure, as shown in FIG. 15, light emitted from the organic compound layer 120 b to the side or reflected by the insulating substrate 102 is applied to the protective insulating film 132. It is conceivable that the incident light passes through the partition wall 106, is reflected by the counter electrode 120d, and reaches the pixel transistor 121. In such a case, inconveniences such as causing light degradation in the pixel transistor 121 can be considered.

本発明の課題は、有機エレクトロルミネッセンス素子から放射される光により画素トランジスタが劣化することを防止することである。 An object of the present invention is to prevent a pixel transistor from being deteriorated by light emitted from an organic electroluminescence element.

以上の課題を解決するため、請求項１に記載の発明は、エレクトロルミネッセンスパネルであって、基板の上面に形成された画素電極に接続された画素トランジスタと、前記画素トランジスタを被覆するように形成された保護絶縁膜と、前記保護絶縁膜の上部に形成された隔壁と、前記画素電極の上部に形成された有機化合物層と、前記有機化合物層及び前記隔壁の上部に形成された対向電極とを備え、前記画素トランジスタ上部に形成された前記隔壁には、溝が形成されていることを特徴とする。 In order to solve the above-described problems, an invention described in claim 1 is an electroluminescence panel, wherein a pixel transistor connected to a pixel electrode formed on an upper surface of a substrate is formed so as to cover the pixel transistor. A protective insulating film formed, a partition formed on the protective insulating film, an organic compound layer formed on the pixel electrode, a counter electrode formed on the organic compound layer and the partition, And a groove is formed in the partition wall formed on the pixel transistor.

請求項２に記載の発明は、請求項１に記載のエレクトロルミネッセンスパネルであって、前記溝の底部は前記保護絶縁膜の上面まで達していることを特徴とする。 A second aspect of the present invention is the electroluminescent panel according to the first aspect, wherein the bottom of the groove reaches the upper surface of the protective insulating film.

請求項３に記載の発明は、請求項１に記載のエレクトロルミネッセンスパネルであって、前記溝の深さは前記隔壁の高さよりも浅いことを特徴とする。 A third aspect of the present invention is the electroluminescence panel according to the first aspect, wherein the depth of the groove is shallower than the height of the partition wall.

請求項４に記載の発明は、請求項１乃至３のいずれか一項に記載のエレクトロルミネッセンスパネルであって、前記溝は、断面略Ｖ字状であることを特徴とする。 A fourth aspect of the present invention is the electroluminescent panel according to any one of the first to third aspects, wherein the groove has a substantially V-shaped cross section.

請求項５に記載の発明は、請求項１乃至３のいずれか一項に記載のエレクトロルミネッセンスパネルであって、前記溝は、断面略Ｕ字状であることを特徴とする。 A fifth aspect of the present invention is the electroluminescence panel according to any one of the first to third aspects, wherein the groove has a substantially U-shaped cross section.

本発明によれば、有機エレクトロルミネッセンス素子から放射される光により画素トランジスタが劣化することを防止することができる。 ADVANTAGE OF THE INVENTION According to this invention, it can prevent that a pixel transistor deteriorates with the light radiated | emitted from an organic electroluminescent element.

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと略称する。 The best mode for carrying out the present invention will be described below with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples. Further, in the following description, the term electroluminescence is abbreviated as EL.

図１は、本発明の実施形態に係るＥＬディスプレイパネル１０における１つのサブピクセルの回路図であり、図２は1つのサブピクセルの平面図であり、図３は図２のIII−III矢視断面図である。このＥＬディスプレイパネル１０においては、赤、青及び緑のサブピクセルによって１ドットの画素が構成され、このような画素がマトリクス状に配列されている。水平方向の配列に着目すると赤のサブピクセル、青のサブピクセル、緑のサブピクセルの順に繰り返し配列され、垂直方向の配列に着目すると同じ色が一列に配列されている。 1 is a circuit diagram of one subpixel in an EL display panel 10 according to an embodiment of the present invention, FIG. 2 is a plan view of one subpixel, and FIG. 3 is a view taken along arrows III-III in FIG. It is sectional drawing. In the EL display panel 10, red, blue and green sub-pixels constitute one dot pixel, and such pixels are arranged in a matrix. When attention is paid to the horizontal arrangement, red subpixels, blue subpixels, and green subpixels are repeatedly arranged in this order. When attention is paid to the vertical arrangement, the same colors are arranged in a line.

このＥＬディスプレイパネル１０においては、サブピクセルに各種の信号を出力するために、複数の走査線２５、信号線２４及び供給線２６が設けられている。走査線２５及び供給線２６と、信号線２４とは互いに直行する方向に延在している。 In the EL display panel 10, a plurality of scanning lines 25, signal lines 24, and supply lines 26 are provided in order to output various signals to subpixels. The scanning lines 25 and the supply lines 26 and the signal lines 24 extend in a direction perpendicular to each other.

サブピクセルは、２つのｎチャネル型トランジスタ２１，２２と、キャパシタ２７と、有機ＥＬ素子２０とを有する。２つのｎチャネル型トランジスタ２１，２２及びキャパシタ２７は、走査線２５、信号線２４及び供給線２６の入力信号に応じて有機ＥＬ素子２０に電圧を印加する。 The subpixel includes two n-channel transistors 21 and 22, a capacitor 27, and an organic EL element 20. The two n-channel transistors 21 and 22 and the capacitor 27 apply a voltage to the organic EL element 20 in accordance with input signals of the scanning line 25, the signal line 24, and the supply line 26.

図２、図３に示すように、透明な絶縁基板２の上にトランジスタ２１，２２のゲート電極２１Ｇ，２２Ｇが設けられるとともに、キャパシタ２７の一方の電極２７ａ、信号線２４が設けられ、これらが共通のゲート絶縁膜３１によって被覆されている。なお、図２に示すように、電極２７ａとゲート電極２１とは一体に形成されている。 As shown in FIGS. 2 and 3, gate electrodes 21G and 22G of transistors 21 and 22 are provided on a transparent insulating substrate 2, and one electrode 27a of a capacitor 27 and a signal line 24 are provided. A common gate insulating film 31 is covered. As shown in FIG. 2, the electrode 27a and the gate electrode 21 are integrally formed.

ゲート絶縁膜３１の上には、図３に示すように、トランジスタ２１，２２の半導体膜２１ａ，２２ａ、チャネル保護膜２１ｂ，２２ｂ、不純物半導体膜２１ｃ，２１ｄ，２２ｃ，２２ｄ、ソース電極２１Ｓ，２２Ｓ及びドレイン電極２１Ｄ，２２Ｄ、キャパシタ２７の他方の電極２７ｂ、走査線２５及び供給線２６が設けられている。なお、図２に示すように、ソース電極２１Ｓと電極２７ｂとは一体に形成されており、ドレイン電極２１Ｄは供給線２６と一体に形成されており、ソース電極２２Ｓはコンタクトホール２８ａによりゲート電極２１Ｇ及び電極２７ａと導通されており、信号線２４はコンタクトホール２８ｂによりドレイン電極２２Ｄと導通されており、走査線２５はコンタクトホール２８ｃによりゲート電極２２Ｇと導通されている。 On the gate insulating film 31, as shown in FIG. 3, the semiconductor films 21a and 22a of the transistors 21 and 22, the channel protective films 21b and 22b, the impurity semiconductor films 21c, 21d, 22c and 22d, and the source electrodes 21S and 22S. The drain electrodes 21D and 22D, the other electrode 27b of the capacitor 27, the scanning line 25, and the supply line 26 are provided. As shown in FIG. 2, the source electrode 21S and the electrode 27b are integrally formed, the drain electrode 21D is formed integrally with the supply line 26, and the source electrode 22S is gate electrode 21G by a contact hole 28a. The signal line 24 is electrically connected to the drain electrode 22D through the contact hole 28b, and the scanning line 25 is electrically connected to the gate electrode 22G through the contact hole 28c.

また、ゲート絶縁膜３１の上には、サブピクセル電極２０ａ（画素電極）がマトリクス状に配列されている。なお、これらサブピクセル電極２０ａは、気相成長法によって成膜された導電性膜（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ））をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。サブピクセル電極２０ａはトランジスタ２１のソース電極２１Ｓの一部と重なるように形成され、ソース電極２１Ｓと導通している。 Further, on the gate insulating film 31, subpixel electrodes 20a (pixel electrodes) are arranged in a matrix. These subpixel electrodes 20a are conductive films (for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In ₂ O ₃ ), tin oxide (SnO)) formed by vapor deposition. ₂ ), which is formed by patterning zinc oxide (ZnO) or cadmium-tin oxide (CTO) using a photolithography method and an etching method. The subpixel electrode 20a is formed so as to overlap with a part of the source electrode 21S of the transistor 21, and is electrically connected to the source electrode 21S.

トランジスタ２１，２２のソース電極２１Ｓ，２２Ｓ及びドレイン電極２１Ｄ，２２Ｄ、キャパシタ２７の他方の電極２７ｂ、走査線２５及び供給線２６、サブピクセル電極２０ａは共通の保護絶縁膜３２によって被覆されている。保護絶縁膜３２のサブピクセル電極２０ａの部分にはサブピクセル電極２０ａを露出させる露出孔３３が形成されている。露出孔３３が形成されることにより保護絶縁膜３２はサブピクセル電極２０ａの間を縫うように格子状に形成されるとともにサブピクセル電極２０ａの一部外縁部に重なり、サブピクセル電極２０ａを囲繞している。露出孔３３内に後述する有機ＥＬ層２０ｂが形成される。
なお、絶縁基板２から隔壁６までの積層構造がトランジスタアレイパネル５０である。 The source electrodes 21S and 22S and drain electrodes 21D and 22D of the transistors 21 and 22, the other electrode 27b of the capacitor 27, the scanning line 25 and the supply line 26, and the subpixel electrode 20a are covered with a common protective insulating film 32. An exposure hole 33 for exposing the subpixel electrode 20a is formed in the portion of the protective insulating film 32 corresponding to the subpixel electrode 20a. By forming the exposure hole 33, the protective insulating film 32 is formed in a lattice shape so as to sew between the subpixel electrodes 20a, and overlaps with a part of the outer edge of the subpixel electrode 20a to surround the subpixel electrode 20a. ing. An organic EL layer 20 b described later is formed in the exposure hole 33.
The stacked structure from the insulating substrate 2 to the partition 6 is the transistor array panel 50.

保護絶縁膜３２上には、隔壁６が、ＥＬディスプレイパネル１０に２次元配列される複数の表示画素相互の境界領域（各サブピクセル電極２０ａ間の領域）を囲繞する領域であって、ＥＬディスプレイパネル１０の縦横方向に格子状の平面パターンを有するように配列されている。即ち、隔壁６は露出孔３３よりも大きい開口６ａを有するように形成されている。隔壁６は、トランジスタ２１，２２の各電極、走査線２５、信号線２４及び供給線２６よりも十分に厚い。また、トランジスタ２１上部に形成された隔壁６には、溝６ｂが形成されている。図２、図３に示すように、隔壁６に形成された溝６ｂは開口６ａの外周部に沿って形成されていてもよい。溝６ｂは、図３に示すように、断面略Ｖ字状であり、底部が保護絶縁膜３２まで達している。 On the protective insulating film 32, the partition wall 6 is an area surrounding a boundary area (area between the sub-pixel electrodes 20 a) between a plurality of display pixels two-dimensionally arranged on the EL display panel 10, and The panels 10 are arranged so as to have a grid-like plane pattern in the vertical and horizontal directions. That is, the partition wall 6 is formed to have an opening 6 a larger than the exposure hole 33. The partition 6 is sufficiently thicker than the electrodes of the transistors 21 and 22, the scanning line 25, the signal line 24, and the supply line 26. Further, a groove 6 b is formed in the partition wall 6 formed on the upper portion of the transistor 21. As shown in FIGS. 2 and 3, the groove 6b formed in the partition wall 6 may be formed along the outer periphery of the opening 6a. As shown in FIG. 3, the groove 6 b has a substantially V-shaped cross section, and the bottom reaches the protective insulating film 32.

溝６ｂを有する隔壁６は、例えばグラデーションマスク、ハーフトーンマスク等を用いてポリイミド等の感光性樹脂をパターニングすることで形成することができる。あるいは、隔壁６を形成した後に溝６ｂを切削してもよい。 The partition 6 having the groove 6b can be formed by patterning a photosensitive resin such as polyimide using a gradation mask, a halftone mask, or the like. Alternatively, the groove 6b may be cut after the partition wall 6 is formed.

サブピクセル電極２０ａ上には正孔注入層２０ｅ、発光層２０ｆが順に積層されて有機ＥＬ層２０ｂ（有機化合物層）が形成されている。正孔注入層２０ｅは、導電性高分子であるＰＥＤＯＴ及びドーパントであるＰＳＳからなり、発光層２０ｆは、ポリフェニレンビニレン系発光材料やポリフルオレン系発光材料等の共役ポリマーからなる。なお、有機ＥＬ層２０ｂは発光層の上にさらに電子輸送層を設けても良い。また、有機ＥＬ層２０ｂはサブピクセル電極２０ａの上に形成された発光層、電子輸送層からなる二層構造であっても良いし、担体輸送層と発光層との組合せは任意に設定できる。また、これらの層構造において適切な層間に担体輸送を制限するインタレイヤ層が介在した積層構造であっても良いし、その他の積層構造であっても良い。 On the subpixel electrode 20a, a hole injection layer 20e and a light emitting layer 20f are sequentially laminated to form an organic EL layer 20b (organic compound layer). The hole injection layer 20e is made of PEDOT as a conductive polymer and PSS as a dopant, and the light emitting layer 20f is made of a conjugated polymer such as a polyphenylene vinylene light emitting material or a polyfluorene light emitting material. The organic EL layer 20b may further have an electron transport layer on the light emitting layer. The organic EL layer 20b may have a two-layer structure including a light emitting layer and an electron transport layer formed on the subpixel electrode 20a, and a combination of the carrier transport layer and the light emitting layer can be arbitrarily set. Further, in these layer structures, a laminated structure in which an interlayer that restricts carrier transport between appropriate layers may be interposed, or another laminated structure may be used.

正孔注入層２０ｅ及び発光層２０ｆは、湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、正孔注入層２０ｅとなるＰＥＤＯＴ及びＰＳＳを含有する有機化合物含有液をサブピクセル電極２０ａに塗布して成膜し、その後、発光層２０ｆとなる共役ポリマー発光材料を含有する有機化合物含有液を塗布して成膜するが、厚膜の隔壁６が設けられているので、隣り合うサブピクセル電極２０ａに塗布された有機化合物含有液が隔壁６を越えて混ざり合うことを防止することができる。 The hole injection layer 20e and the light emitting layer 20f are formed by a wet coating method (for example, an ink jet method). In this case, an organic compound-containing liquid containing PEDOT and PSS that becomes the hole injection layer 20e is applied to the subpixel electrode 20a to form a film, and then contains an organic compound containing a conjugated polymer light-emitting material that becomes the light-emitting layer 20f. The liquid is applied to form a film, but since the thick partition walls 6 are provided, it is possible to prevent the organic compound-containing liquid applied to the adjacent subpixel electrodes 20a from being mixed beyond the partition walls 6. it can.

なお、サブピクセルが赤の場合には発光層２０ｆが赤色に発光し、サブピクセルが緑の場合には発光層２０ｆが緑色に発光し、サブピクセルが青の場合には発光層２０ｆが青色に発光するように、それぞれの材料を設定する。 The light emitting layer 20f emits red light when the subpixel is red, the light emitting layer 20f emits green when the subpixel is green, and the light emitting layer 20f turns blue when the subpixel is blue. Each material is set to emit light.

発光層２０ｆ上には、有機ＥＬ素子２０のカソードを構成する電子注入層２０ｃが成膜されている。電子注入層２０ｃは、全てのサブピクセルに共通して形成される共通電極である。電子注入層２０ｃは、サブピクセル電極２０ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。あるいは、電子注入層２０ｃは、上記各種材料の層が積層された積層構造となっていても良い。 On the light emitting layer 20f, the electron injection layer 20c which comprises the cathode of the organic EL element 20 is formed. The electron injection layer 20c is a common electrode formed in common for all subpixels. The electron injection layer 20c is formed of a material having a work function lower than that of the subpixel electrode 20a. For example, the electron injection layer 20c is formed of a simple substance or an alloy containing at least one of indium, magnesium, calcium, lithium, barium, and a rare earth metal. . Alternatively, the electron injection layer 20c may have a laminated structure in which layers of the above various materials are laminated.

電子注入層２０ｃ、保護絶縁膜３２及び隔壁６の上部には、例えばアルミニウム、クロム、銀やパラジウム銀系の合金等の導電性材料を気相成長法によって１００ｎｍ以上成膜することによって対向電極２０ｄが形成されている。なお、対向電極２０ｄは、溝６ｂの底部まで形成されている。
サブピクセル電極２０ａ、有機ＥＬ層２０ｂ、電子注入層２０ｃ、対向電極２０ｄの順に積層されたものが有機ＥＬ素子２０である。 A counter electrode 20d is formed on the electron injection layer 20c, the protective insulating film 32, and the partition wall 6 by depositing a conductive material such as aluminum, chromium, silver, or a palladium-silver alloy by 100 nm or more by vapor deposition. Is formed. The counter electrode 20d is formed up to the bottom of the groove 6b.
The organic EL element 20 is formed by laminating the subpixel electrode 20a, the organic EL layer 20b, the electron injection layer 20c, and the counter electrode 20d in this order.

なお、図示しないが、対向電極２０ｄの上には、封止層が堆積されており、封止層は表示部３全体を被覆するように形成されている。つまり、封止層は、複数の有機ＥＬ素子１０全体を被覆するように形成されている。封止層は、絶縁性を有し、例えば、エポキシ樹脂、アクリル樹脂等の熱硬化性樹脂、熱可塑性樹脂又は光硬化性樹脂等からなり、これらの樹脂にシリカ充填材等を加えたものでもよい。封止層は有機ＥＬ素子２０が外気に露出されることを防ぐ役割を果たす。 Although not shown, a sealing layer is deposited on the counter electrode 20d, and the sealing layer is formed so as to cover the entire display unit 3. That is, the sealing layer is formed so as to cover the entire plurality of organic EL elements 10. The sealing layer has an insulating property, and is made of, for example, a thermosetting resin such as an epoxy resin or an acrylic resin, a thermoplastic resin, or a photocurable resin, and a silica filler added to these resins. Good. The sealing layer plays a role of preventing the organic EL element 20 from being exposed to the outside air.

次に、ＥＬディスプレイパネル１０を製造する製造工程について説明する。まず、図４〜図１３を用いてトランジスタアレイパネル５０の製造方法について説明する。なお、図４〜図１３において、（ａ）は図３と同じ断面の図であり、（ｂ）はコンタクトホール２８ａにおける断面図である。 Next, a manufacturing process for manufacturing the EL display panel 10 will be described. First, a method for manufacturing the transistor array panel 50 will be described with reference to FIGS. 4 to 13, (a) is a view of the same cross section as FIG. 3, and (b) is a cross-sectional view of the contact hole 28 a.

まず、図４に示すように、絶縁基板２の上部にべた一面にゲート金属３５を成膜し、パターニングすることで、ゲート２１Ｇ，２２Ｇ及び電極２７ａ、信号線２４を形成する。次に、図５に示すように、これらを被覆するゲート絶縁膜３１、半導体膜２１ａ，２２ａとなるアモルファスシリコン又はポリシリコンからなる半導体層３６、及び、半導体層３６の上に窒化シリコン又は酸化シリコンの層３７をべた一面に形成する。次に、図６に示すように、窒化シリコン又は酸化シリコンの層３７をパターニングすることでチャネル保護膜２１ｂ，２２ｂを形成する。 First, as shown in FIG. 4, the gate metal 35 is formed on the entire surface of the insulating substrate 2 and patterned to form the gates 21G and 22G, the electrodes 27a, and the signal lines 24. Next, as shown in FIG. 5, a gate insulating film 31 covering them, a semiconductor layer 36 made of amorphous silicon or polysilicon to be the semiconductor films 21a and 22a, and silicon nitride or silicon oxide on the semiconductor layer 36 The layer 37 is formed on the entire surface. Next, as shown in FIG. 6, channel protection films 21 b and 22 b are formed by patterning the silicon nitride or silicon oxide layer 37.

次に、図７に示すように、不純物半導体膜２１ｃ，２１ｄ，２２ｃ，２２ｄとなるｎ型の不純物イオンを含むアモルファスシリコンからなる層（ｎ⁺シリコン層３８）をべた一面に形成する。
次に、図８に示すように、コンタクトホール２８ａ，２８ｂ，２８ｃが形成される位置のゲート絶縁膜３１、半導体層、及びｎ⁺シリコン層にゲート金属が露出するように孔を形成する。
次に、図９に示すように、ソース・ドレイン金属３９をべた一面にする。このとき、ゲート絶縁膜３１、半導体層３６、及びｎ⁺シリコン層３８に形成された孔の部分でゲート金属３５とソース・ドレイン金属３９とが接合され導通し、コンタクトホール２８ａ，２８ｂ，２８ｃが形成される。 Next, as shown in FIG. 7, a layer (n ⁺ silicon layer 38) made of amorphous silicon containing n-type impurity ions to be the impurity semiconductor films 21c, 21d, 22c, and 22d is formed on the entire surface.
Next, as shown in FIG. 8, holes are formed so that the gate metal is exposed in the gate insulating film 31, the semiconductor layer, and the n ⁺ silicon layer where the contact holes 28a, 28b, and 28c are to be formed.
Next, as shown in FIG. 9, the source / drain metal 39 is made to be a flat surface. At this time, the gate metal 35 and the source / drain metal 39 are joined and conducted at the hole portions formed in the gate insulating film 31, the semiconductor layer 36, and the n ⁺ silicon layer 38, and the contact holes 28a, 28b, and 28c are formed. It is formed.

次に、図１０に示すように、ソース・ドレイン金属３９をパターニングすることでソース電極２１Ｓ，２２Ｓ及びドレイン電極２１Ｄ，２２Ｄ、キャパシタ２７の他方の電極２７ｂ、走査線２５及び供給線２６を形成する。
次に、図１１に示すように、気相成長法によって導電性膜を成膜し、パターニングすることでサブピクセル電極２０ａを形成する。 Next, as shown in FIG. 10, the source / drain metal 39 is patterned to form the source electrodes 21S and 22S, the drain electrodes 21D and 22D, the other electrode 27b of the capacitor 27, the scanning line 25, and the supply line 26. .
Next, as shown in FIG. 11, a subpixel electrode 20a is formed by forming a conductive film by vapor deposition and patterning it.

次に、図１２に示すように、トランジスタ２１，２２のソース電極２１Ｓ，２２Ｓ及びドレイン電極２１Ｄ，２２Ｄ、キャパシタ２７の他方の電極２７ｂ、走査線２５及び供給線２６、及びサブピクセル電極２０ａを覆う保護絶縁膜３２をべた一面に形成し、サブピクセル電極２０ａの部分に露出孔３３を形成する。その後、図１３に示すように、ポリイミド等の樹脂をべた一面に塗布し、グラデーションマスク、ハーフトーンマスクを用いて保護絶縁膜３２の上部に残すようにパターニングし、隔壁６を露出孔３３よりも大きい開口６ａを有する格子状に形成するとともに、開口６ａの外周部に沿って溝６ｂを形成する。なお、隔壁６を形成した後に溝６ｂを切削してもよい。 Next, as shown in FIG. 12, the source electrodes 21S and 22S and the drain electrodes 21D and 22D of the transistors 21 and 22, the other electrode 27b of the capacitor 27, the scanning line 25 and the supply line 26, and the subpixel electrode 20a are covered. A protective insulating film 32 is formed on the entire surface, and an exposure hole 33 is formed in the subpixel electrode 20a. After that, as shown in FIG. 13, a resin such as polyimide is applied to the entire surface, and patterned so as to remain on the protective insulating film 32 using a gradation mask and a halftone mask, so that the partition wall 6 is formed more than the exposed hole 33. While forming in the grid | lattice shape which has the large opening 6a, the groove | channel 6b is formed along the outer peripheral part of the opening 6a. In addition, after forming the partition 6, you may cut the groove | channel 6b.

次に、トランジスタアレイパネル５０上へ有機ＥＬ素子２０を形成し、ＥＬディスプレイパネル１０を製造する製造工程について説明する。
まず、トランジスタアレイパネル５０を洗浄する。次に、サブピクセル電極２０ａの表面を、有機ＥＬ層２０ｂの形成に使用する有機化合物含有液に対して親液化させる。例えば有機化合物含有液に親水性の溶剤を用いる場合には、酸素プラズマ処理やＵＶオゾン処理等を施すことにより親水化させる。
次に、親水性の溶剤に対して溶解性を示し且つ疎水性の溶剤に対して難溶性又は不溶性である正孔注入材料（例えば導電性高分子であるＰＥＤＯＴ及びドーパントとなるＰＳＳ）を水に溶解した有機化合物含有液をサブピクセル電極２０ａに塗布する。塗布方法としては、インクジェット法（液滴吐出法）、その他の印刷方法を用いても良いし、ディップコート法、スピンコート法といったコーティング法を用いても良い。サブピクセル電極２０ａごとに独立して正孔注入層２０ｅを成膜するためには、インクジェット法等の印刷方法が好ましい。 Next, a manufacturing process for forming the organic EL element 20 on the transistor array panel 50 and manufacturing the EL display panel 10 will be described.
First, the transistor array panel 50 is cleaned. Next, the surface of the subpixel electrode 20a is made lyophilic with respect to the organic compound-containing liquid used for forming the organic EL layer 20b. For example, when a hydrophilic solvent is used for the organic compound-containing liquid, it is hydrophilized by performing oxygen plasma treatment, UV ozone treatment, or the like.
Next, a hole injection material that is soluble in a hydrophilic solvent and hardly soluble or insoluble in a hydrophobic solvent (for example, PEDOT as a conductive polymer and PSS as a dopant) in water. The dissolved organic compound-containing liquid is applied to the subpixel electrode 20a. As an application method, an inkjet method (droplet discharge method) or other printing methods may be used, or a coating method such as a dip coating method or a spin coating method may be used. In order to form the hole injection layer 20e independently for each subpixel electrode 20a, a printing method such as an inkjet method is preferable.

このように湿式塗布法により正孔注入層２０ｅを形成した場合、厚膜の隔壁６が設けられているから、隣り合うサブピクセル電極２０ａに塗布された有機化合物含有液が隔壁６を越えて混ざり合わない。そのため、サブピクセル電極２０ａごとに独立して正孔注入層２０ｅを形成することができる。 When the hole injection layer 20e is formed by the wet coating method as described above, since the thick partition wall 6 is provided, the organic compound-containing liquid applied to the adjacent subpixel electrode 20a is mixed beyond the partition wall 6. Do not fit. Therefore, the hole injection layer 20e can be formed independently for each subpixel electrode 20a.

正孔注入層２０ｅを形成した後、正孔注入層２０ｅを大気に曝露した状態で、ホットプレートを用いてトランジスタアレイパネル５０を１６０〜２００℃の温度で乾燥させ、残留溶媒の除去を行う。 After forming the hole injection layer 20e, the transistor array panel 50 is dried at a temperature of 160 to 200 ° C. using a hot plate in a state where the hole injection layer 20e is exposed to the atmosphere, and the residual solvent is removed.

次に、発光色が赤、緑、青の共役ポリマー発光材料をそれぞれ疎水性の有機溶剤（例えば、テトラリン、テトラメチルベンゼン、メシチレン）に溶かし、赤、緑、青それぞれの有機化合物含有液を準備する。そして、赤のサブピクセルの正孔注入層２０ｅ上には赤の有機化合物含有液を塗布し、緑のサブピクセルの正孔注入層２０ｅ上には緑の有機化合物含有液を塗布し、青のサブピクセルの正孔注入層２０ｅ上には青の有機化合物含有液を塗布する。これにより、正孔注入層２０ｅ上に発光層２０ｆを成膜する。塗布方法としてはインクジェット法（液滴吐出法）、その他の印刷方法を用いて、色ごとに塗り分けを行う。 Next, red, green, and blue conjugated polymer light-emitting materials are dissolved in hydrophobic organic solvents (eg, tetralin, tetramethylbenzene, mesitylene) to prepare red, green, and blue organic compound-containing liquids. To do. A red organic compound-containing liquid is applied on the hole injection layer 20e of the red subpixel, and a green organic compound-containing liquid is applied on the hole injection layer 20e of the green subpixel. A blue organic compound-containing liquid is applied on the hole injection layer 20e of the subpixel. Thereby, the light emitting layer 20f is formed on the hole injection layer 20e. As an application method, an ink-jet method (droplet discharge method) or other printing method is used, and coating is performed for each color.

このように湿式塗布法により正孔注入層２０ｅ及び発光層２０ｆを形成した場合、厚膜の隔壁６が設けられているから、隣り合うサブピクセルに塗布された有機化合物含有液が隔壁６を越えて混ざり合わない。そのため、サブピクセルごとに独立して発光層２０ｆを形成することができる。 When the hole injection layer 20e and the light emitting layer 20f are formed by the wet coating method as described above, the thick partition walls 6 are provided, so that the organic compound-containing liquid applied to the adjacent subpixels exceeds the partition walls 6. And do not mix. Therefore, the light emitting layer 20f can be formed independently for each subpixel.

次に、不活性ガス雰囲気（例えば、窒素ガス雰囲気）下でホットプレートによってトランジスタアレイパネル５０を乾燥させ、残留溶媒の除去を行う。なお、真空中でシーズヒータによる乾燥を行っても良い。 Next, the transistor array panel 50 is dried by a hot plate under an inert gas atmosphere (for example, a nitrogen gas atmosphere), and the residual solvent is removed. In addition, you may dry with a sheathed heater in a vacuum.

次に、気相成長法により電子注入層２０ｃを成膜する。具体的には、真空蒸着法によってＣａ又はＢａの薄膜を成膜する。次に、気相成長法により対向電極２０ｄを電子注入層２０ｃ、保護絶縁膜３２及び隔壁６の上部に成膜する。
以上により、トランジスタアレイパネル５０上に有機ＥＬ素子２０が形成される。 Next, the electron injection layer 20c is formed by vapor deposition. Specifically, a thin film of Ca or Ba is formed by vacuum deposition. Next, the counter electrode 20d is formed on the electron injection layer 20c, the protective insulating film 32, and the partition 6 by vapor deposition.
Thus, the organic EL element 20 is formed on the transistor array panel 50.

最後に、例えば、エポキシ樹脂、アクリル樹脂等の熱硬化性樹脂、熱可塑性樹脂又は光硬化性樹脂等を対向電極２０ｄの上部に塗布し、硬化させて封止層を形成する。
以上により、ＥＬディスプレイパネル１０が完成する。 Finally, for example, a thermosetting resin such as an epoxy resin or an acrylic resin, a thermoplastic resin, a photocurable resin, or the like is applied to the upper portion of the counter electrode 20d and cured to form a sealing layer.
Thus, the EL display panel 10 is completed.

本実施形態においては、隔壁６には開口６ａの外周部に沿って溝６ｂが形成され、溝６ｂの底部が保護絶縁膜３２まで達しており、対向電極２０ｄが、溝６ｂの底部まで形成されている。このため、図３に示すように、有機ＥＬ素子２０から放射され保護絶縁膜３２を透過して隔壁の溝６ｂよりも開口６ａ側に入射した光が、隔壁６の溝６ｂにおける対向電極２０ｄとの界面で反射される。したがって、有機ＥＬ素子２０の光がトランジスタ２１，２２に到達することを防止することができる。 In the present embodiment, the partition 6 is formed with a groove 6b along the outer periphery of the opening 6a, the bottom of the groove 6b reaches the protective insulating film 32, and the counter electrode 20d is formed up to the bottom of the groove 6b. ing. For this reason, as shown in FIG. 3, the light emitted from the organic EL element 20 and transmitted through the protective insulating film 32 and incident on the opening 6a side from the groove 6b of the partition wall is separated from the counter electrode 20d in the groove 6b of the partition wall 6b. Reflected at the interface. Therefore, the light from the organic EL element 20 can be prevented from reaching the transistors 21 and 22.

なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行ってもよい。 The present invention is not limited to the above embodiment, and various improvements and design changes may be made without departing from the spirit of the present invention.

例えば、プリンタヘッドの露光装置にも応用することができる。 For example, the present invention can also be applied to a printer head exposure apparatus.

＜変形例１＞
例えば、図１４に示すように、溝６ｂの深さを隔壁６の高さよりも浅くしてもよいし、断面を略Ｕ字状としてもよい。溝６ｂの深さを浅くする方法としては、例えばハーフトーンマスクを用いてパターニングする方法がある。あるいは、隔壁６を形成するのに用いる感光性材料の最小加工寸法よりも溝６ｂの幅を狭くすることで、底部が保護絶縁膜３２まで達しない溝６ｂを形成することができる。
溝６ｂの深さを浅くした場合、溝６ｂの底部における対向電極２０ｄとトランジスタ２１，２２との距離が離れるため、対向電極２０ｄとトランジスタ２１，２２との干渉を軽減することができる。 <Modification 1>
For example, as shown in FIG. 14, the depth of the groove 6 b may be shallower than the height of the partition wall 6, and the cross section may be substantially U-shaped. As a method for reducing the depth of the groove 6b, for example, there is a method of patterning using a halftone mask. Alternatively, the groove 6b whose bottom does not reach the protective insulating film 32 can be formed by making the width of the groove 6b narrower than the minimum processing dimension of the photosensitive material used to form the partition wall 6.
When the depth of the groove 6b is reduced, the distance between the counter electrode 20d and the transistors 21 and 22 at the bottom of the groove 6b is increased, so that interference between the counter electrode 20d and the transistors 21 and 22 can be reduced.

図１４の場合においても、図１４に示すように、有機ＥＬ素子２０から放射され保護絶縁膜３２を透過して隔壁の溝６ｂよりも開口６ａ側に入射した光が、隔壁６の溝６ｂにおける対向電極２０ｄとの界面で反射される。したがって、トランジスタ２１，２２に到達する光を低減することができる。 Also in the case of FIG. 14, as shown in FIG. 14, light emitted from the organic EL element 20, transmitted through the protective insulating film 32, and incident on the opening 6 a side than the groove 6 b of the partition wall is in the groove 6 b of the partition wall 6. Reflected at the interface with the counter electrode 20d. Accordingly, light reaching the transistors 21 and 22 can be reduced.

本発明の実施形態に係るＥＬディスプレイパネル１０における１つのサブピクセルの回路図である。1 is a circuit diagram of one subpixel in an EL display panel 10 according to an embodiment of the present invention. ＥＬディスプレイパネル１０の１つのサブピクセルの平面図であり、FIG. 4 is a plan view of one subpixel of the EL display panel 10; 図２のIII−III矢視断面図である。FIG. 3 is a cross-sectional view taken along the line III-III in FIG. 2. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. （ａ）は図３と同じ断面における、（ｂ）はコンタクトホール２８ａにおける、ＥＬディスプレイパネル１０を製造する製造工程について説明するための断面図である。(A) is the same cross section as FIG. 3, (b) is sectional drawing for demonstrating the manufacturing process which manufactures the EL display panel 10 in the contact hole 28a. 本発明の第１の変形例に係るＥＬディスプレイパネル１０を示す断面図である。It is sectional drawing which shows EL display panel 10 which concerns on the 1st modification of this invention. 従来のＥＬディスプレイパネルを示す断面図である。It is sectional drawing which shows the conventional EL display panel.

Explanation of symbols

２基板
６隔壁
６ａ開口
６ｂ溝
１０ＥＬディスプレイパネル
２０エレクトロルミネッセンス素子
２０ａ画素電極
２０ｂ有機化合物層
２０ｄ対向電極
２１，２２画素トランジスタ
３２保護絶縁膜 2 Substrate 6 Partition 6a Opening 6b Groove 10 EL Display Panel 20 Electroluminescence Element 20a Pixel Electrode 20b Organic Compound Layer 20d Counter Electrodes 21 and 22 Pixel Transistor 32 Protective Insulating Film

Claims

A pixel transistor connected to a pixel electrode formed on the top surface of the substrate;
A protective insulating film formed to cover the pixel transistor;
A partition wall formed on the protective insulating film;
An organic compound layer formed on the pixel electrode;
A counter electrode formed on the organic compound layer and the partition;
An electroluminescence panel, wherein a groove is formed in the partition wall formed on the pixel transistor.

The electroluminescence panel according to claim 1, wherein a bottom of the groove reaches an upper surface of the protective insulating film.

The electroluminescence panel according to claim 1, wherein a depth of the groove is shallower than a height of the partition wall.

The electroluminescent panel according to claim 1, wherein the groove has a substantially V-shaped cross section.

The electroluminescent panel according to claim 1, wherein the groove has a substantially U-shaped cross section.