JP2009212299A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】キャパシタの異常の原因を容易に推測することができる半導体装置及びその製造方法を提供する。
【解決手段】アルミニウム酸化膜１０上に強誘電体キャパシタＣが形成されている。また、アルミニウム酸化膜１０上には、一対の検査端子１３も形成されている。検査端子１３は、例えば白金膜等の導電体から構成されている。検査端子１３及び強誘電体キャパシタＣを覆うアルミニウム酸化膜２１が保護膜として形成されている。アルミニウム酸化膜２１及び１０は、強誘電体キャパシタＣを水素の侵入から保護する。アルミニウム酸化膜２１上に、シリコン酸化膜２２が形成されている。シリコン酸化膜２２は、例えばＴＥＯＳを原料としている。検査端子１３は、配線２８の外部パッドとして機能する部分に電気的に接続されている。
【選択図】図１

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、キャパシタの容量絶縁膜として、強誘電体膜を用いたものが実用化されている。このような半導体記憶装置は、強誘電体メモリ（Ferro-electric Random Access Memory）とよばれる。強誘電体膜の材料としては、ＰＺＴ（Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃）、及びＢｉＴ（Ｂｉ₄Ｔｉ₃Ｏ₁₂）等の金属酸化物が用いられている。

ところが、強誘電体キャパシタが水分を吸着した状態又は水分が強誘電体キャパシタの近傍に存在する状態で熱処理を行うと、水分に含まれる水素によって強誘電体膜が還元され、その強誘電体特性が低下してしまう。強誘電体キャパシタの形成後に、ＴＥＯＳ（tetraethylorthosilicate）を用いて層間絶縁膜を形成した場合には、強誘電体膜の反転分極量が低下したり（図４）、ヒステリシスループが正の電圧側にシフトしたりする（図５）。つまり、図４及び図５中の実線のヒステリシスループで示される特性が、破線のヒステリシスループで示される特性に変化してしまう。また、このような特性の低下は、製造時だけでなく、製造後において生じることもある。そして、強誘電体膜の特性が低下すると、強誘電体メモリに誤動作が生じる。即ち、正常な書き込み及び読み出しができなくなる。但し、誤動作の原因が、すべて強誘電体膜の特性の低下にあるとはいえない。なお、非特許文献１によると、水素の含有量は５×１０¹⁹原子／ｃｍ³以下であることが好ましいが、ＴＥＯＳを用いて形成された層間絶縁膜中には５×１０²⁰原子／ｃｍ³程度の水素が含まれている。

そこで、従来、強誘電体メモリの誤動作の原因が強誘電体膜の特性の低下にあるのか判断するためには、強誘電体メモリの表面から研磨を行って強誘電体膜を露出し、その上で水分の含有量等の測定を行っている。

しかしながら、この方法では、検査に必要な処理が多く、時間及び費用が多くかかってしまう。二次イオン質量分析（ＳＩＭＳ：secondary ion mass spectroscopy）により水分の含有量を測定することも考えられるが、多くの強誘電体メモリでは、強誘電体膜上に上部電極並びに複数の配線及び層間絶縁膜が存在するため、正確に水及び水素の含有量を測定することはできない。また、強誘電体キャパシタの平面形状が極めて小さいことも、正確な測定を妨げる原因となっている。つまり、多くのノイズが検出されてしまうのである。

このような問題点は、強誘電体キャパシタのみならず、強誘電体以外の誘電体を容量絶縁膜としたキャパシタを備えた半導体装置にも存在する。

J.S. Cross et al, Jpn. J. Appl. Phys. Vol. 41 (2002) 698

本発明の目的は、キャパシタの異常の原因を容易に推測することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

半導体装置の一態様には、基板と、前記基板の上方に位置し、２個の電極間に誘電体膜が挟まれて構成されたキャパシタと、が設けられている。更に、前記基板の表面を基準として、前記キャパシタと同じ高さに位置する一対の検査端子と、前記キャパシタ及び前記一対の検査端子を覆う絶縁膜と、前記絶縁膜内に設けられた導電部を介して前記一対の検査端子に電気的に接続された一対の外部パッドと、が設けられている。

半導体装置の製造方法の一態様では、基板の上方に、２個の電極間に誘電体膜が挟まれて構成されたキャパシタ、及び一対の検査端子を、前記基板の表面を基準として互いに同じ高さに形成し、その後、前記キャパシタ及び前記一対の検査端子を覆う絶縁膜を形成する。そして、前記絶縁膜内に設けられた導電部を介して前記一対の検査端子に電気的に接続される一対の外部パッドを形成する。

上記の半導体装置等によれば、一対の検査端子間の電気的特性を容易に測定することができ、この測定に基づいてキャパシタの周囲の状態を推測することができる。従って、キャパシタの異常の原因を容易に推測することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の構造を示す断面図である。

この強誘電体メモリにおいては、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２が形成されている。そして、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５及びサイドウォール６を備えたトランジスタＴが形成されている。トランジスタ（ＭＯＳＦＥＴ）Ｔには、低濃度拡散層５１及び高濃度拡散層５２からなるソース・ドレイン拡散層も設けられている。そして、トランジスタＴを覆うシリコン酸窒化膜７が全面に形成され、その上にシリコン酸化膜８が形成されている。シリコン酸化膜８の表面は平坦化されている。更に、シリコン酸化膜８上に、シリコン酸窒化膜９及びアルミニウム酸化膜１０がこの順で形成されている。

アルミニウム酸化膜１０上に、下部電極１２、容量絶縁膜１６及び上部電極１７を備えた強誘電体キャパシタＣが形成されている。下部電極１２は、例えば白金から構成されている。容量絶縁膜１６は、例えばＰＺＴ膜等の強誘電体から構成されている。上部電極１７は、例えばイリジウム酸化物から構成されている。また、アルミニウム酸化膜１０上には、一対の検査端子１３が形成されている。検査端子１３は、例えば白金膜等の導電体から構成されており、そのインピーダンスは５０Ω程度である。アルミニウム酸化膜１０は、下部電極１２及び検査端子１３とシリコン酸窒化膜９との間の密着膜として機能する。

そして、検査端子１３及び強誘電体キャパシタＣを覆うアルミニウム酸化膜２１が保護膜として形成されている。アルミニウム酸化膜２１及び１０は、強誘電体キャパシタＣを水素の侵入から保護する。アルミニウム酸化物における水素の拡散係数は非常に低く、３００℃で１×１０^-16ｃｍ²／秒程度である。アルミニウム酸化膜２１上に、シリコン酸化膜２２が形成されている。シリコン酸化膜２２は、例えばＴＥＯＳを原料とし、シリコン酸化膜２２中の水素濃度は、１×１０¹⁹原子／ｃｍ³以上である。また、シリコン酸化膜２２の表面は平坦化されている。

シリコン酸化膜２２、アルミニウム酸化膜２１、アルミニウム酸化膜１０、シリコン酸窒化膜９、シリコン酸化膜８及びシリコン酸窒化膜７に、トランジスタＴまで到達する孔を形成し、その中に導電プラグ２３を形成する。導電プラグ２３は、例えばタングステン及びバリアメタル（チタン、チタン窒化物等）から構成されている。更に、シリコン酸化膜２２及びアルミニウム酸化膜２１には、強誘電体キャパシタＣまで到達する孔及び検査端子１３まで到達する孔も形成されている。そして、検査端子１３まで到達する孔内に導電プラグ２５が形成されている。導電プラグ２５の上端はシリコン酸化膜２２上まで拡がっている。また、強誘電体キャパシタＣの下部電極１２まで到達する孔内及び上部電極１７まで到達する孔内に配線２４が形成されている。配線２４の一部は、上部電極１７と導電プラグ２３とを電気的に接続している。配線２４及び導電プラグ２５は、例えばアルミニウム等から構成されている。

シリコン酸化膜２２上に、配線２４及び導電プラグ２５を覆うシリコン酸化膜２６が層間絶縁膜として形成されている。シリコン酸化膜２６は、例えばＴＥＯＳを原料としている。また、シリコン酸化膜２６の表面は平坦化されている。シリコン酸化膜２６には、配線２４及び導電プラグ２５まで到達する孔が形成されており、これらに導電プラグ２５が埋め込まれている。導電プラグ２５は、例えばタングステン及びバリアメタル（チタン、チタン窒化物等）から構成されている。

シリコン酸化膜２６上に、導電プラグ２７に電気的に接続された配線２８が形成されている。このようなシリコン酸化膜２６、導電プラグ２７及び配線２８を備えた配線層が複数設けられて多層配線構造が構成されている。そして、全体を覆うカバー膜３１が形成されている。カバー膜３１には、最上層に位置する配線２８の一部を露出する開口部が複数形成されている。そして、配線２８の開口部から露出された部分が外部パッド（外部端子）として用いられる。一対の検査端子１３には、一対の外部パッドが対応して設けられている。

このように構成された強誘電体メモリでは、一対の検査端子１３間の電気的特性（電気抵抗の大きさ及び容量の大きさ）がアルミニウム酸化膜２１及び１０中の水分量に応じて変化する。従って、同一の処理を経て製造された強誘電体メモリを用いて、予めアルミニウム酸化膜２１及び１０中の水分量と電気的特性（電気抵抗の大きさ及び容量の大きさ等）との関係を取得しておけば、検査端子１３間の電気的特性を測定するだけで、アルミニウム酸化膜２１及び１０中の水分量を認識することができる。つまり、強誘電体キャパシタＣの直近に位置するアルミニウム酸化膜２１及び１０中の水分量を認識することができる。従って、使用開始後に生じた異常の原因が、アルミニウム酸化膜２１及び１０による保護が不足していることにあるのか否かという判断を容易に行うことが可能となる。

また、ＳＩＭＳとは異なり、直接的にアルミニウム酸化膜２１及び１０の特性を測定するため、高い精度での測定が可能である。

なお、一対の検査端子１３が設けられる平面視での位置は特に限定されないが、メモリセルアレイにダミーワード線及びダミービット線が含まれている場合、ダミーワード線及びダミービット線の一本毎にその近傍に位置していることが好ましい。また、面積的な制約が少ない場合は、メモリセル毎に設けられていてもよい。

また、本実施形態では、検査端子１３がアルミニウム酸化膜２１及び１０により挟まれているが、いずれか一方のアルミニウム酸化膜のみが存在していても、強誘電体キャパシタＣの近傍の水分量を推測することは可能である。

また、検査端子１３の材料は限定されないが、ＭＨｚ帯の高周波信号を用いて測定を行う場合には、リンギング等を抑制するために、インピーダンスが５０Ω程度のものを用いることが好ましい。

次に、上述の強誘電体メモリを製造する方法について説明する。図２Ａ乃至図２Ｇは、強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

先ず、図２Ａに示すように、半導体基板１の表面に素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次いで、素子分離絶縁膜２により区画された素子活性領域内にトランジスタＴを形成する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ₂膜を形成する。その後、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８の形成は、ＴＥＯＳを原料としたＣＶＤ法により行い、その厚さは７００ｎｍ程度とする。

続いて、Ｎ₂雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８の脱ガスを行う。次いで、シリコン酸化膜８上にシリコン酸窒化膜９を形成し、その上に、密着膜として、例えばスパッタリング法により、厚さが１０ｎｍ〜１００ｎｍ程度のアルミニウム酸化膜１０を形成する。その後、アルミニウム酸化膜１０上に、例えばスパッタリング法により、厚さが１５０ｎｍ程度の白金膜１１を形成する。

続いて、白金膜１１をパターニングすることにより、図２Ｂに示すように、下部電極１２及び一対の検査端子１３を形成する。白金膜１１のパターニングに続けて、アルミニウム酸化膜１０をパターニングしてもよい。

次いで、図２Ｃに示すように、下部電極１２及び検査端子１３を覆うＰＺＴ膜１４を全面に形成し、更に、その上にイリジウム酸化膜１５を形成する。ＰＺＴ膜１４の形成に当たっては、例えば、スパッタリング法によるアモルファス状態での堆積を行った後に、Ａｒ及びＯ₂を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、結晶化したＰＺＴ膜１４が得られ、また、下部電極１２及び検査端子１３を構成する白金膜が緻密化し、下部電極１２及び検査端子１３とＰＺＴ膜１４との界面近傍におけるＰｔとＯとの相互拡散が抑制される。また、イリジウム酸化膜１５の形成は、例えばスパッタリング法により行い、その厚さは１５０ｎｍ乃至３００ｎｍ程度とする。

その後、イリジウム酸化膜１５をパターニングすることにより、図２Ｄに示すように、上部電極１７を形成する。続いて、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。次いで、ＰＺＴ膜１４のパターニングを行うことにより、同じく図２Ｄに示すように、容量絶縁膜１６を形成する。その後、後に形成するアルミニウム酸化膜の剥がれ防止用の酸素アニールを行う。下部電極１２、容量絶縁膜１６及び上部電極１７から強誘電体キャパシタＣが構成される。

続いて、図２Ｅに示すように、アルミニウム酸化膜２１をスパッタリング法により全面に形成する。アルミニウム酸化膜２１の厚さは１０ｎｍ〜１００ｎｍ程度とする。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。アルミニウム酸化膜２１により、外部からの水素の強誘電体キャパシタＣへの侵入が防止される。次いで、シリコン酸化膜２２を層間絶縁膜として高密度プラズマ法により全面に形成する。シリコン酸化膜２２の原料としてＴＥＯＳを用いた場合、シリコン酸化膜２２中の水素濃度は、１×１０¹⁹原子／ｃｍ³以上となる。シリコン酸化膜２２の厚さは、例えば１．５μｍ程度とする。その後、ＣＭＰ（化学機械的研磨）法により、シリコン酸化膜２２の平坦化を行う。続いて、Ｎ₂Ｏガスを用いたプラズマ処理を行う。この結果、シリコン酸化膜２２の表層部が若干窒化され、その内部に水分が侵入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。

次いで、図２Ｆに示すように、トランジスタＴの高濃度拡散層５２上のシリサイド層５まで到達する孔を、シリコン酸化膜２２、アルミニウム酸化膜２１、アルミニウム酸化膜１０、シリコン酸窒化膜９、シリコン酸化膜８及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、導電プラグ２３を形成する。

次いで、導電プラグ２３の酸化防止膜としてシリコン酸窒化膜（図示せず）を、例えばプラズマ増速ＣＶＤ法により形成する。続いて、上部電極１７まで到達する孔、下部電極１２まで到達する孔、及び、検査端子１３まで到達する孔を、シリコン酸窒化膜、シリコン酸化膜２２、及びアルミニウム酸化膜２１に形成する。その後、損傷を回復させるために、酸素アニールを行う。続いて、シリコン酸窒化膜をエッチバックにより全面にわたって除去することにより、導電プラグ２３の表面を露出させる。続いて、上部電極１７の表面の一部、下部電極１２の表面の一部、検査端子１３の表面の一部、及び、導電プラグ２３の表面が露出した状態で、導電膜を形成し、このパターニングを行うことにより、配線２４及び導電プラグ２５を形成する。このとき、例えば、導電プラグ２３と上部電極１７とを配線２４の一部で互いに接続する。導電膜としては、例えば、Ａｌ膜及び導電性バリア膜を形成する。導電性バリア膜としては、例えばＴｉＮ膜、ＴｉＳｉＮ膜、ＴａＮ膜、ＣｒＮ膜、ＨｆＮ膜、ＺｒＮ膜、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＣｒＡｌＮ膜、ＨｆＡｌＮ膜等を用いることができる。また、これらを積層してもよい。また、導電性バリア膜として、ＴｉＳｉ膜、ＣｏＳｉ等のシリサイド膜を用いてもよい。

次いで、図２Ｇに示すように、シリコン酸化膜２６を層間絶縁膜として高密度プラズマ法により全面に形成し、その表面を平坦化する。その後、シリコン酸化膜２６に、配線２４及び導電プラグ２５まで到達する孔を形成し、その内部に導電プラグ２７を埋め込む。続いて、シリコン酸化膜２６上に導電プラグ２７に電気的に接続される配線２８を形成する。その後、このようなシリコン酸化膜２６、導電プラグ２７及び配線２８を備えた配線層を複数形成する。

そして、全面にカバー膜３１を形成し、カバー膜３１に、最上層に位置する配線２８の一部を露出する開口部を外部パッド開口部として形成する。このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような方法によれば、使用開始後に生じた異常の原因が、アルミニウム酸化膜２１及び１０による保護が不足していることにあるのか否かという判断を容易に行うことが可能な強誘電体キャパシタを得ることができる。

なお、使用開始後の水分量の測定は不要であるものの、使用開始前の水分量の測定が必要とされる場合もある。つまり、製造プロセスが水素の拡散の抑制に適したものとなっているかのみが分かればよい場合もある。このような場合には、検査端子１３をスクライブライン上に形成してもよい。スクライブライン上に検査端子１３が設けられている場合には、ダイシングの前に水分量の測定を行えば、検査端子１３が強誘電体メモリ内に残らないため、その分だけ小型化することが可能である。

また、図３に示すように、アルミニウム酸化膜２１を検査端子１３の周囲から除去し、アルミニウム酸化膜１０のみが検査端子１３に接するようにしてもよい。また、アルミニウム酸化膜１０が形成されていない場合にアルミニウム酸化膜２１が検査端子１３を覆うように形成されていてもよい。更に、強誘電体キャパシタＣを直接覆う絶縁膜（例えばアルミニウム酸化膜）中の水分量との電気的特性の相関関係が得られるものであれば、一対の検査端子１３間に電気的に存在する絶縁膜の材料はアルミニウム酸化物に限定されない。

また、強誘電体キャパシタの構造は、プレーナ構造である必要はなく、スタック構造であってもよい。

更に、容量絶縁膜として、強誘電体以外の誘電体からなるものを用いて構成されたキャパシタを備えた半導体装置に本発明を適用することも可能である。

実施形態に係る強誘電体メモリの構造を示す断面図である。 実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 他の実施形態に係る強誘電体メモリの構造を示す断面図である。 反転分極量の低下を示すグラフである。 ヒステリシスループのシフトを示すグラフである。

符号の説明

Ｃ：強誘電体キャパシタ
Ｔ：トランジスタ
１２：下部電極
１６：容量絶縁膜
１７：上部電極
１０、２１：アルミニウム酸化膜
１３：検査端子

Claims (6)

1. 基板と、
   前記基板の上方に位置し、２個の電極間に誘電体膜が挟まれて構成されたキャパシタと、
   前記基板の表面を基準として、前記キャパシタと同じ高さに位置する一対の検査端子と、
   前記キャパシタ及び前記一対の検査端子を覆う絶縁膜と、
   前記絶縁膜内に設けられた導電部を介して前記一対の検査端子に電気的に接続された一対の外部パッドと、
   を有することを特徴とする半導体装置。
2. 前記キャパシタを直接覆う第１のアルミニウム酸化膜と、
   前記一対の検査端子に接する第２のアルミニウム酸化膜と、
   を有することを特徴とする請求項１に記載の半導体装置。
3. 基板の上方に、２個の電極間に誘電体膜が挟まれて構成されたキャパシタ、及び一対の検査端子を、前記基板の表面を基準として互いに同じ高さに形成する工程と、
   前記キャパシタ及び前記一対の検査端子を覆う絶縁膜を形成する工程と、
   前記絶縁膜内に設けられた導電部を介して前記一対の検査端子に電気的に接続される一対の外部パッドを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
4. 前記キャパシタを直接覆う第１のアルミニウム酸化膜を形成する工程と、
   前記一対の検査端子に接する第２のアルミニウム酸化膜を形成する工程と、
   を有することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記一対の外部パッドを形成する工程の後に、前記一対の外部パッドを介して前記一対の検査端子間の電気的特性の測定を行う工程を有することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 前記一対の検査端子をスクライブライン上に形成し、
   前記電気的特性の測定を行う工程の後に、前記スクライブラインに沿ってダイシングを行う工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。

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