JP2009123191A - Ｎｏｒインターフェイスフラッシュメモリ装置及びそのアクセス方法 - Google Patents

Abstract

【課題】 フラッシュメモリのデータアクセス速度を上げ、データのランダムアクセスを可能にするために、ＮＯＲインターフェイスフラッシュメモリ装置及び関連アクセス方法を提供する。
【解決手段】 ＮＯＲインターフェイスフラッシュメモリ装置１００は、データを記憶するＮＡＮＤ型フラッシュメモリ１０２と、 データにアクセスする外部指令の第一アドレスと、ＮＡＮＤ型フラッシュメモリの中で第一アドレスに対応する第二アドレスを検索するためのマッピングテーブル２０２と、外部指令を受信してマッピングテーブルから第二アドレスを検索し、ＮＡＮＤ型フラッシュメモリ１０２に記憶されたデータにランダムにアクセスするＮＯＲ型フラッシュメモリインターフェイス２０４とを含む。ＮＯＲインターフェイスフラッシュメモリ装置１００は更に、データバッファ領域に一時保存されるデータのエラーを訂正する誤り訂正コードユニット２１０を含む。
【選択図】 図１

Description

本発明はＮＯＲインターフェイスフラッシュメモリ装置及びそのアクセス方法に関し、特にＮＡＮＤ型フラッシュメモリを有するＮＯＲインターフェイスフラッシュメモリ装置及びそのアクセス方法に関する。

フラッシュメモリにはＮＯＲ型とＮＡＮＤ型など２種類がある。ＮＡＮＤ型は、関する技術発展の速度が速くて記憶容量が大きく、ＮＯＲ型より高速に書き込むことができるが、ＸＩＰ（直接実行）機能をサポートしない。ＮＯＲ型は、ＸＩＰ（直接実行）機能をサポートして、ＮＡＮＤ型より高速にデータを読み込むことができるが、高密度の記憶が実現できないという欠点を有する。

ＮＯＲ型フラッシュメモリはリニア記憶アドレス領域でデータを高速かつランダムに読み込むことができ、ＸＩＰ（直接実行）機能をサポートし（即ちブータビリティの特性を有する）、不良ブロック、不良バイトが発生しないので、携帯電話、携帯型パソコンなどの電子製品の制御プログラムまたはブートコード（Ｂｏｏｔｃｏｄｅ）の記憶に多用される。それに対して、ＮＡＮＤ型は高速に消去・書き込むことができ、単位容量当たりのコストがＮＯＲ型よりはるかに安価であるので、大量のデータ記憶に用いられることが多い。しかし、ＮＡＮＤ型フラッシュメモリのデータアクセスはページを単位とするので、ＮＯＲ型のようにデータをランダムに読み込むことができず、読み込み速度がＮＯＲ型より遅いのみならず、ＸＩＰ機能もサポートしない。したがって、前記電子製品でＮＡＮＤ型フラッシュメモリを用いて制御プログラムまたはブットコードを記憶すれば、起動速度が遅くてシステムが故障しやすいという問題が生じうる。

ＮＡＮＤ型フラッシュメモリの容量がＮＯＲ型フラッシュメモリよりはるかに大きいことに鑑みて、当業界ではＮＡＮＤ型フラッシュメモリの大容量とＮＯＲ型フラッシュメモリの高速読込みを兼ね備えて、信頼性の高いフラッシュメモリを作成するように数種のソリューション(Solution)を開発している。

ただし、今までのソリュージョンは、ＣＰＵにキャッシュを設けるのと同じようにフラッシュメモリ装置にＳＲＡＭを組み込んで、高速のＳＲＡＭを利用して読み込み速度を改善するに過ぎない。或いは、組み込み式制御ソフトウェアを設計し、ＮＡＮＤ型フラッシュメモリの読み書きブロックをモニターし、不良ブロック検出時にそれを隠すことで、プログラムにより不良ブロックが読み出され、電子製品の起動速度が遅くなってシステムが故障するなどの問題を回避し、ＮＡＮＤ型フラッシュメモリの物理的な欠陥を解決する。例えば、サムスン社で開発したＯｎｅＮＡＮＤがある。

しかし、以上のソリュージョンではホストコンピュータに組み込み式ソフトウェアと駆動プログラムを設置することが必要であり、ホストコンピュータから発するフラッシュメモリ装置へのアクセス指令はＮＡＮＤ型フラッシュメモリのモードでデータにアクセスし、ＮＯＲ型フラッシュメモリのモードでリニア記憶アドレス領域でデータにアクセスして高速かつランダムに読み込むのではない。また、ＳＲＡＭをブートコードをサポートする装置として用いて、ＸＩＰ機能をサポートするが、長さ1KBのＸＩＰしかサポートできず、ＮＯＲ型フラッシュメモリとはまだ格差がある。

そのため、高速かつランダムにデータをアクセスできる、ＮＯＲ型フラッシュメモリに相当するＮＯＲインターフェイスフラッシュメモリ装置及びデータアクセス方法を開発すればこそ、ＮＡＮＤ型とＮＯＲ型フラッシュメモリの格差を乗り越え、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの特長を兼ね備えて各種の製品に適用できるようなフラッシュメモリを作成することができる。

本発明はフラッシュメモリのデータアクセス速度を上げ、データのランダムアクセスを可能にするために、ＮＯＲインターフェイスフラッシュメモリ装置及び関連アクセス方法を提供することを課題とする。

そこで、本発明者は従来の技術に見られる欠点に鑑みて鋭意研究を重ねた結果、下記の装置によって、本発明の課題が解決される点に着眼し、かかる知見に基づき本発明を完成させた。

本発明のＮＯＲインターフェイスフラッシュメモリ装置は、データを記憶するＮＡＮＤ型フラッシュメモリと、 前記データにアクセスする外部指令の第一アドレスと、前記ＮＡＮＤ型フラッシュメモリの中で前記第一アドレスに対応する第二アドレスを検索するためのマッピングテーブルと、前記外部指令を受信して前記マッピングテーブルから前記第二アドレスを検索し、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスするＮＯＲ型フラッシュメモリインターフェイスとを含む。本発明のＮＯＲインターフェイスフラッシュメモリ装置は更に、データバッファ領域に一時保存されるデータのエラーを訂正する誤り訂正コードユニットを含む。

本発明のＮＯＲインターフェイスフラッシュメモリ装置は更に、外部指令を一時保存する指令バッファ領域と、外部指令に基づいて、マッピングテーブルから第一アドレスに対応する第二アドレスを検索する制御ユニットを含む。

また、本発明のＮＯＲインターフェイスフラッシュメモリ装置のアクセス方法は、ＮＯＲ型フラッシュメモリインターフェイスでデータにアクセスする外部指令を受信する段階と、マッピングテーブルから外部指令の第一アドレスと、ＮＡＮＤ型フラッシュメモリの中で前記第一アドレスに対応する第二アドレスを検索する段階と、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスする段階とを含む。

本発明ではＮＯＲ型フラッシュメモリインターフェイスでＮＡＮＤ型フラッシュメモリのようにデータに迅速かつランダムにアクセスし、従来のＮＡＮＤ型フラッシュメモリのようにページを単位としてデータにアクセスしない。本発明によるＮＯＲインターフェイスフラッシュメモリは、ＮＯＲ型フラッシュメモリのランダム読み込みとＮＡＮＤ型フラッシュメモリの高速消去・書き込みの特長を兼ね備える。また、本発明による複数のＮＯＲインターフェイスフラッシュメモリ装置を並列接続して１つのホストに同時にアクセスさせることで、記憶容量を拡張することができる。

図１を参照する。図１は本発明によるＮＯＲインターフェイスフラッシュメモリ装置１００のブロック図である。本発明のＮＯＲインターフェイスフラッシュメモリ装置１００は、ＮＡＮＤ型フラッシュメモリ１０２とＮＯＲインターフェイス制御回路２００を含み、ＮＯＲインターフェイス制御回路２００は、マッピングテーブル２０２と、ＮＯＲ型フラッシュメモリインターフェイス２０４と、ＮＡＮＤ型フラッシュメモリインターフェイス２０６と、データバッファ領域２０８と、誤り訂正コードユニット２１０とを含む。ＮＯＲ型フラッシュメモリインターフェイス２０４は更に、指令バッファ領域２１２及び制御ユニット２１４を含む。ＮＯＲインターフェイスフラッシュメモリ装置１００は、ＮＯＲ型フラッシュメモリインターフェイス２０４を介してホスト３００と接続され、ホスト３００より外部指令を受信する。

ＮＡＮＤ型フラッシュメモリ１０２ではプログラムコード（ブートコード）またはデータが記憶されている。マッピングテーブル２０２は、外部指令の第一アドレスと、ＮＡＮＤ型フラッシュメモリ１０２のアドレス領域の第二アドレスとのマッピング表である。ＮＡＮＤ型フラッシュメモリ１０２に結合されたＮＡＮＤ型フラッシュメモリインターフェイス２０６は、ＮＡＮＤ型フラッシュメモリ１０２に記憶されたデータにアクセスする。ＮＯＲ型フラッシュメモリインターフェイス２０４とＮＡＮＤ型フラッシュメモリインターフェイス２０６の間に結合されたデータバッファ領域２０８は、ＮＡＮＤ型フラッシュメモリインターフェイス２０６でアクセスされたデータを一時保存する。データバッファ領域２０８に結合された誤り訂正コードユニット２１０は、データバッファ領域２０８に一時保存されるデータにエラーが生じた場合にそれを訂正する。

ＮＯＲ型フラッシュメモリインターフェイス２０４の指令バッファ領域２１２は、ホストより受信された外部指令を一時保存する。特筆すべきは、指令バッファ領域２１２は複数の指令を一時保存し、パイプライン式の指令アクセス処理方式でＮＯＲ型フラッシュメモリインターフェイス２０４のアクセス機能を大幅に改善することができる。ＮＯＲ型フラッシュメモリインターフェイス２０４の制御ユニット２１４は例えばマイクロプロセッサーである。本発明では、自己の指令セットでＮＯＲインターフェイス制御回路２００を制御する。例えば、指令バッファ領域２１２で一時保存される外部指令に基づいて、マッピングテーブル２０２の中の第一アドレスに対応される第二アドレスを検索する。更に第二アドレスに基づいてＮＡＮＤ型フラッシュメモリインターフェイス２０６を制御し、ＮＡＮＤ型フラッシュメモリ１０２に記憶されたデータにアクセスしてデータバッファ領域２０８に一時保存する。データバッファ領域２０８に結合された誤り訂正コードユニット２１０は、誤り訂正コード（ＥＥＣ）機能を有するので、データバッファ領域２０８に一時保存されるデータ中にエラーが生じた場合にそれを訂正することができる。

特筆すべきは、マッピングテーブル２０２は、外部指令の論理アドレス（第一アドレス）と、ＮＡＮＤ型フラッシュメモリの中で当該論理アドレスに対応する物理アドレス（第二アドレス）を照合・検索するためのリニアマッピング表である。マッピングテーブル２０２を用いれば、ＮＯＲ型フラッシュメモリインターフェイス２０４はＮＡＮＤ型フラッシュメモリ１０２に記憶されたデータにランダムにアクセスすることができ、従来の技術のようにページを単位としてＮＡＮＤ型フラッシュメモリに対してデータにアクセスせずとも、ＮＯＲ型フラッシュメモリのようにデータを高速かつランダムに読み込むのみならず、ＸＩＰ機能もサポートする（すなわちブータビリティの特性を有する）。また、本発明は長さ１ＫＢのＸＩＰ機能のみサポートするＯｎｅＮＡＮＤより優れており、指令バッファ領域２１２とデータバッファ領域２０８のサイズによって、より長いＸＩＰ機能をサポートすることができる。それと同時に、ＮＡＮＤ型フラッシュメモリの高速消去・書き込みの特性も保有する。

また、本発明によれば、誤り訂正コードユニット２１０のＥＥＣ機能は従来の１ビットＥＥＣより優れており、誤り訂正能力を更に向上させ（例えば４ビットまたはそれより強力なＥＥＣ機能を持たせるように設計することができる）、データの信頼性を確保することができる。

図２を参照する。図２は本発明による複数のＮＯＲインターフェイスフラッシュメモリ装置を並列接続して外部ホストにつなげることで、記憶容量を拡張する応用例を表す説明図である。記憶容量の増加の要求に応じて、図２に示すように、図１に示すＮＯＲインターフェイスフラッシュメモリ装置１００と同様な第一ＮＯＲインターフェイスフラッシュメモリ装置１１０、第二ＮＯＲインターフェイスフラッシュメモリ装置１２０、第三ＮＯＲインターフェイスフラッシュメモリ装置１３０、及び第四ＮＯＲインターフェイスフラッシュメモリ装置１４０を並列接続してホスト３００につなげる。そうすると、ホスト３００で第一〜第四ＮＯＲインターフェイスフラッシュメモリ装置１１０、１２０、１３０、１４０を同時にアクセスすることにより、記憶容量を拡張することができる。図２では４つのＮＯＲインターフェイスフラッシュメモリ装置を例にするが、本発明はそれに限らない。

図３を参照する。図３は本発明によるＮＯＲインターフェイスフラッシュメモリ装置のアクセス方法のフローチャートである。
本発明の目的を達成するために、ＮＯＲインターフェイスフラッシュメモリ装置のアクセス方法は以下の段階を含む。
ステップ３１０：ＮＯＲ型フラッシュメモリインターフェイスでデータにアクセスする外部指令を受信する。
ステップ３２０：指令バッファ領域で前記外部指令を一時保存する。
ステップ３３０：マッピングテーブルで外部指令の第一アドレスと、ＮＡＮＤ型フラッシュメモリの中で第一アドレスに対応する第二アドレスを検索する。
ステップ３４０：データバッファ領域でＮＡＮＤ型フラッシュメモリにアクセスされたデータを一時保存する。
ステップ３５０：誤り訂正コードユニットでデータバッファ領域に一時保存されるデータのエラーを訂正する。
ステップ３６０：ＮＡＮＤ型フラッシュメモリに記憶されたデータにランダムにアクセスする。

まとめていえば、本発明によるＮＯＲインターフェイスフラッシュメモリは、ＮＯＲ型フラッシュメモリのランダム読み込みとＮＡＮＤ型フラッシュメモリの高速消去・書き込みの特長を兼ね備える。また、本発明による複数のＮＯＲインターフェイスフラッシュメモリ装置を並列接続して１つのホストに同時にアクセスさせることで、記憶容量を拡張することができる。

以上はこの発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

本発明によるＮＯＲインターフェイスフラッシュメモリ装置のブロック図である。 本発明による複数のＮＯＲインターフェイスフラッシュメモリ装置を並列接続して外部ホストにつなげることで、記憶容量を拡張する応用例を表す説明図である。 本発明によるＮＯＲインターフェイスフラッシュメモリ装置のアクセス方法のフローチャートである。

符号の説明

１００ ＮＯＲインターフェイスフラッシュメモリ装置
１０２ ＮＡＮＤ型フラッシュメモリ
１１０ 第一ＮＡＮＤ型フラッシュメモリ
１２０ 第二ＮＡＮＤ型フラッシュメモリ
１３０ 第三ＮＡＮＤ型フラッシュメモリ
１４０ 第四ＮＡＮＤ型フラッシュメモリ
２００ ＮＯＲインターフェイス制御回路
２０２ マッピングテーブル
２０４ ＮＯＲ型フラッシュメモリインターフェイス
２０６ ＮＡＮＤ型フラッシュメモリインターフェイス
２０８ データバッファ領域
２１０ 誤り訂正コードユニット
２１２ 指令バッファ領域
２１４ 制御ユニット
３００ ホスト

Claims (19)

1. ＮＯＲインターフェイスフラッシュメモリ装置であって、
   データを記憶するＮＡＮＤ型フラッシュメモリと、
   前記データにアクセスする外部指令の第一アドレスと、前記ＮＡＮＤ型フラッシュメモリの中で前記第一アドレスに対応する第二アドレスを検索するためのマッピングテーブルと、
   前記外部指令を受信して前記マッピングテーブルから前記第二アドレスを検索し、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスするＮＯＲ型フラッシュメモリインターフェイスとを含むことを特徴とするＮＯＲインターフェイスフラッシュメモリ装置。
2. 前記ＮＯＲインターフェイスフラッシュメモリ装置は更に、前記ＮＡＮＤ型フラッシュメモリに結合され、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにアクセスするためのＮＡＮＤ型フラッシュメモリインターフェイスを含むことを特徴とする請求項１に記載のＮＯＲインターフェイスフラッシュメモリ装置。
3. 前記ＮＯＲインターフェイスフラッシュメモリ装置は更に、前記ＮＡＮＤ型フラッシュメモリインターフェイスでアクセスされたデータを一時保存するデータバッファ領域を含むことを特徴とする請求項２に記載のＮＯＲインターフェイスフラッシュメモリ装置。
4. 前記ＮＯＲインターフェイスフラッシュメモリ装置は更に、データバッファ領域に一時保存されるデータのエラーを訂正する誤り訂正コードユニットを含むことを特徴とする請求項３に記載のＮＯＲインターフェイスフラッシュメモリ装置。
5. 前記ＮＯＲ型フラッシュメモリインターフェイスは更に、前記外部指令を一時保存する指令バッファ領域を含むことを特徴とする請求項１に記載のＮＯＲインターフェイスフラッシュメモリ装置。
6. 前記ＮＯＲ型フラッシュメモリインターフェイスは更に、前記外部指令に基づいて、前記マッピングテーブルから前記第一アドレスに対応する前記第二アドレスを検索する制御ユニットを含むことを特徴とする請求項５に記載のＮＯＲインターフェイスフラッシュメモリ装置。
7. 前記ＮＯＲ型フラッシュメモリインターフェイスに、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスさせるために、前記第一アドレスは対応する第二アドレスに線形的にマッピングすることを特徴とする請求項１に記載のＮＯＲインターフェイスフラッシュメモリ装置。
8. 前記ＮＯＲ型フラッシュメモリインターフェイスは、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスすることで、ＸＩＰ（直接実行）機能をサポートすること特徴とする請求項１に記載のＮＯＲインターフェイスフラッシュメモリ装置。
9. ＮＯＲインターフェイスフラッシュメモリ装置であって、
   データを記憶するＮＡＮＤ型フラッシュメモリと、
   前記ＮＡＮＤ型フラッシュメモリに結合されるＮＡＮＤ型フラッシュメモリインターフェイスと、
   前記ＮＡＮＤ型フラッシュメモリインターフェイスにより前記ＮＡＮＤ型フラッシュメモリからアクセスされたデータを一時保存するデータバッファ領域と、
   前記データにアクセスする外部指令の第一アドレスと、前記ＮＡＮＤ型フラッシュメモリの中で前記第一アドレスに対応する第二アドレスを検索するためのマッピングテーブルと、
   前記外部指令を受信して前記マッピングテーブルから前記第二アドレスを検索し、前記データバッファ領域を通して前記マッピングテーブルから第一アドレスに対応する第二アドレスを検索し、ＮＡＮＤ型フラッシュメモリに保存された前記データにアクセスするＮＯＲ型フラッシュメモリインターフェイスとを含むことを特徴とするＮＯＲインターフェイスフラッシュメモリ装置。
10. 前記ＮＯＲ型フラッシュメモリインターフェイスは、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスすること特徴とする請求項９に記載のＮＯＲインターフェイスフラッシュメモリ装置。
11. 前記ＮＯＲインターフェイスフラッシュメモリ装置は更に、データバッファ領域に一時保存されるデータにエラーが生じた場合にそれを訂正する誤り訂正コードユニットを含むことを特徴とする請求項９に記載のＮＯＲインターフェイスフラッシュメモリ装置。
12. 前記ＮＯＲ型フラッシュメモリインターフェイスは更に、前記外部指令を一時保存する指令バッファ領域を含むことを特徴とする請求項９に記載のＮＯＲインターフェイスフラッシュメモリ装置。
13. 前記ＮＯＲ型フラッシュメモリインターフェイスは更に、前記外部指令に基づいて、前記マッピングテーブルから前記第一アドレスに対応する前記第二アドレスを検索する制御ユニットを含むことを特徴とする請求項１２に記載のＮＯＲインターフェイスフラッシュメモリ装置。
14. 前記ＮＯＲ型フラッシュメモリインターフェイスに、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスさせるために、前記第一アドレスは対応する第二アドレスに線形的にマッピングすることを特徴とする請求項９に記載のＮＯＲインターフェイスフラッシュメモリ装置。
15. 前記ＮＯＲ型フラッシュメモリインターフェイスは、前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスすることで、ＸＩＰ機能をサポートすること特徴とする請求項９に記載のＮＯＲインターフェイスフラッシュメモリ装置。
16. ＮＯＲインターフェイスフラッシュメモリ装置のアクセス方法であって、
    ＮＯＲ型フラッシュメモリインターフェイスでデータにアクセスする外部指令を受信する段階と、
    マッピングテーブルで外部指令の第一アドレスと、ＮＡＮＤ型フラッシュメモリの中で前記第一アドレスに対応する第二アドレスを検索する段階と、
    前記ＮＡＮＤ型フラッシュメモリに記憶された前記データにランダムにアクセスする段階とを含むことを特徴とするアクセス方法。
17. 前記方法は更に、前記外部指令を受信する段階の後に、指令バッファ領域で前記外部指令を一時保存する段階とを含むことを特徴とする請求項１６に記載のアクセス方法。
18. 前記方法は更に、前記データにランダムにアクセスする段階の後に、データバッファ領域で前記ＮＡＮＤ型フラッシュメモリにアクセスされた前記データを一時保存する段階とを含むことを特徴とする請求項１６に記載のアクセス方法。
19. 前記方法は更に、前記データを一時保存する段階の後に、誤り訂正コードユニットで前記データバッファ領域に一時保存されるデータのエラーを訂正する段階とを含むことを特徴とする請求項１８に記載のアクセス方法。

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