JP2009109629A - プラズマディスプレイパネル装置 - Google Patents

Abstract

【課題】サステイン期間での省電力化と適正な消去動作の両方を満たすことができるＰＤＰ装置を提供する。
【解決手段】基板表面に複数の表示電極を有するＰＤＰ装置において，表示電極は互いに隣接するＸ電極とＹ電極を有し，Ｘ，Ｙ電極の駆動回路がＬＣ共振回路を含む電力回収回路を有する。そして，サステイン期間で，Ｘ，Ｙ電極駆動回路は，立ち上がり時に立ち上がり鈍波形を立ち下がり時に立ち下がり鈍波形をそれぞれ有するサステインパルスをＸ，Ｙ電極間に複数回印加し，当該複数のサステインパルスを印加した後に，立ち上がり時に立ち上がり鈍波形より急峻な立ち上がり特性を有しサステインパルスより短いパルス幅を有する細幅消去パルスをＸ，Ｙ電極間に印加する。
【選択図】図７

Description

本発明は，プラズマディスプレイパネル装置（ＰＤＰ装置）に関し，特にサステイン動作での細幅消去を改善したＰＤＰ装置に関する。

ＰＤＰ装置は，大画面のフラットテレビとして注目されている。従来のＰＤＰ装置は，前面側の透明基板上に複数の表示電極（Ｘ，Ｙ電極）を設け，背面側の基板上に表示電極と交差する複数のアドレス電極と蛍光体とを有する。そして，その表示動作では，リセット期間でＸ，Ｙ電極間にリセット放電を発生させてパネル上の壁電荷の状態を均一にし，アドレス期間でＹ電極を走査しながら表示データに応じてアドレス電極を駆動してＹ電極とアドレス電極間でアドレス放電を発生させサステイン時の放電に必要な壁電荷を生成し，サステイン期間でＸ，Ｙ電極間に所定回数のサステインパルスを印加し，アドレス放電が生じたセルに所定回数のサステイン放電を発生させる。

ＰＤＰ装置は，サステイン期間における消費電力を削減することが従来からの課題の一つである。サステイン期間では，隣接するＸ電極とＹ電極との間にサステインパルスを複数回印加する。具体的には，Ｘ電極とＹ電極とに交互にサステインパルスを印加することで，Ｘ，Ｙ電極間に極性が交互に反転するサステインパルスが印加される。このサステインパルスの電圧は例えば２００Ｖと高いのでサステイン動作における消費電力が非常に高くなる。

消費電力を削減するために，Ｘ電極及びＹ電極のサステイン駆動回路は，電力回収回路を有する。電力回収回路はＬＣ共振回路を有し，ＬＣ共振回路は，サステインパルスの終了時にパネルから電力を回収しキャパシタに電荷を蓄積し，サステインパルスの開始時にキャパシタに蓄積した電荷をパネルに供給する。したがって，サステインパルスの波形は，その立ち上がり時では電力を供給するための鈍波形，立ち下がり時では電力を回収するための鈍波形とを有する。この電力回収回路については，例えば特許文献１に記載されている。

一方，ＰＤＰ装置は，サステイン期間において，アドレス期間に点灯したセルにのみサステイン放電を発生させる。サステイン放電終了時に，点灯セルではＸ，Ｙ電極の表面に電荷（残留電荷）が蓄積された状態になっている。そこで，サステイン期間に続くリセット期間では，非常に高い電圧を有するリセットパルスをＸ，Ｙ電極間に印加し，点灯セルも非点灯セルも含めて全てのセルでリセット放電を発生させ，パネル上の残留電荷の状態を均一にする。

しかし，サステイン期間終了時は，点灯セルのＸ，Ｙ電極上の残留電荷量が極めて大きい状態になっているので，サステイン期間の最後にパルス幅がサステインパルスより狭い細幅消去パルスを印加して，サステイン放電したセルの残留電荷量を減少させる細幅消去が行われている。例えば，特許文献２，３には，サステイン期間での細幅消去が記載されている。
特開２００６−１５４２８７号公報 特開２００５−１７３６２５号公報 特開２００６―１８９８４７号公報

上記の通り，サステイン期間では，消費電力削減のためにサステイン駆動回路内にＬＣ共振回路からなる電力回収回路を設け，サステインパルスの立ち下がりでＬＣ共振回路によりパネルから電力を回収し，立ち上がりでＬＣ共振回路によりパネルに電力を供給する。そのため，サステインパルスの波形は立ち上がりと立ち下がりで鈍波形になる。また，サステイン期間の終了時にＸまたはＹ電極に細幅消去パルスを印加して，Ｘ，Ｙ電極上の残留電荷の量を減らす必要がある。

しかし，電力回収回路の動作により細幅消去パルスの立ち上がり波形が鈍波形になると，パネル内の複数のセルの特性ばらつきに起因して，消去放電の規模がセル間でばらつくという課題がある。立ち上がり時の鈍波形は，Ｘ，Ｙ間の電圧を徐々に上昇させ，放電閾値を越えたセルから順に消去放電が開始する。セルの特性ばらつきにより消去放電の開始が遅くなるセルは，細幅消去パルスで充分に消去放電が生じず，残留電荷量を充分に減らすことができない。

そこで，本発明の目的は，サステイン期間での省電力化と適正な消去動作の両方を満たすことができるＰＤＰ装置を提供することにある。

上記の課題を解決するために，本発明の第１の側面によれば，基板表面に複数の表示電極を有するＰＤＰ装置において，表示電極は互いに隣接するＸ電極とＹ電極（第２，第１電極）を有し，Ｘ，Ｙ電極を駆動するＸ，Y駆動回路を有する。そして，サステイン期間で，前記Ｘ，Ｙ電極駆動回路は，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスをＸ，Ｙ電極間に複数回印加し，当該複数のサステインパルスを印加した後に，立ち上がり時に前記立ち上がり鈍波形より急峻な立ち上がり特性を有し前記サステインパルスより短いパルス幅を有する細幅消去パルスをＸ，Ｙ電極間に印加する。

上記の第１の側面において，Ｘ，Ｙ駆動回路はＬＣ共振回路からなる電力回収回路を有し，電力回収回路のＬＣ共振回路は，サステインパルスの立ち下がり時にＸ，Ｙ電極間の電荷を回収し立ち上がり時に回収した電荷をＸ，Ｙ電極間に供給することで，消費電力を抑える。そして，複数のサステインパルス印加後の細幅消去パルスの立ち上がり特性は立ち上がり鈍波形より急峻な特性にして，セル間の特性ばらつきにかかわらず一律に消去放電を発生させる。

上記の第１の側面において，Ｘ，Ｙ駆動回路は，前記電力回収回路に加えて前記Ｘ，Ｙ電極間に所定のクランプ電圧を印加するクランプ回路を有する。そして，Ｘ，Ｙ駆動回路は，Ｘ，Ｙ電極間に，前記サステインパルスの立ち上がり時に前記電力回収回路により立ち上がり鈍波形電圧を印加した後前記クランプ回路によりクランプ電圧を印加し，立ち下がり時に前記電力回収回路により立ち下がり鈍波形電圧を印加した後前記クランプ回路によりクランプ電圧を除去する。また，Ｘ，Ｙ駆動回路は，Ｘ，Ｙ電極間に，前記細幅消去パルスの立ち上がり時に前記クランプ回路によりクランプ電圧を印加する。細幅パルスの立ち下がり時は，前記電力回収回路により立ち下がり鈍波形電圧を印加した後前記クランプ回路によりクランプ電圧を除去してもよいし，立ち下がり鈍波形電圧を印加せずにクランプ電圧を除去してもよい。

上記の課題を解決するために，本発明の第２の側面によれば，基板表面に複数の表示電極を有し，前記表示電極は互いに隣接する第１の電極と第２の電極とを有するプラズマディスプレイパネル装置において，
前記第１の電極を駆動する第１の電極駆動回路と，
前記第２の電極を駆動する第２の電極駆動回路とを有し，
サステイン期間において，前記第１，第２の電極駆動回路は，前記第１，第２の電極に交互に，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスを印加し，
前記第２の電極に前記サステインパルスを印加した後に，前記第１の電極駆動回路は，立ち上がり時に前記立ち上がり鈍波形より急峻な立ち上がり特性を有し前記サステインパルスより短いパルス幅を有する細幅消去パルスを前記第１の電極に印加する。

上記の課題を解決するために，本発明の第３の側面によれば，基板表面に複数の表示電極を有し，前記表示電極は互いに隣接する第１の電極と第２の電極とを有するプラズマディスプレイパネル装置において，
前記第１の電極を駆動する第１の電極駆動回路と，
前記第２の電極を駆動する第２の電極駆動回路とを有し，
サステイン期間において，前記第１，第２の電極駆動回路は，前記第１，第２の電極に交互に，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスを印加し，
前記第２の電極に前記サステインパルスを印加した後に，前記第１の電極駆動回路は，第１の時間に前記立ち上がり鈍波形より急峻な立ち上がり特性を有する第１の消去パルスを前記第１の電極に印加し，前記第２の電極駆動回路は，前記第１の時間後前記サステインパルスのパルス幅より短い時間経過した第２の時間に前記第１の消去パルスと同極性の第２の消去パルスを前記第２の電極に印加する。

サステイン期間の最後にＸ，Ｙ電極間に印加する細幅消去パルスがサステインパルスの立ち上がり鈍波形よりも急峻な立ち上がり特性を有するので，細幅消去パルス印加時にセルの特性ばらつきにかかわらず全ての点灯セルで消去放電を発生させることができ，点灯セルの残留電荷をばらつき少なく減少させることができる。

図１は，本実施の形態におけるＰＤＰ装置の全体構成図である。パネル１０は，前面側の透明基板と背面側の基板とを有し，前面側基板と背面側基板との間には放電ガスが封入された放電空間が形成されている。前面側基板の上には，水平方向に延びる複数の表示電極Ｘ１〜Ｘ４，Ｙ１〜Ｙ４が形成されている。表示電極は，互いに隣接するＸ電極（第２の電極）Ｘ１〜Ｘ４とＹ電極（第１の電極）Ｙ１〜Ｙ４とを有する。また，背面側基板の上には，垂直方向に延びて表示電極Ｘ，Ｙと交差する複数のアドレス電極Ａ１〜Ａ６を有する。Ｘ，Ｙ電極とアドレス電極との交差位置にセルが形成される。

ＰＤＰ装置は，パネル１０に加えて，アドレス期間中に表示データに応じてアドレス電極を駆動するアドレスドライバ回路１４と，表示電極であるＸ電極を駆動するＸサステインドライバ回路２０と，表示電極であるＹ電極を駆動するＹサステインドライバ回路１６とを有する。Ｘ，Ｙサステインドライバ回路２０，１６は，サステイン期間中にＸ，Ｙ電極それぞれにサステインパルスを印加する。また，ＰＤＰ装置は，アドレス期間中にＹ電極を走査するＹスキャンドライバ回路１８を有する。そして，制御回路１２は，表示映像データを供給され，表示データをアドレスドライバ回路１４に供給するとともに，Ｙスキャンドライバ１８にスキャン制御信号を供給し，Ｘ，Ｙサステインドライバ２０，１６にサステイン制御信号を供給する。

図２は，ＰＤＰ装置のパネル断面図である。この図は，アドレス電極に沿った断面図である。前面側の透明基板ＳｕｂＡと背面側基板ＳｕｂＢとが放電空間ＤＳを挟んで封止されている。放電空間ＤＳ内には放電ガスが封入されている。前面側基板ＳｕｂＡには，複数のＸ，Ｙ電極が交互に形成され，各Ｘ，Ｙ電極は，例えばＩＴＯ（インジウム・チン酸化膜）からなる透明電極ＴＲＳと，Ｃｒ／Ｃｕ／Ｃｒからなる金属バス電極ＢＵＳとで構成され，誘電体層ＩＦ１で被覆されている。誘電体層ＩＦ１の表面には図示しないＭｇＯからなる保護層が形成されている。背面側基板ＳｕｂＢには，金属からなるアドレス電極Ａが形成され，誘電体層ＩＦ２で被覆されている。

図３は，ＰＤＰ装置の駆動波形図である。図３には，アドレス電極Ａ，Ｘ電極Ｘ１−Ｘｎ，Ｙ電極Ｙ１−Ｙｎの駆動波形の一例がそれぞれ示されている。ＰＤＰ装置の駆動は，１つのフィールド期間を複数のサブフィールドＳｕｂ-Ｆｉｅｌｄに分割して行われる。図３には１サブフィールド期間の駆動波形が示されている。

各サブフィールドは，リセット期間Ｔｒｅｓｅｔと，アドレス期間Ｔａｄｄと，サステイン期間Ｔｓｕｓとを有する。リセット期間Ｔｒｅｓｅｔでは，全てのＸ電極Ｘ１〜Ｘｎに負極性のリセット電圧Ｖｒ１を印加しながら，全てのＹ電極Ｙ１〜Ｙｎに正極性で徐々に電圧が上昇するランプ電圧Ｖｒ２が印加される。これにより，全てのセルでリセット放電が発生し，ランプ電圧Ｖｒ２の印加が終了した時に全てのセルで電荷調整のための消去放電が発生する。

リセット期間Ｔｒｅｓｅｔ後のアドレス期間Ｔａｄｄでは，Ｘサステインドライバ回路２０が全てのＸ電極をグランド電位に維持した状態で，Ｙスキャンドライバ回路１８がＹ電極に負極性のスキャンパルスＶｓｃを順次印加しながらＹ電極を走査し，そのタイミングに同期して，アドレスドライバ回路１４がアドレス電極Ａに表示データに応じた電圧（０Ｖ又はＶａ）を印加する。これにより，選択されたセルのＹ−Ａ間及びＸ−Ｙ間にアドレス放電が発生し，Ｘ電極とＹ電極上の誘電体層上に負電荷と正電荷の残留電荷がそれぞれ形成される。

次に，サステイン期間Ｔｓｕｓでは，Ｘ，Ｙ電極間にサステインパルスが印加される。Ｘ，Ｙ電極間に印加されるサステインパルスは，その極性が交互に変更される。具体的には，図３に示されるとおり，最初に全てのＸ電極がグランド電位にされ全てのＹ電極に電圧Ｖｓを有するサステインパルスＶｓが印加され，Ｘ，Ｙ電極間には負極性のパルスが印加される。この時，アドレス期間終了時点で選択されたセルのＸ電極とＹ電極上の誘電体層上に負電荷と正電荷の残留電荷がそれぞれ形成されているので，このサステインパルスの印加により，選択セルにはサステイン放電が発生し，Ｘ電極とＹ電極上の誘電体層上に正電荷と負電荷の残留電荷がそれぞれ形成される。非選択セルには残留電荷が形成されていないので，サステインパルスが印加されてもサステイン放電は発生しない。

続いて，全てのＹ電極がグランド電位にされ全てのＸ電極に電圧Ｖｓを有するサステインパルスＶｓが印加され，Ｘ，Ｙ電極間には正極性のパルスが印加される。この時，直前のサステインパルス終了時点で選択セルのＸ電極とＹ電極上の誘電体層上に正電荷と負電荷の残留電荷がそれぞれ形成されているので，このサステインパルスの印加により，選択セルにはサステイン放電が発生し，Ｘ電極とＹ電極上の誘電体層上に負電荷と正電荷の残留電荷がそれぞれ形成される。つまり，最初のサステインパルス印加と逆極性のサステイン放電がＸ，Ｙ電極間で発生する。

上記のサステイン放電が，サステインパルスの回数だけＸ，Ｙ電極間で交互に行われる。サステインパルス数は，サブフィールド毎に予め所定の比率になるように設定されていて，サブフィールドの組み合わせにより，各セルには所望の表示輝度が生成される。

そして，サステイン期間Ｔｓｕｓの最後に，全てのＸ電極をグランド電位にした状態で全てのＹ電極にサステインパルスと同じ電圧値を有しサステインパルスよりパルス幅が狭い細幅消去パルス（図示せず）が印加される。この細幅消去パルスの印加により，Ｘ，Ｙ電極上の残留電荷の量が減少する。

図４は，サステイン期間における選択セルの残留電荷の状態を示す図である。図４（Ａ）は，アドレス期間終了時，つまりサステイン期間開始時の状態を示す，アドレス期間では，Ｙ電極に負の走査パルスが印加され，アドレス電極とＹ電極の間にアドレス放電が発生し，さらにＸ電極とＹ電極との間にもアドレス放電が発生する。Ｘ電極側がグランド電位（または正電位），Ｙ電極側が負電位であるため，放電空間に発生した正電荷はＹ電極上に負電荷はＸ電極上にそれぞれ引きつけられ残留電荷として蓄積される。

図４（Ａ）の状態で，Ｙ電極に正極性のサステインパルスが印加されると，サステインパルス放電が発生する。その結果，Ｘ電極側がグランド電位，Ｙ電極側が正電位であるため，図４（Ｂ）に示すとおり，放電空間に発生した正電荷はＸ電極上に負電荷はＹ電極上にそれぞれ引きつけられ残留電荷として蓄積される。

その後は，サステインパルスが全てのＸ電極と全てのＹ電極とに交互に印加され，図４（Ａ），（Ｂ）の状態が交互に繰り返される。

上記のサステイン放電は，次のようにも説明できる。図４（Ａ）の状態でＹ電極に正のサステイン電圧Ｖｓが印加されると，それに反発して誘電体層ＩＦ１上に残留している正電荷が放電空間に移動し，Ｘ電極の誘電体層ＩＦ１上に残留している負電荷はＹ電極の正の電圧に引き寄せられて放電空間に移動し，正，負電荷が結合しサステイン放電を発生する。そして，サステイン電圧が印加されているので，放電空間中の正電荷はＸ電極上に引き寄せられ，負電荷はＹ電極上に引き寄せられ，図４（Ｂ）の状態になる。

図５は，本実施の形態におけるサステインドライバ回路の具体的回路図を示す図である。Ｙ電極を駆動するＹサステインドライバ回路１６は，ＬＣ共振回路を有する電力回収回路ＬＣと，Ｙ電極をサステイン電圧Ｖｓにクランプするクランプ回路ＣＰとを有する。電力回収回路ＬＣは，電荷蓄積用キャパシタＣ０と，Ｙ電極Ｙと電荷蓄積キャパシタＣ０との間に電力回収用のインダクタンスＬ２，ダイオードＤ２，ＮＭＯＳトランジスタからなるスイッチＬＤと，電力供給用のＮＭＯＳトランジスタからなるスイッチＬＵと，ダイオードＤ１と，インダクタンスＬ１とを有する。クランプ回路ＣＰは，Ｙ電極にサステイン電圧Ｖｓを印加するＮＭＯＳトランジスタからなるスイッチＣＵと，Ｙ電極にグランド電位を印加してサステイン電圧Ｖｓを除去するＮＭＯＳトランジスタからなるスイッチＣＤとを有する。なお，スイッチＣＵとサステイン電圧Ｖｓとの間には逆流防止用ダイオードＤ３が設けられている。

Ｘ電極を駆動するＸサステインドライバ回路２０も，Ｙサステインドライバ回路１６と同じ構成である。

図５には，さらに，リセット期間においてＹ電極ＹにランプパルスＶｒ２を印加するためのリセットドライバ回路２２が示されている。リセットドライバ回路２２は，リセット電圧Ｖｒ２に接続されたスイッチＳＷ１とランプパルスを形成するための遅延素子として抵抗Ｒ１とを有する。リセット期間において，スイッチＳＷ１が閉じられると，Ｙ電極には正極生のランプパルスが印加される。この時，トランジスタＣＵの寄生ダイオード（図示せず）を介してサステイン電圧Ｖｓ側に電流が逆流しないように，ダイオードＤ３が設けられている。

Ｙサステインドライバ回路１６の４つのスイッチＬＵ，ＬＤ，ＣＵ，ＣＤには，それぞれ制御パルスＰＬＵ，ＰＬＤ，ＰＣＵ，ＰＣＤが制御回路１２から供給され，所望のタイミングでオン，オフ制御される。

図６は，サステインドライバ回路１６の制御パルスの波形図である。サステインパルスＰｓｕｓの印加開始時ｔ１において，制御パルスＰＬＵがＨレベルになり，スイッチＬＵが導通する。これにより，電荷蓄積用キャパシタＣ０内に蓄積されている電荷が，スイッチＬＵ，ダイオードＤ１，インダクタンスＬ１を介してＹ，Ｘ電極間の寄生キャパシタＣｘｙに供給される。インダクタンスＬ１と寄生キャパシタＣｘｙとからなるＬＣ共振回路特性により，Ｙ電極Ｙｉ（ｉ＝１〜ｎ）の電圧は鈍波形で立ち上がる。そして，時間ｔ２で，制御パルスＰＣＵがＨレベルになり，スイッチＣＵが導通し，サステイン電圧ＶｓがＹ電極に印加される。これにより，Ｙ電極はサステイン電圧Ｖｓにクランプされる。この時，インダクタンスＬ１に蓄積されたエネルギーは図示しないダイオード回路により電源側に逃がされる。

所定のサステインパルスのパルス幅後の時間ｔ３で，制御パルスＰＬＤがＨレベルになり，スイッチＬＤが導通する。これにより，寄生キャパシタＣｘｙに蓄積されていた電荷が，インダクタンスＬ２，ダイオードＤ２，スイッチＬＤを介して電荷蓄積用キャパシタＣ０に回収される。インダクタンスＬ２と寄生キャパシタＣｘｙとからなるＬＣ共振回路特性により，Ｙ電極Ｙｉの電圧は鈍波形で立ち下がる。そして，時間ｔ４で，制御パルスＰＣＤがＨレベルになり，スイッチＣＤが導通し，グランド電位ＧＮＤがＹ電極に印加される。これにより，Ｙ電極からサステイン電圧Ｖｓが除去される。この時，インダクタンスＬ２に蓄積されたエネルギーは図示しないダイオード回路により電源側に逃がされる。

電荷蓄積用キャパシタＣ０は，充分に大きな電荷量を蓄積できるほど容量が大きい。よって，上記の電力回収動作と電力供給動作を繰り返すうちに，十分に大きな電荷量を蓄積することになる。

このように，サステインドライブ回路１６内に電力回収回路ＬＣを設けたことで，クランプ回路ＣＰのトランジスタスイッチＣＵ，ＣＤの電流供給能力を小さく設計することができ，トランジスタサイズを小さくすることができる。さらに，電力回収回路ＬＣによりパネル上の複数のセルの電荷を回収し供給することができるので，省電力化することができる。

図７は，本実施の形態におけるサステインパルスの波形図である。本実施の形態のＸ，Ｙサステインドライブ回路１６，１８は，サステインクランプ回路ＣＰと電力回収回路ＬＣとを有する。それに伴い，サステインパルスＰｓｕｓは，鈍波形の立ち上がり特性と鈍波形の立ち下がり特性を有する。電力回収回路ＬＣを使用することで電力消費を抑制することができる。

また，サステイン期間において，Ｘ，Ｙ電極への所定数のサステインパルスＰｓｕｓを印加した後に，Ｙ電極にサステインパルスＰｓｕｓよりパルス幅が狭いが同じ電圧を有する細幅消去パルスＰｅｒが印加される。この細幅消去パルスＰｅｒの印加により，Ｘ，Ｙ電極上の残留電荷量を減らすことができる。

図８は，消去パルスによる残留電荷の状態を示す図である。図８（Ａ）は，図４（Ａ）と同じ状態であり，最後のサステインパルスＰｓｕｓがＸ電極に印加された後の状態を示す。Ｘ電極上の誘電体層ＩＦ１上には負の電荷が，Ｙ電極上の誘電体層ＩＦ１上には正の電荷がそれぞれ残留している。

この状態で，短いパルス幅で正極性の細幅消去パルスＰｅｒをＹ電極に印加すると，Ｙ電極上の正電荷が反発して放電空間ＤＳに飛び出し，Ｘ電極上の負電荷が引き寄せられて放電空間ＤＳに飛び出し，両者が結合して消去放電に至る。しかし，細幅消去パルスＰｅｒはパルス幅がサステインパルスＰｓｕｓより短いため，Ｘ，Ｙ電極上の一部の電荷のみが放電空間に飛び出して結合するだけである。その結果，図８（Ｂ）に示すとおり，細幅消去パルスＰｅｒの印加終了時は，Ｘ電極上の誘電体層ＩＦ１上の残留負電荷と，Ｙ電極上の誘電体層ＩＦ１上の残留正電荷は，細幅消去パルス印加前よりその電荷量が減少する。

つまり，細幅消去パルスの印加により，サステイン放電により生成された残留電荷の量を減らすことができる。これにより，後続のリセット期間では全てのセルにリセット放電を発生させ，その後の電荷調整放電を発生させることができる。

しかしながら，Ｘ，Ｙサステインドライブ回路１６，１８の電力回収回路を動作させて細幅消去パルスＰｅｒの立ち上がりを立ち上がり鈍波形３０にすると，以下のような問題が生じる。立ち上がり鈍波形３０は，Ｘ，Ｙ電極間の電圧を徐々に大きくし，セルの放電閾値電圧を超えた時点で微少放電を発生させる。一旦微少放電が発生するとＸ，Ｙ電極上の電荷量が減少しＸ，Ｙ電極間電圧が低下し微少放電は停止する。さらに，立ち上がり鈍波形３０によりＸ，Ｙ電極間の電圧が高くなると，再度微少放電が発生する。

このように細幅消去パルスＰｅｒの立ち上がり鈍波形は，セルの動作特性に応じて，放電開始タイミングが異なるという問題を招く。そのため，複数のセルの動作特性のばらつきに起因して，消去放電の規模がセル毎に異なり，選択セルの残留電荷量を均等に減らすことができなくなる。

本実施の形態では，この点を改善し，消費電力の削減とサステイン期間での適切な消去動作との両方を達成するために，サステイン期間で，Ｘ，Ｙサステインドライブ回路は，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスＰｓｕｓをＸ，Ｙ電極間に複数回印加し，複数のサステインパルスを印加した後に，立ち上がり時に立ち上がり鈍波形より急峻な立ち上がり特性を有しサステインパルスより短いパルス幅を有する細幅消去パルスＰｅｒ１，Ｐｅｒ２をＸ，Ｙ電極間に印加する。

具体的には，図７（Ｂ）に示すとおり，Ｙ電極とＸ電極に交互に印加されるサステインパルスＰｓｕｓは，鈍波形の立ち上がり波形と鈍波形の立ち下がり波形を有し，電力回収回路による省電力効果を利用する。一方，複数のサステインパルスＰｓｕｓを印加した後，サステイン期間の最後に印加する細幅消去パルスＰｅｒ１は，立ち上がりと立ち下がりが共に急峻なパルス，つまり矩形パルスにする。これにより，セルの動作特性にばらつきがあっても，消去放電では急峻な立ち上がり特性を有する消去パルスによる強放電が発生し，全ての選択セルで消去放電が発生する。

また，図７（Ｃ）に示すとおり，サステイン期間の最後に印加する細幅消去パルスＰｅｒ２は，立ち上がりが急峻で立ち下がりが鈍波形のパルスにする。これにより，セルの動作特性にばらつきがあっても，急峻な立ち上がり特性を有する消去パルスの印加により強放電が発生し，全ての選択セルで消去放電が同等に発生する。しかも，パルスの立ち下がりでは電力回収回路による電荷の回収が行われるので，省電力化に寄与することができる。

なお，細幅消去パルスの急峻な立ち上がり特性による強放電の発生は，各サブフィールドＳｕｂ−Ｆｉｅｌｄに１回ずつに過ぎないので，それによる消費電力の増加はそれほど問題はない。

上記の細幅消去パルスＰｅｒ１，Ｐｅｒ２の生成を図６を参照して説明する。図６において，制御パルスＰＬＵとＰＬＤをＬレベルに保つことで，電力回収回路ＬＣの動作が停止する。そして，制御パルスＰＣＵ，ＰＣＤをタイミングｔ２，ｔ４でＨレベルにすることで，クランプ回路ＣＰによりＹ電極には，立ち上がりと立ち下がりが共に急峻な細幅消去パルスＰｅｒ１を生成することができる。なお，細幅消去パルスＰｅｒ１はパルス幅がサステインパルスよりも短いので，タイミングｔ４をより早める必要がある。

つまり，Ｙサステインドライブ回路１８の電力回収回路ＬＣは動作させず，クランプ回路ＣＰのみで立ち上がりと立ち下がりが急峻な細幅消去パルスＰｅｒ１を生成する。

また，制御パルスＰＬＵのみをＬレベルに保ち，制御パルスＰＣＵ，ＰＬＤ，ＰＣＤをタイミングｔ２，ｔ３，ｔ４でＨレベルにすることで，立ち上がりが急峻で立ち下がりは鈍波形の細幅消去パルスＰｅｒ２を生成することができる。この場合も細幅消去パルスＰｅｒ２のパルス幅を短くするために，タイミングｔ３，ｔ４を早める必要がある。

つまり，Ｙサステインドライブ回路１８は，電力回収回路ＬＣを動作させずにクランプ回路ＣＰのみで立ち上がりが急峻な細幅消去パルスＰｅｒ２を生成し，電力回収回路ＬＣとクランプ回路ＣＰを動作させて立ち下がりが鈍波形の細幅消去パルスＰｅｒ２を生成する。

図９は，本実施の形態における第２のサステインパルスの波形図である。Ｘ，Ｙサステインドライブ回路１８，２０は，電力回収回路ＬＣを設けたことにより，クランプ回路ＣＰのスイッチＣＵ，ＣＤのトランジスタサイズを比較的小さくしている。そのため，細幅消去パルスＰｅｒ１，２をクランプ回路ＣＰのスイッチＣＵ，ＣＤだけで生成すると，その立ち上がり特性と立ち下がり特性とがやや緩慢になり，正確に細いパルス幅を再現することが容易でない。

そこで，図９（Ａ）の第２のサステインパルスでは，サステインパルスＰｓｕｓは図７と同じであるが，細幅消去パルスＰｅｒ１は，Ｙサステインドライバ回路によるＹ消去パルスＰｅｒ１ｙと，Ｘサステインドライバ回路によるＸ消去パルスＰｅｒ１ｘとの合成パルスになる。時間ｔ１０で，Ｙ消去パルスＰｅｒ１ｙが急峻に立ち上がり，時間ｔ１０後細幅消去パルスのパルス幅時間経過後の時間ｔ１１で，Ｘ消去パルスＰｅｒ１ｘが急峻に立ち上がり，その後の時間ｔ１２でＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙの両方が同時に急峻に立ち下がる。このＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙにより合成されたＸ，Ｙ電極間の消去パルスは，図７の細幅消去パルスＰｅｒ１と同じ波形になる。

Ｘ，Ｙサステインドライブ回路１８，２０は，電力回収回路の動作を停止させ，クランプ回路ＣＰのみにより，上記のＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙを生成することができる。しかも，それぞれのＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙのパルス幅は比較的長くすることできる。時間ｔ１０とｔ１１との間を短くすることで，合成パルスを所望のパルス幅にできる。

図９（Ｂ）の第２のサステインパルスでも，細幅消去パルスＰｅｒ１は，Ｙサステインドライバ回路によるＹ消去パルスＰｅｒ１ｙと，Ｘサステインドライバ回路によるＸ消去パルスＰｅｒ１ｘとの合成パルスである。時間ｔ１０で，Ｙ消去パルスＰｅｒ１ｙが急峻に立ち上がり，時間ｔ１０後パルス幅の時間経過後の時間ｔ１１で，Ｘ消去パルスＰｅｒ１ｘが急峻に立ち上がり，その後の時間ｔ１２でＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙの両方が同時に立ち下がり鈍波形で立ち下がる。このＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙにより合成されたＸ，Ｙ電極間の消去パルスも，図７の細幅消去パルスＰｅｒ１と同じ波形になる。

Ｘ，Ｙサステインドライブ回路１８，２０は，電力回収回路の動作を停止させ，クランプ回路ＣＰのみにより，上記のＸ，Ｙ消去パルスＰｅｒ１ｘ，Ｐｅｒ１ｙを急峻に立ち上げることができる。また，立ち下げは電力回収回路ＬＣとクランプ回路ＣＰとにより生成することができる。

図１０は，本実施の形態における第３のサステインパルスの波形図である。この第３のサステインパルスの波形図によれば，図７（Ｃ）に示した細幅消去パルスＰｅｒ２を生成することができる。

図１０（Ａ）の第３のサステインパルスでは，サステインパルスＰｓｕｓは図７と同じであるが，細幅消去パルスＰｅｒ２は，Ｙサステインドライバ回路によるＹ消去パルスＰｅｒ２ｙと，Ｘサステインドライバ回路によるＸ消去パルスＰｅｒ２ｘとの合成パルスになる。時間ｔ１０で，Ｙ消去パルスＰｅｒ２ｙが急峻に立ち上がり，時間ｔ１０後パルス幅の時間経過後の時間ｔ１１で，Ｘ消去パルスＰｅｒ２ｘが鈍波形で立ち上がり，その後の時間ｔ１２でＸ，Ｙ消去パルスＰｅｒ２ｘ，Ｐｅｒ２ｙの両方が同時に急峻に立ち下がる。このＸ，Ｙ消去パルスＰｅｒ２ｘ，Ｐｅｒ２ｙにより合成されたＸ，Ｙ電極間の消去パルスは，図７（Ｃ）の細幅消去パルスＰｅｒ２と同じ波形になる。

Ｙサステインドライブ回路１８は，電力回収回路ＬＣの動作を停止させ，クランプ回路ＣＰのみにより，上記のＹ消去パルスＰｅｒ２ｙを生成することができる。また，Ｘサステインドライブ回路２０は，電力回収回路ＬＣとクランプ回路ＣＰとにより，Ｘ消去パルスＰｅｒ２ｘを鈍波形の立ち上がり特性にし，クランプ回路ＣＰにより急峻な立ち下がり特性にできる。そして，それぞれのＸ，Ｙ消去パルスＰｅｒ２ｘ，Ｐｅｒ２ｙのパルス幅は比較的長くすることできる。時間ｔ１０とｔ１１との間を短くすることで，合成パルスを所望のパルス幅にできる。

図１０（Ｂ）の第３のサステインパルスでも，細幅消去パルスＰｅｒ２は，Ｙサステインドライバ回路によるＹ消去パルスＰｅｒ２ｙと，Ｘサステインドライバ回路によるＸ消去パルスＰｅｒ２ｘとの合成パルスである。時間ｔ１０で，Ｙ消去パルスＰｅｒ２ｙが急峻に立ち上がり，時間ｔ１０後パルス幅の時間経過後の時間ｔ１１で，Ｘ消去パルスＰｅｒ２ｘが鈍波形で立ち上がり，その後の時間ｔ１２でＸ，Ｙ消去パルスＰｅｒ２ｘ，Ｐｅｒ２ｙの両方が同時に鈍波形で立ち下がる。このＸ，Ｙ消去パルスＰｅｒ２ｘ，Ｐｅｒ２ｙにより合成されたＸ，Ｙ電極間の消去パルスも，図７の細幅消去パルスＰｅｒ２と同じ波形になる。

しかも，Ｙ消去パルスＰｅｒ２ｙの立ち上がり時のみ電力回収回路を停止し，それ以外のＹ消去パルスＰｅｒ２ｙの立ち下がりと，Ｘ消去パルスＰｅｒ２ｘの立ち上がり及び立ち下がりとで全て電力回収回路を動作させている。よって，省電力化に有利である。

Ｙサステインドライブ回路２０は，電力回収回路の動作を停止させ，クランプ回路ＣＰのみにより，上記のＹ消去パルスＰｅｒ２ｙを急峻に立ち上げることができる。それ以外，Ｙ消去パルスＰｅｒ２ｙの立ち下げ，Ｘ消去パルスＰｅｒ２ｘの立ち上げと立ち下げとは，電力回収回路ＬＣとクランプ回路ＣＰとにより図１０（Ｂ）の波形を生成することができる。

以上の通り，本実施の形態によれば，サステイン期間では，サブフィールドの輝度特性に対応したサステインパルスは，電力回収回路の動作により立ち上がりと立ち下がりとが鈍波形の特性を有し，省電力化を図ることができ，一方で，サステインパルス印加後の細幅消去パルスは，電力回収回路の動作と一部停止して，その立ち上がり特性をより急峻にし，セルの特性ばらつきに起因する細幅消去動作のばらつきを抑制することができる。

本実施の形態におけるＰＤＰ装置の全体構成図である。 ＰＤＰ装置のパネル断面図である。 ＰＤＰ装置の駆動波形図である。 サステイン期間における選択セルの残留電荷の状態を示す図である。 本実施の形態におけるサステインドライバ回路の具体的回路図を示す図である。 サステインドライバ回路１６の制御パルスの波形図である。 本実施の形態におけるサステインパルスの波形図である。 消去パルスによる残留電荷の状態を示す図である。 本実施の形態における第２のサステインパルスの波形図である。 本実施の形態における第３のサステインパルスの波形図である。

符号の説明

Ｐｓｕｓ：サステインパルス Ｐｅｒ，Ｐｅｒ１，Ｐｅｒ２：細幅消去パルス
Ｘ，Ｙ：第１，第２の電極 Ａ：アドレス電極
１６：Ｙサステインドライバ回路 ２０：Ｘサステインドライバ回路

Claims (10)

1. 基板表面に複数の表示電極を有し，前記表示電極は互いに隣接する第１の電極と第２の電極とを有するプラズマディスプレイパネル装置において，
   前記第１の電極及び第２の電極を駆動する駆動回路を有し，
   サステイン期間で，前記駆動回路は，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスを前記第１，第２の電極間に複数回印加し，当該複数のサステインパルスを印加した後に，立ち上がり時に前記立ち上がり鈍波形より急峻な立ち上がり特性を有し前記サステインパルスより短いパルス幅を有する細幅消去パルスを前記第１，第２の電極間に印加するプラズマディスプレイパネル装置。
2. 請求項１において，
   前記細幅消去パルスは，立ち下がり時に前記立ち下がり鈍波形を有するプラズマディスプレイパネル装置。
3. 請求項１において，
   前記駆動回路は，ＬＣ共振回路からなる電力回収回路と，前記第１，第２の電極間にクランプ電圧を印加するクランプ回路とを有し，
   前記駆動回路は，第１，第２の電極間に，前記サステインパルスの立ち上がり時に前記電力回収回路により立ち上がり鈍波形電圧を印加しその後前記クランプ回路によりクランプ電圧を印加し，立ち下がり時に前記電力回収回路により立ち下がり鈍波形電圧を印加しその後前記クランプ回路によりクランプ電圧を除去し，前記細幅消去パルスの立ち上がり時に前記電力回収回路を動作させずに前記クランプ回路によりクランプ電圧を印加するプラズマディスプレイパネル装置。
4. 請求項３において，
   前記駆動回路は，前記細幅消去パルスの立ち下がり時に前記電力回収回路により立ち下がり鈍波形電圧を印加しその後前記クランプ回路によりクランプ電圧を除去するプラズマディスプレイパネル装置。
5. 基板表面に複数の表示電極を有し，前記表示電極は互いに隣接する第１の電極と第２の電極とを有するプラズマディスプレイパネル装置において，
   前記第１の電極を駆動する第１の電極駆動回路と，
   前記第２の電極を駆動する第２の電極駆動回路とを有し，
   サステイン期間において，前記第１，第２の電極駆動回路は，前記第１，第２の電極に交互に，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスを印加し，
   前記第２の電極に前記サステインパルスを印加した後に，前記第１の電極駆動回路は，立ち上がり時に前記立ち上がり鈍波形より急峻な立ち上がり特性を有し前記サステインパルスより短いパルス幅を有する細幅消去パルスを前記第１の電極に印加するプラズマディスプレイパネル装置。
6. 請求項５において，
   前記第１，第２の電極駆動回路は，ＬＣ共振回路からなる電力回収回路と，第１，第２の電極にクランプ電圧を印加するクランプ回路とをそれぞれ有し，
   前記第１，第２の電極駆動回路は，第１，第２の電極に交互に印加する前記サステインパルスの立ち上がり時に前記電力回収回路により立ち上がり鈍波形電圧を印加しその後前記クランプ回路によりクランプ電圧を印加し，立ち下がり時に前記電力回収回路により立ち下がり鈍波形電圧を印加しその後前記クランプ回路によりクランプ電圧を除去し，
   前記第１の電極駆動回路は，前記細幅消去パルスの立ち上がり時に前記電力回収回路を動作させずに前記クランプ回路によりクランプ電圧を印加するプラズマディスプレイパネル装置。
7. 請求項６において，
   前記第１の電極駆動回路は，前記細幅消去パルスの立ち下がり時に前記電力回収回路により立ち下がり鈍波形電圧を印加しその後前記クランプ回路によりクランプ電圧を除去するプラズマディスプレイパネル装置。
8. 基板表面に複数の表示電極を有し，前記表示電極は互いに隣接する第１の電極と第２の電極とを有するプラズマディスプレイパネル装置において，
   前記第１の電極を駆動する第１の電極駆動回路と，
   前記第２の電極を駆動する第２の電極駆動回路とを有し，
   サステイン期間において，前記第１，第２の電極駆動回路は，前記第１，第２の電極に交互に，立ち上がり時に立ち上がり鈍波形を有し立ち下がり時に立ち下がり鈍波形を有するサステインパルスを印加し，
   前記第２の電極に前記サステインパルスを印加した後に，前記第１の電極駆動回路は，第１の時間に前記立ち上がり鈍波形より急峻な立ち上がり特性を有する第１の消去パルスを前記第１の電極に印加し，前記第２の電極駆動回路は，前記第１の時間後前記サステインパルスのパルス幅より短い時間経過した第２の時間に前記第１の消去パルスと同極性の第２の消去パルスを前記第２の電極に印加するプラズマディスプレイパネル装置。
9. 請求項８において，
   前記第１の消去パルスは，前記第２の時間後の第３の時間に，前記立ち下がり鈍波形を有し，
   前記第２の消去パルスは，前記第３の時間に，前記立ち下がり鈍波形を有するプラズマディスプレイパネル装置。
10. 請求項８または９において，
    前記第２の消去パルスは，前記第２の時間に，前記立ち上がり鈍波形を有するプラズマディスプレイパネル装置。

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