JP2009194339A

JP2009194339A - 半導体装置及びその製造方法

Info

Publication number: JP2009194339A
Application number: JP2008036558A
Authority: JP
Inventors: Fumio O; 文生王
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-02-18
Filing date: 2008-02-18
Publication date: 2009-08-27
Anticipated expiration: 2028-02-18
Also published as: JP5277657B2

Abstract

【課題】ゾルゲル法又はスパッタ法により強誘電体膜等の容量絶縁膜を形成する場合であっても、その配向をより一層揃えながらリーク電流を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】Ｉｒ膜５３上に柱状晶化しているＩｒ酸化膜５４ａを形成した後、アモルファス状のＩｒ酸化膜５４ｂを形成する。次に、Ｉｒ酸化膜５４ｂ上にＰｔ膜９１を形成する。Ｉｒ酸化膜５４ｂがどの方位にも配向していないため、Ｐｔ膜９１は自己配向し、表面のミラー指数は（１１１）となる。次に、Ｐｔ膜９１上に、スパッタ法により容量絶縁膜５５を形成する。次に、酸素を含む雰囲気中でＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。容量絶縁膜５５を構成する柱状晶は、Ｐｔ膜９１の配向を引き継ぐため、その表面のミラー指数も（１１１）となる。また、Ｉｒ膜５３中のＩｒの容量絶縁膜５５への拡散はＩｒ酸化膜５４ａにより抑制される。
【選択図】図１Ｆ

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そして、強誘電体メモリを備えたロジック混載チップ（ＳｏＣ：System on Chip）のＩＣカード等への使用が検討されている。

なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）、及びＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）等が挙げられる。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微細な等軸晶（微結晶）の状態で形成された後、熱処理によって柱状晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、柱状晶化した状態で形成されることもある。

また、電極の材料としては、酸化しにくい金属又は導電性酸化物が用いられる。例えば、白金、イリジウム、酸化イリジウム等が挙げられる。つまり、主に、白金族系金属又はその酸化物が用いられている。また、配線の材料としては、アルミニウムが主に用いられている。

強誘電体キャパシタの構造は、プレーナ型構造及びスタック型構造に大別される。これらのうちスタック型構造が微細化に適している。スタック型構造では、下部電極が複数の導電膜から構成されている。このような導電膜としては、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ₂膜、Ｐｔ膜及びＳｒＲｕＯ₃膜が挙げられる。なお、一部の導電膜は、下部電極の下に位置するコンタクトプラグの酸化を防止するバリアメタル膜としても機能する。

強誘電体キャパシタの特性（特に反転電荷量）及び歩留まりは、強誘電体膜を構成する柱状晶の配向に依存することが多い。そして、柱状晶の配向は、下部電極の表面の配向の影響を受けやすい。従って、特性及び歩留まりの向上のためには、下部電極を構成する結晶の配向を適切に制御する必要がある。

上述のように、強誘電体膜の形成方法として、主にＭＯＣＶＤ法、ゾルゲル法及びスパッタ法が挙げられるが、コストの点からは、ゾルゲル法又はスパッタ法を用いて強誘電体膜を形成することが好ましい。また、ＭＯＣＶＤ法により強誘電体膜を形成した場合には、その表面に凹凸が生じやすく、十分な反転電荷量が得られないこともある。

そして、ゾルゲル法又はスパッタ法に好適な下部電極の構造に関して種々の提案がなされている。しかしながら、これまでのところ、いずれの構造においても、強誘電体膜の配向を十分に揃えることができるとは言い難い。例えば、最表面にＩｒ膜が位置した従来の下部電極上にゾルゲル法又はスパッタ法により強誘電体膜を形成した場合には、強誘電体膜の配向のばらつきが大きくなる。また、下部電極の最表面にＰｔ膜を位置させた従来の下部電極では、Ｐｔ膜の配向のばらつきが大きく、その上に形成した強誘電体膜の配向のばらつきも大きくなる。

例えば、特許文献１９には、下部電極の構造として、下から順に、Ｔｉ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_x膜、ＩｒＯ_y膜及びＰｔ膜が積層されたものが記載されている。しかし、Ｐｔ膜の配向が揃いにくく、強誘電体膜の配向もばらついてしまう。また、リーク電流が高くなってしまう。

特開平９−２２８２９号公報特開２００３−９２３９１号公報米国特許第６６１３８０８号公報米国特許第６９３３１５６号公報特開２００４−１５３００６号公報特開２００３−３１８３７１号公報特開２００３−２０９１７９号公報特開２０００−３５７７７７号公報米国２００２／００７４５８１号公開公報特開２００１−９１５３９号公報特開２００１−１１１００７号公報特開２００５−１５９１６５号公報特開２００４−９５６３８号公報特開２０００−１６４８１８号公報特開２００３−２９８１３６号公報特開平１１−１４５４１８号公報特許第３６５４３５２号公報特許第３４１２０５１号公報特許第３７３８２２９号公報特許第３６４１１４２号公報特開２００５−１０８８７６号公報特許第３４９６０１７号公報

本発明の目的は、ゾルゲル法又はスパッタ法により強誘電体膜等の容量絶縁膜を形成する場合であっても、その配向をより一層揃えながらリーク電流を抑制することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

半導体装置の製造方法の一態様では、基板の上方に下部電極膜を形成し、その後、前記下部電極膜上に容量絶縁膜を形成する。次に、前記容量絶縁膜上に上部電極膜を形成する。前記下部電極膜を形成する際には、金属膜を形成し、その後、前記金属膜上に、前記金属膜に含まれる金属元素の前記容量絶縁膜への拡散を妨げる第１の金属酸化膜を形成する。次いで、前記第１の金属酸化膜上に、アモルファス状又は微結晶状の第２の金属酸化膜を形成する。そして、前記第２の金属酸化膜上に、貴金属膜を形成する。

半導体装置の一態様には、基板の上方に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、が設けられている。そして、前記下部電極には、金属膜と、前記金属膜上に形成され、前記金属膜に含まれる金属元素の前記容量絶縁膜への拡散を妨げる第１の金属酸化膜と、前記第１の金属酸化膜上に形成され、前記第１の金属酸化膜よりも結晶粒が大きい第２の金属酸化膜と、前記第２の金属酸化膜上に形成された貴金属膜と、が設けられている。

本発明によれば、下部電極において、金属膜上に適切な２つの金属酸化膜を形成しているため、下部電極の表面の配向を所望の方位に揃ったものとしながら、金属膜に含まれる金属元素の拡散を抑制することができる。このため、その上に形成する容量絶縁膜の配向も適切なものとしながら、リーク電流を低く抑えることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｓは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型の半導体基板３１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜３２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜３４を形成する。続いて、半導体基板３１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極３５を形成する。このとき、ｐウェル３３上に、２つのゲート電極３５を互いに平行に配置する。これらのゲート電極３５は、メモリのワード線の一部として機能する。

次いで、ゲート電極３５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層３６をゲート電極３５の両脇に形成する。その後、半導体基板３１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極３５の横に絶縁性のサイドウォール３８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。

続いて、サイドウォール３８及びゲート電極３５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層３７をゲート電極３５の両脇に形成する。２組のエクステンション層３６及び不純物拡散層３７から、ＭＯＳトランジスタのソース及びドレインが構成される。

次に、半導体基板３１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極３５上に高融点金属のシリサイド層３９が形成され、不純物拡散層３７上に高融点金属のシリサイド層４０が形成される。そして、素子分離絶縁膜３２上等にある未反応の高融点金属層をウェットエッチングにより除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜４１を半導体基板３１の上側全面に形成する。次いで、シリコン酸窒化膜４１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜４２を形成する。その後、シリコン酸化膜４２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜４２の厚さを、半導体基板３１の上面上から約７００ｎｍとする。

次に、フォトリソグラフィ技術によりシリコン酸化膜４２及びシリコン酸窒化膜４１をパターニングすることにより、シリサイド層４０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４３を形成する。その後、コンタクトホール内及びシリコン酸化膜４２上にタングステン膜（Ｗ膜）４４を形成する。Ｗ膜４４の厚さは、シリコン酸化膜４２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４３及びＷ膜４４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜４２上のグルー膜４３及びＷ膜４４を完全に除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜４５を酸化防止膜としてシリコン酸化膜４２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜４５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜４６を形成する。なお、酸化防止膜として、シリコン酸窒化膜４５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。

次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜４６及びシリコン酸窒化膜４５をパターニングすることにより、シリサイド層４０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４７を形成する。その後、コンタクトホール内及びシリコン酸化膜４６上にタングステン膜（Ｗ膜）４８を形成する。Ｗ膜４８の厚さは、シリコン酸化膜４６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４７及びＷ膜４８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜４６上のグルー膜４７及びＷ膜４８を完全に除去する。また、スラリとしては、例えば、Cabot Microelectronics Corporation社製のSSW2000を使用する。

次に、シリコン酸化膜４６の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜４６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、半導体基板３１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、半導体基板３１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、シリコン酸化膜４６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、半導体基板３１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板３１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜４６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜４６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。なお、結晶性向上導電性密着膜として、ＴｉＮ膜５１の代わりに、ＴａＮ膜等を形成してもよい。

続いて、ＴｉＮ膜５１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜５２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。なお、ＴｉＡｌＮ膜５２の代わりに、ＴｉＡｌＯＮ膜、ＴａＡｌＮ膜、ＴａＡｌＯＮ膜、Ｉｒ膜又はＲｕ膜等の導電性酸素バリア膜を形成してもよい。

次に、ＴｉＡｌＮ膜５２上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍ（例えば５０ｎｍ）のＩｒ膜５３を形成する。このとき、半導体基板３１の設定温度を４２５℃とし、チャンバ内圧力を０．２Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．３ｋＷとする。なお、Ｉｒ膜５３はＴｉＮ膜５１の配向を引き継ぐため、（１１１）面に配向する。また、Ｉｒ膜５３の代わりに、白金族に属する金属（Ｒｕ、Ｒｈ又はＰｄ等）の膜を形成してもよい。なお、Ｉｒ膜５３自体に生じるストレスを抑制するためには、半導体基板３１の設定温度を４００℃〜４５０℃とすることが好ましい。

その後、図１Ｄに示すように、Ｉｒ膜５３上に、例えばスパッタ法により厚さが１０〜５０ｎｍ（例えば３０ｎｍ）のＩｒ酸化膜５４ａ（第１の金属酸化膜）を形成する。Ｉｒ酸化膜５４ａとしては、結晶化している膜を形成する。このようなＩｒ酸化膜５４ａの形成に当たっては、例えば、半導体基板３１の設定温度を３００℃とし、チャンバ内に、Ａｒを１４０ｓｃｃｍの流量で供給し、Ｏ₂を６０ｓｃｃｍの流量で供給する。Ｏ₂の流量がＡｒの流量より多い場合、Ｉｒ酸化膜５４ａの表面が荒れる場合がある。このため、Ｏ₂の流量はＡｒの流量より少ないことが好ましい。また、Ｉｒ酸化膜５４ａの酸化度は高いことが好ましい。これは、その後の処理においてＩｒ酸化膜５４ａの更なる酸化が進むと、その上下で剥がれが生じる可能性があるからである。例えば、Ｉｒ酸化膜５４ａの組成は、ＩｒＯ_1.9〜_2.0であることが好ましい。また、上記のような条件下で形成されたＩｒ酸化膜５４ａを構成する結晶の平均結晶粒径は、多くの場合５０ｎｍ以下となり、アモルファスＩｒ酸化膜の結晶化により得られる結晶の平均粒径よりも小さい。

Ｉｒ酸化膜５４ａはＩｒ膜５３中のＩｒの強誘電体膜への拡散を抑制するが、Ｉｒ酸化膜５４ａの厚さが１０ｎｍ未満であると、この効果が不十分となる場合がある。その一方で、Ｉｒ酸化膜５４ａの厚さが５０ｎｍを超えると、材料のコストが上昇し、また、後のエッチングが困難となる。

Ｉｒ酸化膜５４ａの形成後、図１Ｅに示すように、Ｉｒ酸化膜５４ａ上に、例えばスパッタ法により厚さが１０〜５０ｎｍ（例えば３０ｎｍ）のＩｒ酸化膜５４ｂ（第２の金属酸化膜）を形成する。Ｉｒ酸化膜５４ｂとしては、アモルファス膜を形成するか、又は微細な等軸晶（微結晶）からなる膜を形成する。このようなＩｒ酸化膜５４ｂの形成に当たっては、例えば、半導体基板３１の設定温度を室温以上１００℃以下（例えば５０℃〜６０℃）とし、チャンバ内に、Ａｒを１００ｓｃｃｍの流量で供給し、Ｏ₂を１００ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。なお、Ｉｒ酸化膜５４ｂの酸化度も高いことが好ましい。これは、その後の処理においてＩｒ酸化膜５４ｂの更なる酸化が進むと、その上下で剥がれが生じる可能性があるからである。

なお、Ｉｒ酸化膜５４ａ及び５４ｂの代わりに、Ｐｔ酸化膜、Ｒｕ酸化膜、Ｐｄ酸化膜、Ｏｓ酸化膜、Ｒｅ酸化膜、Ｒｈ酸化膜、ＳｒＲｕＯ₃、Ｌａ_2-xＳｒ_xＣｕＯ₄又はＹＢａ₂Ｃｕ₃Ｏ₇等の導電性金属酸化膜を形成してもよい。

Ｉｒ酸化膜５４ｂの形成後、図１Ｅに示すように、Ｉｒ酸化膜５４ｂ上に、例えばスパッタ法により厚さが３０ｎｍ〜１００ｎｍ（例えば５０ｎｍ）のＰｔ膜９１（貴金属膜）を形成する。このとき、半導体基板３１の設定温度を１００℃とし、チャンバ内圧力を０．２Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．３ｋＷとする。このとき、Ｉｒ酸化膜５４ｂがどの方位にも配向していないため、Ｐｔ膜９１は自己配向し、表面のミラー指数は（１１１）となる。従って、Ｐｔ膜９１を形成する際の半導体基板３１の温度は、Ｉｒ酸化膜５４ｂが結晶化する温度よりも低くしておく（例えば１００℃以下）。また、他の金属酸化膜が形成されている場合であっても、その表面の荒れ等を考慮すると、２００℃以下とすることが好ましい。その一方で、半導体基板３１の温度を２０℃未満とすると、成膜が困難となる場合がある。なお、Ｐｔ膜９１の代わりに、Ｐｄ膜を形成してもよく、Ｐｔ又はＰｄを含む貴金属合金膜を形成してもよい。

次いで、Ａｒガス又はＮ₂ガス等の不活性ガスの雰囲気中で６５０℃〜７５０℃、６０秒間のＲＴＡを行うことにより、Ｐｔ膜９１の結晶性を向上させる。つまり、Ｐｔ膜９１中の結晶の配向をより揃える。また、このＲＴＡにより、ＴｉＮ膜５１、ＴｉＡｌＮ膜５２、Ｉｒ膜５３、Ｉｒ酸化膜５４ａ、Ｉｒ酸化膜５４ｂ及びＰｔ膜９１間の密着性が向上する。ＴｉＮ膜５１、ＴｉＡｌＮ膜５２、Ｉｒ膜５３、Ｉｒ酸化膜５４ａ、Ｉｒ酸化膜５４ｂ及びＰｔ膜９１から下部電極膜が構成される。

続いて、図１Ｆに示すように、Ｐｔ膜９１上に、例えばスパッタ法により、厚さが５０ｎｍ〜１４０ｎｍ（１００ｎｍ）の容量絶縁膜５５を形成する。容量絶縁膜５５としては、例えば強誘電体膜を形成する。強誘電体膜の材料は特に限定されず、例えば、ＡＢＯ₃型ペロブスカイト構造（Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｃｒから選ばれた少なくとも１種）の強誘電体材料が用いられる。より具体的には、例えば、Ｌａ、Ｃａ、Ｓｒ、及び／又はＳｉがドープされたＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＳＢＴ、並びにＢｉ層状構造（例えば、（Ｂｉ_1-xＲ_x）Ｔｉ₃Ｏ₁₂（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅）の材料が用いられる。これらの材料の結晶構造は、１単位としてみればＡＢＯ₃型ペロブスカイト構造に該当する。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一である必要はない。これは、Ｂ原子についても同様である。Ｌａ、Ｃａ、Ｓｒ又はＮｂ等が添加されている場合、添加されていない場合と比較して、キャパシタの耐疲労特性が向上したり、インプリント特性が向上したり、リーク電流が低減されたり、低電圧動作が可能となったりする。但し、添加元素の量が多すぎると反転電荷量が低下することがある。このため、各元素の添加量は０．１ｍｏｌ％〜５ｍｏｌ％とすることが好ましい。例えば、Ｃａが５ｍｏｌ％、Ｌａが２ｍｏｌ％、Ｓｒが２ｍｏｌ％添加されたＰＺＴが使用される。なお、強誘電体材料に代えて、酸化Ｚｒ、Ｐｂ系材料等の高誘電体材料を用いてもよい。

その後、酸素を含む雰囲気（不活性ガスと酸素ガスとの混合雰囲気）中でＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。容量絶縁膜５５を構成する柱状晶は、Ｐｔ膜９１の配向を引き継ぐため、その表面のミラー指数も（１１１）となる。このＲＴＡでは、半導体基板３１を５５０℃〜８００℃（例えば、５８０℃）まで上昇させる。また、例えば、Ａｒガスの流量を２０００ｓｃｃｍとし、Ｏ₂ガスの流量を１５ｓｃｃｍ〜５０ｓｃｃｍとし、時間を６０秒間〜１２０秒間（例えば９０秒間）とする。なお、ＲＴＡの温度は材料により調節することが好ましい。例えば、ＰＺＴ又は添加元素を含有するＰＺＴを用いている場合は６００℃以下とすることが好ましく、ＢＬＴを用いている場合は７００℃以下とすることが好ましく、ＳＢＴを用いている場合は８００℃以下とすることが好ましい。

続いて、図１Ｇに示すように、容量絶縁膜５５上に、例えばスパッタ法により厚さが５０ｎｍの成膜の時点で結晶化しているＩｒ酸化膜５６を形成する。このとき、半導体基板３１の設定温度を３００℃とし、チャンバ内に、Ａｒガスを１４０ｓｃｃｍの流量で供給すると共に、Ｏ₂ガスを６０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。なお、Ｉｒ酸化膜５６の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、ＳｒＲｕＯ₃膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。

次いで、チャンバ内に、Ｏ₂を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７２５℃、６０秒間のＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。また、このＲＴＡにより、Ｉｒ酸化膜５６のプラズマダメージが回復され、容量絶縁膜５５中の酸素欠損が補われる。

その後、Ｉｒ酸化膜５６上に、例えばスパッタ法により厚さが１００ｎｍ〜３００ｎｍのＩｒ酸化膜５７を形成する。チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を０．８Ｐａとし、スパッタパワを１．０ｋＷとした場合、７９秒間程度で、Ｉｒ酸化膜５７の厚さは２００ｎｍ程度となる。なお、Ｉｒ酸化膜５７の組成はＩｒ酸化膜５６の組成よりもＩｒＯ₂の化学量論組成に近い組成とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、容量絶縁膜５５が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。また、Ｉｒ酸化膜５７を形成する際の半導体基板３１の温度は１００℃以下とすることが好ましい。Ｉｒ酸化膜５７の異常成長を抑制するためである。また、Ｉｒ酸化膜５７の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、ＳｒＲｕＯ₃膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。

次に、図１Ｈに示すように、Ｉｒ酸化膜５７上に、例えばスパッタ法により厚さが２０ｎｍ〜１００ｎｍのＩｒ膜５８を、水素の拡散の抑制及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜５８の代わりに、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜又はＰｄ膜等の貴金属膜を形成してもよい。また、酸化度が低いＩｒ酸化膜又はＲｕ酸化膜を形成してもよい。Ｉｒ酸化膜５６、Ｉｒ酸化膜５７及びＩｒ膜５８から上部電極膜が構成される。

その後、半導体基板３１の背面に付着したＰＺＴ膜の材料等を除去するために背面洗浄を行う。続いて、図１Ｉに示すように、Ｉｒ膜５８上に窒化チタン膜（ＴｉＮ膜）６１及びシリコン酸化膜６２を順次形成する。ＴｉＮ膜６１は、例えばスパッタ法により形成する。シリコン酸化膜６２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。ＴｉＮ膜６１に代えて、ＴｉＡｌＮ膜を形成してもよい。

次いで、図１Ｊに示すように、シリコン酸化膜６２を島状にパターニングする。

次に、図１Ｋに示すように、シリコン酸化膜６２をマスクとして用いて、ＴｉＮ膜６１をエッチングする。この結果、島状のＴｉＮ膜６１及びシリコン酸化膜６２からなるハードマスクが形成される。

次に、ＴｉＮ膜６１及びシリコン酸化膜６２をマスクとして用いて、ＨＢｒ、Ｏ₂、Ａｒ、及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜５８、Ｉｒ酸化膜５７、Ｉｒ酸化膜５６、容量絶縁膜５５、Ｐｔ膜９１、Ｉｒ酸化膜５４ｂ、Ｉｒ酸化膜５４ａ及びＩｒ膜５３に対して行う。この結果、上部電極６３が形成される。

続いて、図１Ｌに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜６２を除去する。

次に、図１Ｍに示すように、Ｉｒ膜５８等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１をパターニングする。本実施形態では、Ｐｔ膜９１、Ｉｒ酸化膜５４ｂ、Ｉｒ酸化膜５４ａ、Ｉｒ膜５３、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１から下部電極６０が構成される。なお、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１をバリアメタル膜とみなすことも可能である。

次いで、図１Ｎに示すように、強誘電体キャパシタを覆う保護膜６５をシリコン酸化膜４６上に形成する。保護膜６５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。保護膜６５として、ＭＯＣＶＤ法により厚さ２ｎｍ〜５ｎｍのアルミニウム酸化膜を形成してもよい。

その後、図１Ｏに示すように、強誘電体膜のダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えば半導体基板３１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のような容量絶縁膜５５が形成されている場合には、酸素雰囲気中で６５０℃、６０分間の回復アニールを行う。

その後、図１Ｐに示すように、保護膜６５上に新たな保護膜６６を形成する。保護膜６６としては、例えばＣＶＤ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

次に、図１Ｑに示すように、保護膜６６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化膜６７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化膜６７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化膜６７中の水分が除去されると共に、シリコン酸化膜６７の膜質が変化し、シリコン酸化膜６７中に水分が入りにくくなる。

その後、シリコン酸化膜６７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）６８を形成する。保護膜６８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化膜６７上に保護膜６８が形成されるため、保護膜６８も平坦となる。

次に、保護膜６８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜６９を層間絶縁膜として形成する。その後、シリコン酸化膜６９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。

次いで、図１Ｒに示すように、フォトリソグラフィ技術により、シリコン酸化膜６９、保護膜６８及びシリコン酸化膜６７をパターニングすることにより、上部電極６３を露出するコンタクトホールを形成する。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際に容量絶縁膜５５に生じた酸素欠損を回復させる。続いて、このコンタクトホール内に埋込材を形成し、フォトリソグラフィ技術により、シリコン酸化膜６９、保護膜６８、シリコン酸化膜６７、保護膜６６、保護膜６５、シリコン酸化膜４６及びシリコン酸窒化膜４５をパターニングすることにより、グルー膜４３及びＷ膜４４からなるコンタクトプラグを露出するコンタクトホールを形成する。

次いで、埋込材を除去し、各コンタクトホールの底部及び側部に、Ｔｉ膜及びＴｉＮ膜を順次形成することにより、グルー膜（密着膜）７０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極６３の最表面がＩｒ膜５８となっているため、このプラズマ処理が行われても、上部電極６３は還元されない。また、グルー膜７０として、ＴｉＮ膜のみを形成してもよい。

その後、コンタクトホール内及びシリコン酸化膜６９上にタングステン膜（Ｗ膜）７１を形成する。Ｗ膜７１の厚さは、シリコン酸化膜６９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜７０及びＷ膜７１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜６９上のグルー膜７０及びＷ膜７１を完全に除去する。

続いて、図１Ｓに示すように、シリコン酸化膜６９及びコンタクトプラグ上に、Ｔｉ膜７２、ＴｉＮ膜７３、ＡｌＣｕ膜７４、ＴｉＮ膜７５及びＴｉ膜７６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

第１の実施形態によれば、アモルファス状又は微結晶状のＩｒ酸化膜５４ｂの上にＰｔ膜９１を形成しているため、Ｐｔ膜９１が自己配向し、その配向が（１１１）に揃いやすい。このため、その上に形成される容量絶縁膜５５の配向も（１１１）に揃いやすい。従って、容量絶縁膜５５の配向を極めて良好なものとすることができる。

更に、Ｉｒ酸化膜５４ｂとＩｒ膜５３との間に、成膜の時点で結晶化しているＩｒ酸化膜５４ａが介在しているため、Ｉｒ膜５３中のＩｒの容量絶縁膜５５への拡散が妨げられ、この拡散に伴う電流パスの形成が抑制される。従って、リーク電流が抑制される。つまり、Ｉｒ酸化膜５４ａ中の結晶の平均粒径がＩｒ酸化膜５４ｂ中の結晶の平均粒径より小さいため、Ｉｒ酸化膜５４ａはＩｒ酸化膜５４ｂよりも確実にＩｒの拡散を抑制することができる。

そして、本実施形態では、Ｉｒ酸化膜５４ａ及び５４ｂを適切な順で積層しているため、Ｉｒの拡散を抑制しながら、容量絶縁膜５５の配向を向上させることができる。

なお、ＴｉＡｌＮ膜５２上にＰｔ膜９１を直接形成した場合、容量絶縁膜５５を形成した後の熱処理の際にＰｂ等の容量絶縁膜５５に含まれる元素の拡散によって剥がれが生じることがある。これに対し、本実施形態では、ＴｉＡｌＮ膜５２上にＩｒ膜５３が存在するため、このような剥がれが生じにくい。

また、Ｉｒ膜５３上にＰｔ膜９１を直接形成すると、Ｐｔ膜９１の配向がＩｒ膜５３の配向の影響を受けるため、好ましい結晶性が得られない。また、容量絶縁膜５５を形成した後の熱処理の際にＰｔ膜９１とＩｒ膜５３との間に剥がれが生じることもある。これに対し、本実施形態では、Ｉｒ膜５３上にＩｒ酸化膜５４ａ及び５４ｂが存在するため、このような結晶性の低下及び剥がれが生じにくい。

なお、Ｉｒ酸化膜５４ｂは最終的には結晶化していてもよい。このような場合であっても、リーク電流が抑制され、また、容量絶縁膜５５において良好な配向が得られる。上述のような処理が行われた場合、結晶化したＩｒ酸化膜５４ｂの表面は（１１０）及び（２００）に配向しやすい。また、成膜の時点で結晶化しているＩｒ酸化膜５４ａと比較すると、平均結晶粒径が大きなものとなる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第１の実施形態では、わずかながらＩｒ酸化膜５４ｂ、Ｉｒ酸化膜５４ａ又はＩｒ膜５３中のＩｒが容量絶縁膜５５まで拡散することがある。そこで、第２の実施形態では、Ｉｒ酸化膜５４を形成した後に、厚さが約３０ｎｍのＰｔ酸化膜（導電性拡散抑制膜）を形成し、このＰｔ酸化膜上にＰｔ膜９１を形成する。このようにＰｔ酸化膜をＩｒ酸化膜５４ｂと容量絶縁膜５５との間に介在させることにより、Ｉｒの拡散をより確実に妨げることができる。この結果、Ｉｒの拡散に伴うリーク電流をより一層抑制することができる。このＰｔ酸化膜は、例えばスパッタ法により形成する。このとき、半導体基板３１の設定温度は３５０℃とし、チャンバ内に、Ａｒガスを４０ｓｃｃｍの流量で供給し、Ｏ₂ガスを１６０ｓｃｃｍの流量で供給する。つまり、酸素濃度を８０％とする。また、チャンバ内の圧力を０．３Ｐａとし、スパッタパワを１ｋＷとする。

なお、Ｉｒ酸化膜５４ｂと接するようにＰｔ酸化膜を形成すると、容量絶縁膜５５の結晶化のための熱処理の際にこれらの間で剥がれが生じる可能性がある。そこで、第２の実施形態では、Ｉｒ酸化膜５４ｂを形成した後に、Ｉｒ酸化膜５４ｂ上に厚さが約１０ｎｍのＰｔ膜（第２の貴金属膜）を形成し、このＰｔ膜の上に上記のＰｔ酸化膜を形成する。つまり、第１の実施形態と比較すると、Ｉｒ酸化膜５４ｂとＰｔ膜９１との間に、下から順にＰｔ膜及びＰｔ酸化膜が存在することになる。なお、このＰｔ膜は、例えばスパッタ法により形成する。このとき、半導体基板３１の設定温度は３５０℃とし、チャンバ内にＡｒガスを１９９ｓｃｃｍの流量で供給し、スパッタパワを０．３ｋＷとする。

なお、Ｐｔ酸化膜を形成する際の半導体基板３１の温度が低いほど、その絶縁性が高くなり、１５０℃未満となると、その後のアニール等によっても高い導電性を得にくくなる。このため、Ｐｔ酸化膜を形成する際の半導体基板３１の温度は１５０℃以上とすることが好ましい。その一方で、この温度を４００℃より高くすると、酸素が解離してＰｔ膜が形成されてしまう。このため、Ｐｔ酸化膜を形成する際の半導体基板３１の温度は４００℃以下とすることが好ましい。

また、Ｐｔ酸化膜の厚さが２０ｎｍ未満の場合、その後の熱処理等の際にＰｔ酸化膜の全体が還元されてＰｔ膜になってしまい、Ｉｒの拡散を十分に抑えることができない可能性がある。このため、Ｐｔ酸化膜の厚さは２０ｎｍ以上とすることが好ましい。その一方で、Ｐｔ酸化膜の厚さが５０ｎｍを超えると、下部電極６０全体の電気抵抗が高くなる可能性がある。このため、Ｐｔ酸化膜の厚さは５０ｎｍ以下とすることが好ましい。

このような第２の実施形態によれば、第１の実施形態と比較してリーク電流を１桁以上低減することができる。また、熱処理によってＰｔ酸化膜の一部が還元された場合でも、その元素の拡散を抑制する性質はほとんど影響を受けない。

なお、Ｐｔ酸化膜に代えてＰｔ合金の酸化膜を用いてもよく、Ｐｔ膜に代えてＰｔ合金膜を用いてもよい。

ここで、第１及び第２の実施形態における強誘電体キャパシタの下部電極の構造の概要を夫々図２Ａ、図２Ｂに示す。このような第１及び第２の実施形態に対し、図３Ａ及び図３Ｂに示すように、ＴｉＮ膜５１を省略してもよい。更に、図４Ａ及び図４Ｂに示すように、ＴｉＡｌＮ膜５２を省略してもよい。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図５Ａ乃至図５Ｃは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第１の実施形態と同様に、シリコン酸化膜４６の表面に対するＮＨ₃プラズマ処理までの処理を行う。但し、グルー膜４７及びＷ膜４８からなるコンタクトプラグの形成に当たっては、図５Ａに示すように、コンタクトプラグの表面にリセス８０が形成されることがある。リセス８０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。

このようなリセス８０が存在したままで第１の実施形態と同様の処理を行うと、ＴｉＮ膜５１等の表面に、リセス８０を反映した凹部が形成され、容量絶縁膜５５の配向が低下することがある。そこで、第３の実施形態では、図５Ｂに示すように、シリコン酸化膜４６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜８１を形成する。このＴｉ膜８１の形成では、例えば、半導体基板３１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板３１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜８１の形成前に、シリコン酸化膜４６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜４６の表面を自在に移動することができる。この結果、Ｔｉ膜８１は自己組織化され、その表面が（００２）面に強く配向したものとなる。

その後、例えばＣＭＰ法によりＴｉ膜８１の表面を平坦化する。平坦化後のＴｉ膜８１の厚さは、例えばシリコン酸化膜４６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。

続いて、Ｔｉ膜８１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜８１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜８１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図５Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。

その後、第１又は第２の実施形態と同様に、ＴｉＡｌＮ膜５２の形成以降の処理を行う。

このような第３の実施形態によれば、リセス８０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図６Ａ及び図６Ｂは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、第３の実施形態と同様に、Ｔｉ膜８１の形成までの処理を行う。その後、図６Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜４６の表面が露出するまでＴｉ膜８１の表面を平坦化する。つまり、第３の実施形態とは異なり、シリコン酸化膜４６上のＴｉ膜８１を完全に除去する。

続いて、第３の実施形態と同様に、Ｔｉ膜８１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜８１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜８１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図６Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。

このような第４の実施形態によっても、第３の実施形態と同様の効果が得られる。

（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図７Ａ乃至図７Ｃは、本発明の第５の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第５の実施形態では、先ず、図７Ａに示すように、第１の実施形態と同様に、グルー膜４３及びＷ膜４４からなるコンタクトプラグの形成までの処理を行う。但し、グルー膜４３及びＷ膜４４からなるコンタクトプラグは、２つのＭＯＳトランジスタに共有されているシリサイド層４０上には形成しない。

次に、シリコン酸化膜４２の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜４２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、半導体基板３１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、半導体基板３１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、図７Ｂに示すように、ＴｉＮ膜５１をシリコン酸化膜４２及びコンタクトプラグ上に形成する。ＴｉＮ膜５１の形成方法は、第１の実施形態と同様である。その後、第１又は第２の実施形態と同様に、ＴｉＡｌＮ膜５２の形成から保護膜６６の形成までの処理を行う。

その後、図７Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜６７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層４０まで到達するコンタクトホールを、シリコン酸化膜６７、保護膜６６、保護膜６５、シリコン酸化膜４２及びシリコン酸窒化膜４１に形成する。そして、このコンタクトホール内に、グルー膜７０及びＷ膜７１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極６３を露出する孔を形成する。

続いて、シリコン酸化膜６７上、コンタクトプラグ上及び孔内に、Ｔｉ膜７２、ＴｉＮ膜７３、ＡｌＣｕ膜７４、ＴｉＮ膜７５及びＴｉ膜７６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

このような第５の実施形態によれば、第１の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。

なお、いずれの実施形態においても、容量絶縁膜５５をゾルゲル法により形成してもよい。また、容量絶縁膜５５の最下部をスパッタ法又はゾルゲル法により形成すれば、ＭＯＣＶＤ法を組み合わせてもよい。また、容量絶縁膜５５の構造を多層構造としてもよい。例えば、スパッタ法により厚さが９０ｎｍの強誘電体膜を形成し、結晶化アニールを行い、更に厚さが１０ｎｍ〜３０ｎｍのアモルファス強誘電体膜を形成してもよい。また、スパッタ法により厚さが２０ｎｍ〜３０ｎｍの強誘電体膜を形成し、結晶化アニールを行い、ＭＯＣＶＤ法により厚さが４０ｎｍ〜８０ｎｍの結晶化している強誘電体膜を形成してもよい。更に、その上に厚さが１０ｎｍ〜３０ｎｍのアモルファス強誘電体膜を形成してもよい。

次に、本願発明者が実際に行った実験の結果について説明する。

（第１の実験）
第１の実験では、Ｉｒ酸化膜５４ａの形成を省略したことを除き、Ｉｒ酸化膜５６の形成までの処理を第１の実施形態に倣って行い、容量絶縁膜５５の結晶構造をＸ線回折法により分析した。なお、Ｉｒ酸化膜５４ｂの形成に当たっては、半導体基板３１の温度を５０℃とし、Ａｒの流量を１００ｓｃｃｍ、Ｏ₂の流量を１００ｓｃｃｍとした。また、Ｉｒ酸化膜５４ｂの厚さは３０ｎｍとした。また、Ｐｔ膜９１の厚さは５０ｎｍとし、Ｐｔ膜９１を形成する際の半導体基板３１の温度を試料毎に異ならせた。Ｐｔ膜９１の形成後には、Ａｒガスの雰囲気中で６５０℃、６０秒間の熱処理を行った。容量絶縁膜５５としては、厚さが１００ｎｍのＣＳＰＬＺＴ（（Ｃａ，Ｓｒ，Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）膜を形成した。Ｉｒ酸化膜５６の厚さは２５ｎｍとした。Ｉｒ酸化膜５６を形成した後の熱処理は、７２５℃で、Ａｒガス及びＯ₂ガスの雰囲気中で行った。

なお、容量絶縁膜５５の結晶構造の分析は、半導体基板３１のオリエンテーションフラットを下端に位置させたときの中央部、上端部及び右端部の３箇所について行った。この結果を図８Ａ〜図８Ｅに示す。図８Ａは、（１００）面への配向の積分強度を示し、図８Ｂは、（１０１）面への配向の積分強度を示し、図８Ｃは、（１１１）面への配向の積分強度を示し、図８Ｄは、（２２２）面へ配向率を示し、図８Ｅは、（１１１）面への配向を示すピークの半値幅を示している。

図８Ａ〜図８Ｃに示すように、Ｐｔ膜９１の成膜温度が高いほど、（１００）面の配向強度が高くなり、（１１１）面の配向強度が低くなった。また、Ｐｔ膜９１の成膜温度が高いほど、図８Ｄに示すように、（２２２）面の配向率が低くなり、図８Ｅに示すように、半値幅が低くなった。これらの結果は、Ｐｔ膜９１の成膜温度が高いほど、容量絶縁膜５５の配向が、好ましい（１１１）面からずれたことを示している。これは、成膜温度が高くなるほど、Ｐｔ膜９１の形成前にＩｒ酸化膜５４ｂが結晶化しやすくなり、Ｐｔ膜９１及び容量絶縁膜５５がＩｒ酸化膜５４ｂの配向を引き継ぎやすくなるためである。この結果から、Ｐｔ膜９１を形成する際の半導体基板３１の温度は、Ｉｒ酸化膜５４ｂが結晶化する温度未満とすることが好ましいといえる。

（第２の実験）
第２の実験では、Ｐｔ膜９１を形成する際の半導体基板３１の温度を１００℃とし、Ｉｒ酸化膜５４ｂを形成する際のＡｒガス及びＯ₂ガスの流量を試料毎に異ならせた。他の条件は、第１の実験と同様にした。そして、容量絶縁膜５５の結晶構造の分析を第１の実験と同様にして行った。この結果を図９Ａ〜図９Ｅに示す。図９Ａは、（１００）面への配向の積分強度を示し、図９Ｂは、（１０１）面への配向の積分強度を示し、図９Ｃは、（１１１）面への配向の積分強度を示し、図９Ｄは、（２２２）面へ配向率を示し、図９Ｅは、（１１１）面への配向を示すピークの半値幅を示している。なお、横軸の数値は、「Ａｒガスの流量，Ｏ₂ガスの流量」を示している。

図９Ａ〜図９Ｅに示すように、Ｏ₂ガスの流量が多いほど、（１１１）面への配向が強くなった。これは、Ｏ₂ガスの流量が多いほど、Ｉｒ酸化膜５４ｂが結晶化しにくく、Ｐｔ膜９１が自己配向しやすいからである。この結果から、Ｐｔ膜９１の形成は、Ｏ₂ガスを含有する雰囲気中で行うことが好ましいといえる。

（第３の実験）
第３の実験では、Ｐｔ膜９１を形成する際の半導体基板３１の温度を１００℃とし、Ｉｒ酸化膜５４ｂを形成する際の半導体基板３１の温度を試料毎に異ならせた。他の条件は、第１の実験と同様にした。そして、容量絶縁膜５５の結晶構造の分析を第１の実験と同様にして行った。この結果を図１０Ａ〜図１０Ｅに示す。図１０Ａは、（１００）面への配向の積分強度を示し、図１０Ｂは、（１０１）面への配向の積分強度を示し、図１０Ｃは、（１１１）面への配向の積分強度を示し、図１０Ｄは、（２２２）面へ配向率を示し、図１０Ｅは、（１１１）面への配向を示すピークの半値幅を示している。

図１０Ａ〜図１０Ｅに示すように、Ｉｒ酸化膜５４ｂの成膜温度を室温（Ｒ．Ｔ．）から６０℃とした試料では、良好な（１１１）面への配向が得られた。一方、成膜温度を３００℃とした試料では、図１０Ａに示すように、（１００）面への配向強度が高くなり、図１０Ｃ〜図１０Ｅに示すように、（１１１）面への配向が低くなった。また、成膜温度を１００℃とした試料では、図１０Ａ〜図１０Ｅに示すように、成膜温度を室温（Ｒ．Ｔ．）から６０℃とした試料と比較すると、やや（１１１）面への配向が低くなった。これは、Ｉｒ酸化膜５４ｂの成膜温度が高くなるほど、Ｉｒ酸化膜５４ｂが結晶化しやすくなるからである。つまり、１００℃で形成した場合には一部が結晶化しており、３００℃で形成した場合には大部分が結晶化していたと考えられる。この結果からＩｒ酸化膜５４ｂは、アモルファス状又は微結晶状にすることが好ましいといえる。

（第４の実験）
第４の実験では、第１の実施形態と同様に、Ｉｒ膜５３上に厚さが３０ｎｍのＩｒ酸化膜５４ａを形成し、その上にＩｒ酸化膜５４ｂを形成した。また、Ｐｔ膜９１を形成する際の半導体基板３１の温度を１００℃とし、Ｉｒ酸化膜５４ｂを形成する際のＡｒガス及びＯ₂ガスの流量を試料毎に異ならせた。他の条件は、第１の実験と同様にした。なお、Ｉｒ酸化膜５４ａの形成に当たっては、半導体基板３１の温度を３００℃とし、Ａｒの流量を１４０ｓｃｃｍ、Ｏ₂の流量を６０ｓｃｃｍとした。そして、容量絶縁膜５５の結晶構造の分析を第１の実験と同様にして行った。この結果を図１１Ａ〜図１１Ｅに示す。図１１Ａは、（１００）面への配向の積分強度を示し、図１１Ｂは、（１０１）面への配向の積分強度を示し、図１１Ｃは、（１１１）面への配向の積分強度を示し、図１１Ｄは、（２２２）面へ配向率を示し、図１１Ｅは、（１１１）面への配向を示すピークの半値幅を示している。

図１１Ａ〜図１１Ｅに示すように、Ｏ₂ガスの流量が多いほど、（１１１）面への配向が強くなった。つまり、第２の実験と同様の傾向が得られた。この結果からも、Ｐｔ膜９１の形成は、Ｏ₂ガスを含有する雰囲気中で行うことが好ましいといえる。

（第５の実験）
第５の実験では、Ｉｒ酸化膜５４ａの厚さ及びＩｒ酸化膜５４ｂの厚さを試料毎に異ならせた。他の条件は、第４の実験と同様にした。各試料におけるＩｒ酸化膜５４ａ及びＩｒ酸化膜５４ｂの厚さを表１に示す。そして、容量絶縁膜５５の結晶構造の分析を第１の実験と同様にして行った。この結果を図１２Ａ〜図１２Ｅに示す。図１２Ａは、（１００）面への配向の積分強度を示し、図１２Ｂは、（１０１）面への配向の積分強度を示し、図１２Ｃは、（１１１）面への配向の積分強度を示し、図１２Ｄは、（２２２）面へ配向率を示し、図１２Ｅは、（１１１）面への配向を示すピークの半値幅を示している。

図１２Ａ〜図１２Ｅに示すように、Ｉｒ酸化膜５４ａを含む試料（Ｎｏ．Ａ〜Ｎｏ．Ｃ）では、Ｉｒ酸化膜５４ａを含まない試料（Ｎｏ．Ｄ〜Ｎｏ．Ｇ）と比較して、（１１１）面への配向が僅かに低かったが、十分な配向が得られた。例えば、（２２２）面への配向率はいずれの試料でも９０％以上であった。Ｉｒ酸化膜５４ａを含む試料の（１１１）面への配向が低くなったのは、Ｉｒ酸化膜５４ａが結晶化しているために、僅かながらも容量絶縁膜５５がその配向の影響を受けたためである。

（第６の実験）
第６の実験では、第５の実験の各試料について、反転電荷量及びリーク電流を測定した。なお、試料としては、強誘電体キャパシタの上方に５層の配線が形成されたものを用いた。Ｎｏ．Ｄ〜Ｎｏ．Ｇについての結果を図１３Ａ及び図１３Ｂに示し、Ｎｏ．Ａ〜Ｎｏ．Ｃ及びＮｏ．Ｅについての結果を図１４Ａ及び図１４Ｂに示す。図１３Ａ及び図１４Ａは、反転電荷量の測定結果を示し、図１３Ｂ及び図１４Ｂは、リーク電流の測定結果を示している。

図１３Ａ、図１３Ｂ、図１４Ａ及び図１４Ｂに示すように、Ｉｒ酸化膜５４ａを含む試料（Ｎｏ．Ａ〜Ｎｏ．Ｃ）では、Ｉｒ酸化膜５４ａを含まない試料（Ｎｏ．Ｄ〜Ｎｏ．Ｇ）と比較して、遜色のない反転電荷量が得られた。また、リーク電流は１桁以上小さくなった。これは、Ｉｒ酸化膜５４ａがＩｒ膜５３中のＩｒの拡散を抑制したためである。

本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。図１Ｒに引き続き、強誘電体メモリの製造方法を示す断面図である。本発明の第１の実施形態における下部電極の概要を示す図である。本発明の第２の実施形態における下部電極の概要を示す図である。本発明の第１の実施形態の変形例における下部電極の概要を示す図である。本発明の第２の実施形態の変形例における下部電極の概要を示す図である。本発明の第１の実施形態の他の変形例における下部電極の概要を示す図である。本発明の第２の実施形態の他の変形例における下部電極の概要を示す図である。本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図５Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。図５Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図６Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。本発明の第５の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図７Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。図７Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。第１の実験の結果（ＣＳＰＬＺＴ膜の（１００）面への配向の積分強度）を示すグラフである。第１の実験の結果（ＣＳＰＬＺＴ膜の（１０１）面への配向の積分強度）を示すグラフである。第１の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向の積分強度）を示すグラフである。第１の実験の結果（ＣＳＰＬＺＴ膜の（２２２）面の配向率）を示すグラフである。第１の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向）を示すピークの半値幅を示すグラフである。第２の実験の結果（ＣＳＰＬＺＴ膜の（１００）面への配向の積分強度）を示すグラフである。第２の実験の結果（ＣＳＰＬＺＴ膜の（１０１）面への配向の積分強度）を示すグラフである。第２の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向の積分強度）を示すグラフである。第２の実験の結果（ＣＳＰＬＺＴ膜の（２２２）面の配向率）を示すグラフである。第２の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向）を示すピークの半値幅を示すグラフである。第３の実験の結果（ＣＳＰＬＺＴ膜の（１００）面への配向の積分強度）を示すグラフである。第３の実験の結果（ＣＳＰＬＺＴ膜の（１０１）面への配向の積分強度）を示すグラフである。第３の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向の積分強度）を示すグラフである。第３の実験の結果（ＣＳＰＬＺＴ膜の（２２２）面の配向率）を示すグラフである。第３の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向）を示すピークの半値幅を示すグラフである。第４の実験の結果（ＣＳＰＬＺＴ膜の（１００）面への配向の積分強度）を示すグラフである。第４の実験の結果（ＣＳＰＬＺＴ膜の（１０１）面への配向の積分強度）を示すグラフである。第４の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向の積分強度）を示すグラフである。第４の実験の結果（ＣＳＰＬＺＴ膜の（２２２）面の配向率）を示すグラフである。第４の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向）を示すピークの半値幅を示すグラフである。第５の実験の結果（ＣＳＰＬＺＴ膜の（１００）面への配向の積分強度）を示すグラフである。第５の実験の結果（ＣＳＰＬＺＴ膜の（１０１）面への配向の積分強度）を示すグラフである。第５の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向の積分強度）を示すグラフである。第５の実験の結果（ＣＳＰＬＺＴ膜の（２２２）面の配向率）を示すグラフである。第５の実験の結果（ＣＳＰＬＺＴ膜の（１１１）面への配向）を示すピークの半値幅を示すグラフである。第６の実験の結果（反転電荷量）を示すグラフである。第６の実験の結果（リーク電流）を示すグラフである。第６の実験の結果（反転電荷量）を示すグラフである。第６の実験の結果（リーク電流）を示すグラフである。

符号の説明

５１：ＴｉＮ膜
５２：ＴｉＡｌＮ膜
５３：Ｉｒ膜
５４ａ：Ｉｒ酸化膜
５４ｂ：Ｉｒ酸化膜
５５：容量絶縁膜
９１：Ｐｔ膜

Claims

基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極膜を形成する工程と、
を有し、
前記下部電極膜を形成する工程は、
金属膜を形成する工程と、
前記金属膜上に、前記金属膜に含まれる金属元素の前記容量絶縁膜への拡散を妨げる第１の金属酸化膜を形成する工程と、
前記第１の金属酸化膜上に、アモルファス状又は微結晶状の第２の金属酸化膜を形成する工程と、
前記第２の金属酸化膜上に、貴金属膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１の金属酸化膜の成膜温度は、前記第２の金属酸化膜の成膜温度より高いことを特徴とする請求項１に記載の半導体装置の製造方法。
前記貴金属膜は、（１１１）に自己配向する材料からなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記貴金属膜として、Ｐｔ、Ｐｔ合金、Ｐｄ及びＰｄ合金からなる群から選択された１種から構成された膜を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
前記下部電極膜を形成する工程は、前記第２の金属酸化膜を形成する工程と前記貴金属膜を形成する工程との間に、
前記第２の金属酸化膜上に第２の貴金属膜を形成する工程と、
前記第２の貴金属膜上に、前記金属元素の前記容量絶縁膜への拡散を妨げる導電性拡散抑制膜を形成する工程と、
を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
基板の上方に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
を有し、
前記下部電極は、
金属膜と、
前記金属膜上に形成され、前記金属膜に含まれる金属元素の前記容量絶縁膜への拡散を妨げる第１の金属酸化膜と、
前記第１の金属酸化膜上に形成され、前記第１の金属酸化膜よりも結晶粒が大きい第２の金属酸化膜と、
前記第２の金属酸化膜上に形成された貴金属膜と、
を有することを特徴とする半導体装置。