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JP2009194301A - 半導体装置 - Google Patents

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JP2009194301A
JP2009194301A JP2008035973A JP2008035973A JP2009194301A JP 2009194301 A JP2009194301 A JP 2009194301A JP 2008035973 A JP2008035973 A JP 2008035973A JP 2008035973 A JP2008035973 A JP 2008035973A JP 2009194301 A JP2009194301 A JP 2009194301A
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Keiji Mita
恵司 三田
Masao Takahashi
政男 高橋
Takao Arai
貴雄 新井
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System Solutions Co Ltd
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Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Sanyo Semiconductor Manufacturing Co Ltd
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Abstract

【課題】従来の半導体装置では、パワー用半導体素子としての縦型PNPトランジスタが飽和領域で用いられることで、基板へのリーク電流が発生するという問題があった。
【解決手段】本発明の半導体装置では、コレクタ領域としてのP型の拡散層22、23が、ベース領域としてのN型の拡散層24の周囲に形成される。そして、P型の拡散層23は、P型の拡散層22よりも不純物濃度が低く、その拡散幅が狭く形成される。この構造により、縦型PNPトランジスタがオン動作した際に、P型の拡散層23が形成された領域が、主に、寄生電流の経路となる。そして、基板14、N型の埋込層16、P型の埋込層18から成る寄生トランジスタのオン動作を抑止し、基板14へのリーク電流が防止される。
【選択図】 図2

Description

本発明は、パワー用半導体素子として用いられる縦型PNPトランジスタの基板へのリーク電流を低減する半導体装置に関する。
従来の半導体装置の一実施例として、下記の縦型PNPトランジスタが知られている。そして、図8は、従来の縦型PNPトランジスタを説明するための断面図である。
図8に示す如く、P型のシリコン基板111上には、N型のエピタキシャル層112が形成される。シリコン基板111とエピタキシャル層112には、N型の埋込拡散層(以下、埋込層と呼ぶ。)113とP型の埋込層114とが重畳して形成される。そして、エピタキシャル層112には、コレクタ領域としてのP型の拡散層115、116及びベース領域としてのN型の拡散層117が形成される。P型の拡散層115、116は、P型の埋込層114と連結する。そして、N型の拡散層117には、エミッタ領域としてのP型の拡散層118及びベース導出領域としてのN型の拡散層119が形成される。
そして、エピタキシャル層112上には、酸化膜120が形成される。コンタクトホール121、122、123、124、125が、酸化膜120に形成される。コンタクトホール121〜125を介して、電極126、コレクタ電極127、128、エミッタ電極129及びベース電極130が形成される(例えば、特許文献1参照。)。
特開2004−207702号公報(第6−7頁、第2図)
図8に示す縦型PNPトランジスタを飽和領域にて使用する場合に発生する問題を説明する。例えば、エミッタ電極129に電源電圧(13.0V)が印加され、コレクタ電極127、128に電源電圧とほぼ同等な電圧(電源電圧との電位差が0.3V以下の電圧(12.9V))が印加され、ベース電極130には所望な電圧が印加される。尚、P型の拡散層115、116の外側に位置するエピタキシャル層112と接続する電極126には、電源電圧(13.0V)が印加される。
先ず、ベース電極130に12.3Vを印加し、エミッタ−ベース領域間が順方向電圧となることで、縦型PNPトランジスタがオン動作する。そして、ベース電極130に印加される電圧(12.1V)を下げ、ベース電流を増大させると、N型の埋込層113、P型の埋込層114及びN型の拡散層117から成る寄生NPNトランジスタTr11(以下、寄生Tr11と呼ぶ。)がオン動作する。このとき、ベース領域としてのP型の埋込層114には12.9Vが印加され、エミッタ領域としてのN型の拡散層117には12.1Vが印加され、コレクタ領域としてのN型の埋込層113には13.0Vが印加される。
一方、N型の拡散層131、132(P型の拡散層115の外側に位置するエピタキシャル層112を含む)、P型の拡散層115及びN型の拡散層117から成る寄生NPNトランジスタTr12(以下、寄生Tr12と呼ぶ。)にも、実質、寄生Tr11と同等な電圧が印加される。しかしながら、寄生Tr12では、トランジスタ動作を阻害する2つの要因が存在する。第1の要因は以下の通りである。N型の拡散層119の周囲にP型の拡散層118が配置されることで、寄生Tr12のエミッタ領域での寄生抵抗が高くなる。そして、エミッタ領域とベース領域とのPN接合領域に印加される電圧が低下することである。第2の要因は以下の通りである。P型の拡散層115は、縦型PNPトランジスタのコレクタ領域として用いられるため、その不純物濃度は高くなる。そして、寄生Tr12のエミッタ領域としてのN型の拡散層117から注入された電子は、ベース領域としてのP型の拡散層115内の正孔と再結合する確立が高いことである。こうした要因により、寄生Tr11が、寄生Tr12よりも優先的にオン動作する。
次に、寄生Tr11がオン動作することで、N型の埋込層113では電位降下(13.0Vから11.5Vへと電位降下)が起こる。そして、P型の半導体基板111、N型の埋込層113及びP型の埋込層114から成る寄生PNPトランジスタTr13(以下、寄生Tr13と呼ぶ。)がオン動作する。このとき、ベース領域としてのN型の埋込層113には11.5Vが印加され、エミッタ領域としてのP型の埋込層114には12.9Vが印加され、コレクタ領域としてのP型の半導体基板111には0Vが印加される。その結果、寄生Tr13は、オン動作し続ける。
つまり、縦型PNPトランジスタを飽和領域にて使用することで、電源ラインからグランドラインへと電流がリークし、グランド電位に設定された半導体基板111の電位が変動してしまう。そして、同一の半導体基板111に形成された周辺回路のラッチアップによる誤動作を招く恐れがある。その結果、高出力用回路では、図8に示す構造の縦型PNPトランジスタは、上記リーク電流により使用し難いという問題がある。
本発明の半導体装置は、上述した各事情に鑑みて成されたものであり、少なくとも一導電型のベース拡散層と、前記ベース拡散層と重畳して形成される一導電型のベース導出拡散層と、前記ベース拡散層と重畳して形成される逆導電型のエミッタ拡散層と、前記ベース拡散層の周囲に形成される逆導電型のコレクタ拡散層とが形成される半導体層を有する半導体装置において、前記コレクタ拡散層は、逆導電型の第1の拡散層と、前記第1の拡散層よりも不純物濃度が濃く形成される逆導電型の第2の拡散層とを有し、前記第1の拡散層は、前記エミッタ拡散層を介さず前記ベース導出拡散層と対向する領域を有することを特徴とする。従って、本発明では、コレクタ拡散層が、不純物濃度及び拡散幅の異なる2つの拡散層から構成されることで、半導体層表面近傍で寄生トランジスタをオン動作させ、基板へのリーク電流が防止される。
本発明では、コレクタ拡散層が、ベース拡散層の周囲に形成され、コレクタ拡散層は、不純物濃度及び拡散幅の異なる2つの拡散層から構成される。この構造により、寄生電流が半導体層表面近傍を流れ、基板を含む寄生トランジスタのオン動作を防止し、基板へのリーク電流が防止される。
また、本発明では、縦型PNPトランジスタのコレクタ領域として用いる拡散層が、エミッタ領域として用いる拡散層の近傍に配置されることで、寄生抵抗が低減され、縦型PNPトランジスタの電流能力が向上される。
また、本発明では、縦型PNPトランジスタのコレクタ領域として用いる拡散層上にのみコンタクトホールが配置される。この構造により、縦型PNPトランジスタの寄生抵抗を低減させつつ、半導体層表面近傍に寄生電流を発生させる。
また、本発明では、縦型PNPトランジスタのコレクタ領域として用いる拡散層において、ベース導出領域としての拡散層の周囲に寄生トランジスタとして用いる拡散層がコの字形状に配置される。この構造により、寄生電流が、優先的に半導体層表面近傍を流れ、基板へのリーク電流が防止される。
また、本発明では、電源電圧が印加されたN型の拡散層により、P型の半導体基板とコレクタ拡散層とを分離することで、基板へのリーク電流が防止される。
以下に、本発明の一実施の形態である半導体装置について、図1〜図4を参照し、詳細に説明する。図1は、本実施の形態における縦型PNPトランジスタを説明するための平面図である。図2(A)は、本実施の形態における縦型PNPトランジスタを説明するための図であり、図1に示すA−A線方向の断面図である。図2(B)は、本実施の形態における縦型PNPトランジスタを説明するための図であり、図1に示すB−B線方向の断面図である。図3(A)は、本実施の形態における縦型PNPトランジスタが用いられる回路を説明するための回路図である。図3(B)は、本実施の形態における縦型PNPトランジスタ内の寄生トランジスタ動作を説明するための断面図である。図4は、本実施の形態における縦型PNPトランジスタでの基板へのリーク電流を説明するための図である。
図1に示す如く、実線1は、分離領域の端部を示し、実線1により囲まれた領域が縦型PNPトランジスタの形成領域となる。点線2、3により囲まれる領域は、分離領域とコレクタ領域との間のエピタキシャル層に形成されるN型の拡散層を示す。実線4により囲まれる領域及び実線4、一点鎖線5、6により囲まれる領域は、コレクタ領域としてのP型の拡散層を示す。二点鎖線7により囲まれる領域は、ベース領域としてのN型の拡散層を示す。実線8により囲まれる領域は、エミッタ領域としてのP型の拡散層を示す。そして、実線9により囲まれる領域は、ベース導出領域としてのN型の拡散層を示す。
図示したように、コレクタ領域としてのP型の拡散層は、ベース領域としてのN型の拡散層(二点鎖線7により囲まれる領域)を囲むように配置される。そして、コレクタ領域では、P型の拡散層(実線4、一点鎖線5、6により囲まれる領域)の拡散幅W1、W2、W3が、P型の拡散層(実線4により囲まれる領域)の拡散幅W4よりも狭くなる。更に、P型の拡散層(実線4、一点鎖線5、6により囲まれる領域)が、N型の拡散層(二点鎖線7により囲まれる領域)の3辺10、11、12に対応して配置され、P型の拡散層(実線4により囲まれる領域)が、N型の拡散層(二点鎖線7により囲まれる領域)の1辺13に対応して配置される。そして、エミッタ領域としてのP型の拡散層(実線8により囲まれる領域)は、上記1辺13を介してP型の拡散層(実線4により囲まれる領域)と対峙するように配置される。この構造により、ベース導出領域としてのN型の拡散層(実線9により囲まれる領域)とP型の拡散層(実線4、一点鎖線5、6により囲まれる領域)とが、上記3辺10〜12を介して対峙する領域が増大される。詳細は後述するが、縦型PNPトランジスタがオン動作することで、寄生NPNトランジスタTr1(以下、寄生Tr1と呼ぶ。)(図3(B)参照)がオン動作する。そして、エピタキシャル層15(図2(A)参照)表面近傍に位置するP型の拡散層(実線4、一点鎖線5、6により囲まれる領域)が、主に、寄生Tr1の電流経路となる。
次に、長方形内に×印が記載された領域は、コンタクトホールの形成領域を示す。そして、コレクタ領域では、P型の拡散層(実線4により囲まれる領域)上にはコンタクトホールは配置されるが、P型の拡散層(実線4、一点鎖線5、6により囲まれる領域)上にはコンタクトホールは配置されない。この構造により、上記P型の拡散層の拡散幅W4は、上記P型の拡散層の拡散幅W1〜W3よりも広くなる。詳細は後述するが、上記P型の拡散層の拡散幅W1〜W3が狭められることで、P型の拡散層(実線4、一点鎖線5、6により囲まれる領域)は、寄生Tr1(図3(B)参照)の電流経路となる。
その一方で、P型の拡散層(実線4により囲まれる領域)は、高不純物濃度であり、拡散幅が広い拡散層となることで、主に、縦型PNPトランジスタのコレクタ領域として機能する。そして、縦型PNPトランジスタのコレクタ領域では、コンタクト抵抗の低減、寄生抵抗の低減が実現される。更に、上方にコンタクトホールが配置されるP型の拡散層(実線4により囲まれる領域)が、エミッタ領域としてのP型の拡散層(実線8により囲まれる領域)の近傍に配置される。この構造により、縦型PNPトランジスタの電流経路が短くなり、縦型PNPトランジスタの寄生抵抗が低減され、電流能力が向上される。
図2(A)では、図1に示すA−A線方向の断面図を示し、縦型PNPトランジスタは、主に、P型の単結晶シリコン基板14と、N型のエピタキシャル層15と、N型の埋込拡散層(以下、埋込層と呼ぶ。)16と、P型の埋込層17と、コレクタ領域として用いられるP型の埋込層18、19と、ベース領域として用いられるN型の埋込層20と、N型の埋込層21と、コレクタ領域として用いられるP型の拡散層22、23と、ベース領域として用いられるN型の拡散層24、25と、エミッタ領域として用いられるP型の拡散層26と、N型の拡散層27から構成される。
N型のエピタキシャル層15は、P型の単結晶シリコン基板14上に形成される。尚、基板14の比抵抗値は、40〜60Ω・cm程度であり、P型不純物濃度としては、3.0×1014程度のものが使用される。
N型の埋込層16は、基板14とエピタキシャル層15とに渡り形成される。N型の埋込層16は、P型の埋込層18よりも基板14の深部まで形成される。そして、N型の埋込層16は、基板14とP型の埋込層18のそれぞれとPN接合領域を形成し、基板14とP型の埋込層18とをPN接合分離する。
P型の埋込層17が、チップ全面に形成され、例えば、基板14表面から15〜20μm程度の深さまで形成される。P型の埋込層17は、P型不純物、例えば、ホウ素(B)を導入量1.0×1012〜1.0×1014/cmでイオン注入し、形成される。そのため、P型の埋込層17は、低不純物濃度の拡散領域であり、N型の拡散領域と重畳する領域では、その重畳領域はN型領域となる。そして、基板14にP型の埋込層17を形成することでグランド抵抗の増大を防ぎ、ラッチアップ等の問題を解決する。P型の埋込層17の不純物濃度は、所望のグランド抵抗となるように、種々の設計変更が可能である。
P型の埋込層18は、基板14とエピタキシャル層15に渡り形成される。そして、P型の埋込層18が、基板14及びエピタキシャル層15に形成され、コレクタ抵抗が低減される。
P型の埋込層19は、エピタキシャル層15に形成される。P型の埋込層19は、P型の埋込層18の端部近傍に一環状に形成され、P型の埋込層18と重畳して形成される。
N型の埋込層20は、少なくともP型の埋込層18の上面からエピタキシャル層15表面側へと這い上がる。一方、N型の埋込層21は、N型の埋込層16の端部に一環状に形成される。そして、N型の埋込層20の周囲には、P型の埋込層19が配置され、N型の埋込層20とP型の埋込層19とは一部領域が重畳する。また、N型の埋込層21は、P型の埋込層18、19の周囲に配置される。
この構造により、N型の埋込層20の形成領域では、P型の埋込層18の這い上がり幅を1.5〜3.5μm程度抑制し、所望のベース領域幅を確保した縦型PNPトランジスタが形成される。所望のベース領域幅を確保することで縦型PNPトランジスタの耐圧特性を維持しつつ、エピタキシャル層15の膜厚を薄くすることも可能である。そして、デバイスサイズ(厚み方向サイズ)の縮小が実現される。
P型の拡散層22、23は、例えば、イオン注入法により、エピタキシャル層15に形成される。P型の拡散層22、23は、P型の埋込層19と連結する。図示したように、P型の拡散層22の拡散幅は、P型の拡散層23の拡散幅よりも広く、P型の拡散層22の不純物濃度は、P型の拡散層23の不純物濃度よりも高くなる。具体的には、P型の拡散層22の表面近傍では、その拡散幅W4(図1参照)が14μm程度であり、その不純物濃度が5.0×1018〜2.0×1020/cm程度である。また、P型の拡散層23の表面近傍では、その拡散幅W2(図1参照)が7μm程度であり、その不純物濃度が5.0×1017〜1.0×1019/cm程度である。尚、P型の拡散層22は、図1の実線4により囲まれる領域に対応し、P型の拡散層23は、図1の実線4、一点鎖線5、6により囲まれる領域に対応する。
N型の拡散層24、25は、エピタキシャル層15に形成される。N型の拡散層25は、ベース導出領域として用いられる。N型の拡散層25を形成することで、コンタクト抵抗が低減される。尚、N型の拡散層24は、図1の二点鎖線7により囲まれる領域に対応し、N型の拡散層25は、図1の実線9により囲まれる領域に対応する。
P型の拡散層26は、N型の拡散層24に形成される。尚、P型の拡散層26は、図1の実線8により囲まれる領域に対応する。
N型の拡散層27は、エピタキシャル層15に形成される。N型の拡散層27は、P型の拡散層22、23を取り囲むように一環状に形成される。N型の拡散層27とN型の埋込層21とは連結する。つまり、N型の拡散層27が、コレクタ領域であるP型の拡散層22、23の外周に配置されることで、エピタキシャル層15表面が反転し、コレクタ電流が分離領域を介して基板14へと流れることを防止する。尚、N型の拡散層27は、図1の点線2、3により囲まれる領域に対応する。
絶縁層28が、エピタキシャル層15上に形成される。そして、例えば、CHFまたはCF系のガスを用いたドライエッチングにより、絶縁層28にコンタクトホール29〜33が形成される。
コンタクトホール29〜33には、アルミ合金、例えば、Al−Si膜が選択的に形成され、電極34、38、コレクタ電極35、エミッタ電極36及びベース電極37が形成される。
図2(B)では、図1に示すB−B線方向の断面図を示し、図2(A)を用いて説明した縦型PNPトランジスタの構成要素には同一の符番を付し、その説明を割愛する。そして、図2(B)に示す断面構造では、ベース領域としてのN型の拡散層24とコレクタ領域としてのP型の拡散層23との間にエミッタ領域としてのP型の拡散層26(図2(A)参照)が配置されない領域を有する構造が、図2(A)に示す断面構造と異なる。
縦型PNPトランジスタでは、P型の拡散層23とN型の拡散層24との間に、エミッタ領域としてのP型の拡散層26(図2(A)参照)が配置されない領域を有する。詳細は後述するが、この領域において、縦型PNPトランジスタがオン動作する際に、N型の拡散層27(P型の拡散層23の外側に位置するN型のエピタキシャル層15を含む)、P型の拡散層23及びN型の拡散層24、25(P型の拡散層23の内側に位置するN型のエピタキシャル層15を含む)により成る寄生Tr1(図3(B)参照)を積極的にオン動作させることで、基板14へのリーク電流を防止できる。
尚、絶縁層28には、例えば、CHFまたはCF系のガスを用いたドライエッチングにより、コンタクトホール39、40が形成される。そして、コンタクトホール39、40には、アルミ合金、例えば、Al−Si膜が選択的に形成され、N型の拡散層27と接続する電極41、42が形成される。
図3(A)に示す如く、図1及び図2を用いて説明した縦型PNPトランジスタが、飽和領域で用いられる回路について説明する。尚、図3(B)を、適宜、参照し、縦型PNPトランジスタ及び縦型PNPトランジスタ内で駆動する寄生トランジスタについて説明する。そして、図3(B)は、図2(A)と同様に、図1のA−A線方向の断面を図示している。
図示したように、縦型PNPトランジスタのエミッタ電極36には、電源電圧V1(例えば、13.0V)が印加される。コレクタ電極35には、抵抗R1(例えば、12kΩ)により電圧調整され、電源電圧V1とほぼ同等な電圧(電源電圧V1との電位差が0.3V以下の電圧(例えば、12.9V))が印加される。そして、ベース電極37には、可変電圧V2により所望の電圧(例えば、12.3V)が印加され、縦型PNPトランジスタがオン動作する。尚、P型の拡散層22、23の外側に位置するエピタキシャル層15と接続する電極34、38には、電源電圧V1が印加される。
次に、縦型PNPトランジスタがオン動作し、ベース電極37に印加される電圧(12.1V)を下げ、ベース電流を増大させると、N型の拡散層27(P型の拡散層23の外側に位置するN型のエピタキシャル層15を含む)、P型の拡散層23及びN型の拡散層24、25(P型の拡散層23の内側に位置するN型のエピタキシャル層15を含む)から成る寄生Tr1がオン動作する。
このとき、N型の埋込層16、P型の埋込層18及びN型の埋込層20から成る寄生NPNトランジスタTr2(以下、寄生Tr2と呼ぶ。)にも寄生Tr1とほぼ同等な電圧が印加される。しかしながら、寄生Tr1は、寄生Tr2よりもベース幅が狭く、ベース領域での不純物濃度も低いため、ベース電流が低減されることで、電流増幅率(hFE)が高くなる。この構造により、寄生Tr1がオン動作し、P型の拡散層23が配置されるエピタキシャル層15表面近傍領域が、主に、寄生Tr1の電流経路となる。
同様に、N型の拡散層27(P型の拡散層22の外側に位置するN型のエピタキシャル層15を含む)、P型の拡散層22及びN型の拡散層24、25(P型の拡散層22の内側に位置するN型のエピタキシャル層15を含む)から成る寄生NPNトランジスタTr3(以下、寄生Tr3と呼ぶ。)にも寄生TR1とほぼ同等な電圧が印加される。図1にて上述したようにP型の拡散層22の拡散幅は、P型の拡散層23の拡散幅よりも広く、P型の拡散層22の不純物濃度は、P型の拡散層23の不純物濃度よりも高い。そのため、寄生Tr3では、エミッタ領域としてのN型の拡散層27から注入された電子が、ベース領域としてのP型の拡散層22内の正孔と再結合する確立が高くなる。そして、寄生Tr3は、寄生Tr1よりもベース電流が増大し、寄生Tr3は、寄生Tr1よりも電流増幅率(hFE)が低くなる。この構造により、寄生Tr1がオン動作し、P型の拡散層23が配置されるエピタキシャル層16表面近傍領域が、主に、寄生電流経路となる。
更に、寄生Tr3のエミッタ電極は、縦型PNPトランジスタのベース電極37となるが、N型の拡散層25とP型の拡散層22との間には、P型の拡散層26が配置される。そのため、寄生Tr3のエミッタ領域での寄生抵抗が高くなり、エミッタ領域とベース領域とのPN接合領域に印加される電圧が低下する。そして、寄生Tr1が、寄生Tr3よりも優先的にオン動作することとなる。その一方で、縦型PNPトランジスタでは、主に、P型の拡散層22が電流経路となることで、コレクタ領域でのコンタクト抵抗値の低減、寄生抵抗値の低減を実現できる。
つまり、寄生Tr1では、P型の拡散層23とN型の拡散層25との間にP型の拡散層26が配置されない領域を有する。そして、P型の拡散層23とN型の拡散層25とが対峙する領域が、主に、寄生電流の経路となる。上述したP型の拡散層23の不純物濃度、その拡散形状及び配置領域により、寄生Tr1は、寄生Tr2、Tr3よりも優先的にオン動作する。
上述したように、縦型PNPトランジスタがオン動作する際、寄生Tr1がオン動作し、寄生Tr2がオン動作することを抑止できる。そして、寄生Tr2のN型の埋込層16に電流が流れることを抑止し、N型の埋込層16での電位降下が抑止できる。その結果、P型のシリコン基板14、N型の埋込層16及びP型の埋込層18から成る寄生PNPトランジスタTr4(以下、寄生Tr4と呼ぶ。)では、ベース領域としてのN型の埋込層16とエミッタ領域としてのP型の埋込層18とのPN接合領域に、この接合領域が動作する順方向電圧が印加されることがない。そして、寄生Tr4のオン動作が抑止されることで、基板14へのリーク電流を防止できる。つまり、電源ラインからグランドラインへと電流がリークすることを防止し、グランド電位に設定された基板14の電位が変動することを防止できる。そして、同一の基板14に形成された周辺回路のラッチアップによる誤動作が防止される。
図4では、実線で示す本実施の形態の縦型PNPトランジスタと点線で示す従来の実施の形態の縦型PNPトランジスタにおいて、それぞれ飽和領域にて駆動させた場合の基板へのリーク電流を示す。そして、横軸は、縦型PNPトランジスタのベース電流を示し、縦軸は、縦型PNPトランジスタでの基板へのリーク電流を示す。そして、それぞれの縦型PNPトランジスタサイズや印加される電圧等の測定条件は、実質、同等である。
尚、本実施の形態の縦型PNPトランジスタの構造は、図1〜図3を用いて上述した構造である。一方、従来の実施の形態の縦型PNPトランジスタの構造は、図8を用いて説明したように、エミッタ領域としてのP型拡散層118が、ベース導出領域としてのN型の拡散層119の周囲を一環状に囲む構造である。更に、コレクタ領域としてのP型の拡散層115、116の不純物濃度及び拡散幅が、実質、同一となる構造である。
図示したように、本実施の形態の縦型PNPトランジスタでは、寄生Tr1(図3(B)参照)がオン動作することで、寄生Tr4(図3(B)参照)のオン動作を抑止し、基板14(図3(B)参照)へのリーク電流を防止することができる。一方、従来の実施の形態の縦型PNPトランジスタでは、例えば、ベース電流が30mAまでは基板111(図8参照)へのリーク電流を防止することができる。しかしながら、ベース電流を増大させるにつれて、基板111へのリーク電流が増大する。これは、縦型PNPトランジスタのベース電流が増大することで、N型の埋込層113(図8参照)での電位降下が起こる。そして、寄生Tr13(図8参照)のベース電位が低下することで、寄生Tr13がオン動作し、寄生Tr13の電流値が増大する動作に起因するからである。
つまり、本実施の形態の縦型PNPトランジスタでは、P型の拡散層22、23(図3(B)参照)の不純物濃度、拡散幅を変えることで、エピタキシャル層15(図3(B)参照)表面近傍が寄生電流経路となる。そして、N型の埋込層16での電位低下を抑止し、寄生Tr4のオン動作を抑止することで、基板14へのリーク電流を防止できる。
尚、本実施の形態では、コレクタ領域としてのP型の拡散層(実線4により囲まれる領域)が、コレクタ領域としてのP型の拡散層(実線4、一点鎖線5、6により囲まれる領域)よりも、その拡散幅が広く、その不純物濃度が高い場合について説明したが、この場合に限定するものではない。例えば、コレクタ領域としてのP型の拡散層(実線4により囲まれる領域)が、コレクタ領域としてのP型の拡散層(実線4、一点鎖線5、6により囲まれる領域)よりも、その拡散幅が広くなる構造のみにおいて、上記基板14へのリーク電流を防止する効果を得る場合でも良い。あるいは、コレクタ領域としてのP型の拡散層(実線4により囲まれる領域)が、コレクタ領域としてのP型の拡散層(実線4、一点鎖線5、6により囲まれる領域)よりも、その不純物濃度が高くなる構造のみにおいて、上記基板14へのリーク電流を防止する効果を得る場合でも良い。
また、本実施の形態では、ベース領域としてのN型の拡散層(二点鎖線7により囲まれる領域)の1辺13に対応して、コレクタ領域としてのP型の拡散層(実線4により囲まれる領域)が配置される場合について説明したが、この場合に限定するものではない。例えば、コレクタ領域としてのP型の拡散層(実線4により囲まれる領域)が、N型の拡散層(二点鎖線7により囲まれる領域)の2辺10、12側において、エミッタ領域としてのP型の拡散層(実線8により囲まれる領域)と対向する領域にまで配置される場合でも良い。この場合には、縦型PNPトランジスタのコレクタ領域としてのP型の拡散層(実線4により囲まれる領域)の形成領域が増大し、コレクタ領域での寄生抵抗が低減し、電流能力が向上される。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
以下に、本発明の他の実施の形態である半導体装置について、図5〜図7を参照し、詳細に説明する。本実施の形態では、ベース導出領域としてのN型の拡散層及びエミッタ領域としてのP型の拡散層が、コレクタ領域としてのP型の拡散層を挟むように、それぞれ対称に配置され、縦型PNPトランジスタの電流能力を増大させた点が、図1〜図4を用いて上述した一実施の形態の縦型PNPトランジスタと異なる。しかしながら、図3(A)に示す回路図のように、縦型PNPトランジスタを飽和領域で用いた際に、電源ラインからグランドラインへのリーク電流を防止する特徴は同様である。そして、図5は、本実施の形態における縦型PNPトランジスタを説明するための平面図である。図6は、本実施の形態における縦型PNPトランジスタを説明するための図であり、図5に示すC−C線方向の断面図である。図7は、本実施の形態における縦型PNPトランジスタを説明するための図であり、図5に示すD−D線方向の断面図である。尚、本実施の形態の説明の際に、適宜、図3(A)に示す回路図を参照する。
図5に示す如く、実線51は、分離領域の端部を示し、実線51により囲まれた領域が縦型PNPトランジスタの形成領域となる。点線52、53により囲まれる領域は、分離領域とコレクタ領域との間のエピタキシャル層に形成されるN型の拡散層を示す。実線54により囲まれる領域及び実線54、一点鎖線55〜58により囲まれる領域は、コレクタ領域としてのP型の拡散層を示す。二点鎖線59、60により囲まれる領域は、ベース領域としてのN型の拡散層を示す。実線61、62により囲まれる領域は、エミッタ領域としてのP型の拡散層を示す。そして、実線63、64により囲まれる領域は、ベース導出領域としてのN型の拡散層を示す。
図示したように、コレクタ領域としてのP型の拡散層(実線54により囲まれる領域)は、縦型PNPトランジスタの形成領域の中央領域に配置される。ベース領域としてのN型の拡散層(二点鎖線59、60)は、上記P型の拡散層(実線54により囲まれる領域)に対して対称に配置される。同様に、エミッタ領域としてのP型の拡散層(実線61、62により囲まれる領域)及びベース導出領域としてのN型の拡散層(実線63、64により囲まれる領域)も上記P型の拡散層(実線54により囲まれる領域)に対して対称に配置される。
コレクタ領域では、P型の拡散層(実線54、一点鎖線55、56により囲まれる領域)とP型の拡散層(実線54、一点鎖線57、58により囲まれる領域)とが、上記P型の拡散層(実線54により囲まれる領域)に対して対称に配置される。そして、P型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)の拡散幅W6、W7、W8、W9、W10、W11が、P型の拡散層(実線54により囲まれる領域)の拡散幅W5よりも狭くなる。
更に、P型の拡散層(実線54、一点鎖線55、56により囲まれる領域)が、N型の拡散層(二点鎖線59により囲まれる領域)の3辺65、66、67に対応して配置され、P型の拡散層(実線54により囲まれる領域)が、N型の拡散層(二点鎖線59により囲まれる領域)の1辺68に対応して配置される。そして、エミッタ領域としてのP型の拡散層(実線61により囲まれる領域)は、上記1辺68を介してP型の拡散層(実線54により囲まれる領域)と対峙するように配置される。この構造により、ベース導出領域としてのN型の拡散層(実線63により囲まれる領域)とP型の拡散層(実線54、一点鎖線55、56により囲まれる領域)とが、上記3辺65〜67を介して対峙する領域が増大される。同様に、P型の拡散層(実線54、一点鎖線57、58により囲まれる領域)においても、ベース導出領域としてのN型の拡散層(実線64により囲まれる領域)とP型の拡散層(実線54、一点鎖線57、58により囲まれる領域)とが、3辺69、70、71を介して対峙する領域が増大される。
そして、詳細は後述するが、縦型PNPトランジスタがオン動作することで、寄生NPNトランジスタTr5、Tr6、Tr7、Tr8(以下、寄生Tr5、寄生Tr6、寄生Tr7、寄生Tr8と呼ぶ。)(図6及び図7参照)がオン動作する。そして、エピタキシャル層73(図6参照)表面近傍に位置するP型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)が、主に、寄生Tr5〜Tr8の電流経路となる。
次に、長方形内に×印が記載された領域は、コンタクトホールの形成領域を示す。そして、コレクタ領域では、P型の拡散層(実線54により囲まれる領域)上にはコンタクトホールが配置される。一方、P型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)上にはコンタクトホールは配置されない。この構造により、上記P型の拡散層の拡散幅W5は、上記P型の拡散層の拡散幅W6〜W11よりも広くなる。詳細は後述するが、上記P型の拡散層の拡散幅W6〜W11が狭められることで、P型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)は、主に、寄生Tr5〜Tr8の電流経路となる。
その一方で、P型の拡散層(実線54により囲まれる領域)は、高不純物濃度であり、拡散幅が広い拡散層となることで、主に、縦型PNPトランジスタのコレクタ領域として機能する。そして、縦型PNPトランジスタのコレクタ領域でのコンタクト抵抗の低減、寄生抵抗の低減が実現される。更に、コンタクトホールが配置されるコレクタ領域としてのP型の拡散層(実線54により囲まれる領域)が、それぞれエミッタ領域としてのP型の拡散層(実線61、62により囲まれる領域)の近傍に配置される。この構造により、縦型PNPトランジスタの電流経路が短くなり、寄生抵抗が低減され、電流能力が向上される。
図6では、図5に示すC−C線方向の断面図を示し、縦型PNPトランジスタは、主に、P型の単結晶シリコン基板72と、N型のエピタキシャル層73と、N型の埋込層74と、P型の埋込層75と、コレクタ領域として用いられるP型の埋込層76、77と、ベース領域として用いられるN型の埋込層78と、N型の埋込層79と、コレクタ領域として用いられるP型の拡散層80〜82と、ベース領域として用いられるN型の拡散層83〜86と、エミッタ領域として用いられるP型の拡散層87、88と、N型の拡散層89から構成される。
N型のエピタキシャル層73は、P型の単結晶シリコン基板72上に形成される。尚、基板72の比抵抗値は、40〜60Ω・cm程度であり、P型不純物濃度としては、3.0×1014程度のものが使用される。
N型の埋込層74は、基板72とエピタキシャル層73とに渡り形成される。N型の埋込層74は、P型の埋込層76よりも基板72の深部まで形成される。そして、N型の埋込層74は、基板72とP型の埋込層76のそれぞれとPN接合領域を形成し、基板72とP型の埋込層76とをPN接合分離する。
P型の埋込層75が、チップ全面に形成され、例えば、基板72表面から15〜20μm程度の深さまで形成される。P型の埋込層75は、P型不純物、例えば、ホウ素(B)を導入量1.0×1012〜1.0×1014/cmでイオン注入し、形成される。そのため、P型の埋込層75は、低不純物濃度の拡散領域であり、N型の拡散領域と重畳する領域では、その重畳領域はN型領域となる。そして、基板72にP型の埋込層75を形成することでグランド抵抗の増大を防ぎ、ラッチアップ等の問題を解決する。P型の埋込層75の不純物濃度は、所望のグランド抵抗となるように、種々の設計変更が可能である。
P型の埋込層76は、基板72とエピタキシャル層73に渡り形成される。そして、P型の埋込層76が、基板72及びエピタキシャル層73まで形成され、コレクタ抵抗が低減される。
P型の埋込層77は、エピタキシャル層73に形成される。P型の埋込層77は、P型の埋込層76の端部近傍に一環状に形成され、P型の埋込層76と重畳して形成される。
N型の埋込層78は、少なくともP型の埋込層76の上面からエピタキシャル層73表面側へと這い上がる。一方、N型の埋込層79は、N型の埋込層74の端部に一環状に形成される。そして、N型の埋込層78の周囲及びその中央領域には、P型の埋込層77が配置され、N型の埋込層78とP型の埋込層77とは一部領域が重畳する。また、N型の埋込層79は、P型の埋込層76、77の周囲に配置される。
この構造により、N型の埋込層78の形成領域では、P型の埋込層76の這い上がり幅を1.5〜3.5μm程度抑制し、所望のベース領域幅を確保した縦型PNPトランジスタが形成される。所望のベース領域幅を確保することで縦型PNPトランジスタの耐圧特性を維持しつつ、エピタキシャル層73の膜厚を薄くすることも可能である。そして、デバイスサイズ(厚み方向サイズ)の縮小が実現される。
P型の拡散層80〜82は、例えば、イオン注入法により、エピタキシャル層73に形成される。P型の拡散層80〜82は、P型の埋込層77と連結する。図示したように、P型の拡散層80の拡散幅は、P型の拡散層81、82の拡散幅よりも広く、P型の拡散層80の不純物濃度は、P型の拡散層81、82の不純物濃度よりも高くなる。具体的には、P型の拡散層80の表面近傍では、その拡散幅W5(図5参照)が14μm程度であり、その不純物濃度が5.0×1018〜2.0×1020/cm程度である。また、P型の拡散層81、82の表面近傍では、その拡散幅W7、W10(図5参照)が7μm程度であり、その不純物濃度が5.0×1017〜1.0×1019/cm程度である。尚、P型の拡散層80は、図5の実線54により囲まれる領域に対応し、P型の拡散層81、82は、図5の実線54、一点鎖線55〜58により囲まれる領域に対応する。
N型の拡散層83〜86は、エピタキシャル層73に形成される。N型の拡散層85、86は、ベース導出領域として用いられる。N型の拡散層85、86を形成することで、コンタクト抵抗が低減される。尚、N型の拡散層83、84は、図5の二点鎖線59、60により囲まれる領域に対応し、N型の拡散層85、86は、それぞれ図5の実線63、64により囲まれる領域に対応する。
P型の拡散層87、88は、それぞれN型の拡散層83、84に形成される。尚、P型の拡散層87、88は、それぞれ図5の実線61、62により囲まれる領域に対応する。
N型の拡散層89は、エピタキシャル層73に形成される。N型の拡散層89は、P型の拡散層81、82を取り囲むように一環状に形成される。N型の拡散層89とN型の埋込層79とは連結する。つまり、N型の拡散層89が、コレクタ領域であるP型の拡散層81、82の外周に一環状に配置されることで、エピタキシャル層73表面が反転し、コレクタ電流が分離領域を介して基板72へと流れることを防止する。尚、N型の拡散層89は、図5の点線52、53により囲まれる領域に対応する。
絶縁層90が、エピタキシャル層73上に形成される。そして、例えば、CHFまたはCF系のガスを用いたドライエッチングにより、絶縁層90にコンタクトホール91〜97が形成される。
コンタクトホール91〜97には、アルミ合金、例えば、Al−Si膜が選択的に形成され、電極98、104、コレクタ電極101、エミッタ電極100、102及びベース電極99、103が形成される。
図7では、図5に示すD−D線方向の断面図を示し、図6を用いて説明した縦型PNPトランジスタの構成要素には同一の符番を付し、その説明を割愛する。そして、図7に示す断面構造では、ベース導出領域としてのN型の拡散層86とコレクタ領域としてのP型の拡散層82との間にエミッタ領域としてのP型の拡散層87、88(図6参照)が配置されない構造が、図6に示す断面構造と異なる。
コンタクトホール105、106が、公知のフォトリソグラフィ技術を用い、例えば、CHFまたはCF系のガスを用いたドライエッチングにより、絶縁層90に形成される。そして、コンタクトホール105、106には、アルミ合金、例えば、Al−Si膜が選択的に形成され、N型の拡散層89と接続する電極107、108が形成される。図示したように、P型の拡散層82上にはコレクタ電極が形成されることがなく、P型の拡散層82は、主に、寄生Tr7、8の電流経路となる。
図3(A)を用いて上述したように、図5〜図7を用いて説明した縦型PNPトランジスタが、飽和領域で用いられる場合について説明する。
図6に示すように、縦型PNPトランジスタのエミッタ電極100、102には、電源電圧V1(例えば、13.0V)が印加される。コレクタ電極101には、抵抗R1(例えば、12kΩ)により電圧調整され、電源電圧V1とほぼ同等な電圧(電源電圧V1との電位差が0.3V以下の電圧(例えば、12.9V))が印加される。そして、ベース電極99、103には、可変電圧V2により所望の電圧(例えば、12.3V)が印加され、縦型PNPトランジスタがオン動作する。尚、P型の拡散層81、82の外側に位置するエピタキシャル層73と接続する電極98、104には、電源電圧V1が印加される。
次に、縦型PNPトランジスタがオン動作し、ベース電極99、103に印加される電圧(12.1V)を下げ、ベース電流を増大させると、N型の拡散層89(P型の拡散層81、82の外側に位置するN型のエピタキシャル層73を含む)、P型の拡散層81、82及びN型の拡散層83〜86(P型の拡散層81、82の内側に位置するN型のエピタキシャル層73を含む)から成る寄生Tr5、6がオン動作する。
このとき、N型の埋込層74、P型の埋込層76及びN型の埋込層78から成る寄生NPNトランジスタTr9(以下、寄生Tr9と呼ぶ。)にも寄生Tr5、6とほぼ同等な電圧が印加される。しかしながら、寄生Tr5、6は、寄生Tr9よりもベース幅が狭く、ベース領域での不純物濃度も低いため、ベース電流が低減されることで、電流増幅率(hFE)が高くなる。この構造により、寄生Tr5、6がオン動作し、P型の拡散層81、82が配置されるエピタキシャル層73表面近傍領域が、寄生Tr5、6の電流経路となる。
上述したように、縦型PNPトランジスタがオン動作する際、寄生Tr5〜8がオン動作し、寄生Tr9が駆動することを抑止できる。そして、寄生Tr9のN型の埋込層74に電流が流れることを抑止し、N型の埋込層74での電位降下が抑止できる。その結果、基板72、N型の埋込層74及びP型の埋込層76から成る寄生PNPトランジスタTr10(以下、寄生Tr10と呼ぶ。)では、ベース領域としてのN型の埋込層74とエミッタ領域としてのP型の埋込層76とのPN接合領域に、この接合領域が動作する順方向電圧が印加されることがない。そして、寄生Tr10のオン動作が抑止されることで、基板72へのリーク電流を防止できる。つまり、電源ラインからグランドラインへと電流がリークすることを防止し、グランド電位に設定された基板72の電位が変動することを防止することができる。
尚、本実施の形態では、コレクタ領域としてのP型の拡散層(実線54により囲まれる領域)が、コレクタ領域としてのP型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)よりも、その拡散幅が広く、その不純物濃度が高い場合について説明したが、この場合に限定するものではない。例えば、コレクタ領域としてのP型の拡散層(実線54により囲まれる領域)が、コレクタ領域としてのP型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)よりも、その拡散幅が広くなる構造のみにおいて、上記基板72へのリーク電流を防止する効果を得る場合でも良い。あるいは、コレクタ領域としてのP型の拡散層(実線54により囲まれる領域)が、コレクタ領域としてのP型の拡散層(実線54、一点鎖線55〜58により囲まれる領域)よりも、その不純物濃度が高くなる構造のみにおいて、上記基板72へのリーク電流を防止する効果を得る場合でも良い。
また、本実施の形態では、ベース領域としてのN型の拡散層(二点鎖線59、60により囲まれる領域)の2辺68、109に対応してコレクタ領域としてのP型の拡散層(実線54により囲まれる領域)が配置される場合について説明したが、この場合に限定するものではない。例えば、コレクタ領域としてのP型の拡散層(実線54により囲まれる領域)が、N型の拡散層(二点鎖線59、60により囲まれる領域)の辺65、67、69、71側において、エミッタ領域としてのP型の拡散層(実線61、62により囲まれる領域)と対向する領域にまで配置される場合でも良い。この場合には、縦型PNPトランジスタのコレクタ領域としてのP型の拡散層(実線54により囲まれる領域)の形成領域が増大し、コレクタ領域での寄生抵抗値が低減し、電流能力が向上される。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明するための平面図である。 本発明の実施の形態における半導体装置を説明するための(A)断面図、(B)断面図である。 本発明の実施の形態における(A)半導体装置が用いられる回路を説明するための回路図であり、(B)半導体装置内の寄生トランジスタ動作を説明するための断面図である。 本発明の実施の形態における基板へのリーク電流を説明するための図である。 本発明の実施の形態における半導体装置を説明するための平面図である。 本発明の実施の形態における半導体装置を説明するための断面図である。 本発明の実施の形態における半導体装置を説明するための断面図である。 従来の実施の形態である半導体装置を説明するための断面図である。
符号の説明
14 P型の単結晶シリコン基板
15 N型のエピタキシャル層
22 P型の拡散層
23 P型の拡散層
25 N型の拡散層

Claims (11)

  1. 少なくとも一導電型のベース拡散層と、前記ベース拡散層と重畳して形成される一導電型のベース導出拡散層と、前記ベース拡散層と重畳して形成される逆導電型のエミッタ拡散層と、前記ベース拡散層の周囲に形成される逆導電型のコレクタ拡散層とが形成される半導体層を有する半導体装置において、
    前記コレクタ拡散層は、逆導電型の第1の拡散層と、前記第1の拡散層よりも不純物濃度が濃く形成される逆導電型の第2の拡散層とを有し、
    前記第1の拡散層は、前記エミッタ拡散層を介さず前記ベース導出拡散層と対向する領域を有することを特徴とする半導体装置。
  2. 前記第2の拡散層は、前記第1の拡散層よりも拡散幅が広く形成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記第2の拡散層と前記ベース導出拡散層との間には、前記エミッタ拡散層が配置されることを特徴とする請求項1または請求項2に記載の半導体装置。
  4. 前記半導体層上には絶縁層が形成され、
    前記第2の拡散層上の絶縁層にのみコレクタ電極と接続するためのコンタクトホールが形成されることを特徴とする請求項1または請求項2に記載の半導体装置。
  5. 前記ベース拡散層、前記ベース導出拡散層及び前記エミッタ拡散層は、それぞれ前記第2の拡散層に対して対称に配置され、
    前記ベース導出拡散層は、前記第2の拡散層に対し前記エミッタ拡散層よりも離れた領域に配置されることを特徴とする請求項1または請求項2に記載の半導体装置。
  6. 前記半導体層には、前記コレクタ拡散層の周囲に形成される一導電型の拡散層と、前記一導電型の拡散層と連結する一導電型の埋込拡散層と、前記コレクタ拡散層と連結する逆導電型の埋込拡散層とが形成され、
    前記一導電型の拡散層には前記コレクタ拡散層よりも高い電位が印加され、且つ、前記一導電型の埋込拡散層と前記逆導電型の埋込拡散層とは重畳して形成されることを特徴とする請求項1または請求項2に記載の半導体装置。
  7. 少なくとも一導電型のベース拡散層と、前記ベース拡散層と重畳して形成される一導電型のベース導出拡散層と、前記ベース拡散層と重畳して形成される逆導電型のエミッタ拡散層と、前記ベース拡散層の周囲に形成される逆導電型のコレクタ拡散層とが形成される半導体層を有する半導体装置において、
    前記コレクタ拡散層は、逆導電型の第1の拡散層と、前記第1の拡散層よりも拡散幅が広く形成される逆導電型の第2の拡散層とを有し、
    前記第1の拡散層は、前記エミッタ拡散層を介さず前記ベース導出拡散層と対向する領域を有することを特徴とする半導体装置。
  8. 前記第2の拡散層と前記ベース導出拡散層との間には、前記エミッタ拡散層が配置されることを特徴とする請求項7に記載の半導体装置。
  9. 前記半導体層上には絶縁層が形成され、
    前記第2の拡散層上の絶縁層にのみコレクタ電極と接続するためのコンタクトホールが形成されることを特徴とする請求項7に記載の半導体装置。
  10. 前記ベース拡散層、前記ベース導出拡散層及び前記エミッタ拡散層は、それぞれ前記第2の拡散層に対して対称に配置され、
    前記ベース導出拡散層は、前記第2の拡散層に対し前記エミッタ拡散層よりも離れた領域に配置されることを特徴とする請求項7に記載の半導体装置。
  11. 前記半導体層には、前記コレクタ拡散層の周囲に形成される一導電型の拡散層と、前記一導電型の拡散層と連結する一導電型の埋込拡散層と、前記コレクタ拡散層と連結する逆導電型の埋込拡散層とが形成され、
    前記一導電型の拡散層には前記コレクタ拡散層よりも高い電位が印加され、且つ、前記一導電型の埋込拡散層と前記逆導電型の埋込拡散層とは重畳して形成されることを特徴とする請求項7に記載の半導体装置。
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