JP2009194196A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP2009194196A JP2009194196A JP2008034228A JP2008034228A JP2009194196A JP 2009194196 A JP2009194196 A JP 2009194196A JP 2008034228 A JP2008034228 A JP 2008034228A JP 2008034228 A JP2008034228 A JP 2008034228A JP 2009194196 A JP2009194196 A JP 2009194196A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- etching
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 56
- 239000011229 interlayer Substances 0.000 abstract description 36
- 230000000694 effects Effects 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 58
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000007654 immersion Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】簡易な手順で平面視で矩形形状を有するコンタクトを形成する。
【解決手段】半導体装置の製造方法は、層間絶縁膜108上に下層レジスト膜110を形成する工程と、下層レジスト膜110に、平面視で円形形状を有する第1の開口部と、当該第1の開口部の四方にそれぞれ配置された第2から第5の開口部とを形成する工程と、下層レジスト膜110をマスクとして層間絶縁膜108をエッチングする工程とを含む。層間絶縁膜108をエッチングする工程において、下層レジスト膜110の第1の開口部と、第2から第5の開口部とがそれぞれ隣り合う領域に硬化層132を形成し、硬化層132をマスクとして、層間絶縁膜108のエッチングを行い、層間絶縁膜108において、下層レジスト膜110の第1の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホール121を形成する。
【選択図】図6
【解決手段】半導体装置の製造方法は、層間絶縁膜108上に下層レジスト膜110を形成する工程と、下層レジスト膜110に、平面視で円形形状を有する第1の開口部と、当該第1の開口部の四方にそれぞれ配置された第2から第5の開口部とを形成する工程と、下層レジスト膜110をマスクとして層間絶縁膜108をエッチングする工程とを含む。層間絶縁膜108をエッチングする工程において、下層レジスト膜110の第1の開口部と、第2から第5の開口部とがそれぞれ隣り合う領域に硬化層132を形成し、硬化層132をマスクとして、層間絶縁膜108のエッチングを行い、層間絶縁膜108において、下層レジスト膜110の第1の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホール121を形成する。
【選択図】図6
Description
本発明は、半導体装置の製造方法および半導体装置に関する。
近年、半導体装置の分野では、配線溝やコンタクトホール等のパターン加工の微細化が進められている。従来、コンタクトホールは、レジスト解像度等の問題により、平面視で円形形状を有する。そのため、コンタクトホール内に導電材料を埋め込むことにより形成されるコンタクトも平面視で円形形状を有することになる。しかし、コンタクトが円形形状を有する場合、パターンが微細になり、径が小さくなりすぎると、コンタクトと配線との間のコンタクト抵抗が求められるものよりも大きくなってしまうことがある。
図10(a)に示すように、コンタクト20aが平面視で円形形状を有する場合、配線10との接触面積が小さくなるため、コンタクト抵抗が高くなってしまう。一方、図10(b)に示すように、コンタクト20aを大きく形成すると、配線10との接触面積は大きくなる。しかし、コンタクト径を配線幅よりも大きくしようとすると、配線10上にコンタクト20a用のコンタクトホールを形成する際に、コンタクトホール径を配線10の配線幅より広くする必要がある。そのため、配線10周囲の絶縁膜(不図示)が配線上面よりも深くエッチングされてしまうことがある。その結果、図10(c)に示すように、配線10の上面だけでなく、側面でも配線10とコンタクト20aとが接続されるようになってしまう。図10(c)は、図10(b)のB−B’断面図である。このような形状となると、コンタクトホール内に導電材料を埋め込んでコンタクトを形成する際に、ボイドが発生してしまい、コンタクト20aと配線10とのコンタクト抵抗が高くなってしまう。
特許文献1(特開2004−134574号公報)には、マスク数や工程を増やすことなく矩形のコンタクトホールを形成する半導体装置の製造方法が記載されている。レジストマスクに基づいて、層間絶縁膜をエッチングする際に、ガスを工夫することにより、パターン間隔の広い部分のレジストマスク上にフルオロカーボンが堆積されやすいようにする。一方、パターン間隔の狭い部分のレジストマスク上では、レジストマスク上にフルオロカーボンを堆積させるための平坦な部分が少なくなり、フルオロカーボンが堆積しにくくなる。
図11は、特許文献1に記載の技術を説明するための模式図である。
まず、図11(a)に示したように、レジストマスクに複数の丸いコンタクトホールパターン2aを形成する。ここで、パターン間隔の広い部分のレジストマスク上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行う。このようにすると、パターン間隔の広い部分のレジストマスク上(図中、左右または上下に隣接するパターンの間)では、エッチングによりレジストマスクの円形状の穴のエッジ部分が削られても、平坦な部分が存在するためレジストマスク上にフルオロカーボンが堆積する。そのため、フルオロカーボンの堆積が進行することにより、パターンの間隔の広い部分のレジストマスクのエッチングが抑制される。これにより、パターン間隔の広い方向への後退が防止される。
まず、図11(a)に示したように、レジストマスクに複数の丸いコンタクトホールパターン2aを形成する。ここで、パターン間隔の広い部分のレジストマスク上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行う。このようにすると、パターン間隔の広い部分のレジストマスク上(図中、左右または上下に隣接するパターンの間)では、エッチングによりレジストマスクの円形状の穴のエッジ部分が削られても、平坦な部分が存在するためレジストマスク上にフルオロカーボンが堆積する。そのため、フルオロカーボンの堆積が進行することにより、パターンの間隔の広い部分のレジストマスクのエッチングが抑制される。これにより、パターン間隔の広い方向への後退が防止される。
一方、パターンの間隔の狭い部分のレジストマスク上(図中斜め方向に隣接するパターンの間)では、エッチングによりレジストマスクの肩部に肩落ちが生じ、レジストマスク上にフルオロカーボンを堆積させるための平坦な部分が少なくなる。これにより、パターンの間隔の狭い部分のレジストマスクのエッチングが進行する。図中、「大」と示しているのは、エッチング量が多いという意味であり、「小」と示しているのは、エッチング量が少ないという意味である。
これにより、図11(b)に示すような矩形のコンタクトホール2bが形成されるようになる。このようなマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に形成されるコンタクトホールを矩形とすることができる。
図12に示すように、コンタクトホールの形状を平面視で矩形形状を有するように形成すれば、コンタクト20bと配線10との接触面積が、コンタクトが円形形状を有する場合よりも広くなる。これにより、コンタクト抵抗を低く抑えることができると考えられる。
特開2004−134574号公報
しかし、特許文献1に記載の技術では、パターンの間隔の狭い部分のレジストマスクは、エッチングとともに削られていくため、タイミングを厳密に制御しないと、図中矢印で示したコンタクトホールどうしが結合してしまい、この後にコンタクトホール内にコンタクトを形成する際にコンタクトどうしが接続してしまうという問題が生じる。
本発明によれば、
基板上に形成された被エッチング膜上にレジスト膜を形成する工程と、
前記レジスト膜に、平面視で円形形状を有する第1の開口部と、当該第1の開口部の四方にそれぞれ配置された第2から第5の開口部とを形成する工程と、
前記レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含み、
前記被エッチング膜をエッチングする工程において、前記レジスト膜の前記第1の開口部と、前記第2から第5の開口部とがそれぞれ隣り合う領域に硬化層を形成し、当該硬化層をマスクとして、前記被エッチング膜のエッチングを行い、前記被エッチング膜において、前記レジスト膜の前記第1の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホールを形成する半導体装置の製造方法が提供される。
基板上に形成された被エッチング膜上にレジスト膜を形成する工程と、
前記レジスト膜に、平面視で円形形状を有する第1の開口部と、当該第1の開口部の四方にそれぞれ配置された第2から第5の開口部とを形成する工程と、
前記レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含み、
前記被エッチング膜をエッチングする工程において、前記レジスト膜の前記第1の開口部と、前記第2から第5の開口部とがそれぞれ隣り合う領域に硬化層を形成し、当該硬化層をマスクとして、前記被エッチング膜のエッチングを行い、前記被エッチング膜において、前記レジスト膜の前記第1の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホールを形成する半導体装置の製造方法が提供される。
この方法によれば、簡易な手順で、矩形形状を有するコンタクトを形成することができる。コンタクトを矩形形状とすることにより、その下層または上層に形成された配線と接続する際に、配線との接触面積を大きくすることができ、コンタクト抵抗を下げることができる。
さらに、特許文献1に記載された様な方法だと、図11(b)に示したように、斜め方向に隣接するコンタクトホール間の距離は、エッチングの進行とともに徐々に狭くなるため、最悪の場合隣接する2つのコンタクトホールが接触してしまうことがある。そのようになると、リークが生じて問題となるため、制御が困難である。一方、上記方法によれば、隣接する開口部間には、硬化層が形成されることになる。このような硬化層は、著しく硬いため、被エッチング膜をエッチングする際にも削られることはない。そのため、被エッチング膜において、隣接する2つの開口部が接続してしまうようなこともない。隣接する開口部間の距離を狭くしても、コンタクトホール間の接続を防ぐことができるため、非常に微細な設計を行うことができる。なお、第2から第5の開口部も、それぞれ平面視で円形形状を有するものとすることができる。さらに、硬化層は、平面視で矩形形状を有するものとすることができる。
また本発明によれば、
基板と、
前記基板上に形成された絶縁膜とを含み、
前記絶縁膜には、平面視で矩形形状を有する第1のコンタクトと、当該第1のコンタクトの矩形の各辺にそれぞれ隣接して設けられた第2から第5のコンタクトとが形成された半導体装置が提供される。
基板と、
前記基板上に形成された絶縁膜とを含み、
前記絶縁膜には、平面視で矩形形状を有する第1のコンタクトと、当該第1のコンタクトの矩形の各辺にそれぞれ隣接して設けられた第2から第5のコンタクトとが形成された半導体装置が提供される。
特許文献1に記載された方法によると、形成されるコンタクトホールは、互いに千鳥格子状の配置となる。通常、コンタクトホールの配置設計は、縦横方向のグリッドラインに沿って行われる。そのため、コンタクトホールが千鳥格子状の配置となっている場合、コンタクトホールの配置設計をグリッドラインに沿ったように行うことができない。そのため、コンタクトホール間の距離が、グリッドライン間の距離よりも大きくなってしまい、微細な配置パターンとすることができない。一方、本発明の半導体装置の構成によれば、コンタクトホールをグリッドラインに沿って配置設計することができるので、微細な配置パターンとすることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、簡易な手順で平面視で矩形形状を有するコンタクトを形成することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1から図4は、本実施の形態における半導体装置の製造手順を示す工程断面図である。また、図5および図6は、本実施の形態における半導体装置の製造手順を示す平面図である。なお、図1から図4は、図5および図6のA−A’断面図に該当する。以下の実施の形態においては、下層レジスト膜、中間絶縁膜、反射防止膜、および上層レジスト膜が下からこの順で積層された多層(4層)レジスト構造を用いて被エッチング膜のパターニングを行う場合を例として説明する。
まず、半導体基板102(基板)およびその上に形成された絶縁膜104を含む構造上に、エッチング阻止膜106および層間絶縁膜108を形成する。半導体基板102は、たとえばシリコン基板とすることができる。図示していないが、半導体基板102上には、トランジスタ等の素子が形成された構成とすることができる。なお、図示していないが、絶縁膜104には、後に層間絶縁膜108に形成されるコンタクトと接続する箇所に、配線が形成された構成とすることができる。エッチング阻止膜106は、たとえばSiON膜やSiN膜とすることができる。
本実施の形態において、層間絶縁膜108がコンタクトホールを形成する対象である被エッチング膜である。層間絶縁膜108は、たとえばSiO2膜や、SiO2膜よりも比誘電率が低い低誘電率膜により構成することができる。以下の実施の形態においては、層間絶縁膜108がSiO2膜である場合を例として説明する。また、以下の実施の形態において、コンタクトホールとは、拡散層やゲート電極と配線層とを接続するコンタクトホール、2つの配線層を接続するためのビアホールのいずれでもよい。
つづいて、層間絶縁膜108上に、下層レジスト膜110を形成する。下層レジスト膜110は、i線レジストのようなノボラック樹脂やアクリル樹脂、これらの共重合体、またはKrFレジストのようなポリヒドロキシスチレンにより構成することができる。本実施の形態において、下層レジスト膜110は、このような材料のレジストを塗布した後ベークして形成することができる。
次いで、下層レジスト膜110上に中間絶縁膜112を形成する。中間絶縁膜112は、たとえば有機シリコン酸化膜等のシリコン含有膜とすることができる。また、中間絶縁膜112は複数のシリコン含有材料を膜状に積層した構成とすることもできる。
その後、中間絶縁膜112上に反射防止膜114を形成する。反射防止膜114は、たとえば、有機膜とすることができる。
つづいて、反射防止膜114上に上層レジスト膜116を形成する。上層レジスト膜116としては、たとえば、ArF液浸露光用のレジストを用いることができる。上層レジスト膜116は、樹脂組成物の塗布やCVD法により形成することができる。
その後、ArF液浸露光および現像等のフォトリソグラフィー法により、上層レジスト膜116に所定のレジストパターンを形成する。ここで、所定のレジストパターンは、それぞれ平面視で円形形状を有する複数のコンタクトホールパターン120(開口部)を有する。図1(a)は、この状態を示す図である。
また、図5(a)は、この状態の半導体装置100を示す平面図である。図5(a)に示すように、複数の円形形状を有するコンタクトホールパターン120がマトリクス状に配置される。とくに、矩形形状としたいコンタクトホールに対応する箇所のコンタクトホールパターン120は、その四方が他のコンタクトホールパターン120で囲まれた配置とすることができる。なお、隣接するコンタクトホールパターン120間の距離(隣接するコンタクトホール外周間の距離)は、たとえばコンタクトホールパターン120の直径100%以上115%が好ましく、とくに100%、すなわちコンタクトホールパターン120の直径と同じ距留)が好ましい。
つづいて、上層レジスト膜116のパターンを用いて、下層を順次ドライエッチングしていく。ここで、ドライエッチングは、たとえば、容量結合型プラズマ(Capacitive coupled plasma:CCP)や誘導結合型プラズマ(Inductive coupled plasma:ICP)等のプラズマ方式を用いるエッチング装置を用いて行うことができる。
まず、上層レジスト膜116をマスクとして、反射防止膜114をエッチングする(図1(b))。このとき、エッチングガスとしては、たとえば、フッ化炭素ガスを用いることができる。フッ化炭素ガスとしては、たとえばCF4等のパーフルオロカーボン(PFC)等を用いることができる。このエッチング処理は、多層レジスト膜を用いて反射防止膜をエッチングする際に通常用いられる手法と同様とすることができる。一例として、エッチングガスの圧力=100mT、Power(TOP/BTM)=1500/450W、ガス流量CF4=400sccm、時間=25秒とすることができる。ここで、エッチングは異なる2つの周波数の電力を用いて行われ、TOPは高周波、BTMは低周波のそれぞれのパワーを示す。
次いで、上層レジスト膜116および反射防止膜114をマスクとして、中間絶縁膜112をエッチングする(図2(a))。このとき、エッチングガスとしては、たとえば、フッ化炭素ガスとAr等の不活性ガスとの混合ガスを用いることができる。フッ化炭素ガスとしては、たとえばCF4等のパーフルオロカーボン(PFC)等を用いることができる。具体的には、たとえば、エッチングガスとしてCF4/Ar混合ガスを用いることができる。このエッチング処理は、多層レジスト膜を用いて中間絶縁膜112をエッチングする際に通常用いられる手法と同様とすることができる。一例として、エッチングガスの圧力=30mT、Power(TOP/BTM)=1500/300W、ガス流量CF4/Ar=70/1000sccm、時間=20秒とすることができる。
なお、反射防止膜114および中間絶縁膜112のエッチングは、同じガスを用いて同時に行うようにしてもよい。
その後、上層レジスト膜116、反射防止膜114、および中間絶縁膜112をマスクとして、下層レジスト膜110をエッチングする(図2(b))。このとき、エッチングガスとしては、たとえば、酸素等の酸化性ガスを含むものを用いることができる。具体的には、たとえば、エッチングガスとしてO2/N2混合ガスを用いることができる。一例として、エッチングガスの圧力=10mT、Power(TOP/BTM)=1800/300W、ガス流量O2/N2=30/250sccm、時間=60秒とすることができる。この過程で、上層レジスト膜116および反射防止膜114もエッチング除去される。本実施の形態においては、下層レジスト膜110をベークしているが、下層レジスト膜110をエッチングするためのエッチングガスとしてO2/N2混合ガスのように酸化性ガスを含むものを用いることにより、下層レジスト膜110のパターニングを良好に行うことができる。
つづいて、中間絶縁膜112および下層レジスト膜110をマスクとして、層間絶縁膜108をエッチングする。このとき、エッチングガスとしては、フッ化炭素ガスと、Ar等の不活性ガスと、酸素や一酸化炭素等の酸化性ガスとの混合ガスを用いることができる。フッ化炭素ガスとしては、C2F4,C2F6,C4F8,C5F8,C4F6等分子中にカーボンを複数有するガスを用いることができる。これらの中でも、C5F8やC4F6が好ましく用いられる。これらは、酸化膜のレートが高く、SiONやSiN等のエッチング阻止膜106との選択比を高くできるからである。具体的には、たとえば、エッチングガスとしてC5F8/Ar/CO/O2混合ガスや、C4F6/Ar/O2混合ガスを用いることができる。
中間絶縁膜112および下層レジスト膜110をマスクとして、上記のようなエッチングガスを用いて層間絶縁膜108のエッチングを開始すると、まず中間絶縁膜112がエッチング除去される。そして、下層レジスト膜110が上面に露出する。この状態の平面図を図5(b)に示す。このとき、下層レジスト膜110には、図5(a)を参照して説明したように、上層レジスト膜116に形成されたコンタクトホールパターン120を反映した円形形状を有する複数のコンタクトホールパターン120(第1から第5の開口部)が形成されている。
このような状態で、さらにエッチングガスを照射すると、図3(a)に示すように、コンタクトホールパターン120の側壁上部から、下層レジスト膜110が徐々に削られるとともに、下層レジスト膜110が硬化し始め、コンタクトホールパターン120周囲に準硬化層130が形成される。この状態の平面図を図5(c)に示す。
さらにエッチングガスの照射を続けると、準硬化層130がコンタクトホールパターン120周囲に徐々に広がっていく。そして、隣接する2つのコンタクトホールパターン120周囲に形成された準硬化層130が重なった領域が、非常に硬い硬化層132となる(図3(b)、図6(a))。
さらにエッチングガスの照射を続けると、硬化層132がマスクとなり、硬化層132下方では下層レジスト膜110および層間絶縁膜108がそれ以上エッチングされなくなる。一方、硬化層132が形成された箇所以外では、下層レジスト膜110および層間絶縁膜108のエッチングが進行する(図4(a))。
これにより、図6(b)に示すように、四方を他のコンタクトホールパターン120で囲まれたコンタクトホールパターン120は、平面視で矩形形状を有するようになる。
その後、酸素プラズマを照射した後、アッシングにより硬化層132および下層レジスト膜110を除去する(図4(b)、図6(b))。
本実施の形態においては、層間絶縁膜108を除去するためのエッチングガスの照射を通常よりも長い時間行う。これにより、下層レジスト膜110に最初に形成されたコンタクトホールパターン120のパターン以外の部分もエッチングされるとともに、硬化層132が形成される。エッチングガスの照射は、除去する層間絶縁膜108の膜厚にも依存するが、たとえば240秒以上とすることができる。
一例として、エッチングガスの圧力=30mT、Power(TOP/BTM)=2400/2700W、C5F8/Ar/CO/O2=20/950/40/22sccm、時間=250秒とすることができる。また、他の一例として、エッチングガスの圧力=30mT、Power(TOP/BTM)=1500/3000W、C4F6/Ar/O2=23/1000/22sccm、時間=280秒とすることができる。このように、所定のガスを用いるとともに、長い時間エッチングガスを照射することにより、下層レジスト膜110に硬化層132を形成することができ、平面視で矩形形状を有するコンタクトホール121を形成することができる。
その後、層間絶縁膜108をマスクとして、エッチング阻止膜106をエッチングする。これ以降の処理は、通常のエッチング処理と同様の手法で行うことができる。
次に、本実施の形態において、矩形形状を有するコンタクトホールパターン120が形成されるメカニズムを図7から図9を参照して説明する。
図7(a)は、下層レジスト膜110に複数のコンタクトホールパターン120が形成された状態を示す平面図である。ここでは、説明のために、中心に設けられたコンタクトホールパターン120を120Aとして示す。コンタクトホールパターン120Aの図中上下左右の四方には、他のコンタクトホールパターン120が形成されている。このような開口パターンを有する下層レジスト膜110を用いて、上述したフッ化炭素ガスを含む混合ガスを照射する。これにより、下層レジスト膜110のコンタクトホールパターン120下方の層間絶縁膜108(ここでは不図示)がエッチングされる。また同時に、下層レジスト膜110もコンタクトホールパターン120周囲の上部分から徐々に横方向および縦方向に削られつつ、コンタクトホールパターン120の周囲に準硬化層130が形成される(図7(b))。
図7(a)は、下層レジスト膜110に複数のコンタクトホールパターン120が形成された状態を示す平面図である。ここでは、説明のために、中心に設けられたコンタクトホールパターン120を120Aとして示す。コンタクトホールパターン120Aの図中上下左右の四方には、他のコンタクトホールパターン120が形成されている。このような開口パターンを有する下層レジスト膜110を用いて、上述したフッ化炭素ガスを含む混合ガスを照射する。これにより、下層レジスト膜110のコンタクトホールパターン120下方の層間絶縁膜108(ここでは不図示)がエッチングされる。また同時に、下層レジスト膜110もコンタクトホールパターン120周囲の上部分から徐々に横方向および縦方向に削られつつ、コンタクトホールパターン120の周囲に準硬化層130が形成される(図7(b))。
準硬化層130は、各コンタクトホールパターン120の周囲に徐々に広がっていく。隣接する2つのコンタクトホールパターン120の周囲にそれぞれ形成された準硬化層130が互いに重なる程広がると、その部分は、非常に硬い硬化層132となる(図8(a))。この硬化層132は、隣接するコンタクトホールパターン120間に矩形形状を有するように形成される。
このとき、下層レジスト膜110および層間絶縁膜108は、下層レジスト膜110に形成されたコンタクトホールパターン120が広がるように徐々に削られていくが、硬化層132が形成された部分では、その下方の下層レジスト膜110のエッチングが阻止される。つまり、硬化層132が形成された部分では、コンタクトホールパターン120のエッチングによる広がりが阻止される。
そのため、硬化層132が形成された部分では、硬化層132の形状を反映したかたちでコンタクトホールパターン120の形状が規定される。四方を他のコンタクトホールパターン120で囲まれたコンタクトホールパターン120Aは、四方を硬化層132で囲まれた形状となるため、矩形形状を有するようになる。一方、硬化層132が形成されていない部分では、下層レジスト膜110の横方向および縦方向のエッチングが進み、徐々に削られていく。そのため、他のコンタクトホールパターン120と隣接しておらず、硬化層132が形成されていない部分では、コンタクトホールパターン120の形状が徐々に広がる(図8(b))。なお、コンタクトホールパターン120の形状が徐々に広がるとともに、コンタクトホールパターン120の周囲に準硬化層130が形成されていくが、ここでは記載を省略している。下層レジスト膜110が削られた箇所では、下層レジスト膜110をマスクとして、その下層の層間絶縁膜108も削られる。これにより、層間絶縁膜108にコンタクトホール121(121A)が形成される(図9)。
本実施の形態において、コンタクトホールパターン120Aに対応する箇所に形成されるコンタクトホール121Aは、平面視で矩形形状を有する。さらに、コンタクトホール121Aの矩形の各辺に隣接する箇所、すなわち各辺に沿った位置にそれぞれ他のコンタクトホールが形成される。図9では、矩形形状を有するコンタクトホール121Aを1つしか示していないが、さらに多数のコンタクトホールパターン120をマトリクス状に配置しておくことにより、図6(b)に示したように、複数の矩形形状を有するコンタクトホール121を形成することができる。
次に、本実施の形態における半導体装置100およびその製造手順の効果を説明する。
本実施の形態における半導体装置100の製造手順によれば、下層レジスト膜110に従来と同様の円形形状を有するコンタクトホールパターン120を形成した後、隣接するコンタクトホールパターン120間に硬化層132が形成されるように制御するだけで、層間絶縁膜108に矩形形状を有するコンタクトホール121を形成することができる。これにより、簡易な手順で、矩形形状を有するコンタクトを形成することができる。コンタクトを矩形形状とすることにより、その下層または上層に形成された配線と接続する際に、配線との接触面積を大きくすることができ、コンタクト抵抗を下げることができる。
本実施の形態における半導体装置100の製造手順によれば、下層レジスト膜110に従来と同様の円形形状を有するコンタクトホールパターン120を形成した後、隣接するコンタクトホールパターン120間に硬化層132が形成されるように制御するだけで、層間絶縁膜108に矩形形状を有するコンタクトホール121を形成することができる。これにより、簡易な手順で、矩形形状を有するコンタクトを形成することができる。コンタクトを矩形形状とすることにより、その下層または上層に形成された配線と接続する際に、配線との接触面積を大きくすることができ、コンタクト抵抗を下げることができる。
さらに、特許文献1に記載された様な方法だと、図11(b)に示したように、斜め方向に隣接するコンタクトホール間の距離は、エッチングの進行とともに徐々に狭くなるため、最悪の場合隣接する2つのコンタクトホールが接触してしまうことがある。そのようになると、リークが生じて問題となるため、制御が困難である。
一方、本実施の形態における半導体装置100の製造手順によれば、下層レジスト膜110のコンタクトホールパターン120周囲が硬化されていく過程において、隣接するコンタクトホールパターン120間には、硬化層132が形成されることになる。このような硬化層132は、著しく硬いため、層間絶縁膜108をエッチングする際にも削られることはない。そのため、層間絶縁膜108において、隣接する2つのコンタクトホールが接続してしまうようなこともない。隣接するコンタクト間の距離を狭くしても、コンタクトホール間の接続を防ぐことができるため、非常に微細な設計を行うことができる。
以上で説明した硬化層132は、とくに、下層レジスト膜110、中間絶縁膜112、および上層レジスト膜116等を含む多層レジスト構造の下層レジスト膜110において、安定的に形成することができる。このような多層レジスト構造においては、上層レジスト膜116には微細なパターンを形成するために比較的柔らかい膜が用いられる。一方、下層レジスト膜110としては、上層レジスト膜116に比べて硬い膜が用いられる。このような膜を用いた場合には、下層レジスト膜110のエッチングとともに下層レジスト膜110に準硬化層130が形成され、その結果硬化層132が形成されるようになる。また、層間絶縁膜108に形成されるコンタクトホール121の寸法は、下層レジスト膜110のエッチング時間等を調整することにより、適宜調整可能である。
さらに、特許文献1に記載された方法によると、形成されるコンタクトホールは、互いに千鳥格子状の配置となる。すなわち、あるコンタクトホールに注目すると、そのコンタクトホールの斜め方向に他のコンタクトホールが形成されることになる。
一方、本実施の形態における半導体装置100の構成によれば、矩形形状を有するコンタクトホール121Aの矩形の各辺に隣接する箇所、すなわち各辺に沿った位置にそれぞれ他のコンタクトホールが形成される。そのため、たとえば、縦横方向のグリッドラインに沿って、密集してコンタクトを形成させたいような場合に、各コンタクトホールをグリッドラインに沿って形成することができるようになる。これにより、微細構造が可能となるとともに、設計を容易に行うことができるようになる。
(実施例1)
図1から図6を参照して説明した手順で、層間絶縁膜108にコンタクトホールを形成する処理を行った。
各膜の構成は以下のようにした。
エッチング阻止膜106:SiON膜(膜厚50nm)
層間絶縁膜108:SiO2膜(膜厚750nm)
下層レジスト膜110:i線レジスト(膜厚350nm)
中間絶縁膜112:SiO2膜(膜厚60nm)
反射防止膜114:有機膜(膜厚60nm)
上層レジスト膜116:ArF液浸露光用のレジスト(膜厚230nm)
図1から図6を参照して説明した手順で、層間絶縁膜108にコンタクトホールを形成する処理を行った。
各膜の構成は以下のようにした。
エッチング阻止膜106:SiON膜(膜厚50nm)
層間絶縁膜108:SiO2膜(膜厚750nm)
下層レジスト膜110:i線レジスト(膜厚350nm)
中間絶縁膜112:SiO2膜(膜厚60nm)
反射防止膜114:有機膜(膜厚60nm)
上層レジスト膜116:ArF液浸露光用のレジスト(膜厚230nm)
各膜のエッチング条件は、以下のようにした。
反射防止膜114:エッチングガスの圧力=100mT、Power(TOP/BTM)=1500/450W、ガス流量CF4=400sccm、時間=25秒
中間絶縁膜112: エッチングガスの圧力=30mT、Power(TOP/BTM)=1500/300W、ガス流量CF4/Ar=70/1000sccm、時間=20秒
下層レジスト膜110:エッチングガスの圧力=10mT、Power(TOP/BTM)=1800/300W、ガス流量O2/N2=30/250sccm、時間=60秒
層間絶縁膜108:エッチングガスの圧力=30mT、Power(TOP/BTM)=2400/2700W、C5F8/Ar/CO/O2=20/950/40/22sccm、時間=250秒
エッチング阻止膜106:エッチングガスの圧力=25mT、Power(TOP/BTM)=1500/600W、CHF3/Ar/O2=50/400/20sccm、時間=30秒
反射防止膜114:エッチングガスの圧力=100mT、Power(TOP/BTM)=1500/450W、ガス流量CF4=400sccm、時間=25秒
中間絶縁膜112: エッチングガスの圧力=30mT、Power(TOP/BTM)=1500/300W、ガス流量CF4/Ar=70/1000sccm、時間=20秒
下層レジスト膜110:エッチングガスの圧力=10mT、Power(TOP/BTM)=1800/300W、ガス流量O2/N2=30/250sccm、時間=60秒
層間絶縁膜108:エッチングガスの圧力=30mT、Power(TOP/BTM)=2400/2700W、C5F8/Ar/CO/O2=20/950/40/22sccm、時間=250秒
エッチング阻止膜106:エッチングガスの圧力=25mT、Power(TOP/BTM)=1500/600W、CHF3/Ar/O2=50/400/20sccm、時間=30秒
この結果、他のコンタクトホールパターン120で囲まれた箇所のコンタクトホールパターン120に対応するコンタクトホールが矩形形状を有することが確認できた。
(実施例2)
層間絶縁膜108をエッチングする際の条件を異ならせた点を除いて実施例1と同様に行った。層間絶縁膜108をエッチングする際の条件は、エッチングガスの圧力=30mT、Power(TOP/BTM)=1500/3000W、C4F6/Ar/O2=23/1000/22sccm、時間=280秒とした。
層間絶縁膜108をエッチングする際の条件を異ならせた点を除いて実施例1と同様に行った。層間絶縁膜108をエッチングする際の条件は、エッチングガスの圧力=30mT、Power(TOP/BTM)=1500/3000W、C4F6/Ar/O2=23/1000/22sccm、時間=280秒とした。
この結果、他のコンタクトホールパターン120で囲まれた箇所のコンタクトホールパターン120に対応するコンタクトホールが矩形形状を有することが確認できた。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態においては、被エッチング膜である層間絶縁膜108をエッチングするためのガスで、下層レジスト膜110に硬化層132が形成される例を示した。しかし、下層レジスト膜110に硬化層132が形成されるようなガスでは、その下層の被エッチング膜がエッチングできないような場合は、下層レジスト膜110に硬化層132が形成された後に、異なるガスを用いて、下層レジスト膜110をマスクとして被エッチング膜をエッチングするようにすることもできる。
さらに、半導体装置の動作に関与するコンタクトを矩形形状にするために、その周囲に、半導体装置の動作には関与しないダミーのコンタクトを配置するようにしてもよい。このようなダミーを設けることにより、所望のコンタクトを矩形形状とすることができる。
なお、以上の実施の形態においては、コンタクトホールパターン120が正円形である場合を示したが、コンタクトホールパターン120は、楕円形とすることもできる。また、矩形形状を有するコンタクトホール121が正方形である場合を例として示しているが、これも長方形とすることもできる。
100 半導体装置
102 半導体基板
104 絶縁膜
106 エッチング阻止膜
108 層間絶縁膜
110 下層レジスト膜
112 中間絶縁膜
114 反射防止膜
116 上層レジスト膜
120 コンタクトホールパターン
120A コンタクトホールパターン
121 コンタクトホール
121A コンタクトホール
130 準硬化層
132 硬化層
102 半導体基板
104 絶縁膜
106 エッチング阻止膜
108 層間絶縁膜
110 下層レジスト膜
112 中間絶縁膜
114 反射防止膜
116 上層レジスト膜
120 コンタクトホールパターン
120A コンタクトホールパターン
121 コンタクトホール
121A コンタクトホール
130 準硬化層
132 硬化層
Claims (7)
- 基板上に形成された被エッチング膜上にレジスト膜を形成する工程と、
前記レジスト膜に、平面視で円形形状を有する第1の開口部と、当該第1の開口部の四方にそれぞれ配置された第2から第5の開口部とを形成する工程と、
前記レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含み、
前記被エッチング膜をエッチングする工程において、前記レジスト膜の前記第1の開口部と、前記第2から第5の開口部とがそれぞれ隣り合う領域に硬化層を形成し、当該硬化層をマスクとして、前記被エッチング膜のエッチングを行い、前記被エッチング膜において、前記レジスト膜の前記第1の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホールを形成する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記レジスト膜は、下層レジスト膜、中間絶縁膜および上層レジスト膜が下層からこの順で形成された多層レジスト膜の下層レジスト膜であって、
前記レジスト膜を形成する工程は、前記被エッチング膜上に、前記下層レジスト膜、前記中間絶縁膜および前記上層レジスト膜をこの順で形成する工程を含み、
前記レジスト膜に前記第1から第5の開口部を形成する工程は、前記上層レジスト膜に前記第1から前記第5の開口部と同形状の開口部を形成する工程と、前記上層レジスト膜をマスクとして前記中間絶縁膜をパターニングする工程と、前記中間絶縁膜をマスクとして前記下層レジスト膜に前記第1から第5の開口部を形成する工程と、を含む半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記多層レジスト膜は、前記中間絶縁膜と前記上層レジスト膜との間に形成された反射防止膜をさらに含み、
前記レジスト膜を形成する工程は、前記中間絶縁膜上に前記反射防止膜を形成する工程をさらに含み、前記上層レジスト膜は、前記反射防止膜上に形成された半導体装置の製造方法。 - 請求項1から3いずれかに記載の半導体装置の製造方法において、
前記被エッチング膜をエッチングする工程において、前記レジスト膜が表面に露出した状態で、C5H8またはC4F6を含むエッチングガスを照射する半導体装置の製造方法。 - 請求項1から4いずれかに記載の半導体装置の製造方法において、
前記被エッチング膜がシリコン酸化膜である半導体装置の製造方法。 - 請求項1から5いずれかに記載の半導体装置の製造方法において、
前記レジスト膜がi線レジストである半導体装置の製造方法。 - 基板と、
前記基板上に形成された絶縁膜とを含み、
前記絶縁膜には、平面視で矩形形状を有する第1のコンタクトと、当該第1のコンタクトの矩形の各辺にそれぞれ隣接して設けられた第2から第5のコンタクトとが形成された半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008034228A JP2009194196A (ja) | 2008-02-15 | 2008-02-15 | 半導体装置の製造方法および半導体装置 |
US12/320,101 US7906436B2 (en) | 2008-02-15 | 2009-01-16 | Method of manufacturing semiconductor device, and semiconductor device |
CN2009100063832A CN101510526B (zh) | 2008-02-15 | 2009-02-16 | 制造半导体器件的方法和半导体器件 |
US12/929,664 US8395238B2 (en) | 2008-02-15 | 2011-02-07 | Method of manufacturing semiconductor device, and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008034228A JP2009194196A (ja) | 2008-02-15 | 2008-02-15 | 半導体装置の製造方法および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009194196A true JP2009194196A (ja) | 2009-08-27 |
Family
ID=40954341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008034228A Pending JP2009194196A (ja) | 2008-02-15 | 2008-02-15 | 半導体装置の製造方法および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7906436B2 (ja) |
JP (1) | JP2009194196A (ja) |
CN (1) | CN101510526B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
US8062971B2 (en) * | 2008-03-19 | 2011-11-22 | Infineon Technologies Ag | Dual damascene process |
US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
US8759977B2 (en) | 2012-04-30 | 2014-06-24 | International Business Machines Corporation | Elongated via structures |
US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US9543165B2 (en) * | 2015-02-13 | 2017-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device |
CN112908837A (zh) * | 2019-11-19 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体器件及半导体器件的制备方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH088233A (ja) * | 1994-06-17 | 1996-01-12 | Texas Instr Japan Ltd | 半導体装置の製造方法及びこの方法に用いる処理液 |
JP2000058644A (ja) * | 1998-08-10 | 2000-02-25 | Sharp Corp | 多層配線の形成方法 |
JP2001343757A (ja) * | 2000-03-28 | 2001-12-14 | Toshiba Corp | レジストパターンの形成方法 |
JP2004319972A (ja) * | 2003-03-31 | 2004-11-11 | Tokyo Electron Ltd | エッチング方法及びエッチング装置 |
JP2007123842A (ja) * | 2005-09-29 | 2007-05-17 | Renesas Technology Corp | 半導体装置の製造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4557797A (en) * | 1984-06-01 | 1985-12-10 | Texas Instruments Incorporated | Resist process using anti-reflective coating |
JPH04216548A (ja) * | 1990-12-18 | 1992-08-06 | Mitsubishi Electric Corp | フォトマスク |
US5483741A (en) * | 1993-09-03 | 1996-01-16 | Micron Technology, Inc. | Method for fabricating a self limiting silicon based interconnect for testing bare semiconductor dice |
US5770350A (en) * | 1993-11-09 | 1998-06-23 | Lg Semicon Co. Ltd. | Method for forming pattern using multilayer resist |
KR970007967B1 (en) * | 1994-05-11 | 1997-05-19 | Hyundai Electronics Ind | Fabrication method and semiconductor device |
JPH0943841A (ja) * | 1995-05-25 | 1997-02-14 | Tokyo Ohka Kogyo Co Ltd | ポジ型ホトレジスト組成物およびこれを用いた多層レジスト材料 |
US6077633A (en) * | 1998-12-14 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Mask and method of forming a mask for avoiding side lobe problems in forming contact holes |
JP3516611B2 (ja) * | 1999-06-29 | 2004-04-05 | シャープ株式会社 | 半導体装置、その製造方法及び半導体装置用基板 |
US6303992B1 (en) * | 1999-07-06 | 2001-10-16 | Visteon Global Technologies, Inc. | Interposer for mounting semiconductor dice on substrates |
EP1085572A3 (en) * | 1999-09-16 | 2006-04-19 | Texas Instruments Incorporated | Low pass filter integral with semiconductor package |
US6767682B1 (en) * | 2000-04-27 | 2004-07-27 | Infineon Technologies Ag | Method for producing quadratic contact holes utilizing side lobe formation |
JP2004134574A (ja) | 2002-10-10 | 2004-04-30 | Renesas Technology Corp | 半導体装置の製造方法 |
JP4494221B2 (ja) * | 2003-02-28 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | フォトマスク及びその作製方法並びにパターン形成方法 |
JP2006019455A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US7741716B1 (en) * | 2005-11-08 | 2010-06-22 | Altera Corporation | Integrated circuit bond pad structures |
US8137898B2 (en) * | 2007-07-23 | 2012-03-20 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
US20090294977A1 (en) * | 2008-06-02 | 2009-12-03 | Che-Yuan Jao | Semiconductor die and bond pad arrangement method thereof |
US8609327B2 (en) * | 2008-07-10 | 2013-12-17 | International Business Machines Corporation | Forming sub-lithographic patterns using double exposure |
-
2008
- 2008-02-15 JP JP2008034228A patent/JP2009194196A/ja active Pending
-
2009
- 2009-01-16 US US12/320,101 patent/US7906436B2/en not_active Expired - Fee Related
- 2009-02-16 CN CN2009100063832A patent/CN101510526B/zh not_active Expired - Fee Related
-
2011
- 2011-02-07 US US12/929,664 patent/US8395238B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH088233A (ja) * | 1994-06-17 | 1996-01-12 | Texas Instr Japan Ltd | 半導体装置の製造方法及びこの方法に用いる処理液 |
JP2000058644A (ja) * | 1998-08-10 | 2000-02-25 | Sharp Corp | 多層配線の形成方法 |
JP2001343757A (ja) * | 2000-03-28 | 2001-12-14 | Toshiba Corp | レジストパターンの形成方法 |
JP2004319972A (ja) * | 2003-03-31 | 2004-11-11 | Tokyo Electron Ltd | エッチング方法及びエッチング装置 |
JP2007123842A (ja) * | 2005-09-29 | 2007-05-17 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20090206475A1 (en) | 2009-08-20 |
US8395238B2 (en) | 2013-03-12 |
CN101510526A (zh) | 2009-08-19 |
US20110127677A1 (en) | 2011-06-02 |
US7906436B2 (en) | 2011-03-15 |
CN101510526B (zh) | 2012-01-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009194196A (ja) | 半導体装置の製造方法および半導体装置 | |
US8673544B2 (en) | Method of forming openings | |
KR100880323B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
US9159579B2 (en) | Lithography using multilayer spacer for reduced spacer footing | |
CA2843399C (en) | Improved sidewall image transfer process | |
US8846517B2 (en) | Methods of forming a pattern on a substrate | |
US20080160765A1 (en) | Method for forming pattern in semiconductor device | |
KR100842753B1 (ko) | 스페이서를 이용한 반도체소자의 패턴 형성방법 | |
KR100948464B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
US20090047788A1 (en) | Method for fabricating semiconductor device | |
US8481429B2 (en) | Method of manufacturing semiconductor device | |
JP2012209552A (ja) | 半導体装置の製造方法 | |
JP2011059579A (ja) | マスクパターンの形成方法及び半導体装置の製造方法 | |
JP4016009B2 (ja) | パターン形成方法及び半導体装置の製造方法 | |
JP2007300125A (ja) | 半導体素子の微細パターンの形成方法 | |
KR100919349B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR20090050698A (ko) | 반도체 소자의 제조 방법 | |
US20100221670A1 (en) | Pattern formation method | |
US9348230B2 (en) | Method of manufacturing semiconductor device | |
KR100891532B1 (ko) | 반도체 소자의 패턴 형성방법 | |
KR20080002536A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
KR100989481B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR20090067369A (ko) | 반도체 소자의 미세패턴 형성방법 | |
JP2007096214A (ja) | 半導体装置の製造方法 | |
KR20060104397A (ko) | 반도체 소자의 패턴 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130212 |