JP2009032714A - 半導体集積回路、表示装置及び電子回路 - Google Patents

Abstract

【課題】カスケード接続経路の基点として初期設定データを取り込むことができ、また、カスケード接続経路の上流から供給された初期設定データを取り込むことができる半導体集積回路を提供する。
【解決手段】初期設定データの入出力に用いられるシステムインタフェース端子と拡張用インタフェース端子とを有する。前記システムインタフェース端子から入力したシステムインタフェース情報に含まれる初期設定データを内部に格納すると共に当該システムインタフェース情報を前記拡張用インタフェース端子から前記半導体集積回路の外部に出力する第１初期設定動作、又は前記拡張用インタフェース端子から入力されたシステムインタフェース情報に含まれる初期設定データを内部に格納すると共に当該システムインタフェース情報を前記拡張用インタフェース端子から前記半導体集積回路の外部に出力する第２初期設定動作が選択可能にされる。
【選択図】図１

Description

本発明は、半導体集積回路に初期設定データを取り込む技術、更には、表示装置に搭載された表示デバイスの表示サイズや表示特性に応じて表示駆動制御用の複数の半導体集積回路に初期設定データを供給するための経路制御技術、また、電子回路に搭載された制御用の複数の半導体集積回路に初期設定データをセットする技術に関し、例えばアクティブマトリクス型の液晶ディスプレイパネルに適用して有効な技術に関する。

パーソナルコンピュータや情報携帯端末装置等の比較的表示サイズの大きな液晶パネルには複数個のドライバＬＳＩが並列配置される。並列配置された複数のドライバＬＳＩをカスケード接続し、複数のドライバＬＳＩに直列的にデータを供給するようにした技術が特許文献１，２に記載される。特許文献1において直列的に供給されるデータは表示データである。特許文献２において直列的に供給されるデータはコマンドである。

特開２００４−２０５９０１号公報 特開２００３−６００６１号公報

しかしながら、ドライバＬＳＩをカスケード接続して表示データやコマンドを直列的に供給する場合には、ドライバＬＳＩをカスケード接続する配線の抵抗が大きい場合には転送速度は遅くなり、表示動作周波数を高くし難いことが本発明者によって見出された。例えば、ＣＯＧ（Chop On Glass）構造の液晶パネルにおいては、ガラス基板上の配線パターンとしてはＩＴＯ（Indium Tin Oxide）配線に代表されるような可視光透過性の化合物配線パターンが用いられている。これは可視光の透過率が９０％程度のように高いため液晶パネルや有機ＥＬパネルの電極や配線パターンに多用される。ドライバＬＳＩをガラス基板に搭載する場合、ドライバＬＳＩのバンプ電極は異方性導電性フィルム（ＡＣＦ：Anisotropy Conductive Film）等を用いてＩＴＯ配線に結合される。このとき、ドライバＬＳＩをカスケード接続する配線にも、当然ＩＴＯ配線が用いられる。ＩＴＯ配線パターンはフレキシブル基板（ＦＰＣ基板）の銅配線等に比べて格段に高抵抗である。高抵抗故にＩＴＯ配線パターンを幅広で形成するのがよいが、それには限界がある。

上記特許文献では全く考慮されていないことであるが、表示駆動データとは別にドライバＬＳＩの初期設定のための初期設定データを入力しなければならない場合、表示動作に比べて初期設定データの入力動作にはさほどの高速性が要求されることはないという事情を考慮すべきことが本発明者によって見出された。

また、ＣＯＧ構造の液晶パネルに搭載されたドライバＬＳＩは、当該ドライバＬＳＩの外部端子が結合されたＩＴＯ配線パターンとフレキシブル基板の配線パターンとをＡＦＣで結合して、ホストシステムに接続される。これを考慮すると、複数個のドライバＬＳＩをカスケード接続する場合に、必ずしもカスケード接続端のドライバＬＳＩを基点に必要な情報を供給しなければならないことはない。逆に、カスケード接続端されたドライバＬＳＩのどこらでも基点に必要な情報を供給できるようにすることが、液晶パネルとホストシステムとの接続形態やＦＰＣ基板の構造に対して融通性を増すのに役立つ。

本発明の目的は、カスケード接続経路の基点として初期設定データを取り込むことができ、また、カスケード接続経路の上流から供給された初期設定データを取り込むことができる半導体集積回路を提供することにある。

本発明の別の目的は、表示動作を低速化せずに初期設定データ供給のための配線経路を簡素化することができる表示装置を提供することにある。

本発明の更に別の目的は、処理データに対する処理動作を低速化せずに初期設定データ供給のための配線経路を簡素化することができる電子回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路は、初期設定データの入出力に用いられるシステムインタフェース端子と拡張用インタフェース端子とを有する。前記システムインタフェース端子から入力したシステムインタフェース情報に含まれる初期設定データを内部に格納すると共に当該システムインタフェース情報を前記拡張用インタフェース端子から前記半導体集積回路の外部に出力する第１初期設定動作、又は前記拡張用インタフェース端子から入力されたシステムインタフェース情報に含まれる初期設定データを内部に格納すると共に当該システムインタフェース情報を前記拡張用インタフェース端子から前記半導体集積回路の外部に出力する第２初期設定動作を選択可能に構成される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、第１初期設定動作を選択することによってカスケード接続経路の基点として初期設定データを取り込むことができ、また、第２初期設定動作を選択することによりカスケード接続経路の上流から供給された初期設定データを取り込むことができる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕半導体集積回路（６）は、処理データを半導体集積回路の外部から入力する第１の外部インタフェース回路（３０）、処理データを処理する処理回路（４０）、初期設定データを保持することが可能な記憶回路（５０）、前記記憶回路が保持する初期設定データに基づいて前記処理回路の動作を制御する制御回路（６０，６１）、及び第２の外部インタフェース回路（７０）を有する。前記第２の外部インタフェース回路は、夫々前記半導体集積回路の外部端子である第１インタフェース端子群（Ｔ−ＨＳＴ（システムインタフェース端子群））と一対の第２インタフェース端子群（Ｔ―ＥＸＴＮ１，Ｔ−ＥＸＴＮ２）拡張用インタフェース端子群））とを有する。前記第２の外部インタフェース回路は、第１初期設定動作又は第２初期設定動作を選択可能である。第１初期設定動作は、前記システムインタフェース端子群から入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記拡張用インタフェース端子群から前記半導体集積回路の外部に出力する動作である。第２初期設定動作は、一方の前記拡張用インタフェース端子群から入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記拡張用インタフェース端子群から前記半導体集積回路の外部に出力する動作である。

第１初期設定動作を選択することによって前記半導体集積回路はカスケード接続経路の基点として初期設定データを取り込むことができる。また、第２初期設定動作を選択することによって前記半導体集積回路はカスケード接続経路の上流から供給された初期設定データを取り込むことができる。

〔２〕項１の半導体集積回路において、前記第２の外部インタフェース回路は、前記半導体集積回路の外部端子である第１モード端子（ＳＹＳＭＳ）を有し、前記第２の外部インタフェース回路は、前記第１モード端子が所定の状態のときは前記第１初期設定動作を選択し、前記第１モード端子が他の状態のときは前記第２初期設定動作を選択する。

〔３〕項２の半導体集積回路において、前記第２の外部インタフェース回路は前記第１初期設定動作において前記一対の拡張用インタフェース端子群の双方からシステムインタフェース情報を出力する。

第１初期設定動作が選択された前記半導体集積回路はカスケード接続経路の基端又は中間点の何れの位置でも基点として初期設定データを取り込んで下流に供給することができる。このときに拡張用インタフェース端子群からシステムインタフェース情報を出力する出力形態は上記の双方出力形態に固定する他に、モード信号によって、双方、一方又は他方の一つの出力形態を選択するようにしてもよいが、その場合には２ビット分のモード端子が必要になる。

〔４〕項３の半導体集積回路において、前記第２の外部インタフェース回路は、前記半導体集積回路の外部端子である第２モード端子（ＩＲＬ）を有する。この第２の外部インタフェース回路は、前記第２モード端子の状態に応じて、前記第２初期設定動作で一方をシステムインタフェース情報の入力端子群とし他方をシステムインタフェース情報の出力端子群とする、前記一対の拡張用インタフェース端子群に対する入出力の割り当てを切換えることができる。カスケード接続された前記半導体集積回路に伝達されるシステムインタフェース情報の向きに対して容易に対応することができる。

〔５〕半導体集積回路（６）は、駆動データを前記半導体集積回路の外部から入力する第１の外部インタフェース回路（３０）、前記第１の外部インタフェース回路から供給される駆動データに基づいて駆動信号を出力する駆動回路（４０）、初期設定データを保持することが可能な記憶回路（５０）、前記記憶回路が保持する初期設定データに基づいて前記駆動回路による駆動信号の出力動作を制御する制御回路（６０，６１）、及び前記第２の外部インタフェース回路（７０）を有する。前記第２の外部インタフェース回路は、夫々前記半導体集積回路の外部端子であるシステムインタフェース端子群（Ｔ−ＨＳＴ）と一対の拡張用インタフェース端子群（Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２）を有する。前記第２の外部インタフェース回路は、第１初期設定動作又は第２初期設定動作を選択する。第１初期設定動作は、前記システムインタフェース端子群から入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記拡張用インタフェース端子群から前記半導体集積回路の外部に出力する動作である、第２初期設定動作は、前記半導体集積回路の外部から一方の前記拡張用インタフェース端子群に入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記拡張用インタフェース端子群から前記半導体集積回路の外部に出力する動作である。

第１初期設定動作を選択することによって前記半導体集積回路はカスケード接続経路の基点として初期設定データを取り込むことができる。また、第２初期設定動作を選択することによって前記半導体集積回路はカスケード接続経路の上流から供給された初期設定データを取り込むことができる。

〔６〕項５の半導体集積回路において、前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第３モード端子（ＥＳＥＬ）を有する。前記第２の外部インタフェース回路は、前記システムインタフェース情報のインタフェースモードとして、前記第３モード端子の状態に応じて、ＳＰＩによるシリアル入力インタフェース機能、又はＳＰＩによるメモリアクセスインタフェース機能を選択する。半導体集積回路はインタフェース端子数の少ないＳＰＩ（Serial Peripheral Interface）によりホストシステムからシリアルインタフェースで直接システムインタフェース情報を受取り、また、ホストシステムがシリアルEEPROM等のメモリに予め書き込んだシステムインタフェース情報をメモリアクセスによって取り込むことが可能になる。

〔７〕項６の半導体集積回路において、前記第２の外部インタフェース回路は、システムインタフェース端子群として、夫々外部端子であるチップセレクト端子（ＣＳＸ）、データ入力端子（ＳＤＩ）、データ出力端子（ＳＤＯ）及び前記データ入力端子によるデータ取り込みタイミングを規定するクロック端子（ＳＣＫ）を有する。

〔８〕項７の半導体集積回路において、前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第４モード端子（ＥＥＰ）を有する。前記第２の外部インタフェース回路は、前記第４モード端子が所定状態のときＳＰＩによるメモリリードアクセスを可能とし、前記第４モード端子が他の状態のとき前記システムインタフェース端子を高インピーダンスにする。シリアルＥＥＰＲＯＭ等に予めシステムインタフェース情報を書込むとき、前記システムインタフェース端子によるインタフェース機能を不可能にする選択を行う。これにより、シリアルＥＥＰＲＯＭ等への書込みアクセス情報を第２の外部インタフェース回路が直接取り込む誤動作を防止することができる。

〔９〕項８の半導体集積回路において、前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第１モード端子（ＳＹＳＭＳ）を有する。前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作を選択する。

〔１０〕項９の半導体集積回路において、前記第２の外部インタフェース回路は、前記一対の拡張用インタフェース端子群として第１拡張用インタフェース端子群（Ｔ−ＥＸＴＮ１）と第２拡張用インタフェース端子群（Ｔ−ＥＸＴＮ２）を備える。前記第２の外部インタフェース回路は、前記第１初期設定動作において前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群の双方からシステムインタフェース情報を出力する。

〔１１〕項１０の半導体集積回路において、前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第２モード端子（ＩＬＲ）を有する。前記第２の外部インタフェース回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第１拡張用インタフェース端子群から出力する状態を選択する。

〔１２〕項１１の半導体集積回路において、前記第１拡張用インタフェース端子群は、チップセレクト信号の入出力に用いられる第１チップセレクト信号入出力端子（ＣＣＳ１）、初期設定データの入出力に用いられる第１データ入出力端子（ＣＤＴ１）、クロック信号の入出力に用いられる第１クロック信号入出力端子（ＣＳＫ１）、及びチップセレクト信号の出力に用いられる第１チップセレクト信号出力端子（ＧＣＳ１）を有する。前記第２拡張用インタフェース端子群は、チップセレクト信号の入出力に用いられる第２チップセレクト信号入出力端子（ＣＣＳ２）、初期設定データの入出力に用いられる第２データ入出力端子（ＣＤＴ２）、クロック信号の入出力に用いられる第２クロック信号入出力端子（ＣＳＫ２）、及びチップセレクト信号の出力に用いられる第２チップセレクト信号出力端子（ＧＣＳ２）を有する。前記第１及び第２チップセレクト信号入出力端子（ＣＣＳ１，ＣＣＳ２）はカスケード接続された前記半導体集積回路間におけるチップ選択信号の伝達に用いられる。前記第１及び第２チップセレクト信号出力端子（ＧＣＳ１，ＧＣＳ２）は例えば前記半導体集積回路とは異なる種類の半導体集積回路に対するチップ選択信号の出力端子として機能される。前記第２モード端子が所定の状態のとき、前記第１チップセレクト信号入出力端子、第１データ入出力端子及び第１クロック信号入出力端子は信号の入力端子として機能され且つ第１チップセレクト信号出力端子は固定レベル出力端子として機能され、第２チップセレクト信号入出力端子、第２データ入出力端子、第２クロック信号入出力端子及び第２クロック信号出力端子は信号の出力端子として機能される。前記第２モード端子が他の状態のとき、前記第２チップセレクト信号入出力端子、第２データ入出力端子及び第２クロック信号入出力端子は信号の入力端子として機能され且つ第２チップセレクト信号出力端子は固定レベル出力端子として機能され、前記第１チップセレクト信号入出力端子、第１データ入出力端子、第１クロック信号入出力端子及び第１チップセレクト信号出力端子は信号の出力端子として機能される。

〔１３〕項１２の半導体集積回路において、前記制御回路は、前記駆動回路による駆動タイミングに同期するタイミング信号を半導体集積回路の外部に出力する第１タイミング出力端子（ＧＳＴＰ１，ＧＣＬＫ１）及び第２タイミング出力端子（ＧＳＴＰ２、ＧＣＬＫ２）を有する。前記第１タイミング出力端子から前記タイミング信号を出力する状態、前記第２タイミング出力端子から前記タイミング信号を出力する状態、又は前記第１タイミング出力端子及び第２タイミング出力端子の何れからも前記タイミング信号を出力しない状態の何れかを、前記記憶回路に記憶された所定の初期設定データに従って選択可能である。カスケード接続された最下流の半導体集積回路だけがこれとは異なる半導体集積回路にタイミング信号を出力することができ、その他の半導体集積回路がタイミング信号の無用な出力を行うことによるノイズの発生を抑制したりすることができる。

〔１４〕項１３の半導体集積回路において、前記記憶回路は、前記初期設定データとして表示サイズデータ及びγ補正データを格納する記憶領域を有する。液晶パネルを駆動する半導体集積回路の場合には、駆動すべき液晶パネルのサイズや表示特性に対して駆動を最適化することが可能になる。

〔１５〕表示装置（１）は、可視光透過性を有する第１乃至第３の化合物配線パターンを有しアクティブマトリクス型のディスプレイ（３）が形成されたパネル基板（２）に、前記ディスプレイの複数の信号電極を駆動する複数の第１半導体集積回路（６）、及び前記ディスプレイの複数の走査電極を駆動する第２半導体集積回路（７）が搭載される。前記第１半導体集積回路及び第２半導体集積回路は第１及び第２の前記化合物配線パターン（８，９）に結合されたフレキシブル配線基板（１３）の配線（１５，１６）を介してホストシステムに接続可能にされる。前記第１の化合物配線パターン（８）の一端部は前記ホストシステムから表示データが供給される前記フレキシブル配線基板上の配線（１５）に結合され、第１の化合物配線パターンの他端部は前記夫々の第１半導体集積回路に並列的に結合される。前記第２の化合物配線パターン（９）の一端部は前記ホストシステムから表示制御の初期設定データを含むシステムインタフェース情報が供給される前記フレキシブル配線基板上の配線（１６）に結合され、第２の化合物配線パターンの他端部は所定の一つの第１半導体集積回路に結合される。前記第３の化合物配線パターン（１２）は前記第１半導体集積回路及び第２半導体集積回路を直列的に接続し、前記所定の一つの第１半導体集積回路が受取ったシステムインタフェース情報は前記第３の化合物配線パターンを介してその他の第１半導体集積回路及び前記第２半導体集積回路に直列的に供給される。

表示データは第１の化合物配線パターンを介して第１半導体集積回路の夫々に並列的に供給されるから高速な表示動作にも対応できる。表示動作に比べて高速性が要求されない初期設定動作のための初期設定データの供給には第１及び第２半導体集積回路をカスケード接続する第３の化合物配線パターンを用いて行うから、カスケード接続された一つの第１半導体集積回路をその初期設定データの供給基点として、当該一つの第１半導体集積回路に第１の化合物配線パターンを用いてホストシステムからの初期設定データを供給すればよい。したがって、初期設定データの供給のためにフレキシブル配線基板上の配線と前記パネル基板上の化合物配線パターンとの接続箇所を減らすことができる。接続箇所が少なくなれば、接続部分の化合物配線パターンの幅を大きくすることが容易になり、化合物配線パターンの抵抗を小さくすることが容易になる。また、カスケード接続された一つの第１半導体集積回路をその初期設定データの供給基点とすればよいから、ディスプレイパネル基板とホストシステムとの接続形態やフレキシブル基板の配線構造に対して融通性を増すことができる。

〔１６〕項１５の表示装置において、前記可視光透過性を有する化合物配線パターンはＩＴＯ（Indium Tin Oxide）配線パターンである。

〔１７〕項１６の表示装置において、前記パネル基板はガラス又はポリエチレンテレフタレートである。例えば液晶パネルにはガラスが用いられ、電子ペーパーにはポリエチレンテレフタレートが用いられる。

〔１８〕項１５の表示装置において、表示制御の初期設定データを含むシステムインタフェース情報が前記ホストシステムから供給されるフレキシブル配線基板上の配線の途中に、前記表示制御の初期設定データが書込み可能にされる不揮発性メモリ（２１）を有する。第２化合物配線パターンに結合された第１半導体集積回路はホストシステムからシリアルインタフェース等で直接システムインタフェース情報を受取ることも可能であるが、前記不揮発性メモリが配置されれば、予めホストシステムによって不揮発性メモリに書き込まれたシステムインタフェース情報を第１半導体集積回路がアクセスして取り込み可能になる。

〔１９〕項１８の表示装置において、前記第１半導体集積回路はホストシステムからインタフェース情報を受取るホストインタフェースモードとして、ＳＰＩによるシリアル入力インタフェースモードとＳＰＩによるメモリアクセスインタフェースモードを選択可能に有する。

〔２０〕項１５の表示装置において、前記第１半導体集積回路（６）は、前記第１の化合物配線パターン（８）に接続する第１の外部インタフェース回路（３０）、前記第１の外部インタフェース回路から供給される処理データに基づいて前記信号電極を駆動する駆動回路（４０）、前記初期設定データを保持することが可能な記憶回路（５０）、前記記憶回路が保持する初期設定データに基づいて前記駆動回路の動作を制御する制御回路（６０，６１）、及び前記第１半導体集積回路の外部端子としてシステムインタフェース端子群（Ｔ−ＨＳＴ）と一対の拡張用インタフェース端子群（Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２）を持つ第２の外部インタフェース回路（７０）を有する。前記所定の一つの第１半導体集積回路の前記第２の外部インタフェース回路には、前記第２の化合物配線パターン（９）からシステムインタフェース端子に入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記拡張用インタフェース端子群から前記第３の化合物配線パターン（１２）に出力する第１初期設定動作が選択される。その他の第１半導体集積回路の前記第２の外部インタフェース回路には、前記第３の化合物配線パターンから一方の前記拡張用インタフェース端子群に入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記拡張用インタフェース端子群から前記第３の化合物配線パターンに出力する第２初期設定動作が選択される。

〔２１〕項２０の表示装置において、前記第１半導体集積回路は、外部端子である第１モード端子（ＳＹＳＭＳ）を有する。前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作を選択する。

〔２２〕項２１の表示装置において、前記第２の外部インタフェース回路は、前記一対の拡張用インタフェース端子群として第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群を備える。前記第１初期設定動作が選択された第１半導体集積回路の前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群はともに前記第３の化合物配線パターンに前記システムインタフェース情報を出力する。

〔２３〕項２２の表示装置において、一つの前記第１半導体集積回路が有する第１拡張用インタフェース端子群と第２拡張用インタフェース端子群の夫々に接続される前記第３の化合物配線パターンは、当該第１拡張用インタフェース端子群と第２拡張用インタフェース端子群との間で分断されている。第３の化合物配線パターンのインピーダンスを下げることができる。

〔２４〕項２３の表示装置において、前記第１半導体集積回路は、外部端子である第２モード端子（ＩＬＲ）を有する。前記第２初期設定動作が選択された第１半導体集積回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第１拡張用インタフェース端子群から出力する状態を選択する。

〔２５〕表示装置（１）は、可視光透過性を有する第１乃至第３の化合物配線パターンを有し画像表示部（３）が構成されたパネル基板（２）に、前記画像表示部を制御する複数の制御用半導体集積回路（６）が設けられ、前記制御用半導体集積回路は前記化合物配線パターンを介してホストシステムに接続可能にされる。前記第１の化合物配線パターン（８）は前記ホストシステムから供給される制御データを受け、当該第１の化合物配線パターンは前記夫々の制御用半導体集積回路に並列的に結合される。前記第２の化合物配線パターン（９）は前記ホストシステムから初期設定データを含むシステムインタフェース情報を受け、当該第２の化合物配線パターンは所定の一つの制御用半導体集積回路に結合される。前記第３の化合物配線パターン（１２）は複数の制御用半導体集積回路を直列的に接続し、前記所定の一つの制御用半導体集積回路が受取ったシステムインタフェース情報は前記第３の化合物配線パターンを介してその他の制御用半導体集積回路に直列的に供給される。

〔２６〕項２５の表示装置において、前記可視光透過性を有する化合物配線パターンはＩＴＯ（Indium Tin Oxide）配線パターンである。

〔２７〕項２６の表示装置において、前記パネル基板はガラス又はポリエチレンテレフタレートである。

〔２８〕項２５の表示装置において、前記制御用半導体集積回路（６）は、前記第１の化合物配線パターンに接続する第１の外部インタフェース回路（３０）、前記第１の外部インタフェース回路から供給される制御データを処理する処理回路（４０）、前記初期設定データを保持することが可能な記憶回路（５０）、前記憶回路が保持する初期設定データに基づいて前記処理回路の動作を制御する制御回路（６０，６１）、及び前記制御用半導体集積回路の外部端子としてシステムインタフェース端子群と一対の拡張用インタフェース端子群を持つ第２の外部インタフェース回路（７０）を有する。前記所定の一つの制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第２の化合物配線パターンからシステムインタフェース端子に入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記拡張用インタフェース端子から前記第３の化合物配線パターンに出力する第１初期設定動作が選択される。その他の制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第３の化合物配線パターンから一方の前記拡張用インタフェース端子群に入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記拡張用インタフェース端子群から前記第３の化合物配線パターンに出力する第２初期設定動作が選択される。

〔２９〕項２８の表示装置において、前記制御用半導体集積回路は、外部端子である第１モード端子を有する。前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作が選択される。

〔３０〕項２９の表示装置において、前記第２の外部インタフェース回路は、前記一対の拡張用インタフェース端子群として第１拡張用インタフェース端子分及び第２拡張用インタフェース端子群を備える。前記第１初期設定動作が選択された前記所定の一つの制御用半導体集積回路の前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群はともに前記第３の化合物配線パターンに前記システムインタフェース情報を出力する。

〔３１〕項３０の表示装置において、一つの前記制御用半導体集積回路が有する前記第１拡張用インタフェース端子群と前記第２拡張用インタフェース端子群の夫々に接続される前記第３の化合物配線パターンは、当該第１拡張用インタフェース端子群と第２拡張用インタフェース端子群との間で分断されている。

〔３２〕項３１の表示装置において、前記制御用半導体集積回路は、外部端子である第２モード端子を有する。前記制御用半導体集積回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第１拡張用インタフェース端子群から出力する状態を選択する。

〔３３〕電子回路（１）は、第１乃至第３の配線パターンを有する基板（２）に、複数の制御用半導体集積回路（６、７）が設けられ、前記制御用半導体集積回路は前記第１乃至第３の配線パターンを介して初期設定データと処理データがホストシステムから供給可能にされる。前記第１の配線パターン（８）は前記ホストシステムから供給される処理データを受け、当該第１の配線パターンは前記夫々の制御用半導体集積回路に並列的に結合される。前記第２の配線パターン（９）は前記ホストシステムから初期設定データをを受け、当該第２の配線パターンは所定の一つの制御用半導体集積回路に結合される。前記第３の配線パターン（１２）は複数の制御用半導体集積回路を直列的に接続し、前記所定の一つの制御用半導体集積回路が受取った初期設定データは前記第３の配線パターンを介してその他の制御用半導体集積回路に直列的に供給される。

〔３４〕項３３の電子回路において、前記配線パターンはＩＴＯ（Indium Tin Oxide）配線パターンである。

〔３５〕項３５の電子回路において、前記基板はガラス又はポリエチレンテレフタレートである。

〔３６〕項３３の電子回路において、前記制御用半導体集積回路は、前記第１の配線パターンに接続する第１の外部インタフェース回路、前記第１の外部インタフェース回路から供給される処理データを処理する処理回路、前記初期設定データを保持することが可能な記憶回路、前記憶回路が保持する初期設定データに基づいて前記処理回路の動作を制御する制御回路、及び前記制御用半導体集積回路の外部端子としてシステムインタフェース端子群と一対の拡張用インタフェース端子群を持つ第２の外部インタフェース回路を有する。前記所定の一つの制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第２の配線パターンからシステムインタフェース端子群に入力した初期設定データを前記記憶回路に書き込むと共に当該初期設定データを前記拡張用インタフェース端子群から前記第３の配線パターンに出力する第１初期設定動作が選択される。その他の制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第３の配線パターンから一方の前記拡張用インタフェース端子群に入力された初期設定データを前記記憶回路に書き込むと共に当該初期設定データを他方の前記拡張用インタフェース端子群から前記第３の配線パターンに出力する第２初期設定動作が選択される。

〔３７〕項３６の電子回路において、前記制御用半導体集積回路は、外部端子である第１モード端子を有する。前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作を選択する。

〔３８〕項３７の電子回路において、前記第２の外部インタフェース回路は、前記一対の拡張用インタフェース端子群として第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群を備える。前記第１初期設定動作が選択された前記所定の一つの制御用半導体集積回路の前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群はともに前記第３の配線パターンに前記初期設定データを出力する。

〔３９〕項３８の電子回路において、一つの前記制御用半導体集積回路が有する第１拡張用インタフェース端子群と第２拡張用インタフェース端子群の夫々に接続される前記第３の配線パターンは、当該第１拡張用インタフェース端子群と第２拡張用インタフェース端子群との間で分断されている。

〔４０〕項３９の電子回路において、前記制御用半導体集積回路は、外部端子である第２モード端子を有する。前記制御用半導体集積回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群から初期設定データを入力し且つ入力した初期設定データを前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群から初期設定データを入力し且つ入力した初期設定データを前記第１拡張用インタフェース端子群から出力する状態を選択する。

２．実施の形態の詳細
実施の形態について更に詳述する。

《液晶ディスプレイパネル》
図１には液晶ディスプレイパネルの概略的な構成が例示される。同図に示される液晶ディスプレイパネル１はガラス製のパネル基板２に液晶及びスイッチングトランジスタ等からなるアクティブマトリクス型の液晶ディスプレイ（ＤＩＳＰ）３が形成される。液晶ディスプレイ３は多数の信号電極と走査電極が交差配置され、その交点位置にはスイッチングトランジスタが形成されている。スイッチングトランジスタのゲート電極は対応する走査電極に、例えばソース電極は対応する信号電極に結合される。信号電極や走査電極は例えばＩＴＯ配線パターンによってパネル基板２の縁辺部分に引き出されている。ＩＴＯ（Indium Tin Oxide）配線パターンはたとえば酸化インジュームに数％の錫を添加した化合物配線パターンであり、可視光透光性を有し、アルミニウム等の金属配線に比べると比較的大きな抵抗値を有する。４はＩＴＯで形成された信号電極配線パターン、５はＩＴＯで形成された走査電極配線パターンである。

６は信号電極を駆動するためのソースドライバ（ＳＤＲＶ）、７は走査電極を駆動するためのゲートドライバ(ＧＤＲＶ)であり、夫々に半導体集積回路化されている。ソースドライバ６及びゲートドライバ７はＣＯＧ（Chip On Glass）法により、対応するＩＴＯ配線パターンの上に実装されている。実装には例えばソースドライバ６及びゲートドライバ７の外部端子であるバンプ電極をＡＣＦ（Anisotropic Conductive Film：異方性導電フィルム）を用いて対応するＩＴＯ配線パターンに結合する技術が用いられる。ソースドライバ６の信号電極駆動用外部端子は信号電極配線パターン４に結合され、ゲートドライバ７の走査電極駆動用外部端子は走査電極配線パターン５に結合される。ソースドライバ６及びゲートドライバ７のその他の外部端子はＩＴＯ配線パターン８，９，１０，１１，１２に結合される。ＩＴＯ配線パターン８，９，１０は外部インタフェース用パターンであり、ＩＴＯ配線パターン１１，１２はソースドライバ６及びゲートドライバ７の所定の外部端子間の接続に用いられるパターンである。

１５はホストシステム１４と液晶ディスプレイパネル１を接続するフレキシブル基板（ＦＰＣ基板）である。フレキシブル基板１３は銅等で形成された金属配線パターン１５，１６，１７を有する。フレキシブル基板１３の一縁辺部分は金属配線パターン１５，１６，１７の一端がＩＴＯ配線パターン８，９，１０に導通するようにＡＣＦでパネル基板２の端縁部分に固定される。金属配線パターン１５，１６，１７の他端にはコネクタ１８が設けられ、このコネクタ１８にホストプロセッサ１９（ＰＲＣＳ）及び表示制御用のアクセラレータ（ＡＣＣＬ）２０に結合される。金属配線パターン１６の途中にはＳＰＩ（Serial Peripheral Interface）によるシリアＥＥＰＲＯＭ２１が接続されている。ホストプロセッサ１９は液晶ディスプレイパネル１に対して初期設定若しくはモード設定等を行う。アクセラレータ２０はホストプロセッサ１９からの指示に従って表示データの描画制御及び表示制御に特化されたプロセッサである。

前記金属配線パターン１５にはアクセラレータ２０から表示データが供給される。前記ＩＴＯ配線パターン（第１の化合物配線パターン）８の一端部は前記金属配線パターン１５に共通に結合され、ＩＴＯ配線パターン８の他端は夫々のソースドライバ６における表示データ入力端子に結合される。前記金属配線パターン１６にはホストプロセッサ１９からドライバ６，７の初期設定データを含むシステムインタフェース情報が供給される。金属配線パターン１６はＩＴＯ配線パターン（第２の化合物配線パターン）９の一端に結合され、ＩＴＯ配線パターン９の他端は所定の一つのソースドライバ６_ａの後述するシステムインタフェース端子に結合される。ＩＴＯ配線パターン１２（第３の化合物配線パターン）は複数個のソースドライバ６及びゲートドライバ７を直列的に接続し、前記一つの第１ドライバＬＳＩ６_ａが受取ったシステムインタフェース情報は前記ＩＴＯ配線パターン１２を介してその他のソースドライバ６及びゲートドライバＩ７に直列的に供給される。

《ソースドライバＬＳＩ》
図２にはソースドライバ６の構成が例示される。ソースドライバ６は、例えば相補型ＭＯＳ集積回路製造技術によって１個の半導体基板に形成され、第１の外部インタフェース回路（ＦＳＴＩＦ）３０、駆動回路４０、記憶回路としてのインデックスレジスタ（ＩＤＸＲＥＧ）５０、制御回路６０、６１、及び第２の外部インタフェース回路（ＳＮＤＩＦ）７０を有する。

前記第１の外部インタフェース回路３０は表示データを入力する回路である。表示データの入力インタフェース回路としてＲＧＢレシーバ（ＲＧＢＲＣＶ）３１と高速差動入力インタフェースを実現するＬＶＤＳ（Low Voltage Differential Signaling）レシーバ（ＬＶＤＳＲＣＶ）３２を備え、セレクタ(ＲＳＥＬ)３３で選択されたデータをデータコントロール回路（ＤＣＮＴ）３４で並列化して駆動回路４０に供給する。ＲＧＢレシーバ３１はＲＧＢインタフェース端子群Ｔ−ＲＧＢに結合され、ＬＶＤＳレシーバ３２はＬＶＤＳインタフェース端子群Ｔ−ＬＶＤＳに結合される。ＰＤ［２３：０］はＲＧＢデータの入力端子である。ＬＶＤＳインタフェースのための外部端子として差動クロック入力端子ＲＣＬＫＰ／Ｍ、４ビット分の差動データ入力端子ＲＤＩＮ０Ｐ／Ｍ−ＲＤＩＮ３Ｐ／Ｍが例示される。ＲＧＢインタフェース端子群（Ｔ−ＲＧＢ）及びＬＶＤＳインタフェース端子群Ｔ−ＬＶＤＳは前記ＩＴＯ配線パターン（ＩＴＯＰ）８に結合される。

駆動回路４０は前記第１の外部インタフェース回路から供給されるデータ（RGB[17:0]）に基づいて駆動端子Ｓ１−Ｓ１２８４から駆動信号を出力する。駆動回路４０はシフトレジスタ（ＳＦＴＲＥＧ）４１、入力データラッチ（ＩＮＤＬＡＴ）４２、表示データラッチ（ＤＩＳＰＤＬＡＴ）４３、Ｄ／Ａ変換回路（ＤＡＣ）４４、入力アンプ（ＩＮＡＭＰ）４５及び出力制御回路（ＯＵＴＣＮＴ）４６を有する。

インデックスレジスタ５０は例えばＳＲＡＭ等によって構成され、ソースドライバ６の初期設定データを保持する。例えば初期設定データは、表示サイズデータ及びγ補正データ等である。駆動すべき液晶パネルのサイズや表示特性に対して駆動を最適化することが可能になる。

制御回路６０はインデックスレジスタ５０が保持する初期設定データに基づいて、前記駆動回路４０による駆動信号の出力動作並びに動作タイミングの制御を行うタイミングコントローラ（ＴＭＧＣＮＴ）である。制御回路６１はインデックスレジスタ５０が保持する初期設定データに基づいてγ補正を行うγ補正回路（γＡＤＪＳＴ）である。

前記第２の外部インタフェース回路７０はシステムインタフェース回路（ＳＹＳＩＦ）７１とチップ間入出力回路（ＢＣＩＦ）７２を有する。

システムインタフェース回路７１はシステムインタフェース端子群Ｔ−ＨＳＴとモード端子群Ｔ−ＭＯＤとを有する。チップ間入出力回路７２は一対の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１、Ｔ−ＥＸＴＮ２を有する。図１の構成においてカスケード接続されたソースドライバＬＳＩの内の一つのソースドライバＬＳＩのシステムインタフェース端子群Ｔ−ＨＳＴはＩＴＯ配線パターン９に結合される。その他のソースドライバＬＳＩのシステムインタフェース端子群Ｔ−ＨＳＴと、ソースドライバＬＳＩのモード端子群Ｔ−ＭＯＤの一部はＩＴＯ配線パターン１１によりＶＣＣＤＵＭ又はＧＮＤＤＵＭに結合されレベル固定される。拡張用インタフェース端子群Ｔ−ＥＸＴＮ１、Ｔ−ＥＸＴＮ２はＩＴＯ配線パターン１２に結合される。

システムインタフェース回路７１はシステムインタフェース端子群Ｔ−ＨＳＴ又は一方の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１又はＴ−ＥＸＴＮ２から受取ったシステムインタフェース情報に基づいてインデックスレジスタ５０に対する初期設定データの書き込みを制御する。ＡＤＲＥＳＳ［７：０］は書込みアドレスであり、ＤＡＴＡ［７：０］は書込みデータである。例えばシステムインタフェース回路７１は入力された１６ビットデータ（ＡＤＲＥＳＳ［７：０］，ＤＡＴＡ［７：０］）毎に上位８ビット（ＡＤＲＥＳＳ［７：０］）がインデックスレジスタ（ＩＤＸＲＥＧ）９１のアドレスに合致した場合にのみ、当該インデックスレジスタ９１の該当アドレスに下位８ビットの初期設定データ（ＤＡＴＡ［７：０］）を格納する。

システムインタフェース回路７１による初期設定動作は第１初期設定動作又は第２初期設定動作とされる。第１初期設定動作は、前記システムインタフェース端子群Ｔ−ＨＳＴから入力したシステムインタフェース情報に含まれる初期設定データをインデックスレジスタ５０に書き込むと共に当該システムインタフェース情報をチップ間入出力回路７２の双方の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２から並列にソースドライバ６の左右から外部に出力する動作である。第２初期設定動作は、ソースドライバ６の外部から一方の前記拡張用インタフェース端子群Ｔ−ＥＸＴＮ１（又はＴ−ＥＸＴＮ２）に入力されたシステムインタフェース情報に含まれる初期設定データをインデックスレジスタ５０に書き込むと共に当該システムインタフェース情報を他方の前記拡張用インタフェース端子群Ｔ−ＥＸＴＮ２（又はＴ−ＥＸＴＮ１）から前記ソースドライバ６の外部に出力する動作である。図２において、一対の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２は隣同士に配置されているが、図２に示される外部端子の配置は実際の端子レイアウトとは相違されている。一対の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２はソースドライバ６のバンプ電極アレイの両端に離間して配置される。

《ソースドライバＬＳＩの動作モード》
システムインタフェース回路７１は第１モード端子ＳＹＳＭＳ、第２モード端子ＩＲＬ、第３モード端子ＥＳＥＬ、第４モード端子ＥＥＰを有する。

第１モード端子ＳＹＳＭＳが論理値“０”のときは前記第１初期設定動作を選択し、論理値“１”のときは前記第２初期設定動作を選択する。第１初期設定動作を選択するソースドライバ６はカスケード接続された複数のソースドライバ６の中ではホストインタフェースと言う点でマスタ動作を行い、第２初期設定動作を選択するソースドライバ６はスレーブ動作を行うものと位置付けることができる。

第１初期設定動作が選択されたソースドライバ６は前記一対の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１、Ｔ−ＥＸＴＮ２の両方からシステムインタフェース情報を並列に出力する。これにより、第１初期設定動作が選択されたソースドライバ６はカスケード接続経路の基端又は中間点の何れの位置でも基点として初期設定データを取り込んで下流に供給することができる。このとき、拡張用インタフェース端子群からシステムインタフェース情報を出力する出力形態は上記の双方出力形態に固定する場合の他に、モード信号によって、双方、一方又は他方の一つの出力形態を選択するようにしてもよいが、その場合には２ビット分のモード端子を追加しなければならない。したがって外部端子数削減という点で上記構成はベストである。

第２モード端子ＩＲＬが論理値“０”のときは例えばソースドライバ６の左側の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１に入力動作が選択され、ソースドライバ６の右側の拡張用インタフェース端子群Ｔ−ＥＸＴＮ２に出力動作が選択される。第２モード端子ＩＲＬが論理値“１”のときは逆にソースドライバ６の左側の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１に出力動作が選択され、ソースドライバ６の右側の拡張用インタフェース端子群Ｔ−ＥＸＴＮ２に入力動作が選択される。前記一対の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２に対する入出力の割り当てを切換えることができる。カスケード接続されたソースドライバ６に伝達されるシステムインタフェース情報の向きに対して容易に対応することができる。尚、当該第２モード端子ＩＲＬの設定は第１モード端子ＳＹＳＭＳによってスレーブ動作が選択されているときだけ有効になる。

システムインタフェース回路７１はシステムインタフェース端子群Ｔ−ＨＳＴによる前記システムインタフェース情報のインタフェースモードとして、ＳＰＩによるシリアル入力インタフェース機能、又はＳＰＩによるＥＥＰＲＯＭアクセスインタフェース機能を選択可能である。例えばシステムインタフェース端子群Ｔ−ＨＳＴとして、チップセレクト端子ＣＳＸ／ＥＣＳ、データ入力端子ＳＤＩ／ＥＤＩ、データ出力端子ＳＤＯ／ＥＤＯ及び前記データ入力端子によるデータ取り込みタイミングを規定するクロック端子ＳＣＫ／ＥＳＫを有する。尚、ＣＳＸ，ＳＤＩ，ＳＤＯ，ＳＣＫはＳＰＩによるシリアル入力インタフェース機能にける端子名を意味し、ＥＣＳ，ＥＤＩ，ＥＤＯ，ＥＳＫはＳＰＩによるＥＥＰＲＯＭインタフェース機能における端子名を意味する。

第３モードＥＳＥＬが論理値“０”のときはＳＰＩによるシリアル入力インタフェース機能が選択される。このとき、モード端子ＳＹＳＭＳによりマスタ動作が選択されているときは、システムインタフェース回路７１はプロセッサ１９からシリアルインタフェースで直接システムインタフェース情報を受取る。一方、モード端子ＳＹＳＭＳによりスレーブ動作が選択されているときは、システムインタフェース回路７１はチップ間インタフェース回路７２から受取ったシステムインタフェース情報を、プロセッサ１９からシリアルインタフェースで受取ったシステムインタフェース情報とみなして初期設定データの書込み等を行う。また、第３モードＥＳＥＬが論理値“１”のときはＳＰＩによるＥＥＰＲＯＭアクセスインタフェース機能が選択される。このとき、モード端子ＳＹＳＭＳによりマスタ動作が選択されているときは、システムインタフェース回路７１はシリアルインタフェースで直接ＥＥＰＲＯＭをリードアクセスしてシステムインタフェース情報を読み込む。一方、モード端子ＳＹＳＭＳによりスレーブ動作が選択されているときは、システムインタフェース回路７１はチップ間インタフェース回路７２から受取ったシステムインタフェース情報を、ＥＥＰＲＯＭから読み込んだシステムインタフェース情報とみなして初期設定データの書込み等を行う。

第４モード端子ＥＥＰはシステムインタフェース回路７１にＥＥＰＲＯＭインタフェース機能を選択したときのＥＥＰＲＯＭの動作を選択する。論理値“０”のときシステムインタフェース回路７１は自動でＥＥＰＲＯＭからシステムインタフェース情報を読み出す動作を開始する。この動作の開始は、特に制限されないが、外部リセット信号ＲＥＳＥＴＸによりリセット解除後、ＡＣＣＬ２０の信号に同期される。論理値“１”にされるとシステムインタフェース回路７１は前記システムインタフェース端子群Ｔ−ＨＳＴを高インピーダンスとし、インタフェース機能が不可能にされる。シリアルＥＥＰＲＯＭ２１にシステムインタフェース情報を書込むとき、前記システムインタフェース端子Ｔ−ＨＳＴによるインタフェース機能を不可能にする選択を行う。これにより、シリアルＥＥＰＲＯＭ２１への書込みアクセス情報をシステムインタフェース回路７１が直接取り込む誤動作を防止することができる。このような書込み動作は、液晶ディスプレイパネルの製造若しくは組み立て段階で、当該パネルのシステムインタフェース端子をチェッカ等の装置に接続して、初期設定データを調整若しくはチューニングして書き込む場合に必要とされる。したがって、調整若しくはチューニングされた初期設定データがシリアルＥＥＰＲＯＭ２１に書き込まれた後は、モード端子ＥＥＰはホストシステム側から論理値“０”にプルダウンされればよい。

《拡張用インタフェース端子》
前記第１拡張用インタフェース端子群Ｔ−ＥＸＴＮ１は、チップセレクト信号の入出力に用いられる第１チップセレクト信号入出力端子ＣＣＳ１、初期設定データの入出力に用いられる第１データ入出力端子ＣＤＴ１、クロック信号の入出力に用いられる第１クロック信号入出力端子ＣＳＫ１、及びチップセレクト信号の出力に用いられる第１チップセレクト信号出力端子ＧＣＳ１を有する。前記第２拡張用インタフェース端子群Ｔ−ＥＸＴＮ２は、チップセレクト信号の入出力に用いられる第２チップセレクト信号入出力端子ＣＣＳ２、初期設定データの入出力に用いられる第２データ入出力端子ＣＤＴ２、クロック信号の入出力に用いられる第２クロック信号入出力端子ＣＳＫ２、及びチップセレクト信号の出力に用いられる第２チップセレクト信号出力端子ＧＣＳ２を有する。前記第１及び第２チップセレクト信号入出力端子ＣＣＳ１，ＣＣＳ２はカスケード接続された前記半導体集積回路間におけるチップ選択信号の伝達に用いられる。前記第１及び第２チップセレクト信号出力端子ＧＣＳ１，ＧＣＳ２はゲートドライバＬＳＩに対するチップ選択信号の出力端子として機能される。前記第２モード端子ＩＲＬが論理値“０”のとき、前記第１チップセレクト信号入出力端子ＣＣＳ１、第１データ入出力端子ＣＤＴ１及び第１クロック信号入出力端子ＣＳＫ１は信号の入力端子として機能され且つ第１チップセレクト信号出力端子ＧＣＳ１は固定レベル出力端子として機能され、第２チップセレクト信号入出力端子ＣＣＳ２、第２データ入出力端子ＣＤＴ２、第２クロック信号入出力端子ＣＳＫ２及び第２クロック信号出力端子ＧＣＳ２は信号の出力端子として機能される。前記第２モード端子が論理値“１”のとき、前記第２チップセレクト信号入出力端子ＣＣＳ２、第２データ入出力端子及びＣＤＴ２第２クロック信号入出力端子ＣＳＫ２は信号の入力端子として機能され且つ第２チップセレクト信号出力端子ＧＣＳ２は固定レベル出力端子として機能され、前記第１チップセレクト信号入出力端子ＣＣＳ１、第１データ入出力端子ＣＤＴ１、第１クロック信号入出力端子ＣＳＫ１及び第１チップセレクト信号出力端子ＧＣＳ１は信号の出力端子として機能される。カスケード接続されたソースドライバＬＳＩの配列に対して両端意外の途中の位置で第２チップセレクト信号出力端子ＧＣＳ１，ＧＣＳ２に出力動作を許容すると、ＩＴＯターン８，９，１２に伝達される信号がそれによるノイズの影響を受ける虞があるから、第２チップセレクト信号出力端子ＧＣＳ１，ＧＣＳ２に対して無用な出力動作を抑止している。マスタ動作が選択されたソースドライバＬＳＩがカスケード接続されたソースドライバＬＳＩの配列に対して端に位置しても当該ソースドライバＬＳＩの双方の拡張インタフェース端子群Ｔ−ＥＸＴＮ１、Ｔ−ＥＸＴＮ２の出力動作は許容している。この場合に無用な出力動作を行う一方の拡張インタフェース端子群はソースドライバＬＳＩの配列に対して端以外の位置にならないからである。

前記タイミングコントローラ６０はゲートドライバ７に対するタイミング制御端子Ｔ−ＧＴＭＧを有する。タイミング制御端子Ｔ−ＧＴＭＧとしてゲートスタートパルスの出力端子ＧＳＴＰ１，ＧＳＴＰ２とゲートクロック信号の出力端子ＧＣＬＫ１，ＧＣＬＫ２を有する。ゲートスタートパルス及びゲートクロック信号は前記駆動回路４０の駆動タイミングに同期するタイミング信号であり、前者はゲートスキャン開始信号であり、後者はゲートスキャンクロック信号である。出力端子ＧＳＴＰ１，ＧＣＬＫ１はソースドライバ６の外部端子アレイの左側に配置される第１タイミング出力端子、出力端子ＧＳＴＰ２，ＧＣＬＫ２はソースドライバ６の外部端子アレイの右に配置される第２タイミング出力端子とされる。このとき、タイミングコントローラ６０は、前記第１タイミング出力端子ＧＳＴＰ１，ＧＣＬＫ１から前記タイミング信号を出力する状態、前記第２タイミング出力端子ＧＳＴＰ２，ＧＣＬＫ２から前記タイミング信号を出力する状態、又は前記第１タイミング出力端子ＧＳＴＰ１，ＧＣＬＫ１及び第２タイミング出力端子ＧＳＴＰ２，ＧＣＬＫ２の何れからも前記タイミング信号を出力しない状態の何れかを、前記記憶回路に記憶された所定の初期設定データに従って選択可能である。図１の例に従えば、カスケード接続された最下流のソースドライバ６だけがゲートドライバ７にタイミング信号を出力することができ、その他のソースドライバ６がタイミング信号の無用な出力を行うことによるノイズの発生を抑制することが可能になる。特に図示はしないが、カスケード接続された両端のソースドライバ６に夫々ゲートドライバ７を接続する構成に対しても同様に対応可能であることは言うまでもない。

図３にはゲートドライバ７の構成が例示される。コントロール回路（ＴＣＯＮＴ）８０はゲートドライバ７の全体的な制御を行う。前記ソースドライバ６の出力端子ＧＳＴＰ１，ＧＣＬＫ１（ＧＳＴＰ２，ＧＣＬＫ２）から出力されるゲートスタートパルス及びゲートクロック信号は入力端子ＧＳＴＰ，ＧＣＬＫからコントロール回路８０に入力される。シフトレジスタ（ＳＦＴＲＥＧ）８１は液晶ディスプレイ３のゲート電極を順番に選択するスキャン信号を生成する。出力回路（ＯＵＴＢＵＦ）８２はシフトレジスタ８１の出力信号であるVCC-GND系信号をVGH-VGL系信号にレベル変換してゲート出力端子Ｇ１−Ｇ４８０に出力する。ゲート出力端子Ｇ１−Ｇ４８０に対応するゲート電極配線が接続される。発信回路（OSC）８３は外部の抵抗とチップ内の容量によるCR発振回路で構成され、昇圧回路（DCDC1、DCDC2）８４，８５の動作クロックを生成する。昇圧回路８４，８５はチャージポンプ方式の昇圧回路であり、昇圧回路８４では、VDCを２倍昇圧した電圧VGHをリミッタ回路により生成し、昇圧回路８５では、VDCを−１倍昇圧した電圧VGLをリミッタ回路により生成する。ディスチャージ制御回路（ＤＳＣＲＧ）８６は昇圧回路８４，８５及び定電圧源（ＬＤＯ１，ＬＤＯ２）８７，８８の各出力端子に接続されているスイッチを制御して外付けの容量をグランドＧＮＤにディスチャージする。定電圧源８７，８８は基準電圧VREG1およびVREG2を生成してチップ内の回路に供給する。VREG1は基準電圧である。VREG2はソースドライバのγ補正用の基準電圧等に使用される。γリファレンス電圧生成回路（ＧＲＶＧ）８９は昇圧回路８８から供給されるVREG2を基準電圧としてソースドライバのガンマの基準電圧、正極用／負極用の各２基準電圧VPH, VPL, VNH, VNLを生成して供給する。シリアルインタフェース回路（ＳＩＦ）９０はソースドライバ６から初期設定データが供給されるシリアルインタフェース回路である。シリアルインタフェース回路９０は例えば入力された１６ビットデータ毎に上位８ビットがインデックスレジスタ（ＩＤＸＲＥＧ）９１のアドレスに合致した場合にのみ、当該インデックスレジスタ９１に下位８ビットの初期設定データを格納する。ディジタル・アナログ変換回路（ＤＡＣ）９２はＣＯＭＤＣ電圧を生成する。

《ＩＴＯ配線パターンによる接続形態》
図４にはＩＴＯ配線パターンによる接続形態が例示される。パネル基板２とフレキシブル基板１３との結合部は部分的に重ねられ（ハッチング部分）、重ねられた部分にＡＦＣが介在されて固定されている。同図には２個のソースドライバ６＿ａ，６＿ｂの一部分が夫々示されている。ソースドライバ６＿ａのバンプ電極が結合されたＩＴＯ配線パターン９は金属配線１６に結合され、システムインタフェース情報が供給される。ソースドライバ６＿ａが入力したシステムインタフェース情報はＩＴＯ配線パターン１２を介してソースドライバ６＿ａのバンプ電極ＢＭＰ５〜ＢＭＰ７からソースドライバ６＿ｂのバンプ電極ＢＭＰ８〜ＢＭＰ１０に供給される。ソースドライバ６＿ａのバンプ電極ＢＭＰ１，ＢＭＰ２に対応されるソースドライバ６＿ｂ側のバンプ電極ＢＭＰ１、ＢＭＰ２はＩＴＯ配線パターン１１に結合され、グランド電位がソースドライバ６＿ｂ内部から与えられるグランドダミーバンプＶＳＳＤＭＹに結合されて入力回路のフローティングを抑制するようになっている。ソースドライバ６＿ｂに示されるモード端子としてのバンプ電極ＢＭＰ１１，ＢＭＰ１２は例えば外部電源電位がソースドライバ６＿ｂ内部から与えられる電源ダミーバンプＶＤＤＤＭＹに結合されて、モードが設定されている。第４モード端子ＥＥＰは電源ダミーバンプＶＤＤＤＭＹ又はグランドダミーバンプＶＳＳＤＭＹに結合されず、ＩＴＯ配線パターン９と金属配線パターン１６を利用して、ホスト装置１４側からレベルが決定される。ソースドライバ６＿ａと６＿ｂの間を接続するＩＴＯ配線パターン１２による構成の一部は、ＩＴＯ配線パターン１２Ａと金属配線パターン１１Ａによって代替することも可能である。

また、図４においてＩＴＯ配線パターン１２はカスケード接続された複数個のソースドライバ６＿ａ，６＿ｂ，６＿ｃの下を貫通するように延在されず、個々のソースドライバの一方の拡張インタフェース端子群Ｔ−ＥＸＴＮ１と他方の拡張インタフェース端子群Ｔ−ＥＸＴＮ２との間で分断されている。ＩＴＯ配線パターン１２のインピーダンスを下げることができる。

《ソースドライバの使用例》
図５には一つのマスタソースドライバのみシステムインタフェースさせるときのソースドライバに対するモード設定例が示される。ここでは、３個のソースドライバ６＿ａ，６＿ｂ，６＿ｃをカスケード接続し、中央のソースドライバ６＿ａにＳＰＩによるシリアルインタフェースを介してシステムインタフェース情報を入力する液晶ディスプレイパネルを構成するときのソースドライバ６のモード設定状態を示す。ソースドライバ６＿ａはＳＹＳＭＳ＝“０”によってマスタ動作が選択され、ソースドライバ６＿ｂ，６＿ｃはＳＹＳＭＳ＝“１”によってスレーブ動作が選択される。モード端子ＥＳＥＬはＩＯＧＮＤに結合され、ＥＳＥＬ＝“０”にされる。図において端子名に付された（ｏ）は出力動作が選択されていることを示し、（ｉ）入力動作が選択されていることを示す。ＩＯＧＮＤはグランド電位であり、例えば前記ダミーグランドパッドＶＳＳＤＭＹによって与えられ、ＩＯＶｃｃは外部電源電位であり、例えば前記ダミー電源パッドＶＣＣＤＭＹによって与えられ、これによってモード設定されている。特に図示はしないが、ゲートドライバ７は図５とは逆側に、あるいは両側に接続することが可能である。

図６には全てのソースドライバをマスタ動作させてシステムインタフェースさせるときのシースドライバに対するモード設定例が示される。ここでは、３個のソースドライバ６＿ａ，６＿ｂ，６＿ｃをカスケード接続し、夫々のソースドライバ６＿ａ，６＿ｂ，６＿ｃにＳＰＩによるシリアルインタフェースを介してシステムインタフェース情報を入力する液晶ディスプレイパネルを構成するときのソースドライバ６のモード設定状態を示す。ソースドライバ６＿ａ，６＿ｂ，６＿ｃはＳＹＳＭＳ＝“０”によってマスタ動作が選択される。図において端子名に付された（ｏ）は出力動作が選択されていることを示し、（ｉ）入力動作が選択されていることを示す。ＩＯＧＮＤはグランド電位であり、例えば前記ダミーグランドパッドＶＳＳＤＭＹによって与えられ、ＩＯＶｃｃは外部電源電位であり、例えば前記ダミー電源パッドＶＣＣＤＭＹによって与えられ、これによってモード設定されている。特に図示はしないが、ゲートドライバ７は図５とは逆側に、あるいは両側に接続することが可能である。

図７には一つのマスタソースドライバのみＥＥＰＲＯＭを介してシステムインタフェースさせるときのシースドライバに対するモード設定例が示される。ここでは、３個のソースドライバ６＿ａ，６＿ｂ，６＿ｃをカスケード接続し、中央のソースドライバ６＿ａにＳＰＩによるＥＥＰＲＯＭアクセスインタフェースを介してシステムインタフェース情報を入力する液晶ディスプレイパネルを構成するときのソースドライバ６のモード設定状態を示す。ソースドライバ６＿ａはＳＹＳＭＳ＝“０”によってマスタ動作が選択され、ソースドライバ６＿ｂ，６＿ｃはＳＹＳＭＳ＝“１”によってスレーブ動作が選択される。図５との相違点はモード端子ＥＳＥＬの設定状態であり、モード端子ＥＳＥＬはＩＯＶｃｃに結合され、ＥＳＥＬ＝“１”にされる。このとき、モード端子ＥＥＰはＩＯＧＮＤに結合されてＥＥＰ＝“０”にされ、例えばリセット指示の解除後にＡＣＣＬ２０の信号に同期してシステム７１はＥＥＰＲＯＭ２１をリードアクセスにより初期設定データを読込み、読み込んだ初期設定データをインデックスレジスタ５０に書込み制御する。

図８には一つのマスタソースドライバにＥＥＰＲＯＭ書込みモードを設定した時の状態が示される。ソースドライバ６＿ａのモード端子ＥＥＰがＩＯＶｃｃに結合されてＥＥＰ＝“１”にされる。この場合はシステムインタフェース回路７１のシステムインタフェース端子Ｔ−ＨＳＴは全て高インピーダンス状態（ＨｉＺ）にされる。これによってＥＥＰＲＯＭ２１にはホストプロセッサによってシステムインタフェース情報が書き込まれる。ＥＥＰＲＯＭ２１に書き込まれたホストインタフェース情報を読み出すときはモード端子ＥＥＰ＝“０”に切換えなければならない。ＥＥＰＲＯＭ２１への書込みは例えば液晶ディスプレイパネルの製造段階で前述のようにチェッカを用いたチューニング等に際して行われることになる。したがって、完成された液晶ディスプレイパネルが機器に組み込まれてホスト装置１４に接続されたとき、第４モード端子ＥＥＰはホストシステム１４側から論理値“０”にＧＮＤレベルに固定される。

３個のソースドライバ６＿ａ、６＿ｂ、６＿ｃをカスケード接続した例において、マスタ動作を設定することができるソースドライバは中央に限定されず、図９に例示されるように、左右何れかのソースドライバ６＿ｂ、６＿ｃにマスタ動作を設定することも可能である。また、カスケード接続するソースドライバの数は３個に限定されず、図１０のように４個以上の適宜の複数個にしてもよい。当然その場合にもマスタ動作を設定するソースドライバの位置はモード端子ＳＹＳＭＳの論理値によって任意に決定することでこる。また、図１１に例示されるように２個のソースドライバ６をカスケード接続して用いることも可能である。更に、図１２に例示されるようにソースドライバ６を１個用いて液晶パネルを構成することも可能である。ソースドライバ６を１個用いる場合でもゲートドライバ７はソースドライバ６の左右何れか一方、又は双方に配置することが可能であることは言うまでもない。尚、図９乃至図１１においてはゲートドライバの図示を省略している。

以上説明した液晶ディスプレイパネルによれば以下の作用効果を得る。

〔１〕ソースドライバ６に第１初期設定動作を選択してマスタ初期設定動作させればソースドライバ６はカスケード接続経路の基点として初期設定データを取り込むことができる。また、第２初期設定動作を選択してスレーブ初期設定動作させればソースドライバ６はカスケード接続経路の上流から供給された初期設定データを取り込むことができる。

〔２〕ソースドライバに対するマスタ初期設定動作又はスレーブ初期設定動作の設定を第１モード端子（ＳＹＳＭＳ）によって容易に選択することができる。

〔３〕マスタ初期設定動作が設定されたときシステムインタフェース回路７１は一対の拡張用インタフェース端子群Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２の双方からシステムインタフェース情報を出力するから、マスタ初期設定動作が選択されたソースドライバはカスケード接続経路の基端又は中間点の何れの位置でも基点として初期設定データを取り込んで下流に供給することができる。拡張用インタフェース端子群Ｔ−ＥＸＴＮ１，Ｔ−ＥＸＴＮ２からシステムインタフェース情報を出力する出力形態は上記の双方出力形態に固定する他に、モード信号によって、双方、一方又は他方の一つの出力形態を選択するようにしてもよいが、その場合には２ビット分のモード端子が必要になる。

〔４〕第２モード端子（ＩＲＬ）により、カスケード接続されたソースドライバ６に伝達されるシステムインタフェース情報の向がどちら向きでも容易に対応することができる。

〔５〕第３モード端子（ＥＳＥＬ）により、システムインタフェース情報のインタフェースモードとして、ＳＰＩによるシリアル入力インタフェース機能、又はＳＰＩによるメモリアクセスインタフェース機能を容易に選択することができる。したがって、ソースドライバ６はインタフェース端子数の少ないＳＰＩによりホストシステムからシリアルインタフェースで直接システムインタフェース情報を受取り、また、ホストシステムがシリアルＥＥＰＲＯＭ２１に予め書き込んだシステムインタフェース情報をメモリアクセスによって取り込むことが可能になる。

〔６〕第４モード端子（ＥＥＰ）によりＥＥＰＲＯＭ２１に対する書込みを選択したときシステムインタフェース端子群は高インピーダンスにされるから、シリアルＥＥＰＲＯＭ２１に予めシステムインタフェース情報を書込むとき、シリアルＥＥＰＲＯＭへの書込みアクセス情報をシステムインタフェース回路７１が直接取り込む誤動作を防止することができる。

〔７〕ソースドライバ６によるゲートタイミング信号の出力はソースドライバの左右何れか一方の端子から、あるいは左右双方共に出力不可能とする状態を初期設定データに従って選択することができるから、カスケード接続された最下流のソースドライバ６だけがゲートドライバ７にタイミング信号を出力することができ、ソースドライバ６がタイミング信号の無用な出力を行うことによるノイズの発生を抑制したりすることができる。

〔８〕表示データはＩＴＯ配線パターン８を介してソースドライバ６の夫々に並列的に供給されるから高速な表示動作にも対応できる。表示動作に比べて高速性が要求されない初期設定動作のための初期設定データの供給にはソースドライバ６相互間並びにソースドライバとゲートドライバ７をカスケード接続するＩＴＯ配線パターン１２を用いて行うから、カスケード接続された一つのソースドライバ６をその初期設定データの供給基点として、当該一つのソースドライバ６にＩＴＯ配線パターン９を用いてホストシステムからの初期設定データを供給すればよい。したがって、初期設定データの供給のためにフレキシブル配線基板１３上の金属配線パターン１６と前記パネル基板２上のＩＴＯ配線パターン９との接続箇所を減らすことができる。接続箇所が少なくなれば、接続部分のＩＴＯ配線パターンの幅を大きくすることが容易になり、ＩＴＯ配線パターンの抵抗を小さくすることが容易になる。また、カスケード接続された一つのソースドライバをその初期設定データの供給基点とすればよいから、パネル基板２とホストシステムとの接続形態や、フレキシブル基板１３の配線構造に対して融通性を増すことができる。

〔９〕ソースドライバ６が有する拡張用インタフェース端子群Ｔ−ＥＸＴＮ１と拡張用インタフェース端子群Ｔ―ＥＸＴＮ２の夫々に接続されるＩＴＯ配線パターン１２は、夫々のソースドライバ毎に、当該拡張用インタフェース端子群Ｔ−ＥＸＴＮ１と拡張用インタフェース端子群Ｔ−ＥＸＴＮ２との間で分断されている。ＩＴＯ配線パターン１２のインピーダンスを下げることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、可視光透過性を有する化合物配線パターンはＩＴＯ（Indium Tin Oxide）配線パターンに限定されない。前記パネル基板はガラス又はポリエチレンテレフタレートである。例えば液晶パネルにはガラスが用いられ、電子ペーパーにはポリエチレンテレフタレートが用いられる。ソースドライバ及びゲートドライバの具体的な構成は図２及び図３に限定されない。液晶ディスプレイパネルは、テレビ受像機、パーソナルコンピュータ、ＰＤＡ、携帯電話機など種々の電機機器に適用することができる。また、本発明はディスプレイに限定されず、初期設定を必要とする電子回路、特に処理データと初期設定データの入力経路の相違される電子回路に広く適用することができる。ソースドライバに対応するＬＳＩは制御用半導体集積回路である。

液晶ディスプレイパネルの概略的な構成を例示するブロック図である。 ソースドライバの構成を例示するブロック図である。 ゲートドライバの構成を例示するブロック図である。 ＩＴＯ配線パターンによる接続形態を例示する平面図である。 一つのマスタソースドライバのみシステムインタフェースさせるときのシースドライバに対するモード設定例を示す説明図である。 全てのソースドライバをマスタ動作させてシステムインタフェースさせるときのソースドライバに対するモード設定例を示す説明図である。 一つのマスタソースドライバのみＥＥＰＲＯＭを介してシステムインタフェースさせるときのソースドライバに対するモード設定例を示す説明図である。 一つのマスタソースドライバにＥＥＰＲＯＭ書込みモードを設定した時の状態を示す説明図である。 ３個のソースドライバの中央又は左右何れか一方にマスタ動作を設定したときの状態を示す説明図である。 カスケード接続するソースドライバの数を４個以上にしたときのソースドライバの設定状態を例示する説明図である。 ２個のソースドライバをカスケード接続して用いた場合の説明図である。 ソースドライバを１個用いて液晶パネルを構成する場合の説明図である。

符号の説明

１ 液晶ディスプレイパネル
２ パネル基板
３ アクティブマトリクス型の液晶ディスプレイ（ＤＩＳＰ）
４ ＩＴＯで形成された信号電極配線パターン
５ ＩＴＯで形成された走査電極配線パターン
６ ソースドライバ（ＳＤＲＶ）
７ ゲートドライバ(ＧＤＲＶ)
８，９，１０ 外部インタフェース用のＩＴＯ配線パターン
１１，１２ ソースドライバ及びゲートドライバの所定の外部端子間の接続に用いられるＩＴＯ配線パターン
１４ ホストシステム
１５ ホストシステムと液晶ディスプレイパネルを接続するフレキシブル基板
１５，１６，１７ 金属配線パターン
１８ コネクタ
１９ ホストプロセッサ１９（ＰＲＣＳ）
２０ 表示制御用のアクセラレータ（ＡＣＣＬ）
２１ シリアＥＥＰＲＯＭ
３０ 第１の外部インタフェース回路（ＦＳＴＩＦ）
４０ 駆動回路
５０ 記憶回路としてのインデックスレジスタ（ＩＤＸＲＥＧ）
７０ 第２の外部インタフェース回路（ＳＮＤＩＦ）
Ｔ−ＲＧＢ ＲＧＢインタフェース端子群
Ｔ−ＬＶＤＳ ＬＶＤＳインタフェース端子群
６０ タイミングコントローラ（ＴＭＧＣＮＴ）
６１ γ補正回路（γＡＤＪＳＴ）
７１ システムインタフェース回路（ＳＹＳＩＦ）
７２ チップ間入出力回路（ＢＣＩＦ）
Ｔ−ＨＳＴ システムインタフェース端子群
Ｔ−ＭＯＤ モード端子群
Ｔ−ＥＸＴＮ１ 第１の拡張用インタフェース端子群
Ｔ−ＥＸＴＮ２ 第１の拡張用インタフェース端子群
ＳＹＳＭＳ 第１モード端子
ＩＲＬ 第２モード端子
ＥＳＥＬ 第３モード端子
ＥＥＰ 第４モード端子
Ｔ−ＧＴＭＧ タイミング制御端子
ＧＳＴＰ１，ＧＳＴＰ２ ゲートスタートパルスの出力端子
ＧＣＬＫ１，ＧＣＬＫ２ ゲートクロック信号の出力端子
９０ シリアルインタフェース回路（ＳＩＦ）
９１ インデックスレジスタ（ＩＤＸＲＥＧ）

Claims (40)

1. 半導体集積回路であって、
   処理データを半導体集積回路の外部から入力する第１の外部インタフェース回路、
   前記第１の外部インタフェース回路から供給される処理データを処理する処理回路、
   初期設定データを保持することが可能な記憶回路、
   前記記憶回路が保持する初期設定データに基づいて前記処理回路の動作を制御する制御回路、及び
   第２の外部インタフェース回路を有し、
   前記第２の外部インタフェース回路は、夫々前記半導体集積回路の外部端子である第１インタフェース端子群と一対の第２インタフェース端子群とを有し、
   前記第２の外部インタフェース回路は、前記第１インタフェース端子群から入力したインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該インタフェース情報を前記第２インタフェース端子群から前記半導体集積回路の外部に出力する第１初期設定動作、又は一方の前記第２インタフェース端子群から入力されたインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該インタフェース情報を他方の前記第２インタフェース端子群から前記半導体集積回路の外部に出力する第２初期設定動作を選択可能である、半導体集積回路。
2. 前記第２の外部インタフェース回路は、前記半導体集積回路の外部端子である第１モード端子を有し、前記第１モード端子の状態に応じて前記第１初期設定動作又は前記第２初期設定動作を選択する、請求項１記載の半導体集積回路。
3. 前記第２の外部インタフェース回路は、前記第１初期設定動作において前記一対の第２インタフェース端子群の双方から前記インタフェース情報を出力する、請求項２記載の半導体集積回路。
4. 前記第２の外部インタフェース回路は、前記半導体集積回路の外部端子である第２モード端子を有し、前記第２モード端子の状態に応じて、前記第２初期設定動作で一方を前記インタフェース情報の入力端子群とし他方を前記インタフェース情報の出力端子群とする、前記一対の第２インタフェース端子群に対する入出力の割り当てを切換える、請求項３記載の半導体集積回路。
5. 半導体集積回路であって、
   駆動データを前記半導体集積回路の外部から入力する第１の外部インタフェース回路、
   前記第１の外部インタフェース回路から供給される駆動データに基づいて駆動信号を出力する駆動回路、
   初期設定データを保持することが可能な記憶回路、
   前記記憶回路が保持する初期設定データに基づいて前記駆動回路による駆動信号の出力動作を制御する制御回路、及び
   第２の外部インタフェース回路を有し、
   前記第２の外部インタフェース回路は、夫々前記半導体集積回路の外部端子である第１インタフェース端子群と一対の第２インタフェース端子群を有し、
   前記第２の外部インタフェース回路は、前記第１インタフェース端子群から入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記第２インタフェース端子群から前記半導体集積回路の外部に出力する第１初期設定動作、又は前記半導体集積回路の外部から一方の前記第２インタフェース端子群に入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記第２インタフェース端子群から前記半導体集積回路の外部に出力する第２初期設定動作を選択可能である、半導体集積回路。
6. 前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第３モード端子を有し、
   前記第２の外部インタフェース回路は、前記システムインタフェース情報のインタフェースモードとして、前記第３モード端子の状態に応じて、ＳＰＩによるシリアル入力インタフェース機能、又はＳＰＩによるメモリアクセスインタフェース機能を選択する、請求項５記載の半導体集積回路。
7. 前記第２の外部インタフェース回路は、第１インタフェース端子群として、夫々外部端子であるチップセレクト端子、データ入力端子、データ出力端子及び前記データ入力端子によるデータ取り込みタイミングを規定するクロック端子を有する請求項６記載の半導体集積回路。
8. 前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第４モード端子を有し、
   前記第２の外部インタフェース回路は、前記第４モード端子が所定状態のときＳＰＩによるメモリリード動作を可能とし、前記第４モード端子が他の状態のとき前記第１インタフェース端子群を高インピーダンス状態とする、請求項７記載の半導体集積回路。
9. 前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第１モード端子を有し、
   前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作を選択する、請求項８記載の半導体集積回路。
10. 前記第２の外部インタフェース回路は、前記一対の第２インタフェース端子群として第１拡張用インタフェース端子群と第２拡張用インタフェース端子群を備え、
    前記第２の外部インタフェース回路は、前記第１初期設定動作において前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群の双方からシステムインタフェース情報を出力する、請求項９記載の半導体集積回路。
11. 前記第２の外部インタフェース回路は前記半導体集積回路の外部端子である第２モード端子を有し、
    前記第２の外部インタフェース回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第１拡張用インタフェース端子群から出力する状態を選択する、請求項１０記載の半導体集積回路。
12. 前記第１拡張用インタフェース端子群は、チップセレクト信号の入出力に用いられる第１チップセレクト信号入出力端子、初期設定データの入出力に用いられる第１データ入出力端子、クロック信号の入出力に用いられる第１クロック信号入出力端子、及びチップセレクト信号の出力に用いられる第１チップセレクト信号出力端子を有し、
    前記第２拡張用インタフェース端子群は、チップセレクト信号の入出力に用いられる第２チップセレクト信号入出力端子、初期設定データの入出力に用いられる第２データ入出力端子、クロック信号の入出力に用いられる第２クロック信号入出力端子、及びチップセレクト信号の出力に用いられる第２チップセレクト信号出力端子を有し、
    前記第２モード端子が所定の状態のとき、前記第１チップセレクト信号入出力端子、第１データ入出力端子及び第１クロック信号入出力端子は信号の入力端子として機能され且つ第１チップセレクト信号出力端子は固定レベル出力端子として機能され、第２チップセレクト信号入出力端子、第２データ入出力端子、第２クロック信号入出力端子及び第２クロック信号出力端子は信号の出力端子として機能され、
    前記第２モード端子が他の状態のとき、前記第２チップセレクト信号入出力端子、第２データ入出力端子及び第２クロック信号入出力端子は信号の入力端子として機能され且つ第２チップセレクト信号出力端子は固定レベル出力端子として機能され、前記第１チップセレクト信号入出力端子、第１データ入出力端子、第１クロック信号入出力端子及び第１チップセレクト信号出力端子は信号の出力端子として機能される、請求項１１記載の半導体集積回路。
13. 前記制御回路は、前記駆動回路による駆動タイミングに同期するタイミング信号を半導体集積回路の外部に出力する第１タイミング出力端子及び第２タイミング出力端子を有し、前記第１タイミング出力端子から前記タイミング信号を出力する状態、前記第２タイミング出力端子から前記タイミング信号を出力する状態、又は前記第１タイミング出力端子及び第２タイミング出力端子の何れからも前記タイミング信号を出力しない状態の何れかを、前記記憶回路に記憶された所定の初期設定データに従って選択可能である、請求項１２記載の半導体集積回路。
14. 前記記憶回路は、前記初期設定データとして表示サイズデータ及びγ補正データを格納する記憶領域を有する、請求項１３記載の半導体集積回路。
15. 可視光透過性を有する第１乃至第３の化合物配線パターンを有しアクティブマトリクス型のディスプレイが形成されたパネル基板に、前記ディスプレイの複数の信号電極を駆動する複数の第１半導体集積回路、及び前記ディスプレイの複数の走査電極を駆動する第２半導体集積回路が搭載された表示装置であって、
    前記第１半導体集積回路及び第２半導体集積回路は第１及び第２の前記化合物配線パターンに結合されたフレキシブル配線基板の配線を介してホストシステムに接続可能にされ、
    前記第１の化合物配線パターンの一端部は前記ホストシステムから表示データが供給される前記フレキシブル配線基板上の配線に結合され、第１の化合物配線パターンの他端部は前記夫々の第１半導体集積回路に並列的に結合され、
    前記第２の化合物配線パターンの一端部は前記ホストシステムから表示制御の初期設定データを含むシステムインタフェース情報が供給される前記フレキシブル配線基板上の配線に結合され、第２の化合物配線パターンの他端部は所定の一つの第１半導体集積回路に結合され、
    前記第３の化合物配線パターンは前記第１半導体集積回路及び第２半導体集積回路を直列的に接続し、前記所定の一つの第１半導体集積回路が受取ったシステムインタフェース情報は前記第３の化合物配線パターンを介してその他の第１半導体集積回路及び前記第２半導体集積回路に直列的に供給される、表示装置。
16. 前記可視光透過性を有する化合物配線パターンはＩＴＯ（Indium Tin Oxide）配線パターンである、請求項１５記載の表示装置。
17. 前記パネル基板はガラス又はポリエチレンテレフタレートである、請求項１６記載の表示装置。
18. 表示制御の初期設定データを含むシステムインタフェース情報が前記ホストシステムから供給されるフレキシブル配線基板上の配線の途中に、前記表示制御の初期設定データが書込み可能にされる不揮発性メモリを有する、請求項１５記載の表示装置。
19. 前記第１半導体集積回路はホストシステムからシステムインタフェース情報を受取るホストインタフェースモードとして、ＳＰＩによるシリアル入力インタフェースモードとＳＰＩによるメモリアクセスインタフェースモードを選択可能に有する、請求項１８記載の表示装置。
20. 前記第１半導体集積回路は、前記第１の化合物配線パターンに接続する第１の外部インタフェース回路、
    前記第１の外部インタフェース回路から供給される処理データに基づいて前記信号電極を駆動する駆動回路、
    前記初期設定データを保持することが可能な記憶回路、
    前記記憶回路が保持する初期設定データに基づいて前記駆動回路の動作を制御する制御回路、及び
    前記第１半導体集積回路の外部端子として第１インタフェース端子群と一対の第２インタフェース端子群を持つ第２の外部インタフェース回路を有し、
    前記所定の一つの第１半導体集積回路の前記第２の外部インタフェース回路には、前記第２の化合物配線パターンから第１インタフェース端子群に入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記第２インタフェース端子群から前記第３の化合物配線パターンに出力する第１初期設定動作が選択され、
    その他の第１半導体集積回路の前記第２の外部インタフェース回路には、前記第３の化合物配線パターンから一方の前記第２インタフェース端子群に入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記第２インタフェース端子群から前記第３の化合物配線パターンに出力する第２初期設定動作が選択される、請求項１５記載の表示装置。
21. 前記第１半導体集積回路は、外部端子である第１モード端子を有し、
    前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作を選択する、請求項２０記載の表示装置。
22. 前記第２の外部インタフェース回路は、前記一対の第２インタフェース端子群として第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群を備え、
    前記第１初期設定動作が選択された第１半導体集積回路の前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群はともに前記第３の化合物配線パターンに前記システムインタフェース情報を出力する、請求項２１記載の表示装置。
23. 一つの前記第１半導体集積回路が有する第１拡張用インタフェース端子群と第２拡張用インタフェース端子群の夫々に接続される前記第３の化合物配線パターンは、当該第１拡張用インタフェース端子群と第２拡張用インタフェース端子群との間で分断されている、請求項２２記載の表示装置。
24. 前記第１半導体集積回路は、外部端子である第２モード端子を有し、
    前記第２初期設定動作が選択された第１半導体集積回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第１拡張用インタフェース端子群から出力する状態を選択する、請求項２２記載の表示装置。
25. 可視光透過性を有する第１乃至第３の化合物配線パターンを有し画像表示部が構成されたパネル基板に、前記画像表示部を制御する複数の制御用半導体集積回路が設けられ、前記制御用半導体集積回路は前記化合物配線パターンを介してホストシステムに接続可能にされる表示装置であって、
    前記第１の化合物配線パターンは前記ホストシステムから供給される制御データを受け、当該第１の化合物配線パターンは前記夫々の制御用半導体集積回路に並列的に結合され、
    前記第２の化合物配線パターンは前記ホストシステムから初期設定データを含むシステムインタフェース情報を受け、当該第２の化合物配線パターンは所定の一つの制御用半導体集積回路に結合され、
    前記第３の化合物配線パターンは複数の制御用半導体集積回路を直列的に接続し、前記所定の一つの制御用半導体集積回路が受取ったシステムインタフェース情報は前記第３の化合物配線パターンを介してその他の制御用半導体集積回路に直列的に供給される、表示装置。
26. 前記可視光透過性を有する化合物配線パターンはＩＴＯ配線パターンである、請求項２５記載の表示装置。
27. 前記パネル基板はガラス又はポリエチレンテレフタレートである、請求項２６記載の表示装置。
28. 前記制御用半導体集積回路は、前記第１の化合物配線パターンに接続する第１の外部インタフェース回路、
    前記第１の外部インタフェース回路から供給される制御データを処理する処理回路、
    前記初期設定データを保持することが可能な記憶回路、
    前記憶回路が保持する初期設定データに基づいて前記処理回路の動作を制御する制御回路、及び
    前記制御用半導体集積回路の外部端子として第１インタフェース端子群と一対の第２インタフェース端子群を持つ第２の外部インタフェース回路を有し、
    前記所定の一つの制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第２の化合物配線パターンから第１インタフェース端子群に入力したシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を前記第２インタフェース端子群から前記第３の化合物配線パターンに出力する第１初期設定動作が選択され、
    その他の制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第３の化合物配線パターンから一方の前記第２インタフェース端子群に入力されたシステムインタフェース情報に含まれる初期設定データを前記記憶回路に書き込むと共に当該システムインタフェース情報を他方の前記第２インタフェース端子群から前記第３の化合物配線パターンに出力する第２初期設定動作が選択される、請求項２５記載の表示装置。
29. 前記制御用半導体集積回路は、外部端子である第１モード端子を有し、
    前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作が選択される、請求項２８記載の表示装置。
30. 前記第２の外部インタフェース回路は、前記一対の第２インタフェース端子群として第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群を備え、
    前記第１初期設定動作が選択された前記所定の一つの制御用半導体集積回路の前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群はともに前記第３の化合物配線パターンに前記システムインタフェース情報を出力する、請求項２９記載の表示装置。
31. 一つの前記制御用半導体集積回路が有する前記第１拡張用インタフェース端子群と前記第２拡張用インタフェース端子群の夫々に接続される前記第３の化合物配線パターンは、当該第１拡張用インタフェース端子群と第２拡張用インタフェース端子群との間で分断されている、請求項３０記載の表示装置。
32. 前記制御用半導体集積回路は、外部端子である第２モード端子を有し、
    前記制御用半導体集積回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群からシステムインタフェース情報を入力し且つ入力したシステムインタフェース情報を前記第１拡張用インタフェース端子群から出力する状態を選択する、請求項３０記載の表示装置。
33. 第１乃至第３の配線パターンを有する基板に、複数の制御用半導体集積回路が設けられ、前記制御用半導体集積回路は前記第１乃至第３の配線パターンを介して初期設定データと処理データがホストシステムから供給可能にされる電子回路であって、
    前記第１の配線パターンは前記ホストシステムから供給される処理データを受け、当該第１の配線パターンは前記夫々の制御用半導体集積回路に並列的に結合され、
    前記第２の配線パターンは前記ホストシステムから初期設定データを受け、当該第２の配線パターンは所定の一つの制御用半導体集積回路に結合され、
    前記第３の配線パターンは複数の制御用半導体集積回路を直列的に接続し、前記所定の一つの制御用半導体集積回路が受取った初期設定データは前記第３の配線パターンを介してその他の制御用半導体集積回路に直列的に供給される、電子回路。
34. 前記配線パターンはＩＴＯ配線パターンである、請求項３３記載の電子回路。
35. 前記基板はガラス又はポリエチレンテレフタレートである、請求項３４記載の電子回路。
36. 前記制御用半導体集積回路は、前記第１の配線パターンに接続する第１の外部インタフェース回路、
    前記第１の外部インタフェース回路から供給される処理データを処理する処理回路、
    前記初期設定データを保持することが可能な記憶回路、
    前記憶回路が保持する初期設定データに基づいて前記処理回路の動作を制御する制御回路、及び
    前記制御用半導体集積回路の外部端子として第１インタフェース端子群と一対の第２インタフェース端子群を持つ第２の外部インタフェース回路を有し、
    前記所定の一つの制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第２の配線パターンから第１インタフェース端子群に入力した初期設定データを前記記憶回路に書き込むと共に当該初期設定データを前記第２インタフェース端子群から前記第３の配線パターンに出力する第１初期設定動作が選択され、
    その他の制御用半導体集積回路の前記第２の外部インタフェース回路には、前記第３の配線パターンから一方の前記第２インタフェース端子群に入力された初期設定データを前記記憶回路に書き込むと共に当該初期設定データを他方の前記第２インタフェース端子群から前記第３の配線パターンに出力する第２初期設定動作が選択される、請求項３３記載の電子回路。
37. 前記制御用半導体集積回路は、外部端子である第１モード端子を有し、
    前記第２の外部インタフェース回路は、前記第１モード端子の状態に応じて、前記第１初期設定動作又は前記第２初期設定動作を選択する、請求項３６記載の電子回路。
38. 前記第２の外部インタフェース回路は、前記一対の第２インタフェース端子群として第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群を備え、
    前記第１初期設定動作が選択された前記所定の一つの制御用半導体集積回路の前記第１拡張用インタフェース端子群及び第２拡張用インタフェース端子群はともに前記第３の配線パターンに前記システムインタフェース情報を出力する、請求項３７記載の電子回路。
39. 一つの前記制御用半導体集積回路が有する第１拡張用インタフェース端子群と第２拡張用インタフェース端子群の夫々に接続される前記第３の配線パターンは、当該第１拡張用インタフェース端子群と第２拡張用インタフェース端子群との間で分断されている、請求項３８記載の電子回路。
40. 前記制御用半導体集積回路は、外部端子である第２モード端子を有し、
    前記制御用半導体集積回路は、前記第２初期設定動作において、前記第２モード端子の状態に応じて、前記第１拡張用インタフェース端子群から初期設定データを入力し且つ入力した初期設定データを前記第２拡張用インタフェース端子群から出力する状態、又は前記第２拡張用インタフェース端子群から初期設定データを入力し且つ入力した初期設定データを前記第１拡張用インタフェース端子群から出力する状態を選択する、請求項３９記載の電子回路。

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