JP2009021841A - チャージポンプ駆動回路、及びそれを用いた半導体装置 - Google Patents

Abstract

【課題】チャージポンプ回路における高周波ノイズを低減することができる。
【解決手段】本発明によるチャージポンプ駆動回路１０Ａは、Ｐチャネル型ＭＯＳＦＥＴ３０とＮチャネル型ＭＯＳＦＥＴ３１とを備える相補型インバータ回路を具備する。Ｐチャネル型ＭＯＳＦＥＴ３０の第１ゲートＧ１には、第１電圧が供給され、Ｎチャネル型ＭＯＳＦＥＴの第２ゲートＧ２には、第１電圧とは異なる第２電圧が供給される。相補型インバータ回路は、互いに電位差が生じた第１ゲートＧ１及び第２ゲートＧ２に入力される入力電圧に応じてチャージポンプ回路２０を駆動する。
【選択図】図２

Description

本発明は、チャージポンプ駆動回路、及びチャージポンプ駆動回路を用いた半導体装置に関し、特に直流電圧を昇圧または降圧するチャージポンプ回路の高周波ノイズ低減技術に関する。

直流電圧を昇圧または降圧するチャージポンプ回路として、ディクソン型のチャージポンプ回路がある。このようなチャージポンプ回路が、例えば、特開２００６−３４０４３６号公報に記載されている（特許文献１参照）。図１を参照して、ディクソン型のチャージポンプ回路を用いた昇圧回路について説明する。

図１を参照して、昇圧回路に用いられるチャージポンプ回路は、電源Ｖｉと出力端子Ｖｏとの間に直列接続された５つのダイオードＤａ〜Ｄｅと、ダイオードＤａ〜Ｄｅのアノードにそれぞれの一端（ノードＮ１ａ〜Ｎ１ｅ）が接続される５つのコンデンサＣａ〜Ｃｅを備える。コンデンサＣａ、Ｃｃの他端（ノードＮ２ａ）は、チャージポンプ駆動回路１００Ａに共通接続され、クロックφが入力される。又、コンデンサＣｂ、Ｃｄの他端（ノードＮ２ｂ）は、チャージポンプ駆動回路１００Ｂに接続され、クロックφの逆相のクロックφＢが入力される。コンデンサＣｅの一端はＧＮＤ（第２電源）に接続される。クロックφはハイレベル（Ｈ）とローレベル（Ｌ）を周期的に繰り返す信号である。

クロックφがＬの時、ノードＮ１ａ、ＮｃがＬとなり、ノードＮｂ、ＮｄはＨとなる。このため、ダイオードＤａ、Ｄｃは導通状態となり、ダイオードＤｂ、Ｄｄは非導通状態となる。これにより、コンデンサＣａには電源電圧Ｖｉが充電され、コンデンサＣｃにはコンデンサＣｂに蓄積された電流が流れ込む。

一方、クロックφがＨの状態では、ノードＮ１ａ、ＮｃがＨとなり、ノードＮｂ、ＮｄはＬとなる。このため、ダイオードＤａ、Ｄｃは非導通状態となり、ダイオードＤｂ、Ｄｄは導通状態となる。これにより、コンデンサＣｂにはコンデンサＣａに充電された電位よりもＶｉだけ高い電圧が充電される。

以上のように、ダイオードＤａ〜ＤｄのスイッチングとコンデンサＣａ〜Ｃｄの充放電により、出力端子Ｖｏには入力電圧Ｖｉの５倍の電圧が現れる。ただし、ここでは、ダイードによる電圧降下分は考慮していない。

上記に示したディクソン型チャージポンプ回路は、チャージポンプ駆動回路１００Ａ、１００Ｂから出力されるクロックパルスφ及びその逆相クロックφＢに基づいて、入力電圧Ｖｉを昇圧もしくは降圧する。ここで、クロックφ、φＢは、通常、矩形波で構成される。このため、このようなクロックパルスの立ち上がり、および立下り時に高調波成分が発生し、この高調波成分がスイッチング素子（ここではダイオードＤａ〜Ｄｅ）に流れると、高周波ノイズとして周囲に放射されて、その周辺に設けられた無線機器（図示なし）に影響を及ぼす。

このようなクロックパルスに起因するスプリアスを低減するための技術が特許文献１に記載されている。特許文献１に記載のチャージポンプ駆動回路は、２つの定電流源によって充放電されるコンデンサと、その充放電期間を制御する制御手段と、コンデンサの充放電電圧をチャージポンプ回路へのクロックφとして出力する出力手段とを備える。このチャージポンプ駆動回路では、コンデンサの充放電特性により、正相クロックパルスφの立ち上がり時間および立下り時間が増大するように制御される。これにより、チャージポンプ回路に供給されるクロックφの立ち上がり波形および立下り波形を鈍らせ、高調波成分の発生を抑制することが可能となる。

特開２００６−３４０４３６号公報

しかしながら、特許文献１に記載のチャージポンプ駆動回路には、クロックφ、φＢの立ち上がり又は立下り波形を鈍らせるため、スイッチ素子や定電流源やコンデンサ、出力手段となるオペアンプ等の素子が設けられる。又、コンデンサの充放電を制御するためのスイッチ素子が、設けられる。このため、特許文献１に記載のチャージポンプ駆動回路によれば、回路規模が大きくなり、チップサイズが増大するという問題がある。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明によるチャージポンプ駆動回路（１０Ａ、１０Ｂ）は、Ｐチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（３０）とＮチャネル型ＭＯＳＦＥＴ（３１）とを備える相補型インバータ回路を具備する。Ｐチャネル型ＭＯＳＦＥＴ（３０）の第１ゲート（Ｇ１）には、第１電圧が供給され、Ｎチャネル型ＭＯＳＦＥＴの第２ゲート（Ｇ２）には、第１電圧とは異なる第２電圧が供給される。相補型インバータ回路は、互いに電位差が生じた第１ゲート（Ｇ１）及び第２ゲート（Ｇ２）に入力される入力電圧に応じてチャージポンプ回路（２０）を駆動する。ゲート間の電位差によって、第１ゲート（Ｇ１）又は第２ゲート（Ｇ２）におけるゲート容量に対する充放電時間が大きくなり、相補型インバータ回路からの出力電圧（φ）の信号レベルの遷移時間は、入力電圧（Ｖｉｎ）の信号レベルの遷移時間に比べて遅延する。これにより出力電圧（φ）の立ち上がり／立下りが緩やかになるため、上述の高調波成分が抑制され、チャージポンプ回路（２０）において発生する高周波ノイズを低減することができる。

本発明によるチャージポンプ駆動回路（１０Ａ、１０Ｂ）は、第１抵抗（３２）と第２抵抗（３３）と、第１定電流源（１１）と、第２定電流源（１２）とを更に具備することが好ましい。第１抵抗（３２）は、第１ゲート（Ｇ１）と、入力電圧が供給される入力端子（３４）との間に設けられ。第２抵抗（３３）は、第２ゲート（Ｇ１）と、入力端子（３４）との間に設けられる。第１定電流源（１１）は、第１ゲート（Ｇ１）に接続され、第１電源電圧（ＶＤＤ）に応じた電流を第１ゲート（Ｇ１）に流す。第２定電流源（１２）は、第２ゲート（Ｇ２）に接続され、第２電源電圧（ＧＮＤ）に応じた電流を第２ゲート（Ｇ２）に流す。このような構成により、小さな回路規模で、上述のように第１ゲート（Ｇ１）と第２ゲート（Ｇ２）との間に電位差を生じさせることができる。

本発明によるチャージポンプ駆動回路（１０Ａ、１０Ｂ）は、第１ゲート（Ｇ１）及び第１抵抗（３２）の一端に接続され、カレントミラー回路を形成するＰチャネル型ＭＯＳＦＥＴ（３９）と、第２ゲート（Ｇ２）及び第２抵抗（３３）の一端に接続され、カレントミラー回路を形成するＮチャネル型ＭＯＳＦＥＴ（４０）とを更に具備することが好ましい。Ｐチャネル型ＭＯＳＦＥＴ（３９）又はＮチャネル型ＭＯＳＦＥＴ（４０）におけるドレイン−ソース間容量によって、出力電圧（φ）の信号レベルの遷移時間をより遅延させることができる。

本発明によれば、チャージポンプ回路における高周波ノイズを低減することができる。

又、チャージポンプ回路における高周波ノイズを低減しつつ回路面積の小さいチャージポンプ駆動回路を提供できる。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図２は、本発明による半導体装置の実施の形態における構成を示す回路図である。本実施の形態では、電源電圧ＶＤＤを４倍に昇圧する昇圧回路を一例に説明する。

（構成）
図２から図４を参照して本発明による半導体装置（昇圧回路）の構成を説明する。図２を参照して、本発明による半導体装置は、チャージポンプ駆動回路１０Ａ、１０Ｂと、チャージポンプ回路２０とを具備する。チャージポンプ駆動回路１０Ａ、１０Ｂは、それぞれチャージポンプ回路２０に対しクロックφ、φＢを出力する。ここで、クロックφ、φＢは入力電圧Ｖｉｎに応じて周期的に信号レベルが遷移するクロックパルス信号である。チャージポンプ駆動回路１０Ｂは、チャージポンプ駆動回路１０Ａの構成に加え、出力ノード（後述する出力ノードＮ７に相当）にインバータ回路が接続された構成である。このため、クロックφＢはクロックφの逆相信号となる。又、以下においてチャージポンプ駆動回路１０Ｂの構成及び動作の説明は省略する。

本発明に係るチャージポンプ回路２０は、入力端子４３と出力端子２１との間に直列接続された４つのダイオードＤ１〜Ｄ４と、ダイオードＤ２〜Ｄ４のアノードにそれぞれの一端（ノードＮ１〜Ｎ３）が接続される３つのコンデンサＣ１〜Ｃ３と、一端がダイオードＤ４のカソード（出力端子２１）に接続され、他端が接地（第２電源ＧＮＤに接続）されるコンデンサＣ４を備える。入力端子４３は第１電源ＶＤＤに接続され、電源電圧ＶＤＤが供給される。又、出力端子２１には、図示しない負荷回路が接続される。コンデンサＣ１、Ｃ３の他端は、ノードＮ５を介して、チャージポンプ駆動回路１０Ａ（出力ノードＮ７）に共通接続され、チャージポンプ駆動回路１０Ａからクロックφが入力される。又、コンデンサＣ２の他端は、ノードＮ６を介してチャージポンプ駆動回路１０Ｂに接続され、チャージポンプ駆動回路１０ＢからクロックφＢが入力される。

本発明によるチャージポンプ駆動回路１０Ａは、相補型インバータ回路を形成するＰチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）３０とＮチャネル型ＭＯＳＦＥＴ３１とを具備する。又、チャージポンプ駆動回路１０Ａは、抵抗３２（第１抵抗）、抵抗３３（第２抵抗）、第１電流源回路１１、第２電流源回路１２、端子４１を介して第１電流源回路１１に接続されるＰチャネル型ＭＯＳＦＥＴ３９、端子４２を介して第２電流源に接続されるＮチャネル型ＭＯＳＦＥＴ４０を更に備える。

Ｐチャネル型ＭＯＳＦＥＴ３０のドレインは、クロックφが出力される出力ノードＮ７を介してＮチャネル型ＭＯＳＦＥＴ３１のドレインに接続される。Ｐチャネル型ＭＯＳＦＥＴ３０のソース及び基板は、第１電源ＶＤＤに接続され、Ｎチャネル型ＭＯＳＦＥＴ３１のソース及び基板は、第２電源ＧＮＤに接続される。Ｐチャネル型ＭＯＳＦＥＴ３０のゲート（以下、第１ゲートＧ１と称す）は、Ｐチャネル型ＭＯＳＦＥＴ３９のドレインに接続され、Ｎチャネル型ＭＯＳＦＥＴ３１のゲート（以下、第２ゲートＧ２と称す）は、Ｎチャネル型ＭＯＳＦＥＴ４０のドレインに接続される。又、第１ゲートＧ１と第２ゲートＧ２は抵抗３２、３３を介して接続される。

抵抗３２の一端は、入力電圧Ｖｉｎが供給される入力端子３４に接続され、他端は第１ゲートＧ１及びＰチャネル型ＭＯＳＦＥＴ３９のドレインに接続される。抵抗３３の一端は、入力電圧Ｖｉｎが供給される入力端子３４に接続され、他端は第２ゲートＧ２及びＮチャネル型ＭＯＳＦＥＴ４０のドレインに接続される。すなわち、入力端子３４は、抵抗３２、３３のそれぞれを介して第１ゲートＧ１及び第２ゲートＧ２に接続される。

Ｐチャネル型ＭＯＳＦＥＴ３９のソース及び基板は、第１電源ＶＤＤに接続され、ゲートは端子４１を介して図３に示す第１電流源回路１１に接続される。Ｐチャネル型ＭＯＳＦＥＴ３９は、第１電流源回路１１で発生した電流を第１ゲートＧ１に流すカレントミラー回路として機能する。

図３は、第１電流源回路１１の構成を示す回路図である。図３を参照して、第１電流源回路１１は、ソース及び基板が第１電源ＶＤＤ（入力端子４３）に接続され、ゲート及びドレインが端子４１に接続されるＰチャネル型ＭＯＳＦＥＴ３５と、Ｐチャネル型ＭＯＳＦＥＴ３５のゲート及びドレイン（端子４１）と、第２電源ＧＮＤとの間に接続される抵抗３６とを備える。このような構成により、第１電流源回路１１は、第１電源ＶＤＤから供給される電源電圧ＶＤＤ（電源電圧ＶＤＤ−接地電圧ＧＮＤ）に比例した電流を流す定電流源回路として機能する。

Ｎチャネル型ＭＯＳＦＥＴ４０のソース及び基板は、第２電源ＧＮＤに接続され、ゲートは端子４２を介して図４に示す第２電流源回路１２に接続される。Ｎチャネル型ＭＯＳＦＥＴ４０は、第２電流源回路１２で発生した電流を第２ゲートＧ２に流すカレントミラー回路として機能する。

図４は、第２電流源回路１２の構成を示す回路図である。図４を参照して、第２電流源回路１２は、ソース及び基板が第２電源ＧＮＤに接続され、ゲート及びドレインが端子４２に接続されるＮチャネル型ＭＯＳＦＥＴ３７と、Ｎチャネル型ＭＯＳＦＥＴ３７のゲート及びドレイン（端子４２）と、第１電源ＶＤＤ（入力端子４３）との間に接続される抵抗３８とを備える。このような構成により、第２電流源回路１２は、第１電源ＶＤＤから供給される電源電圧ＶＤＤ（接地電圧ＧＮＤ−電源電圧ＶＤＤ）に比例した電流を流す定電流源回路として機能する。

端子４１、４２に接続される電流源回路の構成は、図３及び図４に示す構成に限らず、他の構成による定電流源が用いられても良い。

（動作）
次に、図２及び図５を参照して、本発明による半導体装置（昇圧回路）の動作を説明する。図５（ａ）は、入力端子３４に入力される入力電圧Ｖｉｎの信号レベルの推移を示すタイミングチャートである。図５（ｂ）は、第１ゲートＧ１及び第２ゲートＧ２における信号レベルの推移を示すタイミングチャートである。図５（ｃ）は、出力ノードＮ７から出力されるクロックφの信号レベルの推移を示すタイミングチャートである。

図５（ａ）を参照して、入力端子３４には、電源電圧ＶＤＤと接地電位ＧＮＤ（０Ｖ）とを周期的に遷移するクロックパルス波形を示す入力電圧Ｖｉｎが入力される。図５（ｂ）を参照して、時刻０〜時刻Ｔ１において０Ｖの入力電圧Ｖｉｎが入力されると、第１ゲートＧ１における電圧は、Ｐチャネル型ＭＯＳＦＥＴ３９に流れる電流によって抵抗３２の両端の電位差Ｖａ分だけ接地電位ＧＮＤから上がった電圧となる。又、第２ゲートＧ２における電圧は、接地電位ＧＮＤ（０Ｖ）となる。ここで、抵抗３２の両端の電位差Ｖａは、入力電圧Ｖｉｎが０Ｖのときに電源電圧ＶＤＤ−Ｖｔｈｐとなるように設定されることが好ましい。ただし、ＶｔｈｐはＰチャネル型ＭＯＳＦＥＴ３０の閾値電圧である。この場合、時刻０〜時刻Ｔ１における第１ゲートＧ１の電圧は、ＶＤＤ−Ｖｔｈｐ［Ｖ］となる。

時刻Ｔ１において入力電圧Ｖｉｎが電源電圧ＶＤＤに立ち上がると、Ｐチャネル型ＭＯＳＦＥＴ３９のドレイン−ソース間の電圧は少しずつ小さくなり、最終的に第１ゲートＧ１の電圧は電源電圧ＶＤＤに遷移する。入力電圧Ｖｉｎの立ち上がり直後、Ｐチャネル型ＭＯＳＦＥＴ３９のドレイン−ソース間に流れる電流は、抵抗３２を介して出力バッファであるＰチャネル型ＭＯＳＦＥＴ３０のゲート容量を充電する。このため、第１ゲートＧ１の電圧は、入力電圧Ｖｉｎの立上がりよりも緩やかに電源電圧ＶＤＤに遷移する。

時刻Ｔ２において入力電圧Ｖｉｎが接地電位ＧＮＤ（０Ｖ）に立ち下がると、入力電圧Ｖｉｎの立下がりに応じて、Ｐチャネル型ＭＯＳＦＥＴ３９のドレイン−ソース間電圧は大きくなり、ドレイン−ソース間に電流が流れる。又、時刻Ｔ１〜時刻Ｔ２においてＰチャネル型ＭＯＳＦＥＴ３０のゲート容量に充電された電荷が抵抗３２を介して入力端子３４から引き抜かれる。第１ゲートＧ１から引き抜かれる電流は、入力電圧Ｖｉｎの立ち上がり時に比べ小さな値を示す。このため、第１ゲートＧ１の電圧は、電源電位ＶＤＤ−Ｖｔｈｐ［Ｖ］から電源電圧ＶＤＤへの立ち上がり時よりも緩やかに電源電圧ＶＤＤから電源電位ＶＤＤ−Ｖｔｈｐ［Ｖ］へ立ち下がる。

第２ゲートＧ２における電圧も同様に、入力電圧Ｖｉｎの信号レベルの遷移に応じて緩やかに遷移する。詳細には、時刻Ｔ１において入力電圧Ｖｉｎが電源電圧ＶＤＤに立ち上がると、Ｎチャネル型ＭＯＳＦＥＴ４０のドレイン−ソース間電圧は大きくなり、ドレインーソース間に電流が流れる。このＮチャネル型ＭＯＳＦＥＴ４０のドレイン−ソース間の電流は、抵抗３３を介して出力バッファであるＮチャネル型ＭＯＳＦＥＴ３１のゲート容量を充電する。このように、抵抗３３において差分された電流によってゲート容量が充電されるため、第２ゲートＧ２の電圧は、入力電圧Ｖｉｎの立上がりよりも緩やかに遷移する。又、第２ゲートＧ２における電圧は、Ｎチャネル型ＭＯＳＦＥＴ４０に流れる電流による抵抗３３の両端の電位差Ｖｂ分だけ電源電圧ＶＤＤから下がった値（電源電圧ＶＤＤ−Ｖｂ）に遷移する。ここで、抵抗３３の両端の電位差Ｖｂは、入力電圧Ｖｉｎが電源電圧ＶＤＤのとき、電源電圧ＶＤＤ−Ｖｔｈｎとなるように設定されることが好ましい。ただし、ＶｔｈｎはＮチャネル型ＭＯＳＦＥＴ３１の閾値電圧である。この場合、第２ゲートＧ２の電圧は、入力電圧Ｖｉｎの立上がりよりも緩やかに０［Ｖ］から電源電圧ＶＤＤ−Ｖｂ＝Ｖｔｈｎ［Ｖ］に遷移する。

時刻Ｔ２において入力電圧Ｖｉｎが接地電位ＧＮＤ（０Ｖ）に立ち下がると、Ｎチャネル型ＭＯＳＦＥＴ４０のドレイン−ソース間電圧が小さくなり、時刻Ｔ１〜時刻Ｔ２においてＮチャネル型ＭＯＳＦＥＴ３０のゲート容量に充電された電荷が抵抗３３を介して入力端子３４から引き抜かれる。このため、第２ゲートＧ１の電圧は、入力電圧Ｖｉｎの立下がりよりも緩やかに−Ｖｔｈｐ［Ｖ］に遷移する。

上述のように、入力電圧Ｖｉｎが０に遷移した場合は、第１ゲートＧ１の電圧は、緩やかに電源電圧ＶＤＤ−Ｖｔｈｐに遷移し、第２ゲートＧ２の電圧は緩やかに０Ｖに遷移する。これにより、Ｎ型チャネルＭＯＳＦＥＴ３１は少しずつ抵抗値が増大しオフ状態となり、Ｐチャネル型ＭＯＳＦＥＴ３０は抵抗値が少しずつ減少してオン状態となる。このため、出力ノードＮ７の電圧（クロックφ）は緩やかに０に遷移する。又、入力電圧Ｖｉｎが電源電圧ＶＤＤに遷移した場合、同様に、Ｎ型チャネルＭＯＳＦＥＴ３１は少しずつ抵抗値が減少しオン状態となり、Ｐチャネル型ＭＯＳＦＥＴ３０は抵抗値が少しずつ増大してオフ状態となる。このため、出力ノードＮ７の電圧（クロックφ）は緩やかに電源電位ＶＤＤに遷移する。従って、本発明によれば、入力端子３４にパルス幅Ｔ２−Ｔ１の矩形波が入力された場合、立ち上がり時間が時刻Ｔ３まで遅延され、立下り時間が時刻Ｔ４まで遅延された矩形波（クロックφ）を得ることができる。

従来技術のようなゲート間に電位差のないバッファ回路は、緩やかな立ち上がり／立下りの波形の信号を、急峻な立ち上がり／立下りの矩形信号に変換する。一方、本発明によるチャージポンプ回路１０Ａ、１０Ｂでは、クロックパルスφを出力するバッファであるＰチャネル型ＭＯＳＦＥＴ３０とＮチャネル型ＭＯＳＦＥＴ３１のゲート間に電位差がある。このため、Ｐチャネル型ＭＯＳＦＥＴ３０のソース−ドレイン間、Ｎチャネル型ＭＯＳＦＥＴ３１のドレイン−ソース間を流れる貫通電流の最大値は小さく、かつその立ち上がり／立下りは緩やかになることは自明である。更に、抵抗３２の電位差を電源電圧ＶＤＤ−Ｖｔｈｐとし、抵抗３３の電位差を電源電圧ＶＤＤ−Ｖｔｈｎとすることで、チャージポンプ駆動回路１０Ａ、１０Ｂは、入力端子３４に入力される信号の立ち上がり／立下りが緩やかでも急峻でも、緩やかな立ち上がり／立下りのクロックφを出力することができる。

以上のように、本発明によるチャージポンプ駆動回路１０Ａ、１０Ｂは、入力電圧Ｖｉｎの信号レベルの遷移時間に比べて遅く信号レベルが遷移するクロックφを出力することができる。これにより、チャージポンプ回路２０に入力されるクロックφにおける立ち上がり又は立下り時における高調波成分の発生を抑制することができ、ダイオードＤ１〜Ｄ４からの高周波ノイズの発生を低減することができる。

又、本発明によるチャージポンプ駆動回路は、特許文献１のようにコンデンサやスイッチ素子を必要としないため、回路面積を増大させずにクロックφの立ち上がり／立下り時間を緩やかにすることができる。すなわち、本発明によれば従来よりも小さい回路規模で、チャージポンプ回路のクロックパルスの立ち上がり、および立下り時の高調波成分を抑制することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、Ｐチャネル型ＭＯＳＦＥＴ３０とＮチャネル型ＭＯＳＦＥＴ３１のゲート間に電位差を設けるため、抵抗３２、３３が設けられているが、これに限らず、抵抗３２、３３としてダイオードや、トランジスタ（例えばＭＯＳＦＥＴ）を用いても良い。又、抵抗３２、３３として、複数段接続されたダイオードや、トランジスタを用いても良い。本実施の形態では、昇圧回路に用いられるチャージポンプ駆動回路を一例としたが、これに限らず、チャージポンプ駆動回路１０Ａ、１０Ｂは降圧回路に使用されても良い。又、本実施の形態におけるチャージポンプ駆動回路１０Ａ、１０Ｂは、第１ゲートＧ１に接続される定電流源１１、抵抗３２、及びＰチャネル型ＭＯＳＦＥＴ３９と、第２ゲートに接続される定電流源１２、抵抗３３、及びＮチャネル型ＭＯＳＦＥＴとを具備している。しかし、チャージポンプ駆動回路１０Ａ、１０Ｂは、どちらか一方の構成（例えば定電流源１１、抵抗３２、及びＰチャネル型ＭＯＳＦＥＴ３９）のみを具備しても構わない。

図１は、従来技術によるチャージポンプ駆動回路を用いた昇圧回路の構成を示す回路図である。 図２は、本発明によるチャージポンプ駆動回路を用いた昇圧回路の実施の形態における構成を示す回路図である。 図３は、本発明に係る第１定電流源回路の構成を示す回路図である。 図４は、本発明に係る第２定電流源回路の構成を示す回路図である。 図５は、本発明によるチャージポンプ駆動回路の入力電圧に応じた出力クロックの信号レベルの推移を示すタイミングチャートである。

符号の説明

１０Ａ、１０Ｂ：チャージポンプ駆動回路
２０：チャージポンプ回路
１１：第１定電流源回路
１２：第２定電流源回路
３０、３９、３５：Ｐチャネル型ＭＯＳＦＥＴ
３１、４０、３７：Ｎチャネル型ＭＯＳＦＥＴ
３２、３３、３６、３８：抵抗
４１、４２：端子
Ｎ１〜Ｎ６：ノード
Ｎ７：出力ノード
Ｇ１：第１ゲート
Ｇ２：第２ゲート
Ｃ１〜Ｃ４：コンデンサ
Ｄ１〜Ｄ４：ダイオード
ＶＤＤ：第１電源（電源電圧）
ＧＮＤ：第２電源（接地電位）
φ：クロック

Claims (10)

1. チャネル型が異なる２つのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備える相補型インバータ回路を具備し、
   前記２つのＭＯＳＦＥＴの一方の第１ゲートには、第１電圧が供給され、前記２つのＭＯＳＦＥＴの他方の第２ゲートには、前記第１電圧とは異なる第２電圧が供給され、
   前記相補型インバータ回路は、前記第１及び前記第２ゲートに入力される入力電圧に応じてチャージポンプ回路を駆動する
   チャージポンプ駆動回路。
2. 請求項１に記載のチャージポンプ駆動回路において、
   前記第１ゲートと、前記入力電圧が供給される入力端子との間に設けられる第１抵抗と、
   前記第１ゲートに接続され、第１電源電圧に応じた電流を前記第１ゲートに流す第１定電流源回路と、
   を更に具備するチャージポンプ駆動回路。
3. 請求項２に記載のチャージポンプ駆動回路において、
   前記第２ゲートと、前記入力端子との間に設けられる第２抵抗と、
   前記第２ゲートに接続され、第２電源電圧に応じた電流を前記第２ゲートに流す第２定電流源回路と、
   を更に具備するチャージポンプ駆動回路。
4. 請求項３に記載のチャージポンプ駆動回路において、
   前記第１抵抗の両端の電位差は、前記入力端子への入力電圧が前記第２電源電圧のとき、前記第１電源電圧と前記２つのＭＯＳＦＥＴの一方の閾値電圧とに基づいた値となるように設定され、
   前記第２抵抗の両端の電位差は、前記入力端子への入力電圧が前記第１電源電圧のとき、前記第２電源電圧と前記２つのＭＯＳＦＥＴの他方の閾値電圧とに基づいた値となるように設定される
   チャージポンプ駆動回路。
5. 請求項３又は４に記載のチャージポンプ駆動回路において、
   前記第１ゲート及び前記第１抵抗の一端に接続され、カレントミラー回路を形成するＰチャネル型ＭＯＳＦＥＴと、
   前記第２ゲート及び前記第２抵抗の一端に接続され、カレントミラー回路を形成するＮチャネル型ＭＯＳＦＥＴと、
   を更に具備するチャージポンプ駆動回路。
6. 請求項３から５いずれか１項に記載のチャージポンプ駆動回路において、
   前記第１抵抗及び第２抵抗は、それぞれトランジスタを含む抵抗素子である
   チャージポンプ駆動回路。
7. 請求項６に記載のチャージポンプ駆動回路において、
   前記第１抵抗及び第２抵抗は、それぞれ複数段接続された複数のトランジスタを含む抵抗素子である
   チャージポンプ駆動回路。
8. 請求項３から５いずれか１項に記載のチャージポンプ駆動回路において、
   前記第１抵抗及び第２抵抗は、それぞれダイオードを含む抵抗素子である
   チャージポンプ駆動回路。
9. 請求項８に記載のチャージポンプ駆動回路において、
   前記第１抵抗及び第２抵抗は、それぞれ複数段接続された複数のダイオードを含む抵抗素子である
   チャージポンプ駆動回路。
10. 請求項１から９いずれか１項に記載のチャージポンプ駆動回路と、
    前記チャージポンプ駆動回路からの出力電圧に応じて駆動されるチャージポンプ回路と、
    を具備する半導体装置。

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