JP2009009984A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 絶縁破壊を起こすことなく安定的に所望の静電容量を示す微細化されたＭＩＭ型コンデンサを有する半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型基板１１上に形成された素子分離膜１２と、基板１１上の素子分離膜１２が形成されていない少なくとも２つの活性領域と、素子分離膜１２上に下部電極１５、電極間絶縁膜１６、及び上部電極１７がこの順に積層されて構成されるコンデンサ部と、を備え、前記活性領域が、基板１１より高濃度のＰ型領域１４ａ、１４ｂと、基板１１よりは高濃度で、Ｐ型領域１４ａ、１４ｂよりも領域面積の大きいＮ型領域１３ａ、１３ｂと、を有するとともに、両拡散領域は、相互に接続されるか、または両拡散領域よりも低濃度の不純物領域を介して離隔形成されることで保護ダイオードを形成しており、下部電極１５がＮ型領域１３ｂと接続され、上部電極１７がＮ型領域１３ａと接続される。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に２つの導電性材料の間に絶縁体が狭持されてなるコンデンサを有する半導体装置及びその製造方法に関する。

従来、半導体装置のコンデンサとしては、ＭＩＳ（Metal-Insulator-Semiconductor）型コンデンサが主流であったが、近年はＭＩＭ（Metal-Insulator-Metal）型コンデンサも採用されるようになってきている。しかしながら、ＭＩＭ型コンデンサの場合、絶縁膜の狭持する２つの電極部分が、それぞれ周囲と絶縁された状態で製造されるため、製造工程内で種々の影響を受けやすい。特に、エッチング工程時並びに成膜工程時に発生するチャージダメージは、製造時における問題点の一つとして挙げられる。

チャージダメージとは、上記エッチング工程並びに成膜工程等の製造工程中に発生する電荷がコンデンサの電極部分に蓄積されることで周辺領域との間で電位差が発生し、当該発生する電位差に起因する電界によって絶縁部分を損傷したり絶縁破壊を誘発する現象を言う。

従来の半導体装置が備えるコンデンサの場合、成膜される絶縁膜の膜厚が十分厚かったため、絶縁部分の損傷や絶縁破壊が起きることがなく、大きな問題とはならなかった。しかし、近年の半導体装置の微細化傾向に伴い、成膜される絶縁膜の膜厚が薄くなっており、さらには異方性の強い製造条件となっていることにより、チャージダメージの存在は重要な問題となってきている。

チャージダメージに対する対策の一つとして、製造工程時に電極に蓄積された電荷を放出するための保護ダイオードを基板上に設ける方法が知られている（例えば特許文献１参照）。また、下記特許文献２には、ＭＩＳ型のコンデンサと保護ダイオードを同一の基板上に構成する場合の製造方法が記載されている。以下、図７を参照して、下記特許文献２に開示されたＭＩＳ型のコンデンサの製造方法につき説明する。

図７は、保護ダイオードを備えるＭＩＳ型のコンデンサの構成を示す概略断面構造図及びその等価回路図である。図７（ａ）に概略断面構造図を、図７（ｂ）にその等価回路図を示す。

図７（ａ）に示す従来の半導体装置９０は、Ｐ型の半導体基板１１上にエピタキシャル成長させたＮ型シリコン層５１を有し、Ｎ型シリコン層５１の表面からは、半導体基板１１の表面に達するＰ^＋型アイソレーション層５２が形成されており、これによって各素子領域が分離されている（分離後のＮ型シリコン層５１を５１ａ、５１ｂと符号を付す）。また、Ｎ型シリコン層５１内において、半導体基板１１の表面近傍に保護ダイオードを構成するためのＰ^＋型領域５３ａ、５３ｂが形成されている。Ｐ^＋型領域５３ａはＮ型シリコン層５１ａ内に、Ｐ^＋型領域５３ｂはＮ型シリコン層５１ｂ内にそれぞれ形成されている。

Ｎ型シリコン層５１の上層にはフィールド酸化膜３１が形成されており、このフィールド酸化膜３１上には、コンデンサの下部電極を構成する多結晶シリコン層５４が形成されている。多結晶シリコン層５４の上層にはフィールド酸化膜３１よりも薄い膜厚のシリコン酸化膜５５が形成され、さらにその上層に上部電極としての金属配線層５６が形成される。

なお、Ｐ^＋領域５３ａ、５３ｂの上部領域に位置するフィールド酸化膜３１内にはコンタクトプラグ５７ａ、５７ｂが、また一部領域に係るシリコン酸化膜５５内にはコンタクトプラグ５８がそれぞれ形成されている。金属配線層５６は、コンタクトプラグ５７ａを介してＰ^＋領域５３ａと接続される。また、シリコン酸化膜５５の上層には、多結晶シリコン層５４とのオーミック接続を形成するための金属配線層５９が形成されており、金属配線層５７が、コンタクトプラグ５７ｂを介して多結晶シリコン層５４と、コンタクトプラグ５８を介してＰ^＋領域５３ｂとそれぞれ接続される。なお、図７（ａ）に示すように、金属配線層５６と金属配線層５９とは分離されている。

このように構成される従来の半導体装置９０は、図７（ｂ）の等価回路で表記できる。なお、各素子に付されている符号と図７（ａ）内の構成要素に付されている符号はそれぞれ対応している。

図７（ｂ）に示すように半導体装置９０は、カソード同士が接続された２つのダイオードが、ＭＩＭ型コンデンサが備える上部電極（金属配線層５６）及び下部電極（多結晶シリコン層５４）のそれぞれに対して直列に接続される構成である。かかるダイオードが上記保護ダイオードとして機能し、チャージダメージを防止する効果を有する。

特開平６−２６８２１０号公報 特開昭６２−１５４６６１号公報

たしかに、図７に示す構成によれば、保護ダイオードを備えるため、製造過程において電極内に電荷が蓄積されることによるチャージダメージの発生を防止することができる。

しかしながら、図７の構成の場合、逆向きのダイオードを備えることで接合部における接合容量が増加される結果となる。コンデンサ面積、すなわち金属配線層５６とシリコン酸化膜５５の対向面積、並びにシリコン酸化膜５５と多結晶シリコン層５４の対向面積が十分大きい場合には、コンデンサの静電容量が十分大きいため、接合容量が増加された場合であっても、その増分は無視できる程度の大きさであるが、装置の微細化に伴ってコンデンサ面積は縮小されると、コンデンサの静電容量がこれに伴って小さくなるため、接合容量の増加分は無視できない程度の大きさとなる。高精度のコンデンサを実現するためには、なおさら接合容量の増加分を無視することはできない。

また、別の問題として、接合部における接合耐圧が、保護すべき絶縁膜、すなわちシリコン酸化膜５５の絶縁耐圧より十分高い場合、蓄積された電荷は保護ダイオードを介して放出されずにシリコン酸化膜５５において絶縁破壊を生じさせる結果となり、保護ダイオードを備える意味をなさない。すなわち、接合部における接合耐圧をシリコン酸化膜５５の絶縁耐圧よりも低い条件下で半導体装置を製造する必要があり、かかる制約の存在によって製造条件の自由度が低下するという問題がある。

本発明は上記の問題点に鑑み、絶縁破壊を起こすことなく安定的に所望の静電容量を示す微細化されたＭＩＭ型コンデンサを有する半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る半導体装置は、第１導電型の半導体基板上に形成された素子分離膜と、前記半導体基板上の前記素子分離膜が形成されていない少なくとも２つの活性領域と、前記素子分離膜上に下部電極、電極間絶縁膜、及び上部電極がこの順に積層されて構成されるコンデンサ部と、を備え、前記２つの活性領域それぞれが、
前記半導体基板よりは高濃度の前記第１導電型の第１不純物拡散領域と、前記半導体基板よりは高濃度で、前記第１不純物拡散領域よりも領域面積の大きい前記第１導電型とは異なる第２導電型の第２不純物拡散領域と、を有するとともに、両拡散領域は、相互に接続されるか、または両拡散領域よりも低濃度の不純物拡散領域を介して離隔形成されることで保護ダイオードを形成しており、前記下部電極が前記２つの活性領域のうちの一方の前記第２不純物拡散領域と接続され、前記上部電極が、他方の前記第２不純物拡散領域と接続されることを第１の特徴とする。

本発明に係る半導体装置の上記第１の特徴構成によれば、同一の活性領域内に第１不純物拡散領域と第２不純物拡散領域が形成されることとなる。すなわち、第２不純物拡散領域と半導体基板間の接合容量と、及び第２不純物拡散領域と第１不純物拡散領域間の接合容量の合計値が、保護ダイオードを形成したことにより追加的に発生する接合容量に該当する。

ここで、半導体基板の不純物濃度は、第１不純物拡散領域における不純物濃度よりも小さいため、単位面積あたりの接合容量は、第２不純物拡散領域と半導体基板間よりも第２不純物拡散領域と第１不純物拡散領域間の方が大きくなる。一方、保護ダイオードの耐圧は、第２不純物拡散領域と第１不純物拡散領域の離間距離に依存して決定される。

従って、第１不純物拡散領域の面積を第２不純物拡散領域の面積よりも小さくすることで、第２不純物拡散領域と第１不純物拡散領域間の接合容量の増加を抑制しつつ、第２不純物拡散領域と第１不純物拡散領域の離間距離を目的とする保護ダイオードの耐圧条件に応じて設定することで、所望の絶縁耐圧を有し、且つ、チャージダメージの抑制が可能なコンデンサを実現することができる。

また、本発明に係る半導体装置の製造方法は、上記第１の特徴構成を有する半導体装置の製造方法であって、前記半導体基板表面に前記素子分離膜を形成することで、面積の大きい前記第２不純物拡散領域の形成予定領域、面積の小さい前記第１不純物拡散領域の形成予定領域、並びに必要である場合には両不純物拡散領域間の離隔形成のための領域を有する少なくとも２つの前記拡散領域を形成する第１工程と、前記活性領域のうち前記第１不純物拡散領域以外の領域をマスクした状態で高濃度の前記第１導電型の不純物イオン注入を行って前記第１不純物拡散領域を形成する第２工程と、前記素子分離膜上に、前記下部電極、前記電極間絶縁膜、及び前記上部電極を順次形成する第３工程と、前記素子分離膜が形成されていない前記活性領域のうち、前記第２不純物拡散領域以外の領域をマスクした状態で高濃度の前記第２導電型の不純物イオン注入を行って前記第２不純物拡散領域を形成する第４工程と、前記２つの活性領域のうちの一方の前記第２不純物拡散領域と前記下部電極を接続し、他方の前記第２不純物拡散領域と前記上部電極を接続する第５工程と、を有し、前記第１工程終了後、前記第２、第３、及び第４工程を任意の順序で全て実行した後、前記第５工程を実行することを第１の特徴とする。

本発明に係る半導体装置の製造方法の上記第１の特徴によれば、コンデンサ面積の小さいコンデンサ部が形成される場合であっても、追加的に発生する接合容量がコンデンサの静電容量に対して与える影響を最小限に抑制することができる保護ダイオードを備える半導体装置を製造することができる。

また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第１不純物拡散領域及び前記第２不純物拡散領域で構成される前記保護ダイオードの所望耐圧に応じて、前記第２工程及び前記第４工程に係るイオン注入時のマスク領域の面積を変化させることを第２の特徴とする。

また、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加えて、前記第１不純物拡散領域及び前記第２不純物拡散領域で構成される前記保護ダイオードの所望耐圧に応じて、前記第２工程及び前記第４工程に係るイオン注入条件を変化させることを第３の特徴とする。

本発明に係る半導体装置の製造方法の上記第２または第３の特徴によれば、保護ダイオードの耐圧条件を満足しつつ、追加的な接合容量の増加を最小限に抑制することができるため、所望の静電容量を満たし、チャージダメージの発生が抑制された微細化コンデンサの実現が可能となる。

本発明の構成によれば、絶縁破壊を起こすことなく安定的に所望の静電容量を示す微細化されたＭＩＭ型コンデンサを有する半導体装置が実現される。

以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）の実施形態について図１〜図４の各図を参照して説明する。

図１は、本発明装置の構成を示す概略断面構造図である。図１に示される本発明装置１は、Ｐ型基板１１上に素子分離膜１２が形成されており、素子分離膜１２が形成されていない領域には、Ｎ^＋領域１３ａ、１３ｂ、及びＮ^＋領域１３ａ、１３ｂから一定の離間を有してＰ^＋領域１４ａ、１４ｂが形成されている。すなわち、基板１１上において、Ｎ^＋領域１３ａ、１３ｂ、Ｐ⁻領域（基板１１と同程度のＰ濃度を示す領域）２７ａ、２７ｂ、及びＰ^＋領域１４ａ、１４ｂが活性領域３０を構成する。

なお、後述するように、Ｐ⁻領域２７ａ、２７ｂは、Ｎ^＋領域１３ａ、１３ｂとＰ^＋領域１４ａ、１４ｂとの離間距離を確保するために設けられる領域であり、かかる距離を調整することで保護ダイオードの接合耐圧を調整することができる。Ｐ⁻領域２７ａ、２７ｂが存在しない場合、すなわちＮ^＋領域１３ａ、１３ｂとＰ^＋領域１４ａ、１４ｂとの離間距離が０である場合でも一定の接合耐圧を有するため、本発明装置が、かかる耐圧条件を有する保護ダイオードを備える場合には、Ｐ^＋領域１４ａ、１４ｂは必ずしも必要ではない。言い換えれば、保護ダイオードの耐圧条件に応じてＰ^＋領域１４ａ、１４ｂの形成領域幅を調整することができる構成である。

素子分離膜１２上の一部領域内に下部電極となる多結晶シリコン１５が形成され、多結晶シリコン１５の上層にコンデンサ形成用の電極間絶縁膜１６、さらにその上層には上部電極となる多結晶シリコン１７が形成されている。すなわち、電極間絶縁膜１６は、二つの多結晶シリコン１５及び１７に狭持される構成である。なお、上部電極を構成する多結晶シリコン１７の上層には、全体を覆うように層間絶縁膜１８が形成されている。

層間絶縁膜１８の上層には、金属配線層２１、２２が形成されている。金属配線層２１は、層間絶縁膜１８内に形成されたコンタクトプラグ２３を介して多結晶シリコン１７と接続され、コンタクトプラグ２４を介してＮ^＋領域１３ａと接続される。また、金属配線層２２は、層間絶縁膜１８内に形成されたコンタクトプラグ２５を介して多結晶シリコン１５と接続され、コンタクトプラグ２６を介してＮ^＋領域１３ｂと接続される。

図２は、図１に示す半導体装置１の一部領域を拡大した図であり、図２（ａ）に平面構造図を、図２（ｂ）に断面構造図を示す。

図２（ａ）に示すように、活性領域３０のうちＮ^＋領域が占める領域（１３ａ）の面積は、Ｐ⁻領域（２７ａ）並びにＰ^＋領域（１４ａ）が占める領域に比べて十分大きい。一例としては、活性領域３０のうち、Ｎ^＋領域１３ａを各辺が１〜２μｍ程度の方形型領域（図２（ａ）内の領域Ａに相当）とし、それ以外の領域（Ｐ⁻領域２７ａ並びにＰ^＋領域１４ａを構成する領域、図２（ａ）内の領域Ｂに相当）を各辺が０．１〜０．３μｍ程度の方形型領域とすることができる。そして、領域Ｂ内において、領域Ａと接触しないようにＰ^＋領域１４ａが形成されており、このＰ^＋領域１４ａとＮ^＋領域１３ａの間にＰ⁻領域２７ａが形成されている。すなわち、図２（ｂ）に示すように、Ｐ^＋領域１４ａとＮ^＋領域１３ａは、Ｐ⁻領域２７ａの領域幅（図２（ｂ）内のβに相当）だけ離間を有して形成されている。

図３は、Ｎ^＋領域１３ａとＰ型基板１１（Ｐ⁻領域２７ａ）の間の単位面積当たりの接合容量（１）と、Ｎ^＋領域１３ａとＰ^＋領域１４ａの間の単位面積当たりの接合容量（２）を比較したグラフであり、横軸を接合間の電圧Ｖｊ〔Ｖ〕とし、縦軸を接合容量〔Ｆ〕として示している。本例では、Ｐ^＋領域１４ａとの間の接合容量を、基板１１との間の接合容量と比べて１／１０以下の大きさにすることができている。

図４は、離間距離β（Ｐ⁻領域２７ａの領域幅）を変化させた場合のＮ^＋領域１３ａとＰ^＋領域１４ａで構成される保護ダイオードの接合耐圧との関係を示すものである。図４（ａ）は、βを０μｍから０．６μｍまで０．１μｍずつ変化させた場合の保護ダイオードの耐圧〔Ｖ〕を表に記載したものである。なお、離間距離βは、イオン注入時のマスク領域の面積、あるいはＰ^＋領域１４ａを形成するために注入するＰ^＋イオンまたはＮ^＋領域１３ａを形成するために注入するＮ^＋イオンのいずれか一方または双方のイオン注入条件を異ならせることで変化させたものである。図４（ｂ）には、一例として離間距離βを０μｍとした場合及び０．６μｍとした場合の濃度プロファイルを示している。図４（ｂ）は、領域Ａと領域Ｂの境界位置Ｄ０（図２参照）を基準（原点）とし、基板１１面に平行に領域Ｂに向かう方向を正方向（Ｘ方向）としたときの、濃度プロファイルが示されている。

図４（ａ）に示すように、離間距離β＝０μｍの場合、接合耐圧として７．４Ｖが得られ、離間距離β＝０．６μｍの場合、接合耐圧として１６．２Ｖが得られた。図４（ａ）を参照すれば、βを大きくすることで接合耐圧を大きくすることができることが分かる。すなわち、所望の接合耐圧を有する保護ダイオードを形成するためには、このβの大きさを適宜調整することで実現が可能であることが分かる。

また、本発明装置１の場合、領域Ａの大きさと比較して領域Ｂの大きさを十分小さく形成したため、Ｎ^＋領域１３ａとＰ^＋領域１４ａとの間の接合容量の大きさを小さくすることができ、多結晶シリコン１５、絶縁膜１６、多結晶シリコン１７で構成されるコンデンサ部の静電容量に大きな影響を与えることがない。従って、本発明装置１の構成によれば、静電容量に影響を与えることなくチャージダメージの発生を防止することができる微細化コンデンサを実現することができる。

次に、上記本発明装置の製造方法（以下、適宜「本発明方法」と称する）につき、図５及び図６を参照して説明する。図５は、本発明方法を用いて本発明装置を製造する際の一の工程における概略断面構造図を模式的に示したものであり、工程毎に図５（ａ）〜（ｄ）に分けて図示している。また、図６は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図６に示されるフローチャートの各ステップを表すものとする。

まず、図５（ａ）に示すように、Ｐ型半導体基板１１上に素子分離膜１２を形成する（ステップ＃１）。このとき、図２（ｂ）に示したように、後にＮ^＋領域１３ａ、Ｐ⁻領域２７ａ、Ｐ^＋領域１４ａを形成する活性領域３０が形成される。なお、Ｎ^＋領域１３ｂ、Ｐ⁻領域２７ｂ、Ｐ^＋領域１４ｂを形成する活性領域も同様に形成される。以下では、Ｎ^＋領域１３ａ、Ｐ⁻領域２７ａ、Ｐ^＋領域１４ａを形成する活性領域３０についてのみ説明する。

すなわち、本ステップ＃１では、面積の大きい領域Ａと面積の小さい領域Ｂで構成される活性領域３０が後に形成されるコンデンサ部の周囲の少なくとも２箇所に形成されるように、当該２箇所の活性領域３０を囲むように素子分離膜１２を形成するものとする（図２（ａ）内のハッチング部分参照）。

次に、図５（ｂ）に示すように、活性領域３０内の領域Ｂ内にＰ^＋領域１４ａが形成されるように、Ｐ型不純物イオンを注入する（ステップ＃２）。このとき、少なくとも後にＮ^＋領域１３ａが形成される領域、及びＮ^＋領域１３ａとＰ^＋領域１４ａとの離間を確保するためのＰ⁻領域２７ａが形成される領域にＰ型不純物イオンが注入されないようにマスクした状態で、イオン注入を行う。注入条件としては、一例として５００〜８００ｋｅＶの注入エネルギで１×１０^１１〜１×１０^１２／ｃｍ^２、２００〜３００ｋｅＶの注入エネルギで１×１０^１１〜１×１０^１２／ｃｍ^２、４０〜１００ｋｅＶの注入エネルギで１×１０^１２〜１×１０^１３／ｃｍ^２の各ドーズ量の下でＢ（ホウ素）イオンを注入するものとして良い。

なお、本ステップ＃２は、本発明装置１の周辺部においてＰ型ウェルを形成する工程を有する場合には、かかるＰ型ウェル形成工程とともに行うものとすることができる。

次に、図５（ｃ）に示すように、素子分離膜１２上にＰ（リン）がドープされた多結晶シリコン膜１５をＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により膜厚１００〜２００ｎｍ程度堆積及び加工して、コンデンサの下部電極を形成する。その後、コンデンサ用の絶縁膜形成のために、ＣＶＤ法によりシリコン酸化膜１６を膜厚５〜１５ｎｍ程度堆積し、さらにその後、下部電極と同様の方法によりＰがドープされた多結晶シリコン膜１６を堆積及び加工してコンデンサの上部電極を形成する（ステップ＃３）。

なお、ステップ＃３において、コンデンサ用の絶縁膜１６の材料としては、シリコン酸化膜に限られず、他の絶縁膜（例えばＯＮＯ膜等）であっても構わない。

次に、図５（ｄ）に示すように、活性領域３０内の領域Ａ内にＮ^＋領域１３ａが形成されるように、Ｎ型不純物イオンを注入する（ステップ＃４）。このとき、少なくとも領域Ｂ内にＮ型不純物イオンが注入されないようにマスクした状態で、イオン注入を行う。注入条件としては、一例として１０〜４０ｋｅＶの注入エネルギ、１×１０^１５〜５×１０^１５／ｃｍ^２のドーズ量でＰ（リン）イオンを注入するものとして良い。

なお、本ステップ＃４は、本発明装置１の周辺部においてＮ型不純物イオンを注入することでソース・ドレイン領域を形成する工程を有する場合には、かかるソース・ドレイン領域形成工程とともに行うものとすることができる。

その後は、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積することで層間絶縁膜１８を形成した後（ステップ＃５）、コンタクトプラグ２３〜２７を形成した後、金属配線層２１及び２２を形成する（ステップ＃６）。これにより、図１に示される本発明装置１が実現される。

なお、上述の実施形態では、領域Ａ及び領域Ｂを方形領域として説明したが、これらの領域の形状は方形領域に限定されるものではなく、例えば円形領域や楕円形領域であっても構わない。また、半導体基板をＰ型基板としたが、Ｎ型基板上にコンデンサを形成する場合であっても、注入する不純物の導電型を逆転させることで同様の方法により実現が可能である。

また、上述したステップ＃２〜＃４の各工程は、必ずしもこの順序に実行される必要はなく、少なくとも素子分離膜１２形成後、層間絶縁膜１８形成前に、これら３ステップが実行されていれば良い。

本発明に係る半導体装置の構成を示す概略断面構造図 本発明に係る半導体装置の一部構成を示す概略構造図 Ｎ^＋領域とＰ⁻領域、並びにＮ^＋領域とＰ^＋領域の間の単位面積当たりの接合容量を比較したグラフ Ｐ⁻領域の領域幅と保護ダイオードの接合耐圧の関係を示す図 本発明方法を用いて本発明装置を製造する際の一の工程における概略断面構造図 本発明方法の製造工程を示すフローチャート 保護ダイオードを備えるＭＩＳ型のコンデンサの構成を示す概略断面構造図及びその等価回路図

符号の説明

１： 本発明に係る半導体装置
１１： Ｐ型半導体基板
１２： 素子分離膜
１３ａ、１３ｂ： Ｎ＋領域
１４ａ、１４ｂ： Ｐ＋領域
１５： 多結晶シリコン膜
１６： 絶縁膜（シリコン酸化膜）
１７： 多結晶シリコン膜
１８： 層間絶縁膜
２１： 金属配線層
２２： 金属配線層
２３： コンタクトプラグ
２４： コンタクトプラグ
２５： コンタクトプラグ
２６： コンタクトプラグ
２７ａ、２７ｂ： Ｐ⁻領域
３０： 活性領域
３１： フィールド酸化膜
５１： Ｎ型シリコン層
５２： Ｐ^＋型アイソレーション層
５３ａ、５３ｂ： Ｐ^＋型領域
５４： 多結晶シリコン層
５５： シリコン酸化膜
５６： 金属配線層
５７ａ、５７ｂ： コンタクトプラグ
５８： コンタクトプラグ
５９： 金属配線層
９０： 従来の半導体装置

Claims (4)

1. 第１導電型の半導体基板上に形成された素子分離膜と、
   前記半導体基板上の前記素子分離膜が形成されていない少なくとも２つの活性領域と、
   前記素子分離膜上に下部電極、電極間絶縁膜、及び上部電極がこの順に積層されて構成されるコンデンサ部と、を備え、
   前記２つの活性領域それぞれが、
   前記半導体基板よりは高濃度の前記第１導電型の第１不純物拡散領域と、前記半導体基板よりは高濃度で、前記第１不純物拡散領域よりも領域面積の大きい前記第１導電型とは異なる第２導電型の第２不純物拡散領域と、を有するとともに、両拡散領域は、相互に接続されるか、または両拡散領域よりも低濃度の不純物拡散領域を介して離隔形成されることで保護ダイオードを形成しており、
   前記下部電極が前記２つの活性領域のうちの一方の前記第２不純物拡散領域と接続され、前記上部電極が、他方の前記第２不純物拡散領域と接続されることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記半導体基板表面に前記素子分離膜を形成することで、面積の大きい前記第２不純物拡散領域の形成予定領域、面積の小さい前記第１不純物拡散領域の形成予定領域、並びに必要である場合には両不純物拡散領域間の離隔形成のための領域を有する少なくとも２つの前記拡散領域を形成する第１工程と、
   前記活性領域のうち前記第１不純物拡散領域以外の領域をマスクした状態で高濃度の前記第１導電型の不純物イオン注入を行って前記第１不純物拡散領域を形成する第２工程と、
   前記素子分離膜上に、前記下部電極、前記電極間絶縁膜、及び前記上部電極を順次形成する第３工程と、
   前記素子分離膜が形成されていない前記活性領域のうち、前記第２不純物拡散領域以外の領域をマスクした状態で高濃度の前記第２導電型の不純物イオン注入を行って前記第２不純物拡散領域を形成する第４工程と、
   前記２つの活性領域のうちの一方の前記第２不純物拡散領域と前記下部電極を接続し、他方の前記第２不純物拡散領域と前記上部電極を接続する第５工程と、を有し、
   前記第１工程終了後、前記第２、第３、及び第４工程を任意の順序で全て実行した後、前記第５工程を実行することを特徴とする半導体装置の製造方法。
3. 前記第１不純物拡散領域及び前記第２不純物拡散領域で構成される前記保護ダイオードの所望耐圧に応じて、前記第２工程及び前記第４工程に係るイオン注入時のマスク領域の面積を変化させることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１不純物拡散領域及び前記第２不純物拡散領域で構成される前記保護ダイオードの所望耐圧に応じて、前記第２工程及び前記第４工程に係るイオン注入条件を変化させることを特徴とする請求項２または３に記載の半導体装置の製造方法。

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