JP2009068978A - アブソリュート型リニアエンコーダとアクチュエータ - Google Patents

Abstract

【課題】 コンパクト化が容易で、低コストの信頼性の高いアブソリュート型リニアエンコーダとそのようなアブソリュート型リニアエンコーダを使用したアクチュエータを提供すること。
【解決手段】 １つの縞状リニアスケールと略９０度位相差の２つの検出器を主構成とするインクリメンタルリニアスケール部と、ＰＮ符号系列アブソリュートリニアスケールと１つまたは複数の検出器を主構成とするアブソリュートリニアスケール部と、を具備したアブソリュート型リニアエンコーダとそのようなアブソリュート型リニアエンコーダを使用したアクチュエータである。
【選択図】 図１

Description

本発明は、例えば、精密位置決めシステムに用いられるアブソリュート型リニアエンンコーダと該アブソリュート型リニアエンンコーダを使用したアクチュエータに係り、特に、装置のコンパクト化、信号の伝送の単純化を図ることができるように工夫したものに関する。

精密位置決め装置において、位置決めフィードバック用のセンサーとして、例えば、リニアエンコーダが使用される。これはリニアエンコーダが高精度であって低コストであることに起因する。ところが、現在多く用いられているリニアエンコーダは原点復帰動作の必要なインクリメンタル型である。この種のインクリメンタル型のリニアエンコーダの場合には、装置立ち上げ時或いはトラブル発生時には原点復帰動作を行わせる必要がある。その為、装置の稼働率が低下してしまうという問題があった。

そこで、インクリメンタル型のリニアエンコーダに代わってアブソリュート型のリニアエンコーダの使用が提案されている。この種のアブソリュート型のリニアエンコーダの場合には原点復帰動作が不要になるからである。

上記アブソリュート型のリニアエンコーダを開示するものとして、例えば、特許文献１、特許文献２等がある。
特開平５−８０８４９号公報 特開２００３−８３７６６号公報

上記従来の構成によると次のような問題があった。
まず、特許文献１及び特許文献２に開示されているアブソリュート型リニアエンコーダの場合には、何れもその構成が複雑であり、且つ、コストが高いという問題があった。又、リニアスケール部及び検出ヘッド部のコンパクト化が困難であるという問題があった。さらに、信号の伝送が複雑であるという問題があった。
例えば、特許文献１に開示されているアブソリュート型リニアエンコーダの場合には、静電容量式と光電式を併用することにより少ないトラック数で高分解能と広い測長範囲を実現している。しかしながら、検出手段、コードパターンともに２系統必要であり、そのためコンパクト化は不可能であった。
又、特許文献２に記載されたアブソリュート型リニアエンコーダの場合には、位相差の異なるリニアスケールを用いることにより２組のリニアスケールまで減少させることができるが、その精度確保にはやや複雑な信号処理を必要としており、やはりコンパクト化を実現することは困難であった。
このような問題に対して、本件特許本出願人は、特願２００７−５４９７２号を出願している（未だ未公開）。そこにはバッテリーバックアップを用いたアブソリュート型リニアエンコーダが開示されている。しかしながら、その場合には、バッテリーバックアップを用いなければならず、そのバッテリーバックアップ時間があまり長くないという問題があるとともに、バッテリーの設置スペースが必要になってしまうという問題があった。

本発明はこのような点に基づいてなされたものでその目的とするところは、コンパクト化が容易で、低コストの信頼性の高いアブソリュート型リニアエンコーダとそのようなアブソリュート型リニアエンコーダを使用したアクチュエータを提供することにある。

上記目的を達成するべく本願発明の請求項１によるアブソリュート型リニアエンコーダは、縞状をなす一つのインクリメンタルリニアスケールと略９０度の位相差間隔にて配置された２つの検出器とを主構成とするインクリメンタルリニアスケール部と、ＰＮ符号系列アブソリュートリニアスケールと１つ又は複数の検出器を主構成とするアブソリュートリニアスケール部と、を具備したことを特徴とするものである。
又、請求項２によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルリニアスケール部の２つの検出器は略正弦波の出力信号を出力するものであることを特徴とするものである。
又、請求項３によるアブソリュート型リニアエンコーダは、請求項２記載のアブソリュート型リニアエンコーダにおいて、上記インンクリメンタルリニアスケール部の出力信号は分割器により分割され高分解能を持つＡ、Ｂ２相のデジタル信号であることを特徴とするものである。
又、請求項４によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インンクリメンタルリニアスケール部の出力信号に同期して上記アブソリュートリニアスケール部の出力信号を取り込むことを特徴とするものである。
又、請求項５によるアブソリュート型リニアエンコーダは、請求項４記載のアブソリュート型リニアエンコーダにおいて、上記同期に用いるインクリメンタルリニアスケール部の出力信号が分割前の信号であることを特徴とするものである。
又、請求項６によるアブソリュート型リニアエンコーダは、請求項４記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュートリニアスケール部の出力信号が単相のデジタル信号であることを特徴とするものである。
又、請求項７によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルスケール及び上記ＰＮ符号系列アブソリュートリニアスケールに対して相対的に移動可能な検出ヘッドがあり、上記インクリメンタルリニアスケール部の出力信号を分割する分割器と上記アブソリュートリニアスケール部の出力信号をインクリメンタルリニアスケール部の出力信号に同期して出力させる同期回路とを上記検出ヘッド部に組み込んだことを特徴とするものである。
又、請求項８によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルリニアスケール部からの出力信号が２個のデジタル信号であり、アブソリュートリニアスケール部からの出力信号が１個のデジタル信号であることを特徴とするものである。
又、請求項９によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルスケール部と上記アブソリュートリニアスケール部からの出力信号を入力して処理するコントローラがあり、上記アブソリュートリニアスケール部からの出力信号のデータエラーを判別するデータエラー判定手段を上記コントローラに設けたことを特徴とするものである。
又、請求項１０によるアブソリュート型リニアエンコーダは、請求項９記載のアブソリュート型リニアエンコーダにおいて、上記データエラー判定手段によりエラー検出された場合は、エラーが検出されなくなるまでさらに追加データを読込むことを特徴とするものである。
又、請求項１１によるアブソリュート型リニアエンコーダは、請求項９記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュートリニアスケール部の出力信号を１ビット読み込む毎にデータエラー判定することを特徴とするものである。
又、請求項１２によるアクチュエータは、請求項１から請求項１１の何れかに記載のアブソリュート型リニアエンコーダを用いたことを特徴とするものである。

以上述べたように本発明の請求項１によるアブソリュート型リニアエンコーダは、縞状をなす一つのインクリメンタルリニアスケールと略９０度の位相差間隔にて配置された２つの検出器とを主構成とするインクリメンタルリニアスケール部と、ＰＮ符号系列アブソリュートリニアスケールと１つ又は複数の検出器を主構成とするアブソリュートリニアスケール部と、を具備した構成になっているので、装置のコンパクト化を図ると同時に高分解能と長ストロークを得ることができる。
又、請求項２によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルリニアスケール部の２つの検出器は略正弦波の出力信号を出力するものであるので、インクリメンタルリニアスケールの縞ピッチを細かくすることなく電気信号処理（位相分割等）によって分解能を高めることができる。
又、請求項３によるアブソリュート型リニアエンコーダは、請求項２記載のアブソリュート型リニアエンコーダにおいて、上記インンクリメンタルリニアスケール部の出力信号は分割器により分割され高分解能を持つＡ、Ｂ２相のデジタル信号であるので、高い分解能を実現することができる。
又、請求項４によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インンクリメンタルリニアスケール部の出力信号に同期して上記アブソリュートリニアスケール部の出力信号を取り込むようにしているので、簡単な構成で所望の処理を実行することができる。
又、請求項５によるアブソリュート型リニアエンコーダは、請求項４記載のアブソリュート型リニアエンコーダにおいて、上記同期に用いるインクリメンタルリニアスケール部の出力信号が分割前の信号であるので、安定した信号検出が可能になる。
又、請求項６によるアブソリュート型リニアエンコーダは、請求項４記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュートリニアスケール部の出力信号が単相のデジタル信号であるので、信号の伝送が容易化される。
又、請求項７によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルスケール及び上記ＰＮ符号系列アブソリュートリニアスケールに対して相対的に移動可能な検出ヘッドがあり、上記インクリメンタルリニアスケール部の出力信号を分割する分割器と上記アブソリュートリニアスケール部の出力信号をインクリメンタルリニアスケール部の出力信号に同期して出力させる同期回路とを上記検出ヘッド部に組み込んだので、信号間の伝送遅延も少なく信号の伝送も容易化されて信頼性も向上する。
又、請求項８によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルリニアスケール部からの出力信号が２個のデジタル信号であり、アブソリュートリニアスケール部からの出力信号が１個のデジタル信号であるので、信号の伝送が容易化されて信頼性も向上する。
又、請求項９によるアブソリュート型リニアエンコーダは、請求項１記載のアブソリュート型リニアエンコーダにおいて、上記インクリメンタルスケール部と上記アブソリュートリニアスケール部からの出力信号を入力して処理するコントローラがあり、上記アブソリュートリニアスケール部からの出力信号のデータエラーを判別するデータエラー判定手段を上記コントローラに設けたので、簡単にエラー処理を行うことができる。
又、請求項１０によるアブソリュート型リニアエンコーダは、請求項９記載のアブソリュート型リニアエンコーダにおいて、上記データエラー判定手段によりエラー検出された場合は、エラーが検出されなくなるまでさらに追加データを読込むようにしているので、比較的短時間で所望のデータの取得が可能になる。
又、請求項１１によるアブソリュート型リニアエンコーダは、請求項９記載のアブソリュート型リニアエンコーダにおいて、上記アブソリュートリニアスケール部の出力信号を１ビット読み込む毎にデータエラー判定するようにしているので、より信頼性の高いデータを取得することが可能になる。
又、請求項１２によるアクチュエータは、請求項１から請求項１１の何れかに記載のアブソリュート型リニアエンコーダを用いているので、コンパクト化を図ると共に低コストであって信頼性の高いアクチュエータを得ることができる。

以下、図１乃至図６を参照して本発明の一実施の形態を説明する。この一実施の形態は本願発明を一軸アクチュエータに適用した例を示すものである。図１は本実施の形態によるアクチュエータの全体の構成を示す平面図である。まず、ハウジング1があり、このハウジング１にはスライダ３が図１中左右方向（矢印ａ方向）に移動可能な状態で取り付けられている。上記ハウジング１内にはボールねじ５が内装されているとともに駆動モータ７が設置されている。上記ボールねじ５は上記駆動モータ７の出力軸に連結されていて、駆動モータ７によって回転駆動されるように構成されている。
尚、ボールねじ５と駆動モータ７の出力軸が一体化されたものもある。

上記ボールねじ５には図示しないボールナットがその回転を規制された状態で螺合・配置されている。既に説明したスライダ３はこのボールナットに固着されている。上記ハウジング１にはガイド９、１１が設置されていて、これらガイド９、１１によって上記スライダ３の図１中左右方向への移動をガイドする。そして、駆動モータ７を適宜の方向に回転させることによりボールねじ５が同方向に回転し、それによって、ボールナットを介してスライダ３が上記ガイド９、１１によってガイドされながら適宜の方向（図１中左右方向）に移動する。

上記ガイド１１側にはリニアスケール部２１が設置されており、一方、上記スライダ３には検出ヘッド部２３が取り付けられている。又、アクチュエータに対して離間した場所にはコントローラ部２５が設置されている。

次に、上記リニアスケール部２１、検出ヘッド部２３、コントローラ部２５の構成について詳しく説明する。図２は図１の中から上記リニアスケール部２１、検出ヘッド部２３、コントローラ部２５を抽出して示す図である。まず、リニアスケール部２１は、インクリメンタルリニアスケール３１、ＰＮ符号系列アブソリュートリニアスケール３３とから構成されている。上記インクリメンタルリニアスケール３１は縞状をなしていて、例えば、８０μｍピッチの光学反射式のものとして構成されている。すなわち、上記インクリメンタルリニアスケール３１は、４０μｍの高反射率領域３１ａと、４０μｍの低反射領域３１ｂが交互に配置されて連なった構成をなしている。

一方、上記ＰＮ符号系列アブソリュートリニアスケール３３は１ビットが８０μｍに構成されていて、高反射率領域３３ａと低反射領域３３ｂがＰＮ符号系列に基づいて配置された構成になっている。上記ＰＮ符号系列とは擬似ランダム系列であり、この疑似ランダム系列とは、例えば、スペクトラム拡散通信、白色雑音生成、暗号化、エラー訂正等に広く使われているものである。上記ＰＮ符号系列の生成にはＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）と称されるシフトレジスタが使用される。このシフトレジスタは、図３に示すような構成になっており、ＸＯＲゲート（又は、ＸＮＯＲゲート）５１によって帰還をかける構成になっている。
尚、このＬＦＳＲについては追って詳細に説明する。

図２に戻って検出ヘッド部２３側の構成をみてみると、まず、上記インクリメンタルリニアスケール３１に対応する二つの検出器、すなわち、Ａ相検出器３５とＢ相検出器３７が設置されている。これら二つのＡ相検出器３５とＢ相検出器３７は、インクリメンタルリニアスケール３１のピッチ間隔を３６０°としたとき、９０°の位相差間隔で配置されている。そして、上記インクリメンタルリニアスケール３１と二つのＡ相検出器３５、Ｂ相検出器３７とによってインクリメンタルスケール部を構成している。

上記Ａ相検出器３５、Ｂ相検出器３７は光学式のものであり、上記インクリメンタルリニアスケール３１に対してＬＥＤ光を投射し、インクリメンタルリニアスケール３１にて反射した光をフォトダイオードによって受光する構成のものである。又、これらＡ相検出器３５、Ｂ相検出器３７は既に説明したように９０°の位相差間隔をおいて配置されており、又、その検出領域が縞スケールの１／２ピッチより広くなっている。又、これらＡ相検出器３５、Ｂ相検出器３７からの出力信号は略正弦波である。すなわち、Ａ相検出器３５からは正弦波の信号が出力され、Ｂ相検出器３７からは余弦波の信号が出力されるように構成されている。

又、上記検出ヘッド部２３には、上記ＰＮ符号系列アブソリュートリニアスケール３３に対応する一つのＺ相検出器３９が設置されている。このＺ相検出器３９も既に説明したＡ相検出器３５及びＢ相検出器３７と同様に光学式のものであり、上記ＰＮ符号系列アブソリュートリニアスケール３３に対してＬＥＤ光を投射し、ＰＮ符号系列アブソリュートリニアスケール３３にて反射した光をフォトダイオードによって受光する構成のものである。上記ＰＮ符号系列アブソリュートリニアスケール３３と一つのＺ相検出器３９とによってアブソリュートリニアスケール部を構成している。
尚、本実施の形態では一つのＺ相検出器３９を使用するように構成しているが、二つ以上のＺ相検出器を使用する構成も考えられる。

又、上記検出ヘッド部２３には、分割器４１と同期回路４３が設けられている。上記Ａ相検出器３５、Ｂ相検出器３７からの検出信号は上記分割器４１と同期回路４３に夫々入力される。又、上記Ｚ相検出器３９からの検出信号も上記同期回路４３に入力される。そして、上記分割器４１と同期回路４３からの信号、すなわち、分割器４１からのＡ相信号とＢ相信号、同期回路４３からのＺ相信号はラインドライバ４５及びコントローラ部２５のラインレシーバ４７を介してコントローラ４９に入力されるものである。又、このコントローラにはエラー判定手段６１が設けられている。
以上が本実施の形態によるアクチュエータ及びそこに使用されているアブソリュート型リニアエンコーダの概略の構成である。以下、各部の構成をその作用・効果を交えながらさらに詳細に説明していく。

上記インクリメンタルリニアスケール３１は、既に説明したように、８０μｍピッチにて構成されていて比較的粗い構成になっている。上記分割器４１はそのような粗い構成のインクリメンタルリニアスケール３１の分解能を向上させるために設けられているものである。本実施の形態においては、上記分割器４１として、比較的安価な抵抗分割器を使用する構成になっている。
因みに、この実施の形態では１６分割することにより分解能を５μｍまで向上させるようにしている。

すなわち、Ａ相検出器３５とＢ相検出器３７から略９０度の位相差を持った略正弦波の２つの出力信号を出力させ、それらを上記分割器４１によって位相分割する。又、分割された９０度位相差のＡ相信号とＢ相信号は原信号の１／４倍の２０μｍピッチの９０度位相差信号として出力することにより、進行方向の情報を含み、且つ、信号周波数を上げないようにできている。この２０μｍピッチのＡ相信号とＢ相信号はコントローラ４９で受信された後さらに１／４倍に分割され、結局、５μｍの高分解能を達成されることになる。
因みに、インクリメンタルリニアスケール３１側の出力信号の分割数を上げると原信号の信号品質要求が高くなる。さらに、上記分割器４１として安価な抵抗分割器を使用することはできなくなり、かなり高価なＤＳＰタイプの分割器を使用することになる。

次に、前述したＬＦＳＲについて詳細に説明する。ＬＦＳＲは、図３に示されているように、１５個（０〜１４の１５ビット）のシフトレジスタによって構成されている。このような構成をなすＬＦＳＲにおいて、発生可能なＰＮ符号系列の周期長（ＰＮ符号系列長、Ｌ）は次の式（Ｉ）に示すようなものである。
Ｌ＝２^ｍ−１―――（Ｉ）
但し、
Ｌ：ＰＮ符号系列長
ｍ：ビット数（検出連続信号数）
である。
ＰＮ符号系列は二値（０／１、ここでは白黒）の擬似ランダム系列の一つであって、比較的短い連続したｍ個の信号によって長大な信号周期（Ｌ）を得ることができる信号系列である。例えば、ｍ＝１５個であればＰＮ符号系列長（Ｌ）は、既に説明した式（Ｉ）によれば、次の式（ＩＩ）に示すようなものとなる。
Ｌ ＝２^１５−１＝３２７６７―――（ＩＩ）
又、本実施の形態における上記ＬＦＳＲの場合には、前述したように、０ビットと１ビットの信号がＸＯＲゲート５１を介して１４ビットへフィードバックされるように構成されている。

又、図２に示したインクリメンタルリニアスケール３１は、既に説明したように、８０μｍピッチである。又、アブソリュートリニアスケール３３も１ビットが８０μｍであり、よって、ｍ＝１５でのアブソリュートスケール３３のストローク（Ｓ）は次の式（ＩＩＩ）に示すようなものとなる。
Ｓ＝８０μｍ×３２７６７＝約２．６ｍ―――（ＩＩＩ）
尚、式（Ｉ）、（ＩＩ）から明らかなように、アブソリュートリニアスケール部側のＰＮ符号系列の上記検出連続信号数ｍを増加させることにより長いストロークが実現できる。

既に説明したように、本実施の形態ではアブソリュートリニアスケール３３のＺ相検出器３９は１個であり、この１個のＺ相検出器３９によって必要連続信号数ｍを走査することによりアブソリュート位置データ検出信号を得るようにしている。その為、検出連続信号数ｍが増大するとより長い距離の走査が必要となる。
因みに、この実施の形態では次の式（ＩＶ）に示すような移動範囲で済む構成になっている。
８０μｍ×１５＝１．２ｍｍ―――（ＩＶ）
すなわち、インクリメンタルリニアスケール３１の比較的粗いスケールピッチ８０μｍとアブソリュートリニアスケール３３の比較的短い検出連続信号数（ｍ＝１５）とを組合せることにより、高分解能（５ｕｍ）と長ストローク（約２．６ｍ）が同時に得られる構成になっている。

このように、ＰＮ符号系列をアブソリュートリニアスケール３３に適用すれば長ストロークのアブソリュート型リニアスケールを得ることが可能になるが、多数の連続信号（本実施の形態の場合には１５個）を読み取る必要があり、その為通常であれば多数個（１５個）の検出器を必要としてしまう。この点、本実施の形態では、上記したように、Ｚ相検出器３９を一つとし該一つのＺ相検出器を１５ビット分動かすことによって１５個の連続信号を得て、それをレジスタあるいはメモリーに蓄積することによって１５個の検出連続信号を得るようにしている。よって、多数の検出器を要することなく装置の小型化と低コスト化を図ることができるものである。

次に、同期回路４３による同期に関して説明する。図２に示すように、ＰＮ符号系列における「１１１１」や「００００」等の連続信号では１ビットずつの区別が困難である。そこで、本実施の形態では、インクリメンタルリニアスケール３１とアブソリュートリニアスケール３３を同期させた配置とし、併せて夫々のＡ相検出器３５、Ｂ相検出器３７、Ｚ相検出器３９を同期・配置することにより、インクリメンタルリニアスケール部の信号に同期してアブソリュートリニアスケール部の信号を１ビットずつ分離して取り込むように構成している。

さらに詳しく説明すると、この実施の形態では、インクリメンタルリニアスケール３１のピッチ８０μｍがアブソリュートリニアスケール３３の１ビットに対応するような配置とし、インクリメンタルリニアスケール部のＡ相検出器３５がアブソリュートリニアスケール部のＺ相検出器３９と同位相になるように配置している。それによって、図４に示すように、Ｂ相検出器３７の「立上り」又は「立下り」変化時であって、且つ、Ａ相検出器３５が「Ｈｉｇｈ（１）」である時にアブソリュートリニアスケール３３の信号を読み込めば１ビットずつ分離して検出することができる。

又、インクリメンタルリニアスケール部のＡ相検出器３５及びＢ相検出器３７の出力信号は、前述したように、分割器４１によりその分解能が向上されるようになっている。仮に、分割後の高分解能信号によってアブソリュートリニアスケール部の信号を同期させて得ようとすると、信号が安定せず読取エラーが発生することが懸念される。すなわち、高分解能信号ではインクリメンタル信号の位相を特定することができず、よって、アブソリュートリニアスケール３３の信号反転境界近傍にて信号を検出するような場合も生じるからである。その為、信号が安定しないケースが発生して読取エラーが生じてしまうものである。

そこで、本実施の形態では、分割器４１によって分割される前のＡ相検出器３５とＢ相検出器３７からのインクリメンタル信号を同期回路４３に取り込むように構成しており、それによって、Ａ相検出器３５が４０μｍ幅の「Ｈｉｇｈ（１）」信号の真ん中直上にいる時に読み込むことができ、最も短い１ビット信号でも、Ｚ相検出器３９が信号反転境界より２０μｍだけ離れた信号スケールの直上にて同期して読み込むことができ、安定した信号検出が可能になる。

インクリメンタルリニアスケール部の出力信号と同期してアブソリュートリニアスケール部の出力信号を出力させる同期回路４３は、上記の通りＢ相検出器３７の「立上り」又は「立下り」変化時であって、且つ、Ａ相検出器３５が「Ｈｉｇｈ（１）」である時にアブソリュートリニアスケール部のＺ相検出器３９の信号を取り込みラッチする回路である。したがって、この同期回路４３によりＺ相検出器３９の出力信号は単相のデジタル信号に変換されることになり、通常のインクリメンタルリニアエンコーダの原点信号と同様の単相デジタル信号となる。つまり、Ａ相検出器３５、Ｂ相検出器３７からのインクリメンタル出力信号と共に通常のインクリメンタルリニアエンコーダの出力信号と同様の出力となる。その結果、一般のアブソリュートエンコーダのように各社各様の複雑な信号伝送は不要となり信号の伝送も容易化されることになる。

又、上記分割器４１及び同期回路４３を検出ヘッド部２３に組込むことにより、検出ヘッド部２３より出力される信号がＡ相デジタル信号、Ｂ相デジタル信号、Ｚ相デジタル信号のみとなり（ラインドライバ４５利用時は＋Ａ、−Ａ、＋Ｂ、−Ｂ、＋Ｚ、−Ｚ）、その結果、信号間の伝送遅延も少なくて信頼性も確保できるとともにコントローラ４９における入力も容易となり低コスト化を図ることができる。

ここで、図２に示すアブソリュート型リニアエンコーダとしての作用を整理すると、検出ヘッド部２３にて生成された２０μｍピッチの９０度位相差を持つＡ相信号とＢ相信号及びＰＮ符号系列信号であるＺ相信号がラインドライバ４５、ラインレシーバ４７を介してコントローラ４９に入力される。電源立ち上げ直後の絶対位置検出はスライダ３を一方向に駆動させることによって、検出ヘッド部２３をリニアスケール部２１に対して相対運動させる。その時、インクリメンタル信号であるＡ相信号とＢ相信号の８０μｍカウント毎（５μｍ分解能パルスの１６カウント毎）にＺ相信号をコントローラ４９の１６ビットレジスタ（又はメモリー）に取り込んでいく。１５ビット目に最初のＺ相信号を入れ、次の信号が入力されると次々に若いビットの方に信号（データ）をシフトして取り込んでいく。０ビットから１４ビットまで１５個のデータが取得されたら、そのデータと対応する絶対位置（アブソリュートデータ）を予め作成されている対応表から得るものである。
尚、ＬＦＳＲの演算により求めてもよい。

そのようにして得られた絶対位置をアップダウンカウンタのオフセット値としてセットする、それによって、電源立ち上げ直後の位置検出が完了する。これらのプロセスはいずれもコントローラ４９のソフトシーケンスで行うようになっており、それによって、コンパクト化と低コスト化を図ることができる。

尚、絶対位置が一旦アップダウンカウンタにセットされれば、その後はインクリメンタル信号であるＡ相信号とＢ相信号のみによってアップダウンカウンタにおいてカウントすることによって位置情報を得ることができる。

又、図１に示すアクチュエータとしてその作用をみると、上記したように、コントローラ４９におけるソフト処理によりＰＮ符号系列に対応する絶対位置を検出し、コントローラ４９の内部のアップダウンカウンタに初期値として設定し、アップダウンカウンタを作動させることによって位置情報を得る。コントローラ４９はその位置情報に基づいて駆動モータ７を制御してスライダ３を指令位置に位置決めするものである。

次に、エラー判定に関して説明する。ＰＮ符号系列によるアブソリュートニアスケール３３ではその符号系列が擬似ランダム信号に用いられるようにランダム性が高く、１ビットのエラーでも大きな位置誤差を生じる可能性が高い。その為、エラー検出が極めて重要になる。そこで、本実施の形態の場合には、前述したように、コントローラ４９においてデータエラー判定手段６１を設けている。

図３に示したＰＮ符号系列の生成に用いるＬＦＳＲの場合には、ＸＯＲゲート（又は、ＸＮＯＲゲート）５１によって、０ビットと１ビットの排他的論理和（ＸＯＲ）をとり、それを１４ビットにフィードバックする構成になっている。その際、０ビットと１ビットと１５ビットの論理和は常に「０」となる。上記データエラー判定手段６１はこの原理を利用して上記エラー検出を行うように構成されたものである。

すなわち、上記データエラー判定手段６１は、０ビット目のレジスタの値と１ビット目のレジスタの値と１５ビット目のレジスタの値を読み込んでその論理和を演算する。次に、それが「０」であればエラーではないと判定し、「１」であればエラーと判定してエラー信号を出力するものである。

その際、仮にエラーが検出された場合には、通常であれば再度最初からデータ取り込みとなる。これに対して、本実施の形態の場合には、一つずつデータを取り込んでいくので、さらに一つのデータを取り込んでエラー検出されなければそれでデータ取得完了となる。すなわち、データエラー判定手段６１によりエラー検出された場合は、エラー検出されなくなるまでさらに追加データを読み込むように構成されており、よって、再度最初からデータ取り込みをやり直すよりはより短時間でデータ取得ができるものである。
但し、０ビット、１ビット及び１５ビットのみのエラー検出であるので、２〜１４ビットにエラーが含まれる可能性についてはこれを排除できない。

上記エラー処理を図５に示すフローチャートを参照して確認する。
まず、ステップＳ１において、電源をオンする（リセット）。次に、ステップＳ２に移行して、「ｃ＝０」とする。「ｃ」は整数からなる変数である。次に、ステップＳ３に移行して、１ビットのＺ相信号の値をレジスタに読み込む。次に、ステップＳ４に移行して、「ｃ＝ｃ＋１」（カウントアップ）とする。次に、ステップＳ５に移行して、「ｃ＞１５」であるか否かを判別する。「ｃ＞１５」ではないと判別された場合には、ステップＳ３に戻って同様の処理を実行する。これに対して、「ｃ＞１５」であると判別された場合にはステップＳ６に移行する。ステップＳ６においては、「０ビット＋１ビット＋１５ビット＝０」であるか否かを判別する。そして、「０ビット＋１ビット＋１５ビット＝０」である場合には、エラーなしとしてステップＳ７に移行して絶対位置を取得する。これに対して、「０ビット＋１ビット＋１５ビット＝０」ではないと判別された場合（エラー判定）にはステップＳ３に戻り、追加データ読み込みへと進む。
以下、同様の処理を繰り返すものである。

図５に示す処理の場合には、繰り返しになるが、０ビット、１ビット及び１５ビットのみのエラー検出であり、よって、２〜１４ビットにエラーが含まれる可能性についてはこれを排除できない。そこで、次々にデータを読み込んでいき、データを読み込む毎にエラー検出を行うようにすることが考えられる。それを図６に示すフローチャートを参照して説明する。

まず、ステップＳ１１において、電源をオンする（リセット）。次に、ステップＳ１２に移行して、「ｃ＝０」とする。次に、ステップＳ１３に移行して、「Ｅ＝０」とする。「Ｅ」は整数からなる変数である。次に、ステップＳ１４に移行して、１ビットのＺ相信号の値をシフトレジスタに読み込む。次に、ステップＳ１５に移行して、「ｃ＝ｃ＋１」とする。次に、ステップＳ１６に移行して、「ｃ＞１５」であるか否かを判別する。「ｃ＞１５」ではないと判別された場合にはステップＳ１４に戻って同様の処理を繰り返す。一方、「ｃ＞１５」であると判別された場合には、ステップＳ１７に移行する。ステップＳ１７においては、「０ビット＋１ビット＋１５ビット＝０」であるか否かを判別する。そして、「０ビット＋１ビット＋１５ビット＝０」であると判別された場合には、ステップＳ１８に移行する。そこで「Ｅ＝Ｅ＋１」とする。次に、ステップＳ１９に移行して、「Ｅ＞１４」であるか否かを判別する。「Ｅ＞１４」ではないと判別された場合にはステップＳ１４に戻って同様の処理を実行する。一方、「Ｅ＞１４」であると判別された場合には、ステップＳ２０に移行して絶対位置を取得する。又、ステップＳ１７において、「０ビット＋１ビット＋１５ビット＝０」でないと判別された場合には（エラー判定）、ステップＳ１３に戻る。
以下、同様の処理を繰り返すものである。

この場合には、１５個連続でエラー検出されない場合の０〜１４ビット目のシフトレジスタの値は全てエラー検出されているのでより信頼性の高いデータが獲得できる。この場合、電源立ち上げ直後であれば最少３１ビットのデータ取り込みが必要になり、本実施例では次の式（Ｖ）に示す移動が必要となる。
３１×８０μｍ＝２．４ｍｍ―――（Ｖ）
よって、全ての場合に対してこのようなエラー判定を適用するのではなく、必要に応じて、例えばノイズ環境の悪い場合等に適用することが考えられる。

又、このエラー検出はアブソリュートデータに対するものであるが、データエラーの原因が信号伝送系等に関わるもの（例えば、突発的な電磁ノイズ等）であれば、Ｚ相信号にエラー検出されればＡ相信号、Ｂ相信号にもエラーが含まれる可能性が高い。よって、アブソリュートデータのエラー検出は常時行い、もしエラーが検出されたらその際にはアブソリュートデータによるデータ校正
（アップダウンカウンタのオフセット値のリセット）を行えばよい。
尚、本実施の形態のアブソリュートデータ取り込み及びアップダウンカウンタのオフセット値のリセットはアクチュエータが駆動中でも、コントローラ演算時間に対して低速で一方向移動中であれば可能である。

尚、本発明は前記一実施の形態に限定されるものではない。
例えば、前記一実施の形態の場合には、検出連続信号数ｍを「１５」としたが、アブソリュートリニアエンコーダの必要な分解能およびストロークで最適な検出連続信号数ｍの値は変わってくるので、例えば、より長いストロークでは検出連続信号数ｍとして「１７〜１８」が適している場合もある。
又、前記一実施の形態の場合にはＺ相検出器を一つとしたが、それに限定されるものではない。例えば、二個用いることも考えられ、その場合にはＺ相信号は二つになるが、二つのＺ相検出器を約ｍ／２ビットだけ離間させた設置することにより連続信号検出のための移動距離を約半分にすることができる。
その他、図示した構成はあくまで一例であり、様々な変形が考えられる。

本発明は、アブソリュート型リニアエンンコーダと該アブソリュート型リニアエンンコーダを使用したアクチュエータに係り、特に、装置のコンパクト化、信号の伝送の単純化を図ることができるように工夫したものに関し、例えば、精密位置決めシステムに用いられるアブソリュート型リニアエンンコーダと該アブソリュート型リニアエンンコーダを使用したアクチュエータに好適である。

本発明の一実施の形態を示す図で、アクチュエータの構成を示す平面図である。 本発明の一実施の形態を示す図で、アクチュエータに使用されているアブソリュートリニアエンンコーダの構成を示すブロック図である。 本発明の一実施の形態を示す図で、ＬＳＦＲの構成を示すブロック図である。 本発明の一実施の形態を示す図で、インクリメンタルリニアスケール部の信号とアブソリュートリニアスケール部の信号の同期を説明するための図である。 本発明の一実施の形態を示す図で、エラー判定処理を示すフローチャートである。 本発明の一実施の形態を示す図で、エラー判定処理を示すフローチャートである。

符号の説明

１ ハウジング
３ スライダ
５ ボールねじ
７ 駆動モータ
９ ガイド
１１ ガイド
２１ リニアスケール部
２３ 検出ヘッド部
２５ コントローラ部
３１ インクリメントリニアスケール
３３ アブソリュートリニアスケール
３５ Ａ相検出器
３７ Ｂ相検出器
３９ Ｚ相検出器
４１ 分割器
４３ 同期回路
４５ ラインドライバ
４７ ラインドライバ
４９ コントローラ

Claims (12)

1. 縞状をなす一つのインクリメンタルリニアスケールと略９０度の位相差間隔にて配置された２つの検出器とを主構成とするインクリメンタルリニアスケール部と、
   ＰＮ符号系列アブソリュートリニアスケールと１つ又は複数の検出器を主構成とするアブソリュートリニアスケール部と、
   を具備したことを特徴とするアブソリュート型リニアエンコーダ。
2. 請求項１記載のアブソリュート型リニアエンコーダにおいて、
   上記インクリメンタルリニアスケール部の２つの検出器は略正弦波の出力信号を出力するものであることを特徴とするアブソリュート型リニアエンコーダ。
3. 請求項２記載のアブソリュート型リニアエンコーダにおいて、
   上記インンクリメンタルリニアスケール部の出力信号は分割器により分割され高分解能を持つＡ、Ｂ２相のデジタル信号であることを特徴とするアブソリュート型リニアエンコーダ。
4. 請求項１記載のアブソリュート型リニアエンコーダにおいて、
   上記インンクリメンタルリニアスケール部の出力信号に同期して上記アブソリュートリニアスケール部の出力信号を取り込むことを特徴とするアブソリュート型リニアエンコーダ。
5. 請求項４記載のアブソリュート型リニアエンコーダにおいて、
   上記同期に用いるインクリメンタルリニアスケール部の出力信号が分割前の信号であることを特徴とするアブソリュート型リニアエンコーダ。
6. 請求項４記載のアブソリュート型リニアエンコーダにおいて、
   上記アブソリュートリニアスケール部の出力信号が単相のデジタル信号であることを特徴とするアブソリュート型リニアエンコーダ。
7. 請求項１記載のアブソリュート型リニアエンコーダにおいて、
   上記インクリメンタルスケール及び上記ＰＮ符号系列アブソリュートリニアスケールに対して相対的に移動可能な検出ヘッドがあり、
   上記インクリメンタルリニアスケール部の出力信号を分割する分割器と上記アブソリュートリニアスケール部の出力信号をインクリメンタルリニアスケール部の出力信号に同期して出力させる同期回路とを上記検出ヘッド部に組み込んだことを特徴とするアブソリュート型リニアエンコーダ。
8. 請求項１記載のアブソリュート型リニアエンコーダにおいて、
   上記インクリメンタルリニアスケール部からの出力信号が２個のデジタル信号であり、アブソリュートリニアスケール部からの出力信号が１個のデジタル信号であることを特徴とするアブソリュート型リニアエンコーダ。
9. 請求項１記載のアブソリュート型リニアエンコーダにおいて、
   上記インクリメンタルスケール部と上記アブソリュートリニアスケール部からの出力信号を入力して処理するコントローラがあり、
   上記アブソリュートリニアスケール部からの出力信号のデータエラーを判別するデータエラー判定手段を上記コントローラに設けたことを特徴とするアブソリュート型リニアエンコーダ。
10. 請求項９記載のアブソリュート型リニアエンコーダにおいて、
    上記データエラー判定手段によりエラー検出された場合は、エラーが検出されなくなるまでさらに追加データを読込むことを特徴とするアブソリュート型リニアエンコーダ。
11. 請求項９記載のアブソリュート型リニアエンコーダにおいて、
    上記アブソリュートリニアスケール部の出力信号を１ビット読み込む毎にデータエラー判定することを特徴とするアブソリュート型リニアエンコーダ。
12. 請求項１から請求項１１の何れかに記載のアブソリュート型リニアエンコーダを用いたことを特徴とするアクチュエータ。

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