JP2009065515A - デジタルフィルタ - Google Patents
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Abstract
【課題】低精度の演算を行う時の消費電力を低減したデジタルフィルタを提供する。
【解決手段】入力データの下位ビット及び制御信号が入力されるゲート部109と、係数の下位ビット及び制御信号が入力されるゲート部110と、入力データの上位ビット及びゲート部109の出力を保持して出力するレジスタ106と、係数の上位ビット及びゲート部110の出力を保持して出力するレジスタ107と、レジスタ106の出力とレジスタ107の出力とを乗算する乗算器103と、乗算結果及び演算結果を加算する加算器104と、加算結果の下位ビット及び前記制御信号が入力されるゲート部111と、加算結果の上位ビット及びゲート部111の出力を保持して前記演算結果として出力するレジスタ108と、ゲート部109、110、111の少なくともいずれか1つの出力を0にするように前記制御信号を出力する制御部105と、を備える。
【選択図】図1
【解決手段】入力データの下位ビット及び制御信号が入力されるゲート部109と、係数の下位ビット及び制御信号が入力されるゲート部110と、入力データの上位ビット及びゲート部109の出力を保持して出力するレジスタ106と、係数の上位ビット及びゲート部110の出力を保持して出力するレジスタ107と、レジスタ106の出力とレジスタ107の出力とを乗算する乗算器103と、乗算結果及び演算結果を加算する加算器104と、加算結果の下位ビット及び前記制御信号が入力されるゲート部111と、加算結果の上位ビット及びゲート部111の出力を保持して前記演算結果として出力するレジスタ108と、ゲート部109、110、111の少なくともいずれか1つの出力を0にするように前記制御信号を出力する制御部105と、を備える。
【選択図】図1
Description
本発明は、デジタルフィルタに関するものである。
デジタルフィルタは、演算処理によって標本周波数を整数倍に変換していくものであり、オーバーサンプリング・フィルタとも呼ばれる。CD等のオーディオ信号の処理には直線位相特性が得られるFIR(Finite Impulse Response:有限インパルス応答)フィルタが用いられる。
FIRフィルタは以下のような非再帰型の差分方程式で表すことができる。
ここでykは出力信号、xk、xk−1、…、xk−nは入力信号、h0、…、hnはフィルタ係数、nはフィルタの次数である。フィルタの特性はフィルタの次数(加算の段数)、フィルタ係数の細かさ(桁数)、演算の丸め誤差に依存する。
FIRフィルタの構成としては、係数データを保持する係数メモリと、入力データを保持するデータRAMと、係数と入力データの乗算を行う乗算器と、乗算結果と1つ前の演算結果とを加算する加算器と、係数メモリ、データRAM及び加算器の出力をそれぞれ保持するレジスタとを備えるものが知られている。
このような構成のフィルタを1つだけ用いた、A/D変換(アナログデジタル変換、以下ADC)とADCより高い精度が求められるD/A変換(デジタルアナログ変換、以下DAC)の両方を行うシステムでは、ADCを行う場合、必要以上の計算精度を出す演算回路(乗算器、加算器)を使用することになり、無駄な消費電力が生じる。
入力データの下位ビット部分を0にマスクして演算できるようにすることで演算精度を可変にすると共に有効桁数を少なくし、消費電力を小さくした演算装置が提案されている(例えば特許文献1参照)。
このような機能はデジタルフィルタの実装において、入力データに対して適用することができるが、演算結果によらない定数値である係数に対して適用することができない。そのため、必要以上の計算精度で演算が行われる場合があり、デジタルフィルタの消費電力を十分に低減することができない。
フィルタ処理は多段の回路となるため回路規模が大きく、またオーディオシステム等においては長時間にわたる連続処理が多くなるため、例えば電池で動作するモバイル機器等では消費電力の低減が要求される。
特開平7−146777号公報
本発明は消費電力を低減したデジタルフィルタを提供することを目的とする。
本発明の一態様によるデジタルフィルタは、与えられたデータを記憶するデータ記憶部と、係数を記憶する係数記憶部と、前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第1のゲート部と、前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第2のゲート部と、前記データ記憶部から出力される前記データの前記所定の下位ビット以外及び前記第1のゲート部の出力を与えられて保持し、出力する第1のレジスタと、前記係数記憶部から出力される前記係数の前記所定の下位ビット以外及び前記第2のゲート部の出力を与えられて保持し、出力する第2のレジスタと、前記第1のレジスタの出力と前記第2のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第3のゲート部と、前記加算器から出力される前記加算結果の前記所定の下位ビット以外及び前記第3のゲート部の出力を与えられて保持し、前記演算結果として出力する第3のレジスタと、前記第1、第2及び第3のゲート部の少なくともいずれか1つの出力を0にするように前記制御信号を出力する制御部と、を備えるものである。
また、本発明の一態様によるデジタルフィルタは、与えられたデータを記憶するデータ記憶部と、係数を記憶する係数記憶部と、前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第1のゲート部と、前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第2のゲート部と、それぞれクロック信号及び前記制御信号が入力される第3、第4及び第5のゲート部と、前記クロック信号に同期して前記データ記憶部から出力される前記データの前記所定の下位ビット以外を与えられて保持し、出力する第1のレジスタと、前記第3のゲート部の出力に同期して前記第1のゲート部の出力を与えられて保持し、出力する第2のレジスタと、前記クロック信号に同期して前記係数記憶部から出力される前記係数の前記所定の下位ビット以外を与えられて保持し、出力する第3のレジスタと、前記第4のゲート部の出力に同期して前記第2のゲート部の出力を与えられて保持し、出力する第4のレジスタと、前記第1及び第2のレジスタの出力と前記第3及び第4のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第6のゲート部と、前記クロック信号に同期して前記加算器から出力される前記加算結果の前記所定の下位ビット以外を与えられて保持し、出力する第5のレジスタと、前記第5のゲート部の出力に同期して前記第6のゲート部の出力を与えられて保持し、出力する第6のレジスタと、前記第5及び第6のレジスタの出力が与えられ、前記演算結果として出力する連結部と、前記第1乃至第6のゲート部の少なくともいずれか1つの出力を0にするように前記制御信号を出力する制御部と、を備えるものである。
また、本発明の一態様によるデジタルフィルタは、イネーブル信号及び制御信号が入力される第1及び第2のゲート部と、与えられたデータのうち上位ビット側のデータを記憶し前記イネーブル信号が与えられる上位側データ領域及び下位ビット側のデータを記憶し前記第1のゲート部の出力が与えられる下位側データ領域を有するデータ記憶部と、係数のうち上位ビット側を記憶し前記イネーブル信号が与えられる上位側係数領域及び下位ビット側を記憶し前記第2のゲート部の出力が与えられる下位側係数領域を有する係数記憶部と、前記データ記憶部の出力を与えられて保持し、出力する第1のレジスタと、前記係数記憶部の出力を与えられて保持し、出力する第2のレジスタと、前記第1のレジスタの出力と前記第2のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、前記加算結果を与えられて保持し、前記演算結果として出力する第3のレジスタと、前記下位側データ領域及び前記下位側係数領域の少なくともいずれか一方が無効となるように前記制御信号を出力する制御部と、を備えるものである。
本発明によれば、消費電力を低減できる。
以下、本発明の実施の形態によるデジタルフィルタを図面に基づいて説明する。
(第1の実施形態)図1に本発明の第1の実施形態に係るデジタルフィルタの概略構成を示す。デジタルフィルタはデータRAM(Random Access Memory)101、係数メモリ102、乗算器103、加算器104、制御部105、レジスタ106〜108、ゲート回路109〜111を備える。
データRAM101は演算の入力となる入力データを保持する。係数メモリ102は演算のフィルタ係数となる係数データを保持する。データRAM101の出力信号のデータ幅はa+1ビット、係数メモリ102の出力信号のデータ幅はb+1ビット、乗算器103及び加算器104の出力信号のデータ幅はc+1ビットとする(a,b,cは共に正の整数)。
データRAM101から出力される入力データのうち、上位側データ([a:i]ビット)はレジスタ106に入力され、下位側データ([i−1:0]ビット)はゲート回路109を介してレジスタ106に入力される。iはaより小さい正の整数である。
ゲート回路109には制御部105から出力される制御信号が与えられる。制御信号により、レジスタ106に入力される下位側データを0に固定することができる。
係数メモリ102から出力される係数データのうち、上位側データ([b:j]ビット)はレジスタ107に入力され、下位側データ([j−1:0]ビット)はゲート回路110を介してレジスタ107に入力される。jはbより小さい正の整数である。
ゲート回路110には制御部105から出力される制御信号が与えられる。制御信号により、レジスタ107に入力される下位側データを0に固定することができる。
乗算器103はレジスタ106の出力とレジスタ107の出力の乗算を行い、乗算結果を加算器104へ出力する。
加算器104はこの乗算結果と、レジスタ108の出力(1回前の加算器104による演算結果)が与えられ、これらの加算を行う。
加算器104から出力される演算データのうち、上位側データ([c:k]ビット)はレジスタ108に入力され、下位側データ([k−1:0]ビット)はゲート回路111を介してレジスタ108に入力される。kはcより小さい正の整数である。
ゲート回路111には制御部105から出力される制御信号が与えられる。制御信号により、レジスタ108に入力される下位側データを0に固定することができる。制御部105は、デジタルフィルタの動作中は一定の制御信号を出力し続ける。
要求される精度が低い演算を行う時は、制御信号によりゲート回路109、110、111の出力を0に固定することで、レジスタ106、107、108の対応領域及び乗算器103、加算器104の下位ビット演算回路が活性化されなくなる。これにより部分的に回路が動作していないことになり、消費電力を抑制することができる。
このように本実施形態によるデジタルフィルタにより、消費電力を低減することができ、また動作周波数を向上させることができる。
ここで、制御信号により0固定されるビット幅(入力データの下位iビット、係数データの下位jビット、演算データの下位kビット)は、要求される演算精度が低い時に出力精度に影響を与えない桁数にする。
制御部105は制御レジスタによりCPUから設定を書き込む回路としても良い。また、外部端子入力をそのまま制御信号として用いれば、外部端子を固定することでチップセット毎にフィルタ精度を変えることができる。
上記実施形態ではゲート回路及びレジスタをデータRAM101、係数メモリ102、加算器104の後段に設けていたが、さらに乗算器103の後段に設けるようにしても良い。
また、制御部105から出力される制御信号がゲート回路109〜111に共通に与えられていたが、それぞれのゲート回路を別々に制御するようにしても良い。このような構成にすることで、より柔軟な演算精度の制御を行うことができる。
また、図2に示すように、下位側データが与えられるゲート回路を複数設け、制御部105から各ゲート回路に制御信号を出力するような構成にしてもよい。データRAM101、係数メモリ102、又は加算器104から出力される信号のうち0に固定するビット幅を可変にすることができ、さらに細かい演算精度の制御を行うことができる。図2に示す例では、ゲート回路121a〜cを用いて、レジスタ120に入力されるm+1ビットのデータのうち0に固定するビット幅を下位q3+1ビット、下位q2+1ビット、下位q1+1ビットのいずれかに設定することができる。ここでm、q1、q2、q3はm>q1>q2>q3を満たす正の整数である。
(第2の実施形態)図3に本発明の第2の実施形態に係るデジタルフィルタの概略構成を示す。デジタルフィルタはデータRAM(Random Access Memory)201、係数メモリ202、乗算器203、加算器204、制御部205、レジスタ206〜211、ゲート回路212〜217、連結部218を備える。
データRAM201は演算の入力となる入力データを保持する。係数メモリ202は演算のフィルタ係数となる係数データを保持する。データRAM201の出力信号のデータ幅はa+1ビット、係数メモリ202の出力信号のデータ幅はb+1ビット、乗算器203及び加算器204の出力信号のデータ幅はc+1ビットとする(a,b,cは共に正の整数)。
データRAM201から出力される入力データのうち、上位側データ([a:i]ビット)はレジスタ206に入力され、下位側データ([i−1:0]ビット)はゲート回路212を介してレジスタ207に入力される。iはaより小さい正の整数である。
ゲート回路212には制御部205から出力される制御信号が与えられる。制御信号により、レジスタ207に入力されるデータを0に固定することができる。
レジスタ206はクロック信号CLKに同期して動作する。また、レジスタ207はクロック信号CLK及び制御信号が入力されるゲート回路213の出力に同期して動作する。
係数メモリ202から出力される係数データのうち、上位側データ([b:j]ビット)はレジスタ208に入力され、下位側データ([j−1:0]ビット)はゲート回路214を介してレジスタ209に入力される。jはbより小さい正の整数である。
ゲート回路214には制御部205から出力される制御信号が与えられる。制御信号により、レジスタ209に入力されるデータを0に固定することができる。
レジスタ208はクロック信号CLKに同期して動作する。また、レジスタ209はクロック信号CLK及び制御信号が入力されるゲート回路215の出力に同期して動作する。
乗算器203はレジスタ206、207の出力とレジスタ208、209の出力との乗算を行い、乗算結果を加算器204へ出力する。
加算器204はこの乗算結果と、連結部218の出力(1回前の加算器204による演算結果)が与えられ、これらの加算を行う。
加算器204から出力される演算データのうち、上位側データ([c:k]ビット)はレジスタ210に入力され、下位側データ([k−1:0]ビット)はゲート回路216を介してレジスタ211に入力される。kはcより小さい正の整数である。
ゲート回路216には制御部205から出力される制御信号が与えられる。制御信号により、レジスタ211に入力される下位側データを0に固定することができる。
レジスタ210はクロック信号CLKに同期して動作する。また、レジスタ211はクロック信号CLK及び制御信号が入力されるゲート回路217の出力に同期して動作する。
制御部205はデジタルフィルタの動作中は一定の制御信号を出力し続ける。要求される演算精度が低い時にゲート回路212、214、216の出力を0に固定する。
ここで、制御信号により0固定されるビット幅(入力データの下位iビット、係数データの下位jビット、演算データの下位kビット)は、要求される精度が低い演算を行う時に出力精度に影響を与えない桁数にする。
連結部218はレジスタ210、211の出力を連結して出力する。
要求される精度が低い演算を行う時は、制御信号によりゲート回路213、215、217の出力を固定することで、レジスタ207、209、211に与えられるクロック信号が固定され、レジスタ207、209、211における消費電力を低減することができる。
また、ゲート回路212、214、216の出力を0に固定することで、乗算器203、加算器204の下位ビット演算回路が活性化されなくなる。これにより部分的に回路が動作していないことになり、消費電力を抑制することができる。
このように、本実施形態によるデジタルフィルタにより、消費電力を低減することができる。
上記実施形態ではゲート回路及びレジスタをデータRAM201、係数メモリ202、加算器204の後段に設けていたが、さらに乗算器203の後段に設けるようにしても良い。
また、制御部205から出力される制御信号がゲート回路212〜217に共通に与えられていたが、それぞれのゲート回路を別々に制御するようにしても良い。このような構成にすることで、より柔軟な制御を行うことができる。
また、図2に示すような構成を適用することでさらに細かい演算精度の制御を行うことができる。
(第3の実施形態)図4に本発明の第3の実施形態に係るデジタルフィルタの概略構成を示す。デジタルフィルタはデータRAM(Random Access Memory)301、係数メモリ302、乗算器303、加算器304、制御部305、ゲート回路306、307、レジスタ308〜310を備える。
データRAM301は演算の入力となる入力データを保持する。係数メモリ302は演算のフィルタ係数となる係数データを保持する。データRAM301の出力信号のデータ幅はa+1ビット、係数メモリ302の出力信号のデータ幅はb+1ビット、乗算器303及び加算器304の出力信号のデータ幅はc+1ビットとする(a,b,cは共に正の整数)。
データRAM301は、入力データのうち上位側データ([a:i]ビット)を保持する上位側データ領域301aと、下位側データ([i−1:0]ビット)を保持する下位側データ領域301bを有する。データRAM301の出力はレジスタ308に入力される。iはaより小さい正の整数である。
上位側データ領域301aにはイネーブル信号が与えられ、下位側データ領域301bにはイネーブル信号がゲート回路306を介して与えられる。ゲート回路306には制御部305から出力される制御信号が与えられる。制御信号により、下位側データ領域301bのイネーブル制御を行うことができる。
係数メモリ302は、係数データのうち上位側データ([b:j]ビット)を保持する上位側係数領域302aと、下位側データ([j−1:0]ビット)を保持する下位側係数領域302bを有する。係数メモリ302の出力はレジスタ309に入力される。jはbより小さい正の整数である。
上位側係数領域302aにはイネーブル信号が与えられ、下位側係数領域302bにはイネーブル信号がゲート回路307を介して与えられる。ゲート回路307には制御部305から出力される制御信号が与えられる。制御信号により、下位側係数領域302bのイネーブル制御を行うことができる。
要求される精度が低い演算を行う時は、制御信号により下位側データ領域301b、下位側係数領域302bをディセーブル(無効)に固定し、乗算器203、加算器204の下位ビット演算回路を活性化させない。これにより部分的に回路が動作していないことになり、消費電力を抑制することができる。
また、下位側データ領域301b、下位側係数領域302bではメモリアクセスが行われないため、その分の消費電力を抑制することができる。
ここで、制御信号により0固定されるメモリ領域のビット幅(入力データの下位iビット、係数データの下位jビット)は、演算の要求精度が低い時に出力精度に影響を与えない桁数にする。
このように、本実施形態によるデジタルフィルタにより、低精度の演算を行う際に消費電力を低減することができる。
制御部305から出力される制御信号がゲート回路306、307に共通に与えられていたが、それぞれのゲート回路を別々に制御するようにしても良い。このような構成にすることで、より柔軟な演算精度の制御を行うことができる。
本実施形態では、制御信号により下位側データ領域、下位側係数領域に与えられるイネーブル信号をディセーブルに固定することでイネーブル制御を行っていたが、イネーブル信号をクロック信号にし、制御信号によりクロック信号の供給制御を行ってイネーブル制御を行うようにしても良い。
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
101 データRAM
102 係数メモリ
103 乗算器
104 加算器
105 制御部
106、107、108 レジスタ
109、110、111 ゲート回路
102 係数メモリ
103 乗算器
104 加算器
105 制御部
106、107、108 レジスタ
109、110、111 ゲート回路
Claims (5)
- 与えられたデータを記憶するデータ記憶部と、
係数を記憶する係数記憶部と、
前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第1のゲート部と、
前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第2のゲート部と、
前記データ記憶部から出力される前記データの前記所定の下位ビット以外及び前記第1のゲート部の出力を与えられて保持し、出力する第1のレジスタと、
前記係数記憶部から出力される前記係数の前記所定の下位ビット以外及び前記第2のゲート部の出力を与えられて保持し、出力する第2のレジスタと、
前記第1のレジスタの出力と前記第2のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、
前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、
前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第3のゲート部と、
前記加算器から出力される前記加算結果の前記所定の下位ビット以外及び前記第3のゲート部の出力を与えられて保持し、前記演算結果として出力する第3のレジスタと、
前記第1、第2及び第3のゲート部の少なくともいずれか1つの出力を0にするように前記制御信号を出力する制御部と、
を備えるデジタルフィルタ。 - 前記第1、第2及び第3のゲート部の少なくともいずれか1つは複数のゲート回路を有し、前記複数のゲート回路にはそれぞれ前記所定の下位ビットのうちの複数ビット及び前記制御信号が入力されることを特徴とする請求項1に記載のデジタルフィルタ。
- 与えられたデータを記憶するデータ記憶部と、
係数を記憶する係数記憶部と、
前記データ記憶部から出力される前記データの所定の下位ビット及び制御信号が入力される第1のゲート部と、
前記係数記憶部から出力される前記係数の所定の下位ビット及び前記制御信号が入力される第2のゲート部と、
それぞれクロック信号及び前記制御信号が入力される第3、第4及び第5のゲート部と、
前記クロック信号に同期して前記データ記憶部から出力される前記データの前記所定の下位ビット以外を与えられて保持し、出力する第1のレジスタと、
前記第3のゲート部の出力に同期して前記第1のゲート部の出力を与えられて保持し、出力する第2のレジスタと、
前記クロック信号に同期して前記係数記憶部から出力される前記係数の前記所定の下位ビット以外を与えられて保持し、出力する第3のレジスタと、
前記第4のゲート部の出力に同期して前記第2のゲート部の出力を与えられて保持し、出力する第4のレジスタと、
前記第1及び第2のレジスタの出力と前記第3及び第4のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、
前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、
前記加算器から出力される前記加算結果の所定の下位ビット及び前記制御信号が入力される第6のゲート部と、
前記クロック信号に同期して前記加算器から出力される前記加算結果の前記所定の下位ビット以外を与えられて保持し、出力する第5のレジスタと、
前記第5のゲート部の出力に同期して前記第6のゲート部の出力を与えられて保持し、出力する第6のレジスタと、
前記第5及び第6のレジスタの出力が与えられ、前記演算結果として出力する連結部と、
前記第1乃至第6のゲート部の少なくともいずれか1つの出力を0にするように前記制御信号を出力する制御部と、
を備えるデジタルフィルタ。 - イネーブル信号及び制御信号が入力される第1及び第2のゲート部と、
与えられたデータのうち上位ビット側のデータを記憶し前記イネーブル信号が与えられる上位側データ領域及び下位ビット側のデータを記憶し前記第1のゲート部の出力が与えられる下位側データ領域を有するデータ記憶部と、
係数のうち上位ビット側を記憶し前記イネーブル信号が与えられる上位側係数領域及び下位ビット側を記憶し前記第2のゲート部の出力が与えられる下位側係数領域を有する係数記憶部と、
前記データ記憶部の出力を与えられて保持し、出力する第1のレジスタと、
前記係数記憶部の出力を与えられて保持し、出力する第2のレジスタと、
前記第1のレジスタの出力と前記第2のレジスタの出力とを乗算し、乗算結果を出力する乗算器と、
前記乗算結果及び演算結果を加算して加算結果を出力する加算器と、
前記加算結果を与えられて保持し、前記演算結果として出力する第3のレジスタと、
前記下位側データ領域及び前記下位側係数領域の少なくともいずれか一方が無効となるように前記制御信号を出力する制御部と、
を備えるデジタルフィルタ。 - 前記制御部から出力される前記制御信号は動作中一定値であることを特徴とする請求項1乃至4のいずれかに記載のデジタルフィルタ。
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JP2007232716A JP2009065515A (ja) | 2007-09-07 | 2007-09-07 | デジタルフィルタ |
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---|---|---|---|---|
WO2017166026A1 (zh) * | 2016-03-28 | 2017-10-05 | 武汉芯泰科技有限公司 | 一种乘加器、乘加器阵列及数字滤波器 |
US10853721B2 (en) | 2017-01-25 | 2020-12-01 | Kabushiki Kaisha Toshiba | Multiplier accumulator, network unit, and network apparatus |
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2007
- 2007-09-07 JP JP2007232716A patent/JP2009065515A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2017166026A1 (zh) * | 2016-03-28 | 2017-10-05 | 武汉芯泰科技有限公司 | 一种乘加器、乘加器阵列及数字滤波器 |
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