JP2009059884A - 電子回路 - Google Patents

Abstract

【課題】製造が容易であり、かつ擬似的にスピントランジスタの動作が可能な電子回路を提供すること。
【解決手段】本発明は、電界効果トランジスタ２０と、電界効果トランジスタ２０のソースＳに接続された磁気抵抗素子１０と、を具備する電子回路である。本発明によれば、磁気抵抗素子１０の磁化状態により、電界効果トランジスタ２０のゲート−ソース間に印加される電圧を制御できる。電界効果トランジスタ２０の電流駆動能力をの磁化状態で制御できることから擬似的にスピントランジスタとしての動作が可能となる。また、電界効果トランジスタ２０と磁気抵抗素子１０から電子回路を構成するため、容易に製造することができる。
【選択図】図１

Description

本発明は、電子回路に関し、特に電界効果トランジスタと磁気抵抗素子とを有する電子回路に関する。

非特許文献１には、スピントランジスタが開示されている。スピントランジスタは、強磁性体と半導体との接合を用いて半導体中にスピンを注入し、注入されたスピンによる電流を用いてトランジスタ動作させる。また、スピン状態に依存する磁気抵抗効果等を利用し、出力電流を制御することができる。このようなスピントランジスタを用いることにより様々な機能を有する電子回路を実現することができる。例えば、特許文献１には、スピントランジスタの磁化状態を平行磁化と反平行磁化に変化させることにより不揮発に機能を再構成できる論理回路が開示されている。
電子情報通信学会誌 Ｖｏｌ．８８． Ｎｏ．７． ２００５ Ｐ５４１−５５０ 再表２００４／０８６６２５号明細書

しかしながら、高効率のスピン注入が可能な強磁性体と半導体との接合を形成することは容易ではなく、スピントランジスタを実現することは難しい。また、スピントランジスタにおける磁気電流比と呼ばれる平行磁化と反平行磁化における出力電流の変化率は、トランジスタに加える電圧に依存する場合が多く、論理回路への応用上の課題となる。例えば、特許文献１の図５（Ａ）および図５（Ｂ）のように、論理回路に用いるには、平行磁化と反平行磁化とで電流−電圧特性が相似形に変化することが好ましい。

本発明は上記課題に鑑み、製造が容易であり、かつ擬似的にスピントランジスタの動作が可能な電子回路を提供することを目的とする。

本発明は、電界効果トランジスタと、一端が前記電界効果トランジスタのソースに接続された磁気抵抗素子と、を具備することを特徴とする電子回路である。本発明によれば、磁気抵抗素子の磁化状態により、電界効果トランジスタのゲート−ソース間に印加される電圧を制御できる。電界効果トランジスタの電流駆動能力を磁気抵抗素子の磁化状態で制御できることから擬似的にスピントランジスタとしての動作が可能となる。また、電界効果トランジスタと強磁性トンネル接合から電子回路を構成するため、容易に製造することができる。

上記構成において、前記電界効果トランジスタのソースから前記磁気抵抗素子に流れる電流による前記磁気抵抗素子の電圧降下により、前記電界効果トランジスタのゲート−ソース間に印加される電圧を制御できる構成とすることができる。

上記構成において、前記磁気抵抗素子は、強磁性トンネル接合である構成とすることができる。また、上記構成において、前記強磁性トンネル接合の磁化状態により、電流駆動能力を制御できる構成とすることができる。

上記構成において、前記強磁性トンネル接合素子が反平行磁化の場合の前記電界効果トランジスタのドレイン電流は、前記強磁性トンネル接合の他端に対する前記電界効果トランジシタのドレインの電圧である擬似ドレイン−ソース間電圧が大きくなった場合に、前記強磁性トンネル接合素子が平行磁化の場合の前記電界効果トランジスタのドレイン電流に漸近しない構成とすることができる。

上記構成において、前記磁気抵抗素子は、前記磁気抵抗素子に電流を流すことにより磁化状態を制御できる構成とすることができる。

本発明は、２つの電源線の間に接続されたドライバーとロードとを有し、前記ドライバーと前記ロードとのうち少なくとも一方が前記電子回路であることを特徴とする電子回路である。本発明によれば、電源を遮断してもデータを不揮発性に保持できる不揮発性メモリや不揮発的に論理機能を保持できる構成可能論理回路などを構成できる。

上記構成において、前記ドライバーと前記ロードとから構成された相補型インバータを具備する構成とすることができる。また、上記構成において、前記相補型インバータは、前記磁気抵抗素子の磁化状態により論理閾値が可変である構成とすることができる。この構成によれば、相補型インバータを利用して、磁気抵抗素子の磁化状態で論理機能を再構成し、この論理機能を不揮発に保持することを特徴とする再構成可能論理回路を構成できる。

上記構成において、前記相補型インバータを有する双安定回路を具備する構成とすることができる。さらに、上記構成において、前記磁気抵抗素子は、磁化状態によって、前記双安定回路の状態を不揮発的に記憶できる構成とすることができる。

本発明は、２つの電源線の間に接続されたドライバーとロードとを有し、前記ドライバーと前記ロードとのうち少なくとも一方が前記電子回路であり、前記電子回路の強磁性トンネル接合の磁化状態で論理機能を再構成し、前記強磁性トンネル接合は、前記論理機能を不揮発的に記憶することを特徴とする電子回路である。

本発明は、前記電子回路の前記電界効果トランジスタのゲートに接続されたワード線と、前記電界効果トランジスタのドレインに接続されたビット線と、を具備することを特徴とする電子回路である。本発明によれば、ＭＲＡＭを構成することができる。

本発明によれば、磁気抵抗素子の磁化状態により、電界効果トランジスタのゲート−ソース間に印加される電圧を制御できる。したがって、電界効果トランジスタの電流駆動能力を磁気抵抗素子の磁化状態で制御できることから擬似的にスピントランジスタとしての動作が可能となる。また、電界効果トランジスタと強磁性トンネル接合から電子回路を構成するため、容易に製造することができる。

以下、本発明の実施例について図面を参照に説明する。

スピントランジスタと同様の機能を実現するため、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）と強磁性トンネル接合を用いることを検討した。ＭＯＳＦＥＴと強磁性トンネル接合との集積化は、例えばＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の技術を用いれば容易に実現することができる。ＭＯＳＦＥＴと強磁性トンネル接合を用いる場合、ＭＯＳＦＥＴのソース側に強磁性トンネル接合を接続する場合と、ＭＯＳＦＥＴのドレイン側に強磁性トンネル接合を接続する場合が考えられる。実施例１では、ＭＯＳＦＥＴのソースに強磁性トンネル接合の一端が接続され、比較例では、ＭＯＳＦＥＴのドレインに強磁性トンネル接合が接続されている。

図１は、実施例１の回路図である。図１を参照に、ＭＯＳＦＥＴ２０のソースＳに強磁性トンネル接合１０の一端（図１では強磁性電極の自由磁化層１６側）が接続されている。ＭＯＳＦＥＴ２０のドレインＤは第３端子Ｔ３に、ゲートＧは第２端子Ｔ２に接続されている。強磁性トンネル接合１０の他端（図１では固定磁化層１２側）は第１端子Ｔ１に接続されている。なお、強磁性電極の自由磁化層１６側が第１端子に接続され、強磁性電極の固定磁化層１２側がＭＯＳＦＥＴ２０のソースＳに接続されてもよい。

ＭＯＳＦＥＴ２０は、不図示のシリコン基板、ゲート酸化膜、ゲート電極、ソースおよびドレインを有している。ｎ型ＭＯＳＦＥＴの場合では、シリコン基板内のｐ型ウエル上にゲート酸化膜を介しゲート電極が設けられている。ゲート電極両側のシリコン基板内にｎ型拡散領域であるソースおよびドレインが設けられている。このように、以下ｎ型ＭＯＳＦＥＴを例に説明するが、ＭＯＳＦＥＴ２０はｐ型ＭＯＳＦＥＴでもよい。

強磁性トンネル接合１０は、強磁性電極のピン層である固定磁化層１２、トンネル障壁層１４および強磁性電極のフリー層である自由磁化層１６が積層して構成されている。固定磁化層１２および自由磁化層１６としては、強磁性体金属またはハーフメタル強磁性体を用いることができる。例えば、フルホイスラー合金やＣｏＦｅＢなどを用いることができる。トンネル障壁層１４には、ＭｇＯまたはＡｌ_２Ｏ_３等の絶縁膜を用いることができる。固定磁化層１２は磁化方向を変更できない層であり、自由磁化層１６は磁化方向を変更可能な層である。固定磁化層１２と自由磁化層１６の磁化方向が同じ（平行磁化）場合、強磁性トンネル接合１０の抵抗は低抵抗値Ｒｐとなる。強磁性電極の固定磁化層１２と強磁性電極の自由磁化層１６の磁化方向が反対（反平行磁化）の場合、強磁性トンネル接合１０の抵抗は高抵抗値Ｒａｐとなる。ここで、一般的には、Ｒｐ＜Ｒａｐである。

ＭＯＳＦＥＴ型のスピントランジスタとして、スピンＭＯＳＦＥＴがあるが、図１の回路は擬似的にスピンＭＯＳＦＥＴと同等の動作をすることから、ここでは、擬似的にスピンＭＯＳＦＥＴ（擬似スピンＭＯＳＦＥＴ）と呼ぶ。第１端子Ｔ１に対し第３端子Ｔ３に加わる電圧を擬似ドレイン−ソース間電圧Ｖ_Ｄ、第３端子Ｔ３から第１端子Ｔ１に流れる電流をドレイン電流Ｉ_Ｄ、第１端子Ｔ１に対し第２端子Ｔ２に加わる電圧を擬似ゲート−ソース間電圧Ｖ_Ｇとする。ＭＯＳＦＥＴ２０のソースＳに対し第２端子Ｔ２に加わる電圧をゲート−ソース間電圧Ｖ_ＧＳ０とする。

強磁性トンネル接合１０のトンネル磁気抵抗比ＴＭＲは、以下のように定義する。
ＴＭＲ＝（Ｒａｐ−Ｒｐ）／Ｒｐ
一般的に強磁性トンネル接合１０に印加される電圧が小さいほどＴＭＲは大きくなる。零近傍の非常に小さな印加電圧におけるＴＭＲは、印加電圧とともに小さくなり、ＴＭＲがちょうど１／２になる印加電圧をＶ_ｈａｌｆといい、ＴＭＲの印加電圧依存性の指標に用いる。

磁気電流比γ_ＭＣは、以下のように定義する。
γ_ＭＣ＝（Ｉ_Ｄ ^Ｐ−Ｉ_Ｄ ^ＡＰ）／Ｉ_Ｄ ^ＡＰ
ここで、Ｉ_Ｄ ^Ｐは平行磁化の場合のドレイン電流、Ｉ_Ｄ ^ＡＰは反平行磁化の場合のドレイン電流である。

図２は、比較例の回路図である。実施例１の図１に対し、ＭＯＳＦＥＴ２０ａのドレイン側に強磁性トンネル接合１０ａが接続されている。その他の構成は実施例１と同じである。

図３は、実施例１における強磁性トンネル接合１０を負荷とみなした場合の負荷曲線の模式図を示す。図３において、実線がＭＯＳＦＥＴ２０のドレイン電流Ｉ_Ｄ−ゲート−ソース間電圧Ｖ_ＧＳ０特性に対応する。破線は強磁性トンネル接合１０が平行磁化のとき（抵抗値がＲｐ）の強磁性トンネル接合１０の電流−電圧特性に対応する。点線は強磁性トンネル接合１０が反平行磁化のとき（抵抗値がＲａｐ）に対応する。ここでは、簡単のため強磁性トンネル接合の抵抗は平行磁化と反平行磁化のそれぞれで印加電圧によらず一定値の抵抗値をとるとした。強磁性トンネル接合の抵抗値が印加電圧依存性を持っていても、同様に解析できる。実線と破線との交点が平行磁化の場合の動作点Ｖｐであり、実線と点線との交点が反平行磁化の場合の動作点Ｖａｐである。ＭＯＳＦＥＴ２０のゲートＧに同じ擬似ゲート−ソース間電圧Ｖ_Ｇを加えても、ＭＯＳＦＥＴ２０のゲート−ソース間に実際に印加されるゲート−ソース間電圧Ｖ_ＧＳ０は強磁性トンネル接合１０の磁化状態に依存して、平行磁化の場合ではＶｐ、反平行磁化の場合ではＶａｐとなる。したがって，ＭＯＳＦＥＴ２０を流れるドレイン電流Ｉ_Ｄは，平行磁化と反平行磁化では異なり、強磁性トンネル接合１０の磁化状態でＭＯＳＦＥＴ２０の電流駆動能力を制御できる。

図４（ａ）および図４（ｂ）は、それぞれ実施例１および比較例において擬似ドレイン−ソース間電圧Ｖ_Ｄに対するドレイン電流Ｉ_Ｄをシミュレーションした結果を示す図である。シミュレーションは、ＭＯＳＦＥＴ２０のチャネル長が７０ｎｍ、チャネル幅が１μｍ、ゲート絶縁膜厚が１．６ｎｍ（以下のシミュレーションも同じ）、磁気抵抗比ＴＭＲが１０００％、Ｖ_ｈａｌｆが１Ｖについて行った。図４（ａ）および図４（ｂ）においては、擬似ゲート−ソース間電圧が０Ｖから１Ｖまで０．２Ｖステップで変化する場合を図示している。破線は平行磁化、点線は反平行磁化の場合を示している。図４（ａ）のように、実施例１においては、強磁性トンネル接合１０を平行磁化と反平行磁化とに変化させることにより、ＭＯＳＦＥＴ２０の電流駆動能力を変化させることができる。また、反平行磁化の場合の出力特性は平行磁化における出力特性をほぼ相似状に縮小した特性となっている。

図４（ｂ）のように、比較例においては擬似ゲート−ソース間電圧Ｖ_Ｇが小さい場合、平行磁化と反平行磁化のドレイン電流Ｉ_Ｄ ^ＰとＩ_Ｄ ^ＡＰはほぼ一致している。このため、強磁性トンネル接合１０の磁化状態によってＭＯＳＦＥＴの電流駆動能力を制御することはできない。したがって，スピントランジスタとして機能しない。擬似ゲート−ソース間電圧Ｖ_Ｇを大きくすると、スピントランジスタとして機能するようになる。しかし、擬似ドレイン−ソース間電圧Ｖ_Ｄが大きい場合は、平行磁化と反平行磁化のドレイン電流の差Ｉ_Ｄ ^Ｐ−Ｉ_Ｄ ^ＡＰは小さくなってしまう。このように、比較例においては、限られた擬似ゲート−ソース間電圧Ｖ_Ｇおよび擬似ドレイン−ソース間電圧Ｖ_Ｄの範囲においてのみ強磁性トンネル接合１０の磁化状態で大きく電流駆動能力を制御できる。したがって、比較例では、反平行磁化の場合の出力特性が平行磁化における出力特性をほぼ相似に縮小した理想的なスピントランジスタの特性は得られない。

別の見方をすれば、比較例においては、図４（ｂ）のように反平行磁化の場合のドレイン電流Ｉ_Ｄ ^ＡＰは、擬似ゲート−ソース間電圧Ｖ_Ｄが大きくなった場合に、平行磁化の場合のドレイン電流Ｉ_Ｄ ^Ｐに漸近するが、実施例１においては、図４（ａ）のように反平行磁化の場合のドレイン電流Ｉ_Ｄ ^ＡＰは、擬似ゲート−ソース間電圧Ｖ_Ｄが大きくなった場合に、平行磁化の場合のドレイン電流Ｉ_Ｄ ^Ｐに漸近しない。

図５は、実施例１における磁気抵抗比ＴＭＲに対する磁気電流比γ_ＭＣをシミュレーションした結果を示す図である。シミュレーションは、ＭＯＳＦＥＴ２０のチャネル長が７０ｎｍ、チャネル幅が１μｍ、擬似ゲート−ソース間電圧Ｖ_Ｇが１Ｖ、擬似ドレイン−ソース間電圧Ｖ_Ｄが１Ｖ、Ｖ_ｈａｌｆが１Ｖについて行った。磁気電流比γ_ＭＣは、磁気抵抗比ＴＭＲとともに大きくなる。また、平行磁化での抵抗Ｒｐが大きいほど大きくなる。以下のように、抵抗Ｒｐの大きさは、磁気電流比γ_ＭＣの大きさとドレイン電流Ｉ_Ｄの大きさとから定めることができる。

図６は、実施例１における強磁性トンネル接合１０の平行磁化での抵抗Ｒｐに対する磁気電流比γ_ＭＣおよびドレイン電流Ｉ_Ｄ ^Ｐ、Ｉ_Ｄ ^ＡＰをシミュレーションした結果である。ＭＯＳＦＥＴ２０のチャネル長が７０ｎｍ、チャネル幅が１μｍ、擬似ゲート−ソース間電圧Ｖ_Ｇが１Ｖ、擬似ドレイン−ソース間電圧Ｖ_Ｄが１Ｖ、磁気抵抗比ＴＭＲが１０００％、Ｖ_ｈａｌｆが１Ｖについて行った。抵抗Ｒｐが大きくなるに従い、磁気電流比γ_ＭＣは大きくなるものの、ドレイン電流Ｉ_Ｄ ^ＰおよびＩ_Ｄ ^ＡＰは小さくなる。このように、抵抗Ｒｐが大きくなるとドレイン電流が低減してしまう。よって、抵抗Ｒｐは、磁気電流比γ_ＭＣとドレイン電流との兼ね合いを勘案して決定される。例えば、実用上は、磁気電流比γ_ＭＣが１００％程度あれば十分であり、チャネル長が７０ｎｍ、チャネル幅が１μｍのＭＯＳＦＥＴであれば、この磁気電流比γ_ＭＣは抵抗Ｒｐが＝０．１ｋΩ程度でも十分実現できる。

図７は、実施例１および比較例における擬似ドレイン−ソース間電圧Ｖ_Ｄに対する磁気電流比γ_ＭＣをシミュレーションした図である。ＭＯＳＦＥＴ２０のチャネル長が７０ｎｍ、チャネル幅が１μｍ、擬似ゲート−ソース間電圧Ｖ_Ｇが１Ｖ、磁気抵抗比ＴＭＲが１０００％、Ｖ_ｈａｌｆが１Ｖについて行った。実線および破線は、それぞれ実施例１および比較例の結果である。比較例においては、擬似ドレイン−ソース間電圧Ｖ_Ｄが高くなると、擬似ドレイン−ソース間電圧Ｖ_Ｄとともに磁気電流比γ_ＭＣが小さくなる。一方、実施例１においては、擬似ドレイン−ソース間電圧Ｖ_Ｄが高くなっても、擬似ドレイン−ソース間電圧Ｖ_Ｄが０．５Ｖ以上では磁気電流比γ_ＭＣはほぼ一定である。このように磁気電流比γ_ＭＣが略一定となるのは、擬似ドレイン−ソース間電圧Ｖ_Ｄが大きくなっても、ＭＯＳＦＥＴ２０のソースから強磁性トンネル接合１０に流れる電流による強磁性トンネル接合１０の電圧降下による負帰還効果によって強磁性トンネル接合１０の擬似ドレイン−ソース間電圧Ｖ_Ｄ依存性を小さく抑えることができるためである。これは、強磁性トンネル接合１０の電圧降下による負帰還効果によってＭＯＳＦＥＴ２０のゲート−ソース間に印加される電圧Ｖ_ＧＳ０を制御することができるためである。

以上のように、比較例においては、実用的な擬似ドレイン−ソース間電圧Ｖ_Ｄでは磁気電流比γ_ＭＣが小さくなってしまいスピントランジスタの代替としての機能を十分に発揮できない。一方、実施例１は、高い擬似ドレイン−ソース間電圧Ｖ_Ｄにおいても高い磁気電流比γ_ＭＣを実現することができスピントランジスタの代替としての機能を十分に発揮することができる。

図８は、実施例１および比較例におけるＶ_ｈａｌｆに対する磁気電流比γ_ＭＣをシミュレーションした図である。ＭＯＳＦＥＴ２０のチャネル長が７０ｎｍ、チャネル幅が１μｍ、擬似ゲート−ソース間電圧Ｖ_Ｇが１Ｖ、擬似ドレイン−ソース間電圧Ｖ_Ｄが１Ｖ、磁気抵抗比ＴＭＲが１０００％について行った。実線および破線は、それぞれ実施例１および比較例の結果である。比較例では、Ｖ_ｈａｌｆを小さくすると一様に磁気電流比γ_ＭＣが減少する。一方、実施例１では、磁気電流比γ_ＭＣのＶ_ｈａｌｆに対する依存性は小さく、Ｖ_ｈａｌｆがある程度小さくなっても磁気電流比γ_ＭＣを高い状態に維持できる。図８の場合では、Ｖ_ｈａｌｆ＝０．３Vであっても、十分な磁気電流比γ_ＭＣが得られている。

以上のように、実施例１においては、図４（ａ）のように、強磁性トンネル接合１０の磁化状態により、擬似スピンＭＯＳＦＥＴの電流駆動能力を変化させることができる。また，強磁性トンネル接合１０が反平行磁化のとき、擬似スピンＭＯＳＦＥＴの出力特性は平行磁化の場合の出力特性をほぼ比例縮小した特性が得られる。

実施例１では、図４（ａ）のように強磁性トンネル接合が反平行磁化のとき、平行磁化の場合と同様に良好な飽和特性を有する出力特性が得られる。したがって、図７のように磁気電流比γ_ＭＣの擬似ドレイン−ソース間電圧Ｖ_Ｄにほとんど依存しない範囲（Ｖ_Ｄ＞０．６Ｖの範囲）を有し，大きな擬似ドレイン−ソース間電圧Ｖ_Ｄであっても磁気電流比γ_ＭＣを高く維持することができる。

さらに、実施例１では図８のように、Ｖ_ｈａｌｆ依存が小さく、小さなＶ_ｈａｌｆの強磁性トンネル接合を用いることができる．このように、実施例１を用いることにより、スピントランジスタの代替が容易に可能となる。

なお、実施例１において、磁気抵抗素子として強磁性トンネル接合を用いたが、磁気抵抗素子は磁化状態により抵抗値を不揮発に変化可能であればよい。しかしながら、大きな磁気抵抗比を得るためには磁気抵抗素子として強磁性トンネル接合を用いることが好ましい。また、磁気抵抗素子としては、スピン磁化反転法のように、電流を流すことにより磁化状態を制御できる素子であることが好ましい。

さらに、実施例１に係る擬似スピンＭＯＳＦＥＴは、ＭＯＳＦＥＴ２０と強磁性トンネル接合１０とを集積化することで実現できるため、ＭＲＡＭの製造技術を用い、シリコン基板にＭＯＳＦＥＴを作製し、配線層に強磁性トンネル接合１０を作製することにより、容易に実現することができる。なお、実施例１はＭＯＳＦＥＴを例に説明したが、ＦＥＴであればＭＯＳＦＥＴ以外のＦＥＴを用いることもできる。

実施例２は、実施例１に係る擬似スピンＭＯＳＦＥＴを用いた論理閾値可変インバータ回路の例である。図９は実施例２に係るインバータ回路を示す回路図である。インバータ回路５０は２つの電源線Ｖ_ＤＤとＶ_ＳＳとの間にｐ型ＭＯＳＦＥＴ２０ｃと実施例１の擬似スピンＭＯＳＦＥＴ３０ｂとが接続されている。ｐ型ＭＯＳＦＥＴ２０ｃとｎ型ＭＯＳＦＥＴ２０ｂとのゲートは共通に入力Ｖ_ＩＮに接続され、ｐ型ＭＯＳＦＥＴ２０ｃとｎ型ＭＯＳＦＥＴ２０ｂとのドレインは共通に出力Ｖ_ＯＵＴに接続されている。図１０は、実施例２に係るインバータ回路の入出力特性の模式図である。強磁性トンネル接合１０ｂの磁化状態を変化させることにより、インバータ回路５０の論理閾値を変化させることができる。また、強磁性トンネル接合１０ｂは、この論理閾値を不揮発的に記憶することができる。このように、強磁性トンネル接合１０ｂの磁化状態により論理閾値等の論理機能を切り替えることができる。また、強磁性トンネル接合１０ｂは、この論理機能を不揮発的に記憶することができる。

実施例３は、強磁性トンネル接合１０ｂの磁化状態をスピン注入磁化反転法を用いて電気的に変化させるためのＭＯＳＦＥＴを有する例である。図１１は実施例３に係る電子回路の例である。実施例２のインバータ回路５０の出力Ｖ_ＯＵＴと制御線ＣＴＲＬとの間にｎ型ＭＯＳＦＥＴ３５が接続されている。ＦＥＴ３５のゲートはスイッチ線ＳＴに接続されている。電源線Ｖ_ＳＳと制御線ＣＴＲＬに相補的に正と零（または２値の電圧値）の電圧を印加し、スイッチ線ＳＴによりＦＥＴ３５を導通状態とする。これにより、強磁性トンネル接合１０ｂにＦＥＴ３５から電源線Ｖ_ＳＳに向かう方向またはこれと反対の方向に電流を流すこととなり、スピン注入磁化反転法を用い強磁性トンネル接合１０ａの自由磁化層１６の磁化状態を変化させることができる。

実施例２および実施例３においては、２つの電源線Ｖ_ＤＤおよびＶ_ＳＳの間に接続されたドライバーとして擬似トランジスタ３０ｂとロードとしてＦＥＴ２０ｃを有し、ドライバーが実施例１に係る擬似スピンＭＯＳＦＥＴ３０ｂである例を示した。ロードがｐ型ＭＯＳＦＥＴと強磁性トンネル接合を用いた擬似スピンＭＯＳＦＥＴでもよい。さらに、ドライバーおよびロードが両方強磁性トンネル接合を有する擬似スピンＭＯＳＦＥＴでもよい。

実施例２および実施例３においては、ドライバーとロードとから構成された相補型インバータ回路を例に説明したが、エンハンスメントモードＦＥＴとディプリッションモードＦＥＴとからなる電子回路、またはＦＥＴと抵抗とからなる電子回路であってもよい。

実施例４は、不揮発性ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の例である。図１２は、実施例４に係る記憶回路の回路図である。実施例２または実施例３に係る論理閾値可変インバータ回路５０とインバータ回路５２とから双安定回路６０が形成されている。双安定回路６０には、ｎ型ＭＯＳＦＥＴ４０および４２を介しそれぞれデータ線ＤａｔａおよびＤａｔａＢが接続されている。ＦＥＴ４０および４２のゲートはワード線ＷＬに接続されている。ワード線ＷＬに正の電圧が印加されると、ＦＥＴ４０および４２が導通し、双安定回路６０にデータ線ＤａｔａおよびＤａｔａＢのデータを出力することができる。

実施例４によれば、インバータ回路５０の論理閾値を変えることにより、インバータループで構成される双安定回路６０の動作点を不揮発的に保持することができる。このように、インバータ回路５０内の強磁性トンネル接合は、磁化状態によって、双安定回路６０の状態を不揮発的に記憶することができる。

実施例４は双安定回路６０を構成する２つのインバータ回路のうち１つが論理閾値可変インバータ回路の例を説明したが、双安定回路６０を構成する両方のインバータ回路が論理閾値可変インバータ回路でもよい。

実施例５は、ＡＮＤ／ＯＲ再構成可能論理回路の例である。図１３は実施例５に係る回路図である。インバータ回路７２および７４には信号ＡおよびＢが入力される。インバータ回路７２および７４の出力は、実施例２または実施例３の論理閾値可変インバータ回路７０を構成するＭＯＳＦＥＴの共通のゲートに入力される。論理閾値可変インバータ回路７０の出力は信号Ｃとして出力される。このような構成により、論理閾値可変インバータ回路７０が有する強磁性トンネル接合の磁化状態により、ＡＮＤまたはＯＲの論理機能を再構成することができる。また、再構成したＡＮＤまたはＯＲ機能を不揮発に保持できる。このように、実施例２または実施例３の論理閾値可変インバータ回路を用いることにより、２入力対称関数機能を再構成し、論理機能を不揮発に保持することができる。

実施例６は、実施例１に係る電子回路をＭＲＡＭのメモリセルに用いた例である。図１４を参照に、ＭＲＡＭのメモリセル８０は、ＭＯＳＦＥＴ２０と強磁性トンネル接合１０とからなり、ＭＯＳＦＥＴ２０のゲートＧにワード線ＷＬがドレインＤにビット線ＢＬが接続されている。強磁性トンネル接合１０には制御線ＣＴＲＬが接続されている。メモリセル８０にデータを書き込む際は、ワード線ＷＬに正の電圧を印加し、ビット線ＢＬと制御線ＣＴＲＬとの間に電圧を印加する。これにより、スピン注入磁化反転法により強磁性トンネル接合１０の抵抗を低抵抗Ｒｐまたは高抵抗Ｒａｐとすることができる。メモリセル８０のデータを読み出す際は、ワード線ＷＬに正電圧を印加し、ビット線ＢＬと制御線ＣＴＲＬとの間を流れる電流を検知する。

ＭＯＳＦＥＴ２０ａのドレインに強磁性トンネル接合１０ａを接続した図２の比較例の電子回路を用いたＭＲＡＭメモリセルにおいては、以下の課題がある。磁気抵抗比ＴＭＲが大きく、Ｖ_ｈａｌｆの大きな強磁性トンネル接合１０ａにスピン注入磁化反転法を用いた場合、平行磁化から反平行磁化へ変更する場合と反平行磁化から平行磁化へ変更する場合とで、磁化反転に必要な電流密度に大きな差がなくても強磁性トンネル接合１０へ印加する電圧に大きな差が生じる。これにより、回路の構成上課題を生じる可能性がある。このようなスピン注入磁化反転法を用いた場合の印加電圧のアンバランスを少なくするためには、Ｖ_ｈａｌｆを小さくすることが考えられるが、Ｖ_ｈａｌｆを小さくすると読み出し速度の低下を招く。

実施例６においては、ＭＯＳＦＥＴ２０のソース側に強磁性トンネル接合１０を接続しているため、図８のように、Ｖ_ｈａｌｆの小さな強磁性トンネル接合１０でも十分に磁気電流比γ_ＭＣを実現できる。このことから、スピン注入磁化反転法を用いるＭＲＡＭ（またはスピンＲＡＭ）)においても、平行磁化から反平行磁化へ変更する場合と反平行磁化から平行磁化へ変更する場合とで強磁性トンネル接合１０へ印加する電圧があまり変わらず、かつ読み出し速度の低下のともなわないＭＲＡＭ（またはスピンＲＡＭ）を実現することができる。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は、実施例１の回路図である。 図２は、比較例の回路図である。 図３は、負荷曲線を示す図である。 図４（ａ）および図４（ｂ）は、それぞれ実施例１および比較例のドレイン特性を示す図である。 図５は、実施例１の磁気抵抗比に対する磁気電流比を示す図である。 図６は、実施例１の抵抗Ｒｐに対する磁気電流比を示す図である。 図７は、実施例１および比較例のドレイン電流に対する磁気電流比を示す図である。 図８は、実施例１および比較例のＶ_ｈａｌｆに対する磁気電流比を示す図である。 図９は実施例２に係るインバータ回路の回路図である。 図１０はインバータ回路の入出力特性の模式図である。 図１１は実施例３に係る電子回路の回路図である。 図１２は実施例４に係る記憶回路の回路図である。 図１３は実施例５に係る論理回路の回路図である。 図１４は実施例６に係る論理回路の回路図である。

符号の説明

１０ 強磁性トンネル接合
１２ 固定磁化層
１４ トンネル障壁層
１６ 自由磁化層
２０ ＭＯＳＦＥＴ
３０ 擬似スピンＭＯＳＦＥＴ
５０ 論理閾値可変インバータ回路
５２ インバータ回路
６０ 双安定回路

Claims (13)

1. 電界効果トランジスタと、
   一端が前記電界効果トランジスタのソースに接続された磁気抵抗素子と、
   を具備することを特徴とする電子回路。
2. 前記電界効果トランジスタのソースから前記磁気抵抗素子に流れる電流による前記磁化抵抗素子の電圧降下により、前記電界効果トランジスタのゲート−ソース間に印加される電圧を制御できることを特徴とする請求項１記載の電子回路。
3. 前記磁気抵抗素子は、強磁性トンネル接合であることを特徴とする請求項１または２記載の電子回路。
4. 前記強磁性トンネル接合の磁化状態により、電流駆動能力を制御できることを特徴とする請求項３記載の電子回路。
5. 前記強磁性トンネル接合素子が反平行磁化の場合の前記電界効果トランジスタのドレイン電流は、前記強磁性トンネル接合の他端に対する前記電界効果トランジシタのドレインの電圧である擬似ドレイン−ソース間電圧が大きくなった場合に、前記強磁性トンネル接合素子が平行磁化の場合の前記電界効果トランジスタのドレイン電流に漸近しないことを特徴とする請求項３または４記載の電子回路。
6. 前記磁気抵抗素子は、前記磁気抵抗素子に電流を流すことにより磁化状態を制御できることを特徴とする請求項１または２記載の電子回路。
7. ２つの電源線の間に接続されたドライバーとロードとを有し、
   前記ドライバーと前記ロードとのうち少なくとも一方が請求項１から６のいずれか一項記載の電子回路であることを特徴とする電子回路。
8. 前記ドライバーと前記ロードとから構成された相補型インバータを具備することを特徴とする請求項７記載の電子回路。
9. 前記相補型インバータは、前記磁気抵抗素子の磁化状態により論理閾値が可変であることを特徴とする請求項８記載の電子回路。
10. 前記相補型インバータを有する双安定回路を具備することを特徴とする請求項８または９記載の電子回路。
11. 前記磁気抵抗素子は、磁化状態によって、前記双安定回路の状態を不揮発的に記憶できることを特徴とする請求項１０記載の電子回路。
12. ２つの電源線の間に接続されたドライバーとロードとを有し、
    前記ドライバーと前記ロードとのうち少なくとも一方が請求項３から５のいずれか一項記載の電子回路であり、
    請求項３から５のいずれか一項記載の電子回路の強磁性トンネル接合の磁化状態で論理機能を再構成し、
    前記強磁性トンネル接合は、前記論理機能を不揮発的に記憶することを特徴とする電子回路。
13. 請求項１記載の電子回路の前記電界効果トランジスタのゲートに接続されたワード線と、
    前記電界効果トランジスタのドレインに接続されたビット線と、を具備することを特徴とする電子回路。

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