JP2009043786A

JP2009043786A - 実装基板および電子部品

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Publication number: JP2009043786A
Application number: JP2007204472A
Authority: JP
Inventors: Hirotoshi Usui; 弘敏臼井; Kyoichi Murakami; 恭一村上
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-08-06
Filing date: 2007-08-06
Publication date: 2009-02-26

Abstract

【課題】行列状に配置される外部端子の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置を実装することができ、かつ、差動信号を良好に伝送可能な実装基板、およびこれに半導体装置を表面実装してなる電子部品を提供する。
【解決手段】実装基板１２は、第１絶縁層３１、第２絶縁層３２および第３絶縁層３３を備えている。半導体装置の外部端子が接合されるランド２２は、第３絶縁層３３の表面に行列状に配置されている。差動信号出力用ランド２２には、第３絶縁層３３を厚さ方向に貫通するビア３８を介して、配線３９が電気的に接続され、また、第３絶縁層３３および第２絶縁層３２を厚さ方向に連続して貫通するビア４０を介して、配線４１が電気的に接続される。
【選択図】図５

Description

本発明は、半導体装置が表面実装される実装基板、およびこの実装基板に半導体装置を表面実装してなる電子部品に関する。

近年、高速データ伝送用のインタフェースとして、ＬＶＤＳ（Low Voltage Differential Signaling）が脚光を浴びている。ＬＶＤＳは、たとえば、ノート型ＰＣ（Personal Computer）や携帯電話機において、画像データを送信するための画像データ送信回路と液晶パネルを駆動するためのパネルドライバ回路との間のインタフェースに採用されている。ＬＶＤＳを採用することにより、消費電力およびＥＭＩ（Electromagnetic Interference）の低減を図ることができる。

画像データ送信回路とパネルドライバ回路との間には、タイミングコントロール回路が介在される。タイミングコントロール回路には、画像データ送信回路から画像データに基づく差動信号が入力される。タイミングコントロール回路は、その入力される差動信号（画像データ）に基づいて、パネルドライバ回路を駆動するための信号を差動信号として出力する。

このようなタイミングコントロール回路を搭載した半導体装置において、ＢＧＡ（Ball Grid Array）パッケージを採用することが考えられる。ＢＧＡパッケージでは、実装基板との対向面に、ボール状の外部端子が行列状に整列して配置されている。これに対応して、実装基板上には、半導体装置が接合される領域に、各外部端子と接続されるランドが行列状に整列して配置される。各ランドには、半導体装置の動作電圧の供給や各種信号を送受するための配線が接続される。各配線は、半導体装置が接合される領域外へ引き出され、実装基板上に配置された入出力端子や電源ラインなどに接続される。

各ランド間の行方向間隔および列方向間隔が狭いため、各ランド間には、１本の配線しか通すことができない。そのため、最外の環状２列をなすランドに接続される配線は、実装基板の表面に形成することができるが、それらよりも内側のランドに接続される配線は、実装基板の表面に形成することはできない。そこで、現在提供されている実装基板では、複数の絶縁層が積層されており、最上の絶縁層の表面に、最外の環状２列をなすランドに接続される配線が形成され、各絶縁層間に、それらよりも内側のランドに接続される配線が形成されている。

差動信号は、２つの信号（ペア信号）を１つのペアとし、それらの信号の電位差で信号状態（High／Low）を表すので、２つの信号の位相がずれると（一方の信号の他方の信号に対する伝送遅延が生じると）、データを正確に伝送することができない。そのため、実装基板では、半導体装置への差動信号の入力のためのランドが行方向一端の２列に配置され、半導体装置からの差動信号の出力のためのランドが行方向他端の２列に配置されている。そして、各ペアをなす２つの信号の入出力のためのランドは、行方向に互いに隣接して配置されている。これにより、ペアをなす２つの信号の入出力のためのランドから延びる各配線の配線長をほぼ等しくすることができ、それらの信号間の位相ずれの発生を防止することができる。
特開２００７−３６０５４号公報

ところが、半導体装置に対して入出力される差動信号の数が増えると、その入出力のためのランドを行方向両端の各２列に配置しきれなくなる。とくに、液晶パネルの解像度の向上に伴い、差動信号の入出力数が増加しており、その差動信号の出力のためのランドを行方向他端の２列に配置しきれなくなってきている。
最外の環状２列をなすランドよりも内側に配置されるランドは、絶縁層間に配置される配線と絶縁層を貫通するビアを介して接続される。そのため、差動信号の出力のためのランドの一部を行方向他端の２列に配置し、その残りを最外の環状２列の内側に配置すると、ビア抵抗の影響により、差動信号間の電気的特性および伝送速度のばらつきを生じてしまう。差動信号間の電気的特性や伝送速度のばらつきは、液晶パネルに表示される画像の乱れの原因となる。

したがって、従来の実装基板には、差動信号の入力数および／または出力数が行列状に配置される外部端子（実装基板に行列状に配置されるランド）の行数または列数以上である半導体装置を表面層のみで実装することはできない。
そこで、本発明の目的は、行列状に配置される外部端子の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置を実装することができ、かつ、差動信号を良好に伝送可能な実装基板、およびこれに半導体装置を表面実装してなる電子部品を提供することである。

前記の目的を達成するための請求項１記載の発明は、行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、実装基板である。

また、請求項３記載の発明は、半導体装置を実装基板に表面実装してなる電子部品であって、前記半導体装置は、行列状に配置された複数の外部端子を備え、差動信号を入力および／または出力するものであり、前記実装基板は、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、電子部品である。

これらの発明に係る実装基板は、絶縁層を備えている。半導体装置の外部端子が接合される接合部は、絶縁層の表面に行列状に配置されている。半導体装置に対する差動信号の入力および／または出力のための配線は、絶縁層の表面ではなく、絶縁層に対して半導体装置が配置される側と反対側に設けられている。そして、その差動信号の入力および／または出力のための配線は、絶縁層を貫通するビアを介して、絶縁層の表面に配置された接合部と電気的に接続される。

この構成によれば、行列状に配置される接合部のうち、最外の環状２列をなす接合部はもちろん、その環状２列をなす接合部よりも内側に配置される接合部にも、ビアを介して差動信号の入力および／または出力のための配線を接続し、それらの接合部を差動信号の入力および／または出力のために用いることができる。これにより、差動信号の入力数および／または出力数が行列状に配置される外部端子（接合部）の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置の実装基板への実装が可能となる。そして、半導体装置に対して入力および／または出力される全差動信号がビアおよび配線を介して伝送されるので、それらの差動信号の電気的特性および伝送速度を揃えることができる。その結果、実装基板における差動信号の良好な伝送を達成することができる。

請求項２記載の発明は、行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、実装基板である。

また、請求項４記載の発明は、半導体装置を実装基板に表面実装してなる電子部品であって、前記半導体装置は、行列状に配置された複数の外部端子を備え、前記実装基板は、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、電子部品である。

これらの発明に係る実装基板は、絶縁層を備えている。半導体装置の外部端子が接合される接合部は、絶縁層の表面に行列状に配置されている。行方向の少なくとも一端のｎ列をなす接合部に接続される配線は、絶縁層の表面ではなく、絶縁層に対して半導体装置が配置される側と反対側に設けられている。そして、行方向の少なくとも一端のｎ列をなす接合部と配線とは、絶縁層を貫通するビアを介して電気的に接続されている。

この構成によれば、ビアを介して配線と接続されるｎ列の接合部を、半導体装置に対する差動信号の入力および／または出力のための接合部として用いることにより、差動信号の入力数および／または出力数が行列状に配置される外部端子（接合部）の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置の実装基板への実装が可能となる。そして、半導体装置に対して入力および／または出力される全差動信号がビアおよび配線を介して伝送されるので、それらの差動信号の電気的特性および伝送速度を揃えることができる。その結果、実装基板における差動信号の良好な伝送を達成することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子部品が組み込まれる電子機器の構成を示すブロック図である。
電子機器１は、たとえば、液晶パネル２が搭載されたノート型ＰＣである。液晶パネル２に画像を表示するために、電子機器１は、ＬＶＤＳ送信回路３、タイミングコントロール回路４およびパネルドライバ回路５を備えている。

ＬＶＤＳ送信回路３は、画像データをパラレルシリアル変換し、色ごとの輝度信号およびクロック信号をそれぞれ差動信号として出力する。ＬＶＤＳ送信回路３から出力される差動信号は、タイミングコントロール回路４に入力される。タイミングコントロール回路４は、入力される差動信号に所定の信号処理を施し、パネルドライバ回路５を駆動するための信号を差動信号として出力する。この差動信号がパネルドライバ回路５に入力され、パネルドライバ回路５が駆動されることにより、液晶パネル２に画像データに基づく画像が表示される。

また、図示しないが、電子機器１は、キーボードやマウスパッドなど、ノート型ＰＣに搭載される種々の部品を備えている。
図２は、本発明の一実施形態に係る電子部品の構成を図解的に示す断面図である。
電子部品１０は、表面実装型の半導体装置１１を実装基板１２に表面実装することにより構成されている。

半導体装置１１は、半導体チップ１３と、半導体チップ１３が搭載されるインタポーザ１４とを備えている。
半導体チップ１３は、たとえば、液晶パネル用タイミングコントロールＬＳＩチップである。したがって、電子部品１０が図１に示す電子機器１に搭載されることにより、図１に示すパネルドライバ回路５が電子機器１に提供される。この半導体チップ１３の最表面は、表面保護膜で覆われており、その周縁部には、複数のパッド１５が表面保護膜から露出した状態に設けられている。

インタポーザ１４は、絶縁性樹脂（たとえば、ガラスエポキシ樹脂）からなる絶縁性基板１６を備えている。
絶縁性基板１６の一方面（上面）には、その中央部に、平面視で半導体チップ１３よりも少し大きなサイズを有する矩形薄板状のアイランド１７が形成されている。また、絶縁性基板１６の一方面には、アイランド１７を取り囲む周縁部に、複数の内部端子１８が整列して配置されている。アイランド１７および内部端子１８は、たとえば、銅などの金属からなり、導電性を有している。

アイランド１７には、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）からなる接合剤を介して、半導体チップ１３の裏面が接合される。また、各内部端子１８は、たとえば、金細線からなるボンディングワイヤ１９を介して、半導体チップ１３の表面の各パッド１５に接続（ワイヤボンディング）される。これにより、半導体チップ１３は、その裏面がアイランド１７と電気的に接続され、半導体チップ１３に作り込まれた内部回路（たとえば、パネルドライバ回路）がボンディングワイヤ１９を介して内部端子１８と電気的に接続される。

絶縁性基板１６の他方面（下面）には、内部端子１８と同数の外部端子２０が行列状に配置されている。各外部端子２０は、たとえば、はんだなどの金属材料を用いてボール状に形成されている。内部端子１８と外部端子２０とは、絶縁性基板１６の表面または内部に形成される配線（図示せず）、および絶縁性基板１６を厚さ方向に貫通するビア（図示せず）を介して、１対１に電気的に接続されている。

また、絶縁性基板１６の一方面側には、封止樹脂２１が形成されている。この封止樹脂２１によって、絶縁性基板１６（インタポーザ１４）上の半導体チップ１３、内部端子１８およびボンディングワイヤ１９が一括して封止されている。
半導体装置１１が実装される実装基板（プリント配線板）１２の表面には、半導体装置１１に備えられる外部端子２０の配置に対応して、各外部端子２０が接合されるランド２２が行列状に配置されている。絶縁性基板１６の他方面を実装基板１２の表面に対向させて、各外部端子２０を実装基板１２上の各ランド２２に接合することにより、実装基板１２に対する半導体装置１１の表面実装が達成される。絶縁性基板１６の内部端子１８と外部端子２０とが電気的に接続され、内部端子１８と半導体チップ１３のパッド１５とが電気的に接続されているので、外部端子２０がランド２２に接合されると、ランド２２とパッド１５との電気的な接続が達成される。その結果、ランド２２と半導体チップ１３（内部回路）との電気的な接続が達成される。

図３は、内部端子１８および外部端子２０の配置を図解的に示す平面図である。なお、インタポーザ１４を上面側（半導体チップ１３が配置される側）から見た場合、外部端子２０を視認することはできないが、外部端子２０の配置を説明するために、図３には、外部端子２０を透視して示している。
絶縁性基板１６の一方面において、内部端子１８は、半導体チップ１３と対向する矩形状領域２３の各辺に沿って、その各辺に沿う方向に適当な間隔を空けて配置されている。

絶縁性基板１６の他方面において、外部端子２０は、１２行×１２列の行列状に配置されている。
なお、以下では、外部端子２０がなす各列を、行方向一端（図３における左端）の１列から順に、第１列、第２列、・・・、第１１列、第１２列という。
第１１列および第１２列の外部端子２０のうちの列方向両端の４個の外部端子２０を除く、２０個の外部端子２０は、図１に示すＬＶＤＳ送信回路３からの差動信号の入力のための差動信号入力用外部端子である。行方向に互いに隣接して配置される２個の差動信号入力用外部端子２０は、ペアをなし、このペアをなす２個の差動信号入力用外部端子２０に、差動信号においてペアをなす２つの信号が入力される。差動信号入力用外部端子２０と電気的に接続される内部端子１８は、それらを接続するための配線（図示せず）の引き回しが容易なように、またペアをなす信号間で配線長が可能な限り等しくなるように、平面視において、差動信号入力用外部端子２０の近傍に配置されている。

第１列〜第４列の４８個の外部端子２０は、図１に示すパネルドライバ回路５への差動信号の出力のための差動信号出力用外部端子である。第１列および第２列において行方向に互いに隣接して配置される差動信号出力用外部端子２０は、ペアをなし、このペアをなす２個の差動信号出力用外部端子２０から、差動信号においてペアをなす２つの信号が出力される。また、第３列および第４列において行方向に互いに隣接して配置される差動信号出力用外部端子２０は、ペアをなし、このペアをなす２個の差動信号出力用外部端子２０から、差動信号においてペアをなす２つの信号が出力される。差動信号出力用外部端子２０と電気的に接続される内部端子１８は、それらを接続するための配線（図示せず）の引き回しが容易なように、またペアをなす信号間で配線長が可能な限り等しくなるように、平面視において、差動信号出力用外部端子２０の近傍に、コ字状に配置されている。

なお、図面の簡素化のため、図３では、差動信号入出力用の外部端子２０および内部端子１８が図示されており、それ以外の内部端子１８および外部端子２０の図示が省略されている。
図４は、実装基板１２の図解的な平面図である。また、図５は、実装基板１２の図３に示す切断面線Ａ−Ａにおける図解的な断面図である。

実装基板１２は、図５に示すように、第１絶縁層３１、第２絶縁層３２および第３絶縁層３３の積層構造を有している。第１絶縁層３１、第２絶縁層３２および第３絶縁層３３は、たとえば、エポキシ樹脂からなる。
最上層の絶縁層としての第３絶縁層３３の表面には、図４に示すように、半導体装置１１の外部端子２０の配置に対応して、１４４個の矩形状の接合部としてのランド２２が１２行×１２列の行列状に配置されている。

なお、以下では、図３に示す第１列〜第１２列の各列の外部端子２０が接合されるランド２２がなす各列を、それぞれ第１列、第２列、・・・、第１１列、第１２列という。図４では、ランド２２がなす左端１列が第１列であり、ランド２２がなす右端１列が第１２列である。また、差動信号入力用外部端子２０が接合されるランド２２を「差動信号入力用ランド２２」といい、差動信号出力用外部端子２０が接合されるランド２２を「差動信号出力用ランド２２」という。

第３絶縁層３３の表面には、第１１列および第１２列の各ランド２２に接続された配線３４が形成されている。配線３４は、銅などの金属からなる。
第１２列の差動信号入力用ランド２２に接続された配線３４Ａは、行方向（図４における右方向）に延び、実装基板１２における半導体装置１１が実装される領域（以下、単に「実装領域」という。）３５外に引き出されている。行方向に隣り合う２個の差動信号入力用ランド２２は、差動信号の入力のためのペアをなしている。第１１列の差動信号入力用ランド２２に接続された配線３４Ｂは、その差動信号入力用ランド２２とペアをなす第１２列の差動信号入力用ランド２２およびこれと列方向に隣り合うランド２２の間を通して、実装領域３５外に引き出されている。そして、ペアをなす２個の差動信号入力用ランド２２に接続された配線３４Ａ，３４Ｂは、互いに適当な間隔を空けて平行に延び、実装基板１２上に配置された差動信号入力端子（図示せず）に接続されている。これにより、配線３４Ａ，３４Ｂの配線長をほぼ等しくすることができ、差動信号を構成する２つの信号（ペア信号）間に位相ずれのない伝送を実現することができる。

第１１列および第１２列の列方向両端の４個のランド２２に接続された配線３４Ｃは、列方向に延び、実装領域３５外に引き出されている。そして、配線３４Ｃは、実装基板１２上に配置された電源ライン（図示せず）などに接続されている。
また、第３絶縁層３３の表面には、第１列および第２列の差動信号出力用ランド２２と後述するビア３８とを接続するビア接続配線３６と、第３列および第４列の差動信号出力用ランド２２と後述するビア４０とを接続するビア接続配線３７とが形成されている。ビア接続配線３６，３７は、配線３４の材料と同じ材料（金属）からなる。

第１列および第２列の各差動信号出力用ランド２２の近傍には、第３絶縁層３３を厚さ方向に貫通するビア３８が、その近傍の差動信号出力用ランド２２と対応づけて形成されている。ビア３８は、第３絶縁層３３を層厚方向に貫通するビアホールを形成し、このビアホール内を金属（たとえば、銅）で埋め尽くすことにより形成される。各ビア３８は、ビア接続配線３６により、その対応づけられた（近傍に配置された）差動信号出力用ランド２２と電気的に接続されている。

第３絶縁層３３とその下層の第２絶縁層３２との間には、各ビア３８の下端から延びる配線３９が形成されている。配線３９は、銅などの金属からなる。
ビア接続配線３６およびビア３８を介して第１列の差動信号出力用ランド２２と電気的に接続される配線３９Ａは、第２絶縁層３２上を、行方向に延び、平面視で実装領域３５外に引き出されている。第１列および第２列で行方向に隣り合う２個の差動信号出力用ランド２２は、差動信号の出力のためのペアをなしている。ビア接続配線３６およびビア３８を介して第２列の差動信号出力用ランド２２に接続された配線３９Ｂは、その差動信号出力用ランド２２とペアをなす第１列の差動信号出力用ランド２２に電気的に接続された配線３９Ａおよびこれと隣り合う配線３９Ａの間を通して、実装領域３５外に引き出されている。そして、ペアをなす２個の差動信号出力用ランド２２に接続された配線３９Ａ，３９Ｂは、互いに適当な間隔を空けて平行に延び、第３絶縁層３３に形成される図示しないビアを介して、実装基板１２上に配置された差動信号出力端子（図示せず）に接続されている。これにより、配線３９Ａ，３９Ｂの配線長をほぼ等しくすることができ、差動信号を構成する２つの信号（ペア信号）間に位相ずれのない伝送を実現することができる。

第３列および第４列の各差動信号出力用ランド２２の近傍には、第３絶縁層３３および第２絶縁層３２を厚さ方向に連続して貫通するビア４０が、その近傍の差動信号出力用ランド２２と対応づけて形成されている。ビア４０は、第３絶縁層３３および第２絶縁層３２を層厚方向に貫通するビアホールを形成し、このビアホール内を金属（たとえば、銅）で埋め尽くすことにより形成される。各ビア４０は、ビア接続配線３７により、その対応づけられた（近傍に配置された）差動信号出力用ランド２２と電気的に接続されている。

第２絶縁層３２と最下層の第１絶縁層３１との間には、各ビア４０の下端から延びる配線４１が形成されている。配線４１は、銅などの金属からなる。
ビア接続配線３７およびビア４０を介して第３列の差動信号出力用ランド２２と電気的に接続される配線４１Ａは、第１絶縁層３１上を、行方向に延び、平面視で実装領域３５外に引き出されている。第３列および第４列で行方向に隣り合う２個の差動信号出力用ランド２２は、差動信号の出力のためのペアをなしている。ビア接続配線３７およびビア４０を介して第４列の差動信号出力用ランド２２に接続された配線４１Ｂは、その差動信号出力用ランド２２とペアをなす第３列の差動信号出力用ランド２２に電気的に接続された配線４１Ａおよびこれと隣り合う配線４１Ａの間を通して、実装領域３５外に引き出されている。そして、ペアをなす２個の差動信号出力用ランド２２に接続された配線４１Ａ，４１Ｂは、互いに適当な間隔を空けて平行に延び、第２絶縁層３２および第３絶縁層３３に形成される図示しないビアを介して、実装基板１２上に配置された差動信号出力端子（図示せず）に接続されている。これにより、配線４１Ａ，４１Ｂの配線長をほぼ等しくすることができ、差動信号を構成する２つの信号（ペア信号）間に位相ずれのない伝送を実現することができる。

なお、第５列〜第１０列のランド２２には、図示しないが、第３絶縁層３３の表面に形成される配線が接続されるか、第３絶縁層３３を貫通するビアを介して、第３絶縁層３３と第２絶縁層３２との間に形成される配線が接続されるか、または、第３絶縁層３３および第２絶縁層３２を連続して貫通するビアを介して、第２絶縁層３２と第１絶縁層３１との間に形成される配線が接続される。

以上のように、実装基板１２は、第１絶縁層３１、第２絶縁層３２および第３絶縁層３３を備えている。半導体装置１１の外部端子２０が接合されるランド２２は、第３絶縁層３３の表面に行列状に配置されている。半導体装置１１からの差動信号の出力のための配線３９，４１は、第３絶縁層３３の表面ではなく、第３絶縁層３３に対して半導体装置１１が配置される側と反対側に設けられている。そして、配線３９は、第３絶縁層３３を厚さ方向に貫通するビア３８を介して、第１列および第２列の差動信号出力用ランド２２に電気的に接続されている。また、配線４１は、第３絶縁層３３および第２絶縁層３２を厚さ方向に連続して貫通するビア４０を介して、第３列および第４列の差動信号出力用ランド２２に電気的に接続されている。

これにより、実装基板１２には、差動信号の出力数（＝２４）が外部端子２０の行数（＝１２）以上のよりも多い半導体装置１１を実装することができる。そして、半導体装置１１から出力される差動信号がビア３８および配線３９またはビア４０および配線４１を介して伝送されるので、それらの差動信号の電気的特性および伝送速度を揃えることができる。その結果、実装基板１２における差動信号の良好な伝送を達成することができる。

以上、本発明の一実施形態を説明したが、本発明は他の形態で実施することもできる。たとえば、前述の実施形態では、第１１列および第１２列の各ランド２２に接続される配線３４は、第３絶縁層３３の表面に形成されている。しかしながら、配線３４は、第３絶縁層３３に対して半導体装置１１が配置される側と反対側に設けられてもよい。たとえば、配線３４が第３絶縁層３３と第２絶縁層３２との間に形成されて、第３絶縁層３３を貫通するビアを介して、その配線３４と第１１列および第１２列のランド２２とが接続されていもよい。

また、半導体装置１１に対する差動信号の入力のための配線および差動信号の出力のための配線の少なくとも一方が、第３絶縁層３３に対して半導体装置１１が配置される側と反対側（第３絶縁層３３と第２絶縁層３２との間、第２絶縁層３２と第１絶縁層３１との間）に設けられていればよく、差動信号の入力のための配線が、第３絶縁層３３に対して半導体装置１１が配置される側と反対側に設けられ、差動信号の出力のための配線が、第３絶縁層３３の表面に形成されてもよい。

また、前述の実施形態では、半導体チップ１３が液晶パネル用タイミングコントロールＬＳＩチップであり、半導体装置１１に対して差動信号が入力および出力される構成を取り上げた。しかしながら、半導体装置１１は、少なくとも差動信号を入力または出力するものであればよく、半導体チップ１３は、液晶パネル用タイミングコントロールＬＳＩチップには限定されない。

また、前述の実施形態では、１４４個の外部端子２０が１２行×１２列の行列状に配置され、これに対応して、実装基板１２に１４４個のランド２２が１２行×１２列の行列状に配置されているとした。しかしながら、外部端子２０およびランド２２の個数は１４４個に限らず、それらの配列は１２行×１２列の行列状に限らない。
さらに、ランド２２（外部端子２０）の個数によっては、第１絶縁層３１が省略されて、ランド２２に接続される配線は、第３絶縁層３３上および第３絶縁層３３と第２絶縁層３２との間の２層に分けて形成されてもよい。また、第３絶縁層３３上に第４絶縁層が積層されて、第４絶縁層上、第４絶縁層と第３絶縁層３３との間、第３絶縁層３３と第２絶縁層３２との間および第２絶縁層３２と第１絶縁層３１との間の４層に分けて、ランド２２に接続される配線が形成されてもよい。第４絶縁層上に絶縁層がさらに積層されて、ランド２２に接続される配線が５層以上に分けて形成されてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の一実施形態に係る電子部品が組み込まれる電子機器の構成を示すブロック図である。本発明の一実施形態に係る電子部品の構成を図解的に示す断面図である。内部端子および外部端子の配置を図解的に示す平面図である。実装基板の図解的な平面図である。実装基板の切断面線Ａ−Ａにおける図解的な断面図である。

符号の説明

１０電子部品
１１半導体装置
１２実装基板
１８内部端子
２０外部端子
２２ランド
３１第１絶縁層
３２第２絶縁層
３３第３絶縁層
３４配線
３８ビア
３９配線
４０ビア
４１配線

Claims

行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、実装基板。
行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、実装基板。
半導体装置を実装基板に表面実装してなる電子部品であって、
前記半導体装置は、行列状に配置された複数の外部端子を備え、差動信号を入力および／または出力するものであり、
前記実装基板は、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、電子部品。
半導体装置を実装基板に表面実装してなる電子部品であって、
前記半導体装置は、行列状に配置された複数の外部端子を備え、
前記実装基板は、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、電子部品。