JP2008535214A - ダイオード構造 - Google Patents

Abstract

オープンベース半導体ダイオードデバイスは、エミッタ層、ベース層およびコレクタ層を有する。該デバイスが、（ｉ）正抵抗を有して電圧Ｖ_ｐｔから始まるパンチスルー領域と、それに続く、（ｉｉ）Ｖ_ｃｒｉｔおよびＩ_ｃｒｉｔにおける導電率変調から始まり抵抗Ｒ_ｃｒｉｔを有する正抵抗段階を含むアバランシェ領域と、を有するＩＶ特性を有するように各層が構成されドープされ、（ｉｉｉ）Ｖ_ｃｒｉｔ、Ｉ_ｃｒｉｔおよびＲ_ｃｒｉｔの値が各層の構成およびドーピングに従って設定される。デバイスはダブルベース構造を有し、アバランシェ現象によって導電率変調が発生する箇所の電流密度（Ｊ_ｃｒｉｔ）が増加するように低ドープベース領域の幅が最小限に抑えられる。一例として、デバイスはＮ−Ｎ＋ダブルエミッタまたはＰ−Ｐ＋ダブルエミッタを含む。Ｎ−層またはＰ−層の厚さが、通電容量が最大になりこの層のドーピングがデバイスの通電容量に影響を及ぼさないように最小限に抑えられる。

Description

発明の詳細な説明

序文
技術分野
本発明は、オープンベース構造とも称されるバックツーバックダイオード構造およびその設計方法および動作方法に関する。本構造では上部領域および底部領域には電気的接続があるが、中間領域は接続されない。本発明は、特に限定されないが、電圧抑制および電流抑制用のクランプダイオードに関する。

関連技術の考察
ツェナダイオードは、ソリッドステート回路の過電圧および過電流保護用として最も一般的に使用されるディスクリート半導体である。しかしながら多くのモバイルアプリケーションおよび高周波アプリケーションに対して低電圧におけるツェナダイオードのリーク電流およびキャパシタンスは大き過ぎる。この大きい電流およびキャパシタンスの原因は、低電圧（＜４Ｖ）でアバランシェからバンド間トンネル効果に変化するブレークダウンメカニズムによるものである。バンド間トンネルメカニズムには非常に高いドーピングレベルが必要でありこれによってキャパシタンスが増加する。リーク電流の増加はこのメカニズムに関連する高い正の微分抵抗によるものである。

他のデバイスが低電圧アプリケーションを目指して開発されている。こうしたデバイスにはパンチスルーダイオードおよびアバランシェオープンベースバイポーラトランジスタの２つがあり、これらは同一の基本構造を使用しているが２つの異なるブレークダウンの仕方をする。パンチスルーダイオードは、ドーピングレベルがパンチスルーブレークダウンに対して最適化されたオープンベース構造と称される３領域構造である。パンチスルーダイオードは低リーク特性を示すが大電流レベルにおいて高い導電率変調抵抗を招く。この現象は空乏層領域が注入キャリアによって決定される空間電荷制限効果によるものである。パンチスルーダイオードＮ_ｂのベースにおいて注入キャリア濃度ｎ＝Ｊ／ｑｖ_ｓがイオン化アクセプタより大きくなると、ポアソン方程式は下記のようになる。
ｄε／ｄｘ＝ρ／ｅｓ＝（ｑ／ｅｓ）（Ｎ_ｂ＋Ｊ／ｑｖ_ｓ）＝Ｊ／ｅ_ｓｖ_ｓ…（１）
２回積分すると下記のようになる。
Ｊ＝ｑｖｓＮ_ｂ（Ｖ／Ｖ_ｆｂ） …（２）

したがって、導電率変調または空間電荷効果が発生すると、電流は電圧に依存して線形になるはずである。

オープンベースバイポーラトランジスタはパンチスルーダイオードと同様な一般的な３領域構造を有するが、ドーピングレベルはパンチスルーブレークダウンでなくアバランシェブレークダウンに対して最適化される。このようなオープンベースバイポーラダイオードは低いリーク電流も示すが、低電流レベルで大きな負抵抗領域が発生しデバイスが非常に不安定になる場合がある。しかしながら、後で説明される印加電圧上昇に関する指数関数的依存性によって、大電流レベルにおけるオープンベースバイポーラデバイスに関連する正抵抗はパンチスルーデバイスの正抵抗より大幅に小さい。

従来、このような構造は両方のブレークダウンを示す可能性があることが認識されている。パンチスルー現象を目的として設計された３領域構造は、アバランシェブレークダウンによる大電流現象において負性微分抵抗現象も示すことが国際公開第２００４／０７５３０３号パンフレットに見られる。この現象は不安定性を招くため欠点として記載されており、この方法はこの負性微分抵抗および関連するアバランシェブレークウンが発生しないように設計することであった。

米国特許第６０１５９９９号明細書から、ダブルベースパンチスルーダイオードは大電流レベルで負性微分抵抗現象を示すが、この負性微分抵抗の原因は、少量のアバランシェキャリアがこの現象の一因となり得ると述べる以外は説明されていないことが分かった。

本発明の目的は、クランプ電圧付近のＩ−Ｖ（電流電圧）特性を最適化することである。別の目的は、より簡単な製造方法および／またはより良好な電流能力を提供することである。

発明の要約
本発明は、エミッタ層、ベース層およびコレクタ層を含むオープンベース半導体ダイオードデバイスであって、該デバイスが、
（ｉ）正抵抗を有して電圧Ｖ_ｐｔから始まるパンチスルー領域と、それに続く、
（ｉｉ）Ｖ_ｃｒｉｔおよびＩ_ｃｒｉｔにおける導電率変調から始まり抵抗Ｒ_ｃｒｉｔを有する正抵抗段階を含むアバランシェ領域と、
を有するＩＶ（電流電圧）特性を有するように、各層が構成されドープされ、
（ｉｉｉ）Ｖ_ｃｒｉｔ、Ｉ_ｃｒｉｔおよびＲ_ｃｒｉｔの値が各層の構成およびドーピングに従って設定されることを特徴とするオープンベース半導体ダイオードデバイスを提供する。

別の態様において、本発明は、エミッタ層、ベース層およびコレクタ層を含むオープンベース半導体ダイオードデバイスの製造方法であって、該デバイスが、
（ｉ）正抵抗を有して電圧Ｖ_ｐｔから始まるパンチスルー領域と、それに続く、
（ｉｉ）Ｖ_ｃｒｉｔおよびＩ_ｃｒｉｔにおける導電率変調から始まり抵抗Ｒ_ｃｒｉｔを有する正抵抗段階を含むアバランシェ領域と、
を有するIV特性を有するように、各層を構成しドープする、工程を有し、
（ｉｉｉ）Ｖ_ｃｒｉｔ、Ｉ_ｃｒｉｔおよびＲ_ｃｒｉｔの値が各層の構成およびドーピングに従って設定されることを特徴とするオープンベース半導体ダイオードデバイスの製造方法を提供する。

一実施形態では、各層がＶ_ｃｒｉｔがＶ_ｐｔ付近になるように構成されドープされる。
一実施形態では、ベースのドーピングが、アバランシェ現象によって導電率変調が発生する箇所の単位面積当りの注入電流レベル（Ｊ_ｃｒｉｔ）が増加するようなレベルに設定される。

一実施形態では、デバイスがダブルベース構造を有し、アバランシェ現象によって導電率変調が発生する箇所の電流密度（Ｊ_ｃｒｉｔ）が増加するように低ドープベース領域の幅が最小限に抑えられる。
一実施形態では、低ドープベース領域の幅が下記の近似式を満足する。

ここで、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、ｆ_ｂおよびｆ_ｅｐｉは一般に１、Ｗ_ｂは高ドープベースの幅、Ｗ_ｅｐｉは低ドープベースの幅、Ｎ_ｂは高ドープベース領域のドーピング濃度、およびＮ_ｂ−は低ドープ領域のドーピング濃度である。

一実施形態では、デバイスがＮ−Ｎ＋ダブルエミッタまたはＰ−Ｐ＋ダブルエミッタを含む。

一実施形態では、Ｎ−層またはＰ−層の厚さが、通電容量が最大になりこの層のドーピングがデバイスの通電容量に影響を及ぼさないように最小限に抑えられる。
一実施形態では、Ｎ−層またはＰ−層が下記の近似式を満足する。

ここで、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、ｆ_ｂおよびｆ_ｅｐｉは一般に１、Ｗ_ｂはベースの幅、Ｗ_ｅｐｉはＮ−領域またはＰ−領域の幅、およびＮ_ｂはベース領域のドーピング濃度である。

一実施形態では、Ｎ−層またはＰ−層のドーピングが、Ｎ−層またはＰ−層がプレブレークダウン時に完全に空乏化され、デバイスのキャパシタンスが最小限に抑えられるように充分に低い。

一実施形態では、パンチスルーブレークダウンにバイアスされる場合、Ｎ−層またはＰ−層の幅が印加バイアスによってこの層に形成される空乏層の幅よりも広くなるように充分に広い。

一実施形態では、パンチスルーブレークダウンにバイアスされる場合、Ｖ_ｐｔの製造公差が最小限に抑えられるように、Ｎ−層またはＰ−層の幅がこの層の製造公差と印加バイアスによってこの層に形成される空乏領域との合計の幅よりも広くなるように充分に広い。

一実施形態では、Ｎ−層またはＰ−層のドーピングがベースのドーピングとほぼ等しい。

一実施形態では、デバイスはダブルエミッタおよびダブルコレクタを含む双方向オープンベース構造を有する。

一実施形態では、ほとんど一定濃度のホウ素ドーパントのプラトーが達成されて良好な双方向性が可能になるように、上部表面に注入および再結晶が施されて各層が形成された後、ホウ素がベース用として選択されて結晶格子を介して注入される。

発明の詳細な説明
本発明は、添付図面と共にほんの一例としてのみ与えられている、本発明の幾つかの実施形態についての下記の説明からさらに明白に理解されるであろう。

本発明は、小電流レベルで低リークパンチスルーブレークダウンを示し、続いて大電流レベルでアバランシェブレークダウンを示すハイブリッドパンチスルー−アバランシェデバイスを提供する。特に導電率変調発生後の本構造の現象を調べると、この動作領域における印加電圧が本構造の必要パンチスルー電圧よりも高い場合でも、この現象はアバランシェブレークダウンによるものであることが示される。これによって最大通電容量を提供しながら、本構造の領域、リークおよびキャパシタンスが最小限に抑えられるように構造をさらに最適化することが可能である。

第１導電型の半導体領域、それに続く第２導電型の半導体領域、および第１導電型の第３半導体領域を有する３領域オープンベース構造が、図１（ａ）で示される特性を有する第１実施形態として（図１（ｂ）に示されるように）与えられる。本構造は２つのｐ−ｎダイオードをバックツーバックで有する。上部領域および底部領域（コレクタおよびエミッタ）には電気的接続があり、中間領域（ベース）は電気的にフローティングである。

重要なことは、電圧Ｖｐｔから始まるＩ−Ｖ特性の領域Ｉがあり、その間ダイオードは「パンチスルー」ダイオードとして動作する。パンチスルー特性に関し、パンチスルーブレークオーバ電圧は下記のように近似できる。
Ｖ_ｐｔ＝Ｗ_ｂ ^２ｑＮ_ｂ／２ε_ｓ …（３）

ここで、Ｗ_ｂはデバイスのベースの幅、Ｎ_ｂはベースのドーピングである。ベースのガンメル数はＷ_ｂとＮ_ｂの積として近似することができる。したがってＶ_ｐｔはベースのガンメル数に比例する。

この式によって上部ダイオードの空乏領域（コレクタ−ベース）が底部ダイオード（ベース−エミッタ）に到達するかパンチスルーする点が決定される。上記一次方程式から、パンチスルー時コレクタ−ベース空乏領域はベース−エミッタ空乏領域よりもかなり大きいと考えられる。

本構造のオープンベースバイポーラ特性は下記の関係によって決定される。
（Ｍ−１）β＝１ …（４）

ここで、Ｍはコレクタ−ベースジャンクションのアバランシェ現象ファクタであり、印加電圧に伴い指数関数的に増加する。ベース端子がなくてＩ_ｂを直接測定できない場合でも、βはトランジスタの電流ゲイン（Ｉ_ｃ／Ｉ_ｂ）である。なおＩ_ｂはオープンベースデバイスのフィードバック電流である。

また図１は、点線によって電圧ＢＶ_ｃｅｏから始まる３領域構造のアバランシェブレークダウンを示す。本構造が適切にドープされた場合、電圧がＢＶ_ｃｅｏまで上昇するとアバランシェブレークダウンが発生する。この電圧においてアバランシェで発生したキャリア（Ｍで示される）が著しく増加し、その電圧を超えると関係（Ｍ−１）β＝１が成り立つ。負性抵抗が顕著になるのが分かる。この負性抵抗特性の原因は、下記にさらに詳細に説明するように、トランジスタのゲイン（β）が最大値β_ｍａｘになるまで電流レベルに伴い増加し、その後正抵抗領域が発生するまで電流レベルに対して相対的に無関係になることにある。βが電流レベルに伴い増加すると、関係（Ｍ−１）β＝１を満足するようにＭが増加する必要がある。Ｍはコレクタ−ベース電界の増加関数であり、すなわち印加電圧である。したがって印加電圧は、β_ｍａｘの条件に達するか、または導電率変調がデバイスの現象で支配的となって負性抵抗特性を発生させるまで電流レベルに伴い増加する。β_ｍａｘに達すると特定電流範囲に渡りほぼ垂直の特性を示す。この特性は、動作電圧Ｖ_ｃｒｉｔがほとんどあるいは全く変化しないで電流が垂直に増加するクランプデバイスに理想的である。しかしながらオープンベース特性の初期の大きな負性抵抗特性（点線）はデバイス動作を不安定にすることがあるため通常避けられる。

図１（ａ）の特性は、下記のようにドーピングおよび領域の厚さに従って達成される。まず特定電流領域（領域Ｉ）において特定正抵抗を有して小電流レベル（たとえばＶ_ｐｔ＜ＢＶ_ｃｅｏ）でパンチスルーが発生し、その後領域ＩＩと称される電流範囲において負性抵抗を有するアバランシェ現象および領域ＩＩＩと称される正抵抗領域が続く。大電流では、電流Ｉ_ｃｒｉｔおよび電圧Ｖ_ｃｒｉｔで始まる導電率変調によって（依然としてアバランシェ現象による）正抵抗領域が発生する（領域ＩＶ）。最後に直列抵抗によって制限される正抵抗領域（領域Ｖ）が電流Ｉ_{ｓｅｒｉｅｓ}および電圧Ｖ_{ｓｅｒｉｅｓ}から始まる。領域Ｖの正抵抗は、基板材料の抵抗によって主に決定されるデバイスの直列抵抗によって決定される。

領域ＩＩで観察されるような負性抵抗領域は、動作電圧または電流のクランプ電圧を減少させる可能性があるが代わりに不安定性が増すため好ましいかどうかは分からない。したがってアバランシェ局面において特性の一部として負性抵抗領域を有することは任意である。

理想的な（垂直の）動作にためには、導電率変調正抵抗が開始される電圧（Ｖ_ｃｒｉｔ）で、またはそのできるだけ近くの電圧でＶ_ｐｔが発生するほうがよい（図２参照）。しかしながらＶ_ｃｒｉｔはＶ_ｐｔよりもずっと大きい電流レベル（Ｉ_ｃｒｉｔ）で発生する。Ｉ−Ｖ特性は、Ｉ_ｃｒｉｔに達する前にパンチスルー（領域Ｉ）、それに続くアバランシェによる負性抵抗および／または正抵抗（領域ＩＩおよび領域ＩＩＩ）による一連の抵抗を示す。領域Ｉのパンチスルー特性がβがβ_ｍａｘより小さい電流レベルでアバランシェ特性に変わる場合に、領域ＩＩの負性抵抗が発生する。β_ｍａｘに達する（領域ＩＩＩ）またはＩ_ｃｒｉｔに達する（領域ＩＶ）まで電流を増加させるために負性抵抗特性が支配的になる。アプリケーションによっては、負性抵抗によって回路が不安定になるために負性抵抗は最小限に抑えた方がよい。

したがって負性抵抗がデバイスで支配的になる動作領域（領域ＩＩ）を最小限に抑えるように、関係（Ｍ−１）β_ｍａｘ＝１が成り立つ箇所の電流レベルを下げるのが有利なことがある。βがベース−エミッタジャンクションにおける再結合効果による電流レベルの増加関数であることを理解することによってこれが達成できる。ベース−エミッタジャンクションにおける再結合によってβが減少し、したがって領域ＩＩが最小限に抑えられる。ベース−エミッタ再結合の寿命を増加させることによって、β_ｍａｘに達する電流レベルを大幅に下げることができる。図２は、この現象を少数キャリア寿命の関数として示す。また図２は、少数キャリア寿命τを１ｅ−６（標準）から１ｅ−７に変化させた場合に描かれるＩ−Ｖ特性を示す。約１ｅ−４の電流における動作点を図６の説明用にプロットする。本明細書の全てのシミュレーションに関しデバイス領域は１μｍ^２である。少数キャリア寿命（τ）はジャンクション内の欠陥数を減らすことによって増加させることができる。なお、関係（Ｍ−１）β＝１を満たすため再結合が発生する電圧が下がるようにキャリア寿命を増加させることでβ_ｍａｘの値自体の値も増加する。

空乏領域での再結合電流を説明する方程式は下記のようになる。
Ｉ_ｒｄ＝Ｉ_ｒｅｘｐ（ｑＶ_ｂｅ／２ｋＴ） …（５）
ここで、Ｉ_ｒ＝ｑＷ_ｄｎ_ｉ／２τである。

τを増加させることによってこの電流を低減可能なことが上記方程式および数値シミュレーションから明白である。空乏領域での再結合が減少すると、β値はずっと小さい電流レベルでβ_ｍａｘに達する。またこのジャンクションのドーピング濃度を下げることによって本質的に再結合中心（欠陥）の数がバンドギャップ全体で下がるので、これによってベースエミッタ領域の再結合電流のこのような削減が達成可能である。

特定電圧範囲でデバイスの通電能力を向上させる１つの方法は、Ｖ_ｐｔに対してＶ_ｃｒｉｔを下げることである。しかしながら過電圧保護デバイスまたは過電流保護デバイスとして使用される場合、これによってデバイスの動作が不安定になる。したがってこの設計上のトレードオフはアプリケーション固有である。Ｖ_ｐｔをＶ_ｃｒｉｔと等しくなるように設計するには、コレクタ領域、ベース領域およびエミッタ領域の設計が必要である。

Ｖ_ｐｔは上記方程式に従い大体設計することができるが、Ｖ_ｃｒｉｔを規定する関係（Ｍ−１）β＝１は、これらの値が濃度および欠陥勾配に強く依存し簡単には求められないため、適切なドーピングプロファイルおよび欠陥プロファイル、および高度な衝突イオン化モデルを用いた数的シミュレーションを使用して設計した方がよい。

しかしながらこの設計プロセスに役立つ設計が必要な最初の２つのパラメータは、ベースドーピングおよびベース幅である。ベースドーピングおよびベース幅の組合わせによって説明したパンチスルー電圧がかなり設定される。しかしながらこのドーピング濃度およびドーピング幅によってＭ値およびβ値も決定される。Ｍ値はコレクタおよびベースのドーピングレベルおよびこの２つの領域間のジャンクションのドーピングレベル勾配によって決定される。電流の関数であるβ値は、エミッタおよびベースのドーピングレベル、ベース幅および少数キャリア寿命によって大部分決定される。したがって設計基準を満たすためにはベースドーピングおよびベース幅が最も重要な基準であることが分かる。コレクタおよびエミッタのドーピングは抵抗に制限を設けるように主として選択され、したがって＞１ｅ１９に高くドープされるが大幅なバンドギャップ縮小が発生してゲインが減少するほど高くドープされないように選択される（エミッタの場合）。Ｖ_ｐｔ＝３Ｖの場合、５ｅ１６〜１ｅ１７の範囲のベースドーピングおよび０．３ミクロンのベース幅がＶ_ｐｔに近いＶ_ｃｒｉｔ値を得るのに必要である。図３はＶ_ｐｔ＝２．８Ｖの場合のオープンベース構造の数値シミュレーション特性を示す。この数値シミュレーションでは、ドープ濃度が１ｅ１７／ｃｍ^３で、ベース幅が０．３ミクロンである。

図４は、本明細書で後から説明するように、３．３Ｖ時のパンチスルー−アバランシェデバイスの測定結果を示す。デバイスのコレクタドーピングおよびベースドーピングのＳＩＭＳおよびＳＲＰが図５に示され、下記にさらに詳しく説明される。

全ての場合において、ＰＮＰ型ダイオードも使用可能である。
図１のＩ−Ｖ特性を説明する方程式は下記のようになる。
Ｖ_ｃ＝Ｖ_{ｓｅｒｉｅｓ}＋（Ｉｃ）Ｒ_{ｓｅｒｉｅｓ}
Ｖ_ｃ＝Ｖ_ｃｒｉｔ＋（Ｉ_{ｓｅｒｉｅｓ}−Ｉ_ｃｒｉｔ）Ｒ_ｃｒｉｔ＋（Ｉｃ）Ｒ_{ｓｅｒｉｅｓ}
…（６）

ここで、Ｒ_ｃｒｉｔは電流密度Ｊの増加関数、Ｉ_ｃｒｉｔ＝Ｊ_ｃｒｉｔＡおよびＲ_{ｓｅｒｉｅｓ}＝ρｔ_ｓｕｂ／Ａである。ここで、ｔ_ｓｕｂは基板の厚さ、ρは基板の抵抗率およびＡはデバイス面積である。Ｖ_ｃｒｉｔはＶ_ｐｔの特定電圧内にすることによって抑制される。

また本構造のプレブレークダウン時のキャパシタンスも多くのアプリケーションにとって重要であり、これは下記のように説明することができる。

ここで、ｂｃはベース−コレクタジャンクション、ｂｅはベース−エミッタジャンクションおよびｄはプレブレークダウン時のジャンクションの空乏幅である。ｄ_ｂｃはベース−コレクタジャンクション間の印加バイアスによってベース空乏幅（ｄ_ｂ ^ｃ）およびコレクタ空乏幅（ｄ_ｃ ^ｂ）から成る。ｄ_ｂｅはエミッタ−ベースジャンクション間の印加バイアスによってベース空乏幅（ｄ_ｂ ^ｅ）およびエミッタ空乏幅（ｄ_ｅ ^ｂ）から成る。なお、プレブレークダウン時には逆バイアスされたベース−コレクタジャンクション間の電圧の大部分が低下し、僅かに順バイアスのベース−エミッタジャンクションには約０．４Ｖ〜０．６Ｖのビルトイン電圧が発生する。

過電流保護アプリケーションについては、被保護回路から見た電圧（Ｖ_ｃ）は最小限に抑えた方が良く、デバイスのキャパシタンスは（アプリケーションに依存する）特定の値より低くする必要があり、デバイス面積すなわちコストは常に最小限に抑える必要がある。デバイスの絶対最小可能面積は、基板供給者から調達できる基板の最低抵抗率および最低基板厚が存在するので、アプリケーションの直列抵抗要求によって制限を受ける。見て分かるように、単に直列抵抗制限までデバイス面積を縮小するだけでコストおよびキャパシタンスが下がるが、その代わりＩ_ｃｒｉｔが減少しＲ_ｃｒｉｔが増加することによって印加（クランプ）電圧Ｖ_ｃが大幅に増加する。Ｖ_ｃｒｉｔはアプリケーションによって設定されるので、最適化可能なデバイスのキーパラメータはＪ_ｃｒｉｔおよびＲ_ｃｒｉｔである。

大電流現象
ハイブリッドパンチスルー−アバランシェデバイスのＪ_ｃｒｉｔおよびＲ_ｃｒｉｔを特徴とする大電流現象（領域ＩＶ）の問題が本発明で理解され最適化される。ハイブリッドパンチスルー−アバランシェデバイスが理論に従って導電率変調期間（領域ＩＶ）にアバランシェメカニズムまたはパンチスルーメカニズムによって制御可能であっても、アバランシェメカニズムが支配的であることが示される。Ｊ_ｃｒｉｔおよびＲ_ｃｒｉｔが重要なパラメータであり、このハイブリッドパンチスルー−アバランシェ構造に対して最適化されることが認識される。図６〜図１１に示される充分な解析およびシミュレーションから、領域ＩＶは導電率変調アバランシェブレークダウンが支配的であってバックツーバックダイオードのパンチスルーによるものではないことが明らかである。図６で分かるように、領域ＩＶで見られるような非常に高い電流密度の場合、ベースはパンチスルー構造の場合のように正孔キャリアを完全には奪われないがその代わりアバランシェフィードバック（Ｍ−１）β＝１メカニズムによって支配される。領域ＩＶに対する観察は可能なので本構造の直列抵抗はこの電流レベルではわずかである。注意すべき重要な点は、領域ＩＶにおいて印加電圧が理論上パンチスルーブレークオーバ電圧Ｖ_ｐｔよりかなり大きい場合でも、本構造は領域ＩＶでパンチスルー現象が支配的な場合よりかなり小さい正抵抗でオープンベースバイポーラ構造として動作することである。図７は、同様なｎｐｎ構造の２つのシミュレーション曲線を比較している。一方の曲線は衝突イオン化をイネーブルにした実際の物理デバイス（パンチスルー−アバランシェ構造）を示し、他方の曲線はシミュレータの衝突イオン化モデルを（デバイスでパンチスルーメカニズムのみが支配的となるように）ディセーブルにした同一構造を示す。この比較によってパンチスルー−アバランシェデバイスにおけるアバランシェ現象の大電流メカニズムの利点が明らかになる。衝突イオン化モデルをディセーブルにしたデバイスは、領域ＩＶで線形の電流対電圧特性を示し、これは完全にパンチスルー現象と一致する。一方、衝突イオン化モデルを含めたハイブリッドパンチスルー−アバランシェ特性は、領域ＩＶで大幅に改善された正抵抗特性を示す。この特性は（Ｍ−１）β＝１の関係によって決定され次に説明するブレークダウンメカニズムの性質によるものである。この両方の曲線に関し、本構造の直列抵抗は選択された電流範囲についてのファクタではなかったため領域Ｖの特性は観察されなかった。

この理解と次のシミュレーションとから、この第２正領域の開始はアバランシェメカニズムの高レベル注入効果または導電率変調によって引き起こされるように決定されている。Ｖ_ｃｒｉｔおよびＩ_ｃｒｉｔまたはＪ_ｃｒｉｔによって規定される領域ＩＩＩおよび領域ＩＶ間の遷移において、電流による注入電子（ＮＰＮの場合）キャリアがベース−エミッタジャンクションにおいてバックグラウンドベースドーピングと同じレベルに達する。電荷の中立性とは準中性ベース領域の正孔数（ＮＰＮデバイスの場合）が増加する必要があることを意味する。この増加によってベースのガンメル数（および関連する多数キャリア移動ベース電荷）が増加し、その後デバイスの電流ゲイン（β）が減少する。このβの減少は関係（Ｍ−１）β＝１を満たすためにＭファクタが増加することを意味する。Ｍファクタはコレクタ−ベース電界によって主に決定されるため、コレクタ−ベース電圧を増加させる必要があり全体的な印加電圧が増加する。しかしながらパンチスルー構造の導電率変調または空間電荷制限効果とは異なり、Ｍファクタはコレクタ−ベース電界（コレクタ−ベース電圧）すなわち印加電圧に指数関数的に依存する。したがって電流は印加電圧にも一層大きく依存する。図７はこれを明確に示しており、これによってパンチスルーデバイスは領域ＩＶで電圧に対して線形の電流依存性を有し、これに対しハイブリッドパンチスルー−アバランシェデバイスは電圧に対して指数法則依存性に近い。これは複合パンチスルー−アバランシェ構造は、等価なパンチスルー構造よりも本質的に低い正抵抗特性（Ｒ_ｃｒｉｔ）を有することを意味する。またＲ_ｃｒｉｔは両方の構造について電流密度の減少関数であることに注意する。

パンチスルー−アバランシェ構造の最終パンチスルー電圧（コレクタ−ベースジャンクション空乏幅がベース−エミッタ空乏幅に完全にパンチスルーする箇所の電圧として規定）をこの正領域（ＩＶ）で超えるという事実が解析される。このような理論からパンチスルーメカニズムがこの現象で支配的であることが予想される。シミュレーションからこの電流レベルのビルトインベース−エミッタ電圧が大幅に消失したことが示される。これはオープンベースバイポーラ構造のアバランシェフィードバックメカニズムによるものであり、これによってアバランシェ生成フィードバック正孔電流（ｎｐｎデバイスの場合）がエミッタ−ベース電位を制御する。したがってエミッタベース空乏領域が小さくなるに伴い最終パンチスルー電圧は本構造のさらに高い電流密度においてわずかに高く（０．７Ｖ未満）なる。予想される最終パンチスルー電圧を超えるように印加電圧が増加する領域ＩＶ（すなわち直列抵抗がファクタでない）の電流の場合、パンチスルーメカニズムが支配的であると予想される。しかしながら図８および図９で分かるように、シミュレーションによればコレクタ−ベースジャンクション間の逆バイアスが増加するとコレクタ側のみの空乏幅が増加する。図９で分かるように、電圧が増加するとジャンクション両側の電荷が増加することが必要である。この正電荷の増加はエミッタ準中性領域の空乏の増加によってコレクタ側で実現される。図１０に示されるように、ベース−コレクタジャンクションのベース側では注入電子キャリアが正孔キャリアよりも多い。この過剰な電子キャリアは、ベース側の空乏幅を増加させるまでもなくベース側で必要な追加の負電荷を供給する。したがってコレクタ−ベースジャンクションのベース−エミッタジャンクションへのパンチスルーが発生しない。それでも本構造は、コレクタ−ベースジャンクションの正孔が増加してエミッタ−ベースジャンクションを越えて正孔を拡散させて電子電流を駆動するようなオープンベースバイポーラとして動作する。

また過電流または過電圧のアプリケーションの場合、方程式（６）から明らかなことは、（アバランシェ現象の導電率変調による）この正抵抗領域の開始を避けるかさらに高い電流密度レベル（Ｊ_ｃｒｉｔ）まで少なくとも遅らせる方が良いということである。これは正抵抗領域によってデバイスおよび被保護回路全体の印加電圧（Ｖ_ｃ）が増加するためである。

これを実施するためには、正抵抗領域が発生する箇所の注入電流密度（Ｊ_ｃｒｉｔ）が増加するようにデバイスのベースドーピングを増加させる必要がある。シミュレーションから、ベースドーピングを増やすことによって大電流レベルでさらに好ましい特性が得られることが明らかである。またシミュレーションによれば、ベースドーピングを増加させるとＪ_ｃｒｉｔがほぼ線形に増加する。

相対的に均一なベースドーピングの場合、単位面積当たりのキャパシタンスおよびリーク電流がベースドーピングおよび単位面積当たりの電流（Ｊ_ｃｒｉｔ）に伴って増加する。

しかしながら、これらの重要パラメータはベースドーピングに伴いそれほど極端に増加しない。ベースのガンメル数および移動ベース電荷は電流密度に比例する注入キャリア密度によって変化する。ＮＰＮデバイスの場合、注入電子キャリア濃度が増加すると電荷の中立性を維持するように準中性ベースの注入正孔濃度（ｐ）がそれに応じて増加する。さらにベース−コレクタジャンクションでの正孔の衝突イオン化は注入正孔密度ｐに寄与する。ベースの不純物（Ｎ_ｂ）および高レベル注入（ｐ）による全多数キャリア移動ベース電荷（Ｑ_ｂ）は、下記のように近似することができる。
Ｑ_ｂ＝Ｑ_ｂａｓｅ＋Ｑ_{ｉｎｊｅｃ}＝ｑ（ｐ_ｂ＋ｐ）Ｗ_ｂ Ｃ／ｃｍ^２ …（８）

ここで、Ｑ_ｂａｓｅは低ジャンクションレベルの多数キャリア移動ベース電荷、Ｑ_{ｉｎｊｅｃ}は注入キャリアによる追加多数キャリア移動ベース電荷、ｐ_ｂはドーピングによるベース内の正孔濃度でありベースドーピング（Ｎ_ｂ）に線形に依存し、Ｗ_ｂはベース領域の幅である。電流−電圧特性の著しい導電率変調が発生するようにＱ_ｂをファクタｍＱ_ｂａｓｅだけ増加させるような（すなわちＱ_ｂ＝Ｑ_ｂａｓｅ（１＋ｍ））注入ベース電荷のレベルとしてＱ_{ｉｎｊｅｃ} ^ｃｒｉｔを定義することによって、注入キャリア濃度ｐ_ｃｒｉｔに正比例するＪ_ｃｒｉｔは下記のように近似することができる。
Ｊ_{ｃｒｉｔ∝}ｍ×Ｎ_ｂ …（９）
ここで、ｍは実数である。

コレクタ−ベース空乏幅（ｄ_ｂ ^ｃ）およびエミッタ−ベース空乏幅（ｄ_ｂ ^ｅ）の両方のベース部の空乏幅は、均一なベースドーピングの場合、ほぼベースドーピングの平方根に伴い増加する。

コレクタ−ベースジャンクションで発生した電流によって主に決定される単位面積当たりのリーク電流は、発生寿命がコレクタ−ベースジャンクションのドーパント密度の関数でなく欠陥密度の関数のため、それほど大きく増加しない。しかしながらコレクタジャンクションのベースドーピングがバンド間トンネル領域（約１ｅ１８）まで増加する場合、リーク電流はバンド間トンネル効果によって急激に増加する。したがってこれを避けて最小ベースドーピングの上限を設定した方が良い。

方程式（７），（８），（９）に従い、均一にドープされたベースの場合、ベースドーピングが増加するとＪ_ｃｒｉｔが線形に増加し、これに対し単位面積当たりのキャパシタンスおよび単位面積当たりのリークが準線形に増加する。これらの方程式は数値シミュレーション結果によって確認される。したがって第１の設計基準はベースドーピングを増加させることであり、これによってデバイスの必要面積を削減することができ（同じＩ_ｃｒｉｔ＝Ｊ_ｃｒｉｔＡで）、その結果デバイスのキャパシタンスおよび正味のリークも削減される。ベースドーピング増加に対する究極的限界は、顕著なバンド間トンネル効果がベース−コレクタ領域で発生してデバイスリークを急激に増加させないところである。またより実際的な限界は、デバイスのパンチスルー電圧がベース領域の幅とベースドーピングの積（ガンメル数）によって決定されるものである。したがってドーピングを増加させることによって同じパンチスルー電圧の場合のベースの幅を削減する必要があり、これは製造する上で加工が困難なことがある。デバイス面積の縮小に対する究極的限界は直列抵抗要求によって設定される。
全ての場合においてＰＮＰ型ダイオードも使用可能である。

パンチスルーの製造可能性
上述のハイブリッドパンチスルー−アバランシェ構造を含む全てのパンチスルーダイオードの問題点は、エピ厚およびドーパントレベルの変動による製造可能性である。図１２はこの問題を解決する構造を示す。

このデバイスの製造可能性は標準のシングルベースデバイスよりも優れており、先のダブルベースデバイスもまた同様である。上部ジャンクションの底部ジャンクションへの移動がデバイスのパンチスルーを構成する。エミッタ基板上にエピタキシャル層を成長させてベース領域およびコレクタ領域を形成するのが一般的な方法である。エピタキシャル層がベースとして使用される場合、成長したエピタキシャル層の厚さ（Ｗ_ｅｐｉ ^{ｇｒｏｗｎ}）およびドーピングが変動することによってパンチスルー電圧が変動する問題が起きる。実際には、より低いベースドーピングのより薄い層を形成するほどより良好な製造可能性が得られるが、上述のような大電流効果が低い電流レベルで発生するため性能は低下する。

この問題に対する１つの方法は、制御可能なドーピングおよび厚さにすることによってベースドーピングを増加させることである。しかしながらベースは一般にエミッタ基板の上に成長したエピタキシャル層内に形成され、エピタキシャル層の厚さ（Ｗ_ｅｐｉ ^{ｇｒｏｗｎ}）はウェハ全体で変動する。ｐ−エピタキシャル層の場合、その上に（ダブルベース構造として知られる）２つの個別のベース層を形成できるようにベースの高ドープ部分を形成するためｐ＋エピタキシャル層が注入されるが、ｐ−層の幅はエミッタジャンクションにおいてウェハ全体で変動を示す。このｐ−層は効果的なベースドーピングおよび厚さ、すなわちパンチスルー電圧に寄与するため、これによってパンチスルーが変動する。したがって図１２に示すように改善された製造可能性を示す４層構造が提供される。ｎ層はエピタキシによって成長させるのが好ましく、ｐベースおよびｎ＋コレクタを設けるように形成される。このデバイスはダブルエミッタ構造と称することができる。ホウ素注入後のｎ領域の幅（Ｗ_ｎ−）は、エピタキシャル層厚の公差よりも大きく選択され、さらにバイアス印加時のエミッタ−ベースダイオードの順バイアスによって発生するこの層の空乏領域はウェハ全体でこの層によって完全に含まれる程度に充分に広い。本構造のパンチスルー電圧は、ベースとコレクタ−ベース空乏厚とエミッタ−ベース空乏厚とを合計した幅によって決定されるため、この設計基準によってエピタキシャル層幅のいかなる変動もエミッタ−ベース空乏厚すなわちパンチスルー電圧の変動をほとんど発生させない。したがってこの層の幅（Ｗ_ｎ−）は、この層の成長に関する製造公差と、プレパンチスルーブレークダウン時のエミッタ−ベース領域の順バイアスによる空乏領域幅との合計よりも大きくなるように設計する方が良い。
全ての場合において、ＰＮＰ型ダイオードを使用しても良い。

ダブルエミッタデバイスおよびダブルベースデバイスの大電流現象
ダブルエミッタ構造と称されるＮ＋ｐｎ−ｎ＋型の構造の場合（図１２）、大電流現象を向上させる新しい効果が観察される。このような構造が大電流レベルを示すと、電荷の中立性を維持するためにｎ層の注入多数キャリア（電子）によって領域の正孔が増加する。正孔濃度がこのように増加すると、βが下がるようにベース幅およびベース電荷が効果的に増加する。したがってこのｎ層は正抵抗領域ＩＶが開始される点、すなわちＪ_ｃｒｉｔを主に決定する。またｎ層のドーピングは大電流現象のファクタでないことが分かる（図１３）。この効果で重要となるドーピングはベースドーピングである。興味深い点は、図１４に示されるように、低レベルのｐ−およびｎ−ドーピングでドーパントがｐ型（２つの個別ベースドーピング領域Ｎ＋ｐｐ−Ｎ＋があるダブルベース）またはｎ型（ダブルエミッタ）である場合、同様な大電流現象を達成することができることである。これはｎ−エピタキシャル層が高いインジェクションレベルでベースを拡大させる役割を果たすと考えられることを示す。しかしながらダブルベース構造においてｐ−層の増加したドーピングに関しては、このドーピングがベース電荷に寄与するために大電流現象が影響を受ける。Ｎ＋ｐｎ−Ｎ＋構造で重要なのはｎ層の幅のみである。この現象はベース電荷を参照して説明することができる。それは大電流現象を規定する全体的なベース電荷に対するｎ層の正電荷である。したがって、重要な変数は、ｎ層の幅、ｎ層の正孔濃度、ベース層の正孔濃度および幅である。図１５で分かるように、ｎ層の幅が大きいほどより低い電流レベルＪ_ｃｒｉｔ（より低い注入正孔濃度）における全ベースガンメル数および全多数キャリア移動ベース電荷（Ｑ_ｂ）に対するｎ層の影響が大きくなる。これは下記のように近似することができる。
Ｑ_ｂ＝Ｑ_ｂａｓｅ＋Ｑ_{ｉｎｊｅｃ}
＝ｑ（（ｐ_ｂ＋ｐ）Ｗ_ｂ＋Ｗ_ｎ−ｐ１） Ｃ／ｃｍ^２ …（10）

ここで、ｐ_ｂはベースドーピング（Ｎ_ｂ）によるベース層の正孔濃度、ｐはキャリア注入によるベース層の正孔濃度（電荷の中立性および衝突イオン化）、およびｐ１はキャリア注入によるｎ層の正孔濃度（電荷の中立性および衝突イオン化）である。この方程式からｎドーピングレベルはこの場合重要でないことが分かる。（ダブルベース構造の場合と同様に）ｐ−層の場合、ｐ−ドーピング（Ｎ_ｂ−）は低レベルの注入ベースガンメル数（したがって方程式（１）のパンチスルー電圧）および多数キャリア移動ベース電荷Ｑ_ｂａｓｅに寄与する。これは下記の式による。
Ｑ_ｂ＝Ｑ_ｂａｓｅ＋Ｑ_{ｉｎｊｅｃ}
＝ｑ(（ｐ_ｂ＋ｐ)Ｗ_ｂ＋Ｗ_ｐ−(ｐ_ｂ１＋ｐ１)) Ｃ／ｃｍ^２ …（11）
ここで、ｐ_ｂ１はｐ−ドーピングＮ_ｂ−による幅Ｗ_ｐ−のｐ−層の正孔濃度である。

顕著な導電率変調が発生するように数値ファクタｍＱ_ｂａｓｅだけ多数キャリア移動電荷密度Ｑ_ｂを増加させる（すなわちＱ_ｂ＝Ｑ_ｂａｓｅ（１＋ｍ））注入ベース電荷のレベルとしてＱ_{ｉｎｊｅｃ} ^ｃｒｉｔを規定することによって、（ｐ_ｃｒｉｔとｐ１_ｃｒｉｔに正比例する）Ｊ_ｃｒｉｔとＷ_ｅｐｉ＝Ｗ_ｎ−（ダブルエミッタ）＝Ｗ_ｐ−（ダブルベース）として規定されるエピタキシャル幅との間に逆比例関係がある。これは下記のように近似することができる。

ここで、Ｗ_ｂはベースの幅（ダブルエミッタ）またはベースの高ドープ部分の幅（ダブルベース）である。Ｎ_ｂ−はシングルベースダブルエミッタ構造の場合にはゼロである。ダブルベースダブルエミッタ構造のような稀なケースの場合、分母のＷ_ｅｐｉはベースの低ドープ部分の幅とエミッタの低ドープ部分の幅との合計である。

ダブルベース構造の場合、低ドープエピタキシャル層のドーピングを増加させることはベースのガンメル数に僅かに寄与するが、実際のデバイスではベースの高ドープ部分からの寄与が大きい。また、ベースのガンメル数を大幅に増加させることは、これがまたデバイスのパンチスルー電圧（Ｖ_ｐｔ）をほぼ決定するため不可能である。したがってダブルベース構造およびダブルエミッタ構造両方の場合、導電率変調が発生するクリティカルな電流密度（Ｊ_ｃｒｉｔ）は上記で規定したようにエピタキシャル幅（Ｗ_ｅｐｉ）に反比例する。なお、注入キャリア濃度はベースおよび低ドープエミッタ領域全体に渡って相対的に一定、すなわちｐ_ｃｒｉｔがｐ_{ｃｒｉｔ１}にほぼ等しいと考えられる。注入キャリア濃度が非常に不均一な場合、下記のように方程式１２の分母にＷ_ｂ（ｆ_ｂで代表される）およびＷ_ｅｐｉ（ｆ_ｅｐｉで代表される）に対して重み付けファクタを追加する。

ここで、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、およびｆ_ｂおよびｆ_ｅｐｉは一般に１である。

また、電流密度の関数である領域ＩＶの正抵抗（Ｒ_ｃｒｉｔ）はＷ_ｅｐｉを増加させることによって減少する。これは簡単に上述したようにエピタキシャル厚がより厚いと、ベースのガンメル数および多数キャリア移動ベース電荷がデバイスの（注入正孔濃度ｐ，ｐ１に比例する）電流密度Ｊ_ｃｒｉｔに伴いより急激に増加するためである。これによって電流密度に伴いβがより大きく増加し、アバランシェブレークダウン条件を維持するように電流密度に伴い（Ｍ−１）が必然的にさらに大きく増加する。コレクタ−ベース電圧したがって印加電圧がより大きく増加することによって、（Ｍ−１）がさらに大きく増加する。最終的な結果として、領域ＩＶにおいて電流の関数（Ｒ_ｃｒｉｔ）として印加電圧がさらに大きく増加する。

高ドープ基板（エミッタ）上に形成されるエピタキシャル層の一般的なケースとして、高ドープ基板と低ドープエピタキシャル層との間の遷移領域の厚さはまた高注入レベルにおいて効果的なベースのガンメル数（多数キャリア移動ベース電荷）に寄与することが知られている。これは効果的なベース−エミッタジャンクションがベース−エピタキシャル層金属学的ジャンクションから金属学的エピタキシャル層−基板ジャンクションに大電流で移動するためである。したがって遷移領域のかなりの部分は上記計算式中のＷ_ｅｐｉの一部であると考えられる。またこの場合遷移層のドーピングレベルは重要でなく、重要なのはその幅だけである。

したがって簡単に上述した理論から、Ｊ_ｃｒｉｔおよびＲ_ｃｒｉｔはＷ_ｅｐｉに反比例することが分かる。これらの方程式は数値シミュレーション結果によって確認された。

充分に低いエピタキシャルドーピングを選択することによってエピタキシャル層がプレブレークダウン時に完全に空乏化されると仮定した場合、方程式（２）に従いキャパシタンスはエピタキシャル幅に反比例する。これはダブルエミッタＮＰＮデバイスのｎ−エピタキシの場合にはベースエミッタ空乏厚のエミッタ部分（ｄ_ｅ ^ｂ）（ダブルベースＮＰＮデバイスのｐ−エピタキシの場合にはベース−エミッタ厚のベース部分（ｄ_ｂ ^ｅ））が決定されるためである。

ベース−コレクタジャンクションのベース部分（ｄ_ｂ ^ｃ）の空乏幅は、プレブレークダウン時においてベースエミッタジャンクションのベース部分（ｄ_ｂ ^ｅ）の空乏幅に伴いパンチスルー直前のため、プレブレークダウンキャパシタンスは下記のように近似できる。

ここで、Ｗ_ｂ ^{ｔｏｔａｌ}は全ベース幅でｄ_ｂ ^ｃとｄ_ｂ ^ｅとの合計で近似することができる。

上記のおよび数値シミュレーションによって確認された解析計算から、ダブルエミッタ構造の場合、単位面積当たりのキャパシタンスはＷ_ｅｐｉ＝Ｗ_ｎ−（ｄ_ｅ ^ｂ）に従いＪ_ｃｒｉｔよりも緩やかに減少する。ダブルベース構造の場合、Ｗｐ−はＷ_ｂ ^{ｔｏｔａｌ}＝Ｗ_ｐ−＋Ｗ_ｂの大部分を占め、エピタキシャル幅（Ｗ_ｅｐｉ＝Ｗ_ｐ−）に対する単位面積当たりのキャパシタンスの同様な依存性がダブルエミッタ構造の場合のように観察される。

したがってダブルエミッタデバイスかダブルベースデバイスの面積およびコストを削減する第２の設計基準は、（高ドープエミッタ基板からエピタキシャルドーピングへの遷移領域を含む）エピタキシャル幅Ｗ_ｅｐｉを出来るだけ削減することである。これによってＪ_ｃｒｉｔおよびＲ_ｃｒｉｔが増加しそれに伴い特定Ｊ_ｃｒｉｔ，Ｒ_ｃｒｉｔに対するデバイス面積を削減することができる。単位面積当たりのキャパシタンスはＪ_ｃｒｉｔよりもＷ_ｅｐｉに対する依存性が弱いため、デバイス面積を削減することによってエピタキシャル幅がより大きいデバイスと比較してデバイスのキャパシタンスを正味で削減することができる。またエピタキシャルドーピング（遷移領域を含まない）は、デバイスの単位面積当たりのキャパシタンスが最小限になるようにｎ−層またはｐ−層がプレブレークダウンで完全に空乏化されるように充分低くした方が良い。

この最小化の限度が上述したエピタキシャル層および関連するパンチスルーの製造可能性である。＋／−４％の成長エピタキシャル厚（Ｗ_ｅｐｉ ^{ｇｒｏｗｎ}）公差が現在達成可能である。また面積縮小の究極的限界としてＷ_{ｓｅｒｉｅｓ}がアプリケーションに対し許容可能である。

また低ドープエミッタベース構造は、高ドープエミッタ−低ドープベースジャンクションに比較して優れた少数キャリア寿命をもたらし、その結果オープンベース構造の負性抵抗を最小限に抑える。この優れた少数キャリア寿命モデルから、上部領域に対する高ドーズおよびエネルギ注入によって発生した欠陥は寿命を短くするため次のアニールによって除去されると考えられる。また欠陥が大幅に低減される場合と同様エピタキシャルシリコンを段階的に成長させてデバイスを製造することも価値がある。
全ての場合、ＰＮＰ型ダイオードも使用可能である。

ダブルエミッタ構造およびダブルベース構造の製造可能性および大電流現象の設計
したがって、上述のダブルエミッタ構造の高レベルジャンクションのための条件（最小Ｗ_ｎ−＝Ｗ_ｅｐｉ）は、成長エピタキシャル層の特定の厚さ（Ｗ_ｅｐｉ）が必要となるパンチスルー製造可能性（アプリケーション固有）の設定に対する制約によってバランスをとる必要がある。その結果生まれた１つの設計方法は、上述のように各層の空乏幅を削減して製造可能性を向上させるために必要な層厚を最小限に抑えるために、エピタキシャル層のドーピングを最大限に増やすことである。

低ドープエピドーピング層の場合と同じ厚さと比較してエピ層ドーピングを最大限に増やすことによって、単位面積当たりのキャパシタンスが増加するためこれもアプリケーションの設計に含める必要がある。要するに、ある最小限のｎ−厚（Ｗ_ｎ−＝Ｗ_ｅｐｉ）を仮定した場合、単位面積当たりのキャパシタンスがエピタキシャルドーピングの増加によって犠牲にされて、アプリケーションが許容可能なパンチスルー製造可能性が得られる。アプリケーションによって要求されるパンチスルー電圧公差に依存して、ｎ−層の幅およびドーピングを適切に選択することができる。本発明で設計される３Ｖのアプリケーションの場合、ドーピングレベル１ｅ１６／ｃｍ^３のｎ−層の幅Ｗ_ｅｐｉ（コレクタおよびベースの形成後）は０．２ミクロンと計算され、印加バイアスプレブレークダウンが＋０．０４ミクロンの空乏幅（製造可能性変動による１ミクロンの成長エピタキシャル幅（Ｗ_ｅｐｉ ^{ｇｒｏｗｎ}）の４％）のため、結果として０．２４ミクロンのＷ_ｅｐｉ（コレクタおよびベースの形成後）となった。遷移層厚の追加は、通電能力を最大に保ちながら優れたパンチスルー製造可能性を得るようにＷ_ｅｐｉ（コレクタおよびベースの形成後）がほぼ０．４５ミクロンに設計されたことを意味する。このエピタキシャル厚を削減するには、エピタキシャルドーピングをほぼ１ｅ１７／ｃｍ^３に増加させる必要がさらにあり、その結果０．０８ミクロンの空乏幅および０．３ミクロン未満のＷ_ｅｐｉ（コレクタおよびベースの形成後）が得られる。ベースおよびコレクタが成長エピタキシャル層に形成される場合、エピタキシャルドーピングは形成されたベースのドーピングを超えることができないことに注意することが重要である。エピタキシャル幅をさらに削減するためには、エピタキシャル成長の関数である遷移領域の幅を減らすことが必要である。

上述のダブルエミッタ構造と比較して、ダブルベース構造のｐ−層はパンチスルー電圧に寄与する。したがってエピタキシャル変動によるパンチスルー変動を解決することができず、このような構造はパンチスルー−アバランシェデバイスに対して好ましくない。しかしながら、パンチスルー変動についての検討は無視して、良好な高レベル注入性を得るためには、ｐ−層幅（Ｗ_ｐ−＝Ｗ_ｅｐｉ）を最小限に抑える方が良い。またｐ−層幅を削減することによってパンチスルー電圧は減少する（同一エピドーピングの場合）が、エピドーピングかベースの高ドーピング部分が（バンド間トンネル限界まで）増加して補償される。通常注入を使用してベースの高ドーピング部分を形成するため、パンチスルー電圧は低ドープエピタキシャル層よりもこの層によって大部分決定されるのが好ましい。

一実施形態では、約１ｅ１５／ｃｍ^３〜１ｅ１６／ｃｍ^３のドーズ量の高ドーズヒ素が高ドープｎ基板上のドーピング濃度１ｅ１６／ｃｍ^３の成長ｎ型エピ内に酸化膜を介して注入され、０．３５ミクロンの所望のジャンクション深さを有するように拡散される。この拡散によってコレクタが形成され、充分に表面を再結晶化し欠陥を除去することができる。この注入に続いて酸化膜が除去され、３ｅ１２の範囲のドーズ量および７７ｋｅＶのエネルギでヒ素ジャンクションのちょうど下にホウ素が注入されてベースを形成する。注入されたホウ素ドーパント特性はホウ素エネルギおよびドーズ量によって制御することができる。結晶表面ではホウ素がそのプロファイルの両端に鋭角なロールオフと共に約０．５ミクロンのプラトー（すなわち幅）を示す。このプラトーのレベルは注入のドーズ量によって決定される。これによってベースの幅およびドーピングレベルの厳密な（注入による）制御が可能となるため非常に有利である。また、プラトーのホウ素濃度は相対的に一定であり、したがって双方向ダイオードに対し有利である。欠陥によってリーク電流が増加するため、その後急速熱アニーリングが注入によって発生した欠陥を除去するために必要である。ホウ素の拡散を最小限に抑えながら短時間で欠陥を除去できるように急速熱アニーリングが必要である。図５は、（図４で示される）被測定デバイスのコレクタドーピングおよびベースドーピングのＳＩＭＳプロファイルおよびＳＲＰプロファイルを示す。このＳＩＭＳおよびＳＲＰ結果はホウ素ドーパントのプラトーを示す。このプロセスは、狭ベース幅（＜１μｍ）パンチスルーダイオードに非常に有利である。Ｗ_ｅｐｉと称されるｎ−エピ（注入後）と遷移領域とを合わせた厚さは、上述のように良好なパンチスルー変動を提供しながらデバイスの大電流現象を最適化するように設計された。

このようなダイオードを絶縁する標準的な絶縁方法は、パンチスルー電圧Ｖ_ｐｔがダイオードの中央部よりも端部で高くなるようにする必要があることと、ダイオードの中央部より前に端部がブレークダウンするようにアバランシェブレークダウン電圧はそれほど急に減少させないという事実を考慮に入れて用いられる。

また本発明は順方向モードおよび逆方向モードで良好な双方向性および同様な特性を有する図１６に示されるパンチスルー−アバランシェ構造を提供する。この５層構造は埋め込みベースを使用して製造することができ、双方向性を提供する。
全ての場合において、ＰＮＰ型ダイオードを使用してもよい。

要約すれば、上述したデバイス構成およびドーピングによって実用的観点から大きな利点が得られる。この利点には従来のパンチスルーデバイスの状況と比較して少なくとも７０％のデバイス面積すなわちコストが削減されることが含まれる。また約５０％のキャパシタンスの削減もできる。ＩＥＣ６１０００−４−５規格に準拠した３．３Ｖ過渡電圧抑制器による測定値は、約０．１ｍｍ２のデバイス面積が達成可能であることを示す。
本発明は記載された実施形態に限定されず、構造および詳細が変化してもよい。

図１（ｂ）に示される本発明の３領域オープンベース構造のブレークダウン時のＩ−Ｖ特性の概略図である。 本発明の３領域オープンベース構造を示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 性能を示すシミュレーションプロットおよび測定プロットを示す図である。 ダブルエミッタ構造と称される本発明の４層構造を示す図である。 ４層構造の性能を示すシュミレーションプロットを示す図である。 ４層構造の性能を示すシュミレーションプロットを示す図である。 ４層構造の性能を示すシュミレーションプロットを示す図である。 双方向５層構造を示す図である。

Claims (27)

1. エミッタ層、ベース層およびコレクタ層を含むオープンベース半導体ダイオードデバイスであって、該デバイスが、
   （ｉ）正抵抗を有して電圧Ｖ_ｐｔから始まるパンチスルー領域と、それに続く、
   （ｉｉ）Ｖ_ｃｒｉｔおよびＩ_ｃｒｉｔにおける導電率変調から始まり抵抗Ｒ_ｃｒｉｔを有する正抵抗段階を含むアバランシェ領域と、
   を有するＩＶ（電流電圧）特性を有するように、各層が構成されドープされ、
   （ｉｉｉ）Ｖ_ｃｒｉｔ、Ｉ_ｃｒｉｔおよびＲ_ｃｒｉｔの値が各層の構成およびドーピングに従って設定されることを特徴とするオープンベース半導体ダイオードデバイス。
2. 各層が、Ｖ_ｃｒｉｔがＶ_ｐｔ付近になるように構成されドープされることを特徴とする請求項１記載のデバイス。
3. ベースのドーピングが、アバランシェ現象によって導電率変調が発生する箇所の単位面積当たりの注入電流レベル（Ｊ_ｃｒｉｔ）が増加するようなレベルに設定されることを特徴とする請求項１または２記載のデバイス。
4. デバイスがダブルベース構造を有し、アバランシェ現象によって導電率変調が発生する箇所の電流密度（Ｊ_ｃｒｉｔ）が増加するように低ドープベース領域の幅が最小限に抑えられることを特徴とする請求項１〜３のいずれかに記載のデバイス。
5. 低ドープベース領域の幅が、下記近似式を満足することを特徴とする請求項１〜４のいずれかに記載のデバイス。
   

   

   上式中、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、ｆ_ｂおよびｆ_ｅｐｉは一般に１、Ｗ_ｂは高ドープベースの幅、Ｗ_ｅｐｉは低ドープベースの幅、Ｎ_ｂは高ドープベース領域のドーピング濃度、およびＮ_ｂ−は低ドープ領域のドーピング濃度である。
6. デバイスがＮ−Ｎ＋ダブルエミッタまたはＰ−Ｐ＋ダブルエミッタを含むことを特徴とする請求項１〜５のいずれかに記載のデバイス。
7. Ｎ−層またはＰ−層の厚さが、通電容量が最大になりこの層のドーピングがデバイスの通電容量に影響を及ぼさないように最小限に抑えられることを特徴とする請求項６記載のデバイス。
8. Ｎ−層またはＰ−層が下記近似式を満足することを特徴とする請求項７記載のデバイス。
   

   

   上式中、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、ｆ_ｂおよびｆ_ｅｐｉは一般に１、Ｗ_ｂはベースの幅、Ｗ_ｅｐｉはＮ−領域またはＰ−領域の幅、およびＮ_ｂはベース領域のドーピング濃度である。
9. Ｎ−層またはＰ−層のドーピングが、Ｎ−層またはＰ−層がプレブレークダウン時に完全に空乏化され、デバイスのキャパシタンスが最小限に抑えられるように充分に低いことを特徴とする請求項５〜８のいずれかに記載のデバイス。
10. パンチスルーブレークダウンにバイアスされる場合、Ｎ−層またはＰ−層の幅が印加バイアスによってこの層に形成される空乏層の幅よりも広くなるように充分に広いことを特徴とする請求項６〜９のいずれかに記載のデバイス。
11. パンチスルーブレークダウンにバイアスされる場合、Ｖ_ｐｔの製造公差が最小限に抑えられるように、Ｎ−層またはＰ−層の幅がこの層の製造公差と印加バイアスによってこの層に形成される空乏領域との合計の幅よりも広くなるように充分に広いことを特徴とする請求項６〜９のいずれかに記載のデバイス。
12. Ｎ−層またはＰ−層のドーピングがベースのドーピングとほぼ等しいことを特徴とする請求項６〜１１のいずれかに記載のデバイス。
13. デバイスがダブルエミッタおよびダブルコレクタを含む双方向オープンベース構造を有することを特徴とする請求項６〜１２のいずれかに記載のデバイス。
14. エミッタ層、ベース層およびコレクタ層を含むオープンベース半導体ダイオードデバイスの製造方法であって、該デバイスが、
    （ｉ）正抵抗を有して電圧Ｖ_ｐｔから始まるパンチスルー領域と、それに続く、
    （ｉｉ）Ｖ_ｃｒｉｔおよびＩ_ｃｒｉｔにおける導電率変調から始まり抵抗Ｒ_ｃｒｉｔを有する正抵抗段階を含むアバランシェ領域と、
    を有するＩＶ特性を有するように、各層を構成しドープする、工程を有し、
    （ｉｉｉ）Ｖ_ｃｒｉｔ、Ｉ_ｃｒｉｔおよびＲ_ｃｒｉｔの値が各層の構成およびドーピングに従って設定されることを特徴とするオープンベース半導体ダイオードデバイスの製造方法。
15. ほとんど一定濃度のホウ素ドーパントのプラトーが達成されて良好な双方向性が可能になるように、上部表面に注入および再結晶が施されて各層が形成された後、ホウ素がベース用として選択されて結晶格子を介して注入されることを特徴とする請求項１４記載の方法。
16. 各層が、Ｖ_ｃｒｉｔがＶ_ｐｔ付近になるように構成されドープされることを特徴とする請求項１４または１５記載の方法。
17. ベースのドーピングが、アバランシェ現象によって導電率変調が発生する箇所の単位面積当たりの注入電流レベル（Ｊ_ｃｒｉｔ）が増加するようなレベルに設定されることを特徴とする請求項１４〜１６のいずれかに記載の方法。
18. デバイスがダブルベース構造を有し、アバランシェ現象によって導電率変調が発生する箇所の電流密度（Ｊ_ｃｒｉｔ）が増加するように低ドープベース領域の幅が最小限に抑えられることを特徴とする請求項１４〜１７のいずれかに記載の方法。
19. 低ドープベース領域の幅が、下記近似式を満足することを特徴とする請求項１８記載の方法。
    

    

    上式中、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、ｆ_ｂおよびｆ_ｅｐｉは一般に１、Ｗ_ｂは高ドープベースの幅、Ｗ_ｅｐｉは低ドープベースの幅、Ｎ_ｂは高ドープベース領域のドーピング濃度、およびＮ_ｂ−は低ドープ領域のドーピング濃度である。
20. デバイスがＮ−Ｎ＋ダブルエミッタまたはＰ−Ｐ＋ダブルエミッタを含むことを特徴とする請求項１４〜１９のいずれかに記載の方法。
21. Ｎ−層またはＰ−層の厚さが、通電容量が最大になりこの層のドーピングがデバイスの通電容量に影響を及ぼさないように最小限に抑えられることを特徴とする請求項２０記載の方法。
22. Ｎ−層またはＰ−層が下記近似式を満足することを特徴とする請求項２１記載の方法。
    

    

    上式中、ｍ、ｆ_ｂおよびｆ_ｅｐｉは実数、ｆ_ｂおよびｆ_ｅｐｉは一般に１、Ｗ_ｂはベースの幅、Ｗ_ｅｐｉはＮ−領域またはＰ−領域の幅、およびＮ_ｂはベース領域のドーピング濃度である。
23. Ｎ−層またはＰ−層のドーピングが、Ｎ−層またはＰ−層がプレブレークダウン時に完全に空乏化され、デバイスのキャパシタンスが最小限に抑えられるように充分に低いことを特徴とする請求項１４〜２２のいずれかに記載の方法。
24. パンチスルーブレークダウンにバイアスされる場合、Ｎ−層またはＰ−層の幅が印加バイアスによってこの層に形成される空乏層の幅よりも広くなるように充分に広いことを特徴とする請求項１４〜２３のいずれかに記載の方法。
25. パンチスルーブレークダウンにバイアスされる場合、Ｖ_ｐｔの製造公差が最小限に抑えられるように、Ｎ−層またはＰ−層の幅がこの層の製造公差と印加バイアスによってこの層に形成される空乏領域との合計の幅よりも広くなるように充分に広いことを特徴とする請求項１４〜２４のいずれかに記載の方法。
26. Ｎ−層またはＰ−層のドーピングがベースのドーピングとほぼ等しいことを特徴とする請求項１４〜２５のいずれかに記載の方法。
27. デバイスがダブルエミッタおよびダブルコレクタを含む双方向オープンベース構造を有することを特徴とする請求項１４〜２６のいずれかに記載の方法。

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