JP2008311573A

JP2008311573A - 半導体装置

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Publication number: JP2008311573A
Application number: JP2007160242A
Authority: JP
Inventors: Akira Takaishi; 昌高石
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-06-18
Filing date: 2007-06-18
Publication date: 2008-12-25

Abstract

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置１は、ｐ⁺型のシリコン基板２と、シリコン基板２上に配置され、複数のトレンチ５を有するとともに、隣接するトレンチ５間の各領域がチャネル１０となる真性半導体からなる半導体層３と、半導体層３上に配置されたｎ⁺型の半導体層４と、半導体層３のトレンチ５に配置された埋め込み電極７とを備え、シリコン基板２、半導体層３および半導体層４により、ＰＩＮダイオードが形成されており、埋め込み電極７が負電位である場合に、トレンチ５から隣接するトレンチ５にわたって空乏層１１が形成されることにより、チャネル１０がオフ状態となり、埋め込み電極７が正電位である場合に、隣接するトレンチ５間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態となる。
【選択図】図２

Description

この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。

図１１は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１１を参照して、従来のＭＯＳＦＥＴでは、ｎ⁺型の半導体基板１０１の上面上に、エピタキシャル層１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ^-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域（ソース領域）１０２ｃが形成されている。また、ｎ⁺型不純物領域１０２ｃは、ｐ型不純物領域１０２ｂ上の所定領域に形成されており、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域１０２ｃの両方が、後述するソース電極１０７に接触するように形成されている。

また、エピタキシャル層１０２には、ｎ⁺型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ^-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３の内部には、ゲート絶縁膜１０４を介して、ゲート電極１０５が形成されている。また、エピタキシャル層１０２の上面上の所定領域には、トレンチ１０３の開口を塞ぐ層間絶縁膜１０６が形成されている。

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。

具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。すなわち、従来のＭＯＳＦＥＴでは、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。

その一方、ゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間における電流の流れを遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。

特開２００１−７１４９号公報

しかしながら、図１１に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、第１導電型の第１半導体層と、第１半導体層上に配置され、複数のトレンチを有する真性半導体からなる第２半導体層と、第２半導体層上に配置された第２導電型の第３半導体層と、第２半導体層の複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備え、第１半導体層、第２半導体層および第３半導体層により、ＰＩＮダイオードが形成されており、隣接するトレンチ間の各領域がチャネルとなり、かつ、トレンチの周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、トレンチの周囲に形成された空乏層の少なくとも一部が消滅することによりチャネルが開くように構成されている。なお、本明細書中において、「真性半導体」とは、不純物を全く含有しない半導体のみならず、ＰＩＮダイオードのＩ層を構成できる程度に低濃度の不純物を含有する半導体を含む広い概念である。

この一の局面による半導体装置では、上記のように、トレンチの周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネル（隣接するトレンチ間の各領域）が遮断される一方、トレンチの周囲に形成された空乏層の少なくとも一部が消滅することによりチャネル（隣接するトレンチ間の各領域）が開くように構成することによって、たとえば、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周囲に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することにより、隣接するトレンチ間のチャネルを、オフ状態（チャネルを流れる電流が遮断される状態）、または、オン状態（チャネルを介して電流が流れる状態）に制御することができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ間の各領域の空乏層が形成されていない領域の全てをチャネルとして機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来の半導体装置（ＭＯＳＦＥＴ）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体装置と比べて、オン抵抗を大幅に低減することができる。

また、一の局面による半導体装置では、上記のように、第１半導体層、第２半導体層および第３半導体層によりＰＩＮダイオードを形成することによって、第１半導体層、第２半導体層および第３半導体層により構成されるＰＩＮダイオードに順方向電圧が印加された場合において、上記したスイッチング機能により、電流を流さず、または、流すように、ＰＩＮダイオードを制御することができる。これにより、第１半導体層および第３半導体層に印加される電位に関わらず、埋め込み電極に対する印加電圧を制御することにより、ＰＩＮダイオードのオン／オフを制御することができる。その結果、ＰＩＮダイオードのオン／オフを制御するためのスイッチング機構を別途設けるとともに、半導体装置をスイッチング機構に接続する必要がないので、装置全体が大型化するのを抑制することができる。

上記一の局面による半導体装置において、好ましくは、埋め込み電極が第１の電位である場合に、トレンチから隣接するトレンチにわたって空乏層が形成されることにより、チャネルを流れる電流が遮断され、埋め込み電極が第２の電位である場合に、隣接するトレンチ間の少なくとも一部の領域において、空乏層が形成されないことにより、チャネルを介して電流が流れるように構成することによって、埋め込み電極に第１の電位または第２の電位を印加することにより、容易に、隣接するトレンチ間のチャネルを、オフ状態（チャネルを流れる電流が遮断される状態）、または、オン状態（チャネルを介して電流が流れる状態）に制御することができる。

上記埋め込み電極が第１の電位である場合にチャネルを流れる電流が遮断され、埋め込み電極が第２の電位である場合にチャネルを介して電流が流れる半導体装置において、好ましくは、第２半導体層がｎ型の不純物を含有する場合、第２の電位は第１の電位よりも高く、第２半導体層がｐ型の不純物を含有する場合、第２の電位は第１の電位よりも低い。このように構成すれば、埋め込み電極が第１の電位である場合に、容易に、トレンチから隣接するトレンチにわたって空乏層を形成して、隣接するトレンチ間のチャネルをオフ状態（チャネルを流れる電流が遮断される状態）にすることができるとともに、埋め込み電極が第２の電位である場合に、容易に、隣接するトレンチ間の少なくとも一部の領域において、空乏層を形成せずにチャネルをオン状態（チャネルを介して電流が流れる状態）にすることができる。

上記埋め込み電極が第１の電位である場合にチャネルを流れる電流が遮断され、埋め込み電極が第２の電位である場合にチャネルを介して電流が流れる半導体装置において、好ましくは、埋め込み電極が第１の電位である場合に、空乏層は、複数のトレンチの周囲にそれぞれ形成されるとともに、隣接するトレンチ間の各領域を塞ぐように互いに連結された状態になる。このように構成すれば、埋め込み電極が第１の電位である場合に、容易に、トレンチから隣接するトレンチにわたって空乏層を形成することができる。これにより、埋め込み電極を第１の電位にすることにより、容易に、チャネルをオフ状態（チャネルを流れる電流が遮断される状態）にすることができる。

上記一の局面による半導体装置において、好ましくは、トレンチは、第１半導体層に達することなく、第２半導体層に形成されている。このように構成すれば、トレンチの深さが大きくなりすぎるのを抑制することができるので、容易に、第２半導体層にトレンチを形成することができる。

上記一の局面による半導体装置において、好ましくは、第３半導体層上に配置された配線層をさらに備え、第３半導体層は、第２半導体層よりも高い不純物濃度を有する高濃度不純物領域を含む。このように構成すれば、第３半導体層を配線層に容易にオーミック接触させることができるので、容易にオン抵抗をより小さくすることができる。

上記一の局面による半導体装置において、複数のトレンチの各々の周囲に形成される全ての空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、複数のトレンチの各々の周囲に形成された全ての空乏層が消滅することによりチャネルが開くように構成してもよい。

上記一の局面による半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周囲に形成された空乏層が消滅することによりチャネルが開くように構成してもよい。

この場合、第２埋め込み電極は、トレンチの内部において、第２半導体層に対してショットキー接触していてもよい。

上記一の局面による半導体装置において、第２半導体層の隣接するトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された第１導電型の拡散層をさらに備え、トレンチおよび拡散層の各々の周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、トレンチの周囲に形成された空乏層が消滅することによりチャネルが開くように構成してもよい。

以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。

（第１実施形態）

図１は、本発明の第１実施形態による半導体装置の構造を示した断面図である。図２は、図１に示した第１実施形態による半導体装置の半導体層に空乏層が形成された状態を示した断面図である。図３は、図１に示した第１実施形態による半導体装置の等価回路を示した図である。図４は、図１に示した第１実施形態による半導体装置を用いたオン／オフを制御可能な高周波遮断回路を示した図である。図１〜図４を参照して、本発明の第１実施形態による半導体装置１の構造について説明する。

本発明の第１実施形態による半導体装置１は、図１に示すように、ｐ⁺型の半導体からなるシリコン基板２と、シリコン基板２の上面（主表面）上に配置されたｎ^--型のシリコンからなる半導体層３と、半導体層３上に配置されたｎ⁺型のシリコンからなる半導体層４と、半導体層３および４に形成された複数のトレンチ５の各々の内面上に絶縁膜６を介して配置された複数の埋め込み電極７と、半導体層４および絶縁膜６（埋め込み電極７）の上面上に配置された金属層からなる電極層８と、シリコン基板２の下面上に配置された金属層からなる電極層９とを備えている。なお、シリコン基板２は、本発明の「第１半導体層」の一例であり、半導体層３は、本発明の「第２半導体層」の一例である。また、半導体層４は、本発明の「第３半導体層」の一例であり、電極層８は、本発明の「配線層」の一例である。また、ｐ⁺型（ｐ型）は、本発明の「第１導電型」の一例であり、ｎ⁺型（ｎ型）は、本発明の「第２導電型」の一例である。また、ｎ^--型のシリコンは、本発明の「真性半導体」の一例である。

ここで、第１実施形態では、ｐ⁺型のシリコン基板２、ｎ^--型の半導体層３およびｎ⁺型の半導体層４は、ＰＩＮ接合されており、シリコン基板２、半導体層３および４によって、ＰＩＮダイオードが構成されている。

シリコン基板２は、ドーズ量が約１×１０¹⁷ｃｍ^-3〜約１×１０²⁰ｃｍ^-3になるように、Ｂ（ボロン）などのｐ型不純物が高濃度でドープされている。これにより、シリコン基板２の下面は、電極層９にオーミック接触されている。

半導体層３は、約１μｍ〜約１０μｍの厚みを有する。また、半導体層３の隣接するトレンチ５間の各領域は、チャネル１０として機能する。また、半導体層３は、シリコン基板２および半導体層４よりも十分低い不純物濃度を有する。具体的には、半導体層３には、ドーズ量が約１×１０¹³ｃｍ^-3〜約１×１０¹⁷ｃｍ^-3になるように、Ｐ（リン）などのｎ型不純物がドープされている。

また、第１実施形態では、半導体層４は、半導体層３上に配置されており、半導体層３および４のうちの半導体層４のみが電極層８に接触されている。また、半導体層４は、半導体層３よりも高い不純物濃度を有する高濃度不純物領域により構成されいる。これにより、半導体層４は、電極層８とオーミック接触されている。具体的には、半導体層４には、ドーズ量が約１×１０¹⁹ｃｍ^-3〜約１×１０²⁰ｃｍ^-3になるように、Ｐ（リン）などのｎ型不純物がドープされている。

また、第１実施形態では、トレンチ５は、Ａ方向に約０．４μｍ〜約２μｍピッチで複数形成されている。また、複数のトレンチ５は、互いにＡ方向に約０．０５μｍ〜約１μｍの間隔を隔てて配置されている。また、トレンチ５は、約１μｍの深さを有するとともに、半導体層４の上面から半導体層３に達するように形成されている。すなわち、トレンチ５は、シリコン基板２に達しないように、半導体層３および４に形成されている。なお、トレンチ５は、半導体層３を貫通してシリコン基板２に達するように形成されていてもよい。

絶縁膜６は、ＳｉＯ₂などにより構成されている。また、絶縁膜６は、トレンチ５の内面上を覆うように配置されたシリコン酸化膜６ａと、埋め込み電極７上を覆うようにトレンチ５の上端部近傍まで埋め込まれた層間絶縁膜６ｂとから構成されている。このシリコン酸化膜６ａは、半導体層３および４を熱処理することにより、約１０ｎｍ〜約１００ｎｍの厚みに形成されている。また、層間絶縁膜６ｂは、半導体層４と略同じ、または、それ以上の厚みを有する。

埋め込み電極７は、ポリシリコンにより構成されている。

電極層８は、Ａｌなどにより構成されており、半導体層４とオーミック接触されている。

電極層９は、金属多層膜により構成されており、シリコン基板２にオーミック接触されている。

ここで、第１実施形態では、埋め込み電極７に負電位を印加した場合、図２に示すように、全てのトレンチ５（埋め込み電極７）の周囲に、多数キャリア（電子）が減少している空乏層１１が形成される。この空乏層１１は、隣接する空乏層１１同士が、隣接するトレンチ５（埋め込み電極７）間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ５（埋め込み電極７）から隣接するトレンチ５（埋め込み電極７）にわたって形成される。このとき、隣接するトレンチ５（埋め込み電極７）間のチャネル１０は、空乏層１１に塞がれてオフ状態（チャネル１０を流れる電流が遮断される状態）となる。したがって、電極層８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）にも、電極層８および電極層９間には電流が流れない。すわなち、ＰＩＮダイオードには電流が流れない。

また、第１実施形態では、埋め込み電極７に正電位を印加した場合、図１に示すように、トレンチ５（埋め込み電極７）の周囲には、空乏層１１（図２参照）が形成されない。すなわち、トレンチ５の周囲に形成された空乏層１１は消滅する。このとき、第１実施形態では、隣接するトレンチ５（埋め込み電極７）間の全ての領域において、チャネル１０がオン状態（チャネル１０を介して電流が流れる状態）となる。したがって、電極層８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）に、電極層８および電極層９間に電流が流れる。すわなち、ＰＩＮダイオードに電流が流れる。

このように、第１実施形態では、埋め込み電極７に対する印加電圧（電位）に応じて、トレンチ５（埋め込み電極７）の周囲に形成される空乏層１１の形成状態が変化する。

第１実施形態では、半導体層３側をドレイン（Ｄ）、半導体層４（電極層８）をソース（Ｓ）、埋め込み電極７をゲート（Ｇ）とすれば、半導体装置１は、図３に示すように、ＰＩＮダイオードにスイッチング機構（半導体層３、４および埋め込み電極７からなるトランジスタ）が接続された回路が形成されているとみなすことが可能である。すなわち、半導体装置１は、スイッチング機能を有するＰＩＮダイオードとして用いることが可能である。

この半導体装置１に、図４に示すように、コンデンサ２０および抵抗３０が並列に配置された平滑回路を接続することにより、オン／オフを制御可能な高周波遮断回路として用いることができる。

第１実施形態では、上記のように、埋め込み電極７が負電位である場合に、トレンチ５から隣接するトレンチ５にわたって空乏層１１が形成されることにより、チャネル１０がオフ状態（チャネル１０を流れる電流が遮断される状態）となり、埋め込み電極７が正電位である場合に、隣接するトレンチ５間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態（チャネル１０を介して電流が流れる状態）となるように構成することによって、埋め込み電極７に負電位または正電位を印加することにより、隣接するトレンチ５間のチャネル１０を、オフ状態、または、オン状態に制御することができる。すなわち、半導体装置１にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ５間の各領域の空乏層１１が形成されていない領域の全てをチャネル１０として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来の半導体装置（ＭＯＳＦＥＴ）と比べて、チャネル１０を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体装置と比べて、オン抵抗を大幅に低減することができる。

また、第１実施形態では、シリコン基板２、半導体層３および半導体層４によりＰＩＮダイオードを形成することによって、シリコン基板２、半導体層３および半導体層４により構成されるＰＩＮダイオードに順方向電圧が印加された場合において、上記したスイッチング機能により、電流を流さず、または、流すように、ＰＩＮダイオードを制御することができる。これにより、シリコン基板２（電極層９）および半導体層４（電極層８）に印加される電位に関わらず、埋め込み電極７に正電位または負電位を印加することにより、ＰＩＮダイオードのオン／オフを制御することができる。その結果、ＰＩＮダイオードのオン／オフを制御するためのスイッチング機構を別途設けるとともに、半導体装置１をスイッチング機構に接続する必要がないので、装置全体が大型化するのを抑制することができる。

また、第１実施形態では、半導体層３上に半導体層４を形成するとともに、半導体層３および半導体層４のうちの半導体層４のみを電極層８に接触させることによって、従来の半導体装置に比べて、トレンチ５のピッチ（約０．８μｍ）を小さくすることができる。これにより、所定領域内におけるチャネル１０の数を増やすとともに、チャネル１０の面積を大きくすることができるので、オン抵抗をより低減することができる。

また、第１実施形態では、埋め込み電極７が負電位である場合に、空乏層１１を、複数のトレンチ５の周囲にそれぞれ形成するとともに、隣接するトレンチ５間の各領域を塞ぐように互いに連結された状態になるように構成することによって、埋め込み電極７が負電位である場合に、容易に、トレンチ５から隣接するトレンチ５にわたって空乏層１１を形成することができる。これにより、埋め込み電極７を負電位にすることにより、容易に、チャネル１０をオフ状態（チャネル１０を流れる電流が遮断される状態）にすることができる。

また、第１実施形態では、トレンチ５を、シリコン基板２に達しないように、半導体層３に形成することによって、トレンチ５の深さが大きくなりすぎるのを抑制することができるので、容易に、半導体層３にトレンチ５を形成することができる。

また、第１実施形態では、半導体層４を、半導体層３よりも高い不純物濃度を有する高濃度不純物領域により構成することによって、半導体層４を電極層８に容易にオーミック接触させることができるので、容易にオン抵抗をより小さくすることができる。

（第２実施形態）

図５は、本発明の第２実施形態による半導体装置の構造を示した断面図である。図６は、図５に示した第２実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。図５および図６を参照して、この第２実施形態では、上記第１実施形態と異なり、複数のトレンチ５に埋め込み電極７と、埋め込み電極７とは別個に電圧が印加される埋め込み電極７ａとが埋め込まれている場合について説明する。

本発明の第２実施形態による半導体装置２１は、図５に示すように、複数のトレンチ５の内部には、埋め込み電極７および７ａが交互に埋め込まれている。この埋め込み電極７および７ａは、互いに別個に電圧が印加されるように構成されている。なお、埋め込み電極７は、本発明の「第１埋め込み電極」の一例であり、埋め込み電極７ａは、本発明の「第２埋め込み電極」の一例である。

また、第２実施形態では、埋め込み電極７および７ａに負電位を印加した場合、図６に示すように、全てのトレンチ５（埋め込み電極７および７ａ）の周囲に、多数キャリア（電子）が減少している空乏層１１が形成される。この空乏層１１は、隣接する空乏層１１同士が、隣接するトレンチ５（埋め込み電極７および７ａ）間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ５（埋め込み電極７および７ａ）から隣接するトレンチ５（埋め込み電極７および７ａ）にわたって形成される。このとき、隣接するトレンチ５（埋め込み電極７および７ａ）間のチャネル１０は、空乏層１１に塞がれてオフ状態（チャネル１０を流れる電流が遮断される状態）となる。したがって、電極層８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）にも、電極層８および電極層９間には電流が流れない。すわなち、ＰＩＮダイオードには電流が流れない。

また、第２実施形態では、埋め込み電極７に正電位を印加するとともに、埋め込み電極７ａに負電位を印加した場合、図５に示すように、埋め込み電極７が埋め込まれたトレンチ５の周囲には、空乏層１１が形成されない一方、埋め込み電極７ａが埋め込まれたトレンチ５の周囲には、空乏層１１が形成される。このとき、第２実施形態では、隣接するトレンチ５（埋め込み電極７および７ａ）間の領域において、空乏層１１が存在しない領域が形成されるので、チャネル１０がオン状態（チャネル１０を介して電流が流れる状態）となる。したがって、電極層８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）に、電極層８および電極層９間に電流が流れる。すわなち、ＰＩＮダイオードに電流が流れる。

なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。

また、第２実施形態の効果は、上記第１実施形態と同様である。

（第３実施形態）

図７は、本発明の第３実施形態による半導体装置の構造を示した断面図である。図８は、図７に示した第３実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。図７および図８を参照して、この第３実施形態では、上記第１実施形態と異なり、隣接するトレンチ５間にｐ⁺型拡散層４７が形成されている場合について説明する。

本発明の第３実施形態による半導体装置４１は、図７に示すように、半導体層３に、複数のトレンチ５に加えて、ｐ型不純物が高濃度で導入されたｐ⁺型拡散層４７がさらに設けられている。このｐ⁺型拡散層４７は、隣接するトレンチ５間の各領域に、トレンチ５に対して所定の間隔を隔てて配置されている。また、ｐ⁺型拡散層４７には、電極層８および９や埋め込み電極７に印加される電位にかかわらず、周囲に空乏層１１が形成されている。また、ｐ⁺型拡散層４７は、電極層８に対してオーミック接触している。なお、ｐ⁺型拡散層４７は、本発明の「拡散層」の一例である。

また、第３実施形態では、埋め込み電極７に負電位を印加した場合、図８に示すように、全てのトレンチ５（埋め込み電極７）の周囲に、多数キャリア（電子）が減少している空乏層１１が形成される。このとき、ｐ⁺型拡散層４７の周囲にも、空乏層１１が形成されている。これにより、空乏層１１は、隣接する空乏層１１同士が、隣接するトレンチ５（埋め込み電極７）間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ５（埋め込み電極７）から隣接するトレンチ５（埋め込み電極７）にわたって形成される。このとき、隣接するトレンチ５（埋め込み電極７）間のチャネル１０は、空乏層１１に塞がれてオフ状態（チャネル１０を流れる電流が遮断される状態）となる。したがって、電極層８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）にも、電極層８および電極層９間には電流が流れない。すわなち、ＰＩＮダイオードには電流が流れない。

また、第３実施形態では、埋め込み電極７に正電位を印加した場合、図７に示すように、埋め込み電極７が埋め込まれたトレンチ５の周囲には、空乏層１１が形成されない。その一方、ｐ⁺型拡散層４７の周囲には、空乏層１１が形成されている。このとき、第３実施形態では、隣接するトレンチ５（埋め込み電極７）間の領域において、空乏層１１が存在しない領域が形成されるので、チャネル１０がオン状態（チャネル１０を介して電流が流れる状態）となる。したがって、電極層８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）に、電極層８および電極層９間に電流が流れる。すわなち、ＰＩＮダイオードに電流が流れる。

なお、第３実施形態のその他の構造は、上記第１実施形態と同様である。

また、第３実施形態の効果は、上記第１実施形態と同様である。

（第４実施形態）

図９は、本発明の第４実施形態による半導体装置の構造を示した断面図である。図１０は、図９に示した第４実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。図９および図１０を参照して、この第４実施形態では、上記第１実施形態と異なり、複数のトレンチ５内に、埋め込み電極７と電極層６８の一部とが埋め込まれている場合について説明する。

本発明の第４実施形態による半導体装置６１では、図９に示すように、半導体層４の上面上に配置された電極層６８の埋め込み部６８ａが、複数のトレンチ５のうちの一部のトレンチ５の内部に配置されている。この埋め込み部６８ａは、複数のトレンチ５の内部に、埋め込み電極７と交互に埋め込まれている。また、埋め込み部６８ａは、トレンチ５の内部において、半導体層３に対してショットキー接触している。なお、電極層６８は、本発明の「配線層」の一例である。また、埋め込み電極７は、本発明の「第１埋め込み電極」の一例であり、埋め込み部６８ａは、本発明の「第２埋め込み電極」の一例である。

また、埋め込み部６８ａが埋め込まれているトレンチ５の内部には、絶縁膜４は配置されていない。

また、第４実施形態では、埋め込み電極７に負電位を印加するとともに、電極層６８（埋め込み部６８ａ）に負電位を印加した場合、図１０に示すように、全てのトレンチ５（埋め込み電極７および埋め込み部６８ａ）の周囲に、多数キャリア（電子）が減少している空乏層１１が形成される。このとき、空乏層１１は、隣接する空乏層１１同士が、隣接するトレンチ５間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ５から隣接するトレンチ５にわたって形成される。このとき、隣接するトレンチ５間のチャネル１０は、空乏層１１に塞がれてオフ状態（チャネル１０を流れる電流が遮断される状態）となる。したがって、電極層６８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）にも、電極層６８および電極層９間には電流が流れない。すわなち、ＰＩＮダイオードには電流が流れない。

また、第４実施形態では、埋め込み電極７に正電位を印加するとともに、電極層６８（埋め込み部６８ａ）に負電位を印加した場合、図９に示すように、埋め込み電極７が埋め込まれたトレンチ５の周囲には、空乏層１１が形成されない。その一方、埋め込み部６８ａが埋め込まれたトレンチ５の周囲には、空乏層１１が形成されている。このとき、第４実施形態では、隣接するトレンチ５間の領域において、空乏層１１が存在しない領域が形成されるので、チャネル１０がオン状態（チャネル１０を介して電流が流れる状態）となる。したがって、電極層６８（半導体層４）に負電位が印加されるとともに、電極層９（シリコン基板２）に正電位が印加された場合（ＰＩＮダイオードに順方向電圧が印加された場合）に、電極層６８および電極層９間に電流が流れる。すわなち、ＰＩＮダイオードに電流が流れる。

なお、第４実施形態のその他の構造は、上記第１実施形態と同様である。

また、第４実施形態の効果は、上記第１実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、第１導電型の第１半導体層としてｐ型（ｐ⁺型）のシリコン基板を用いるとともに、第２導電型の第３半導体層としてｎ型（ｎ⁺型）の半導体層を用いた例について示したが、本発明はこれに限らず、第１導電型の第１半導体層としてｎ型のシリコン基板を用いるとともに、第２導電型の第３半導体層としてｐ型の半導体層を用いてもよい。

また、上記実施形態では、第１の電位として負電位を用いるとともに、第２の電位として正電位を用いた例について示したが、本発明はこれに限らず、第１の電位がしきい値電圧よりも低く、第２の電位がしきい値電圧よりも高ければ、第１の電位および第２の電位が共に正電位または負電位であってもよい。

また、上記実施形態では、埋め込み電極として、ポリシリコンを用いた例について示したが、本発明はこれに限らず、埋め込み電極として、金属などの他の材料を用いてもよい。

本発明の第１実施形態による半導体装置の構造を示した断面図である。図１に示した第１実施形態による半導体装置の半導体層に空乏層が形成された状態を示した断面図である。図１に示した第１実施形態による半導体装置の等価回路を示した図である。図１に示した第１実施形態による半導体装置を用いたオン／オフを制御可能な高周波遮断回路を示した図である。本発明の第２実施形態による半導体装置の構造を示した断面図である。図５に示した第２実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。本発明の第３実施形態による半導体装置の構造を示した断面図である。図７に示した第３実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。本発明の第４実施形態による半導体装置の構造を示した断面図である。図９に示した第４実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。

符号の説明

１半導体装置
２シリコン基板（第１半導体層）
３半導体層（第２半導体層）
４半導体層（第３半導体層）
５トレンチ
６絶縁膜
７埋め込み電極（第１埋め込み電極）
７ａ埋め込み電極（第２埋め込み電極）
８、６８電極層（配線層）
１０チャネル
１１空乏層
４７ｐ⁺型拡散層（拡散層）
６８ａ埋め込み部（第２埋め込み電極）

Claims

第１導電型の第１半導体層と、
前記第１半導体層上に配置され、複数のトレンチを有する真性半導体からなる第２半導体層と、
前記第２半導体層上に配置された第２導電型の第３半導体層と、
前記第２半導体層の複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備え、
前記第１半導体層、前記第２半導体層および前記第３半導体層により、ＰＩＮダイオードが形成されており、
隣接する前記トレンチ間の各領域がチャネルとなり、かつ、前記トレンチの周囲に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記トレンチの周囲に形成された空乏層の少なくとも一部が消滅することにより前記チャネルが開くように構成されていることを特徴とする半導体装置。
前記埋め込み電極が第１の電位である場合に、前記トレンチから隣接する前記トレンチにわたって空乏層が形成されることにより、前記チャネルを流れる電流が遮断され、
前記埋め込み電極が第２の電位である場合に、前記隣接するトレンチ間の少なくとも一部の領域において、前記空乏層が形成されないことにより、前記チャネルを介して電流が流れることを特徴とする請求項１に記載の半導体装置。
前記第２半導体層がｎ型の不純物を含有する場合、前記第２の電位は前記第１の電位よりも高く、
前記第２半導体層がｐ型の不純物を含有する場合、前記第２の電位は前記第１の電位よりも低いことを特徴とする請求項２に記載の半導体装置。
前記埋め込み電極が第１の電位である場合に、前記空乏層は、前記複数のトレンチの周囲にそれぞれ形成されるとともに、前記隣接するトレンチ間の各領域を塞ぐように互いに連結された状態になることを特徴とする請求項２または３に記載の半導体装置。
前記トレンチは、前記第１半導体層に達することなく、前記第２半導体層に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
前記第３半導体層上に配置された配線層をさらに備え、
前記第３半導体層は、前記第２半導体層よりも高い不純物濃度を有する高濃度不純物領域を含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
前記複数のトレンチの各々の周囲に形成される全ての空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記複数のトレンチの各々の周囲に形成された全ての空乏層が消滅することにより前記チャネルが開くように構成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
前記複数のトレンチのうちの全てのトレンチの周囲に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周囲に形成された空乏層が消滅することにより前記チャネルが開くように構成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
前記第２埋め込み電極は、前記トレンチの内部において、前記第２半導体層に対してショットキー接触していることを特徴とする請求項８に記載の半導体装置。
前記第２半導体層の前記隣接するトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された前記第１導電型の拡散層をさらに備え、
前記トレンチおよび前記拡散層の各々の周囲に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記トレンチの周囲に形成された空乏層が消滅することにより前記チャネルが開くように構成されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。