[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2008218776A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008218776A
JP2008218776A JP2007055247A JP2007055247A JP2008218776A JP 2008218776 A JP2008218776 A JP 2008218776A JP 2007055247 A JP2007055247 A JP 2007055247A JP 2007055247 A JP2007055247 A JP 2007055247A JP 2008218776 A JP2008218776 A JP 2008218776A
Authority
JP
Japan
Prior art keywords
lead
inner leads
differential signal
pad
interval
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007055247A
Other languages
English (en)
Other versions
JP2008218776A5 (ja
Inventor
Kazuyuki Misumi
和幸 三角
Kazushi Hatauchi
和士 畑内
Yasunori Takada
泰紀 高田
Naotsugu Yasuda
直世 安田
Hideyuki Shinkawa
秀之 新川
Katsuyuki Fukutome
勝幸 福留
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007055247A priority Critical patent/JP2008218776A/ja
Priority to TW097107439A priority patent/TW200845342A/zh
Priority to US12/073,384 priority patent/US7763966B2/en
Priority to CN2008100825992A priority patent/CN101261973B/zh
Publication of JP2008218776A publication Critical patent/JP2008218776A/ja
Publication of JP2008218776A5 publication Critical patent/JP2008218776A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6638—Differential pair signal lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】インナーリードの表面が擦れて傷ができるのを防ぐことができる半導体装置を得る。
【解決手段】ダイパッド１３の周りに複数のインナーリード１４が設けられている。ダイパッド１３と複数のインナーリード１４との間の領域に、接地されたＧＮＤリード１６が設けられている。半導体チップ１７と複数のインナーリード１４は、複数のワイヤー２１によりそれぞれ接続されている。半導体チップ１７とＧＮＤリード１６はＧＮＤワイヤー２２により接続されている。ＧＮＤワイヤー２２は複数のワイヤー２１の間に配置されている。隣接するインナーリード１４の先端の間隔が０．２ｍｍ以下である。
【選択図】図４

Description

本発明は、半導体チップ上の複数のパッドと複数のインナーリードをそれぞれワイヤーで接続した樹脂モールドタイプの半導体装置に関するものである。
ダイパッドと複数のインナーリードとの間に、接地されたＧＮＤリードが設けられた半導体装置が用いられている。このＧＮＤリードと半導体チップを接続するＧＮＤワイヤーは、半導体チップと複数のインナーリードをそれぞれ接続する複数のワイヤーの間に配置される。このため、ＧＮＤワイヤーの周囲では、隣接するインナーリードの先端の間隔が０．４〜０．５ｍｍ程度まで広くなっていた。
特開平１−２０２８５３号公報 特開平７−１４９７６号公報
このようなリードフレームを重ねて収納すると、隣接するインナーリードの先端の間隔が広いインナーリードにおいて、表面が擦れて深い傷ができる場合があった。この擦れたインナーリードにワイヤーをステッチボンドするとステッチ剥がれがおきるという問題があった。また、リードフレーム同士の間に層間紙を入れれば上記の問題は回避できるが、コストアップとなるだけでなく、ケースに入るリードフレームの数が少なくなるという問題があった。
また、従来、Ｌ字型インナーリードが用いられる場合があった。このＬ字型インナーリードは、ダイパッドと複数のインナーリードとの間の領域に設けられ複数のインナーリードの配列方向に延在する部分を有する。この部分にステッチボンドしたワイヤーを引っ張って切断しようとすると、Ｌ字型インナーリードが浮き上がってしまうという問題があった。
また、半導体チップ上のパッドの近傍には大きな寄生容量が付く。伝送線路の途中に大きな寄生容量が付くと、その部分で特性インピーダンスが低下する。これにより特性インピーダンスの不整合が大きくなると、信号の反射による損失が大きくなり、信号の伝達特性が劣化する。これに対し、特許文献１，２には、インナーリードの間隔を調整することで、特性インピーダンスの不整合を小さくする技術が開示されている。しかし、特性インピーダンスの低下を防ぐために各インナーリードの間隔を大きくすると、半導体装置の大型化を招くという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その第１の目的は、インナーリードの表面が擦れて傷ができるのを防ぐことができる半導体装置を得るものである。
本発明の第２の目的は、ステッチボンドしたワイヤーを切断する際にインナーリードが浮き上がるのを防ぐことができる半導体装置を得るものである。
本発明の第３の目的は、大型化を抑制しつつ、特性インピーダンスの不整合を小さくして信号の伝達特性が劣化するのを防ぐことができる半導体装置を得るものである。
本発明の一実施例に係る半導体装置は、ダイパッドと、ダイパッドの周りに設けられた複数のインナーリードと、ダイパッドと複数のインナーリードとの間の領域に設けられ、接地されたＧＮＤリードと、ダイパッド上に搭載された半導体チップと、半導体チップと複数のインナーリードをそれぞれ接続する複数のワイヤーと、複数のワイヤーの間に配置され、半導体チップとＧＮＤリードを接続するＧＮＤワイヤーとを有する。そして、隣接するインナーリードの先端の間隔が０．２ｍｍ以下である。
この実施例によれば、インナーリードの表面が擦れて傷ができるのを防ぐことができる。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図であり、図２はその側面図である。半導体チップ（後述）をモールド樹脂で封止したパッケージ本体１１から複数のアウターリード１２が出ている。
図３は、本発明の実施の形態１に係る半導体装置のパッケージ本体の内部を示す平面図であり、図４は図３の要部を拡大した平面図である。ダイパッド１３の周りに複数のインナーリード１４及びＴ字型インナーリード１５が設けられている。複数のインナーリード１４及びＴ字型インナーリード１５は、それぞれ対応するアウターリード１２に接続されている。複数のインナーリード１４は、互いに隣接する２本の差動信号用インナーリード１４ａと、差動信号用インナーリード１４ａに隣接する固定電位用インナーリード１４ｂとを含む。ダイパッド１３と複数のインナーリード１４との間に、接地されたＧＮＤリード１６が設けられている。
半導体チップ１７上には複数のパッド１８が設けられている。複数のパッド１８は、互いに隣接する２個の差動信号用パッド１８ａと、差動信号用パッド１８ａに隣接する固定電位用パッド１８ｂとを含む。半導体チップ１７上のパッド１８と複数のインナーリード１４は、複数のワイヤー２１（第１ワイヤー）によりそれぞれ接続されている。半導体チップ１７上のパッド１８とＧＮＤリード１６はＧＮＤワイヤー２２により接続されている。ＧＮＤワイヤー２２は複数のワイヤー２１の間に配置されている。半導体チップ１７上のパッド１８とＴ字型インナーリード１５はワイヤー２３（第２ワイヤー）により接続されている。
本実施の形態では、ＧＮＤワイヤー２２の周囲において、インナーリード１４の幅を太くして、隣接するインナーリード１４の先端の間隔が０．２ｍｍ以下になるようにしている。これにより、リードフレームを重ねて収納した場合でも、インナーリードの表面が擦れて傷ができるのを防ぐことができる。
また、Ｔ字型インナーリード１５は、第１，第２リード部１５ａ，１５ｂを有する。第１リード部１５ａは、ダイパッド１３と複数のインナーリード１４との間の領域に設けられ、複数のインナーリード１４の配列方向に延在する。第２リード部１５ｂは、複数のインナーリード１４の間に設けられ第１リード部１５ａに接続されている。Ｔ字型インナーリード１５には複数のワイヤー２１が接続されるが、第２リード部１５ｂの１箇所だけでアウターリード１２と連結されている。
ワイヤー２３は、Ｔ字型インナーリード１５の第１リード部１５ａにステッチボンドされている。例えば、第１リード部１５ａの右半分にステッチボンドしたワイヤー２３を引っ張って切断する際に、第１リード部１５ａの右半分も上方に引っ張られる。この際に、第１リード部１５ａの左半分が下の台に接触して支えとなり、Ｔ字型インナーリード１５が浮き上がるのを防ぐことができる。
図５は、本発明の実施の形態１に係る半導体装置の製造過程でワイヤボンディングする様子を示す平面図であり、図６は図５の要部を拡大した平面図である。図示のように、インナーリード１４の先端から１ｍｍの所をリード押え２４で押えながらワイヤボンディングする。
Ｔ字型インナーリード１５は他のインナーリード１４に比べて長く、ダイパッド１３と複数のインナーリード１４との間の領域まで延在する部分にワイヤー２３がステッチボンドされる。即ち、ボンディング部分がリード押え２４で押える部分から遠い。そこで、Ｔ字型インナーリード１５について、ワイヤボンディングの際にリード押え２４で押える部分の幅Ｗ１を、ワイヤボンディングの際にリード押え２４で押える部分の幅が一番細いインナーリード１４の幅Ｗ２に比べて１．５倍以上にする。これにより、Ｔ字型インナーリード１５が浮き上がるの防ぐことができる。
図７は、本発明の実施の形態１に係る半導体装置とホスト側機器が接続された状態を示す図である。
本実施の形態１に係る半導体装置３１は、高速差動信号用のドライバ回路３２及びレシーバ回路３３と、ＮＯＲ回路ＧＴ１，ＧＴ２と、抵抗Ｒ１，Ｒ２と、コモンモード電圧発生回路３４と、高速差動信号用の出力ピンＴｘＰ，ＴｘＮと、高速差動信号用の入力ピンＲｘＰ，ＲｘＮと、ＧＮＤ電位ピンＶｓｓＴｘ，ＶｓｓＲｘと、電源電位ピンＶｄｄＴｘ，ＶｄｄＲｘとを備える。
ドライバ回路３２は、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２と、抵抗Ｒ３，Ｒ４と、電流源ＩＳ１とを含む。レシーバ回路３３は、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４と、ＮチャネルＭＯＳトランジスタＭ５，Ｍ６と、電流源ＩＳ２とを含む。
コモンモード電圧発生回路３４は、入力ピンＲｘＰ，ＲｘＮを介して入力される差動信号をレシーバ回路３３が正常に受信するために必要な電位を抵抗Ｒ１，Ｒ２の接続点に与える。
また、信号ＩＤＬＥは半導体装置３１の出力制御信号である。即ち、信号ＩＤＬＥがハイレベルの場合にはＰチャネルＭＯＳトランジスタＭ１，Ｍ２がオン状態となり、出力ピンＴｘＰ，ＴｘＮから差動信号が出力されなくなる。
一方、ホスト側機器３５は、高速差動信号用のドライバ回路３６及びレシーバ回路３７と、ＮＯＲ回路ＧＴ３，ＧＴ４と、抵抗Ｒ５，Ｒ６と、コモンモード電圧発生回路３８と、高速差動信号用の出力ピンＴｘＰ，ＴｘＮと、高速差動信号用の入力ピンＲｘＰ，ＲｘＮとを備える。ドライバ回路３６は、ＰチャネルＭＯＳトランジスタＭ７，Ｍ８と、抵抗Ｒ７，Ｒ８と、電流源ＩＳ３とを含む。レシーバ回路３７は、ＰチャネルＭＯＳトランジスタＭ９，Ｍ１０と、ＮチャネルＭＯＳトランジスタＭ１１，Ｍ１２と、電流源ＩＳ４とを含む。
半導体装置３１のドライバ回路３２から送信された差動信号は、半導体装置３１の出力ピンＴｘＰ，ＴｘＮとホスト側機器３５の入力ピンＲｘＰ，ＲｘＮを介して、ホスト側機器３５のレシーバ回路３７に受信される。また、ホスト側機器３５のドライバ回路３６から送信された差動信号は、ホスト側機器３５の出力ピンＴｘＰ，ＴｘＮと半導体装置３１の入力ピンＲｘＰ，ＲｘＮを介して、半導体装置３１のレシーバ回路３３に受信される。
ここで、図８に示すように、半導体装置３１には、半導体チップ１７を静電気放電(ESD:Electro-Static Discharge)から保護するためのＥＳＤ保護素子３９ａ〜３９ｄが組み込まれている。
ＥＳＤ保護素子３９ａは、ソースとゲートが電源に接続され、ドレインがドライバ回路３２と出力ピンＴｘＰの接続点に接続されたＰチャネルＭＯＳトランジスタと、ソースとゲートが接地され、ドレインがドライバ回路３２と出力ピンＴｘＰの接続点に接続されたＮチャネルＭＯＳトランジスタとから構成される。それぞれのＭＯＳトランジスタは、実質的にクランプダイオードとして機能する。これにより、出力ピンＴｘＰにサージ電流が入力された際に、そのサージ電流を電源又は接地に逃がすことができる。他のＥＳＤ保護素子３９ｂ〜３９ｄも同様の構成及び機能を有する。
ＥＳＤ保護素子３９ａ〜３９ｄの構成は、これに限る物ではないが、一般的に、通常の信号入力時には逆接合となる半導体素子を用いるため、逆接合部分での容量が発生する。
半導体チップ１７の各パッド１８の近傍には大きな寄生容量が付く。様々な箇所に寄生容量が付くが、ＥＳＤ保護素子３９ａ〜３９ｄの半導体領域と半導体基板との間の寄生容量や、パッド１８と他の配線導体又は半導体基板との間の寄生容量が大部分を占める。
伝送線路の途中に大きな寄生容量が付くと、その部分で特性インピーダンスが低下する。これにより特性インピーダンスの不整合が大きくなると、信号の反射による損失が大きくなり、信号の伝達特性が劣化する。
しかし、パッド１８やＥＳＤ保護素子３９ａ〜３９ｄなどの寄生容量を、無視できる程度に小さくすることは困難である。例えば、ＥＳＤ保護素子３９ａ〜３９ｄとして必要な容量を確保するためには、素子の大型化は避けられず、これに伴って寄生容量も大きくなる。また、ワイヤボンディング又はバンプ形成に必要なパッド１８の面積を確保すると、導体面積の増大に伴って寄生容量も大きくなる。
そこで、パッド１８近傍の特性インピーダンスの低下を防ぐためには、パッド１８近傍の他の伝送線路における実効的な寄生容量を低減すればよい。本実施の形態において、パッド１８からドライバ回路の終端抵抗までの寄生容量は１〜２ｐＦである。
伝送線路は高周波領域において分布定数回路として振る舞う。このため、パッド１８及びＩＯセルに寄生する寄生容量の影響を打ち消すためには、なるべくその近傍における寄生容量を低減することが有効である。例えば、１Ｇｂｐｓを超えるデータ転送速度の伝送線路においては、パッド１８から遠くても２ｃｍ以内、好ましくは１ｃｍ以内の領域で対策を行うことが有効である。
半導体チップ１７と半導体装置の外部とを仲介するパッケージ部分は、パッド１８近傍であるだけでなく、そのスケールが大きいために寸法制御による特性インピーダンスの調整量を確保しやすい。そこで、パッケージ部分における実効的な寄生容量の低減に着目する。
例えば、出力ピンＴｘＰに記載するパッケージ部分での寄生容量は、差動信号が出力される出力ピンＴｘＮとの間の寄生容量Ｃ１２と、隣接するＧＮＤ電位ピンＶｓｓＴｘとの間の寄生容量Ｃ０が支配的となる。特性インピーダンスの低下を防ぐためには、これら全ての寄生容量を低減することが好ましい。しかし、そのために各ピン間の距離を大きくすることは、半導体装置の大型化を招くので好ましくない。
線路の特性インピーダンスは、２つの導体の表面に対向して現れた電荷をつなぐ電気力線が線路に沿って移動する場合の線路内の電界と磁界の比である。即ち、線路の特性インピーダンスは、線路に挟まれた空間を進む電磁波を構成する電界と磁界の比である。従って、線路の特性インピーダンスＺ０は、損失を無視するとＺ０＝（Ｌ／Ｃ）０．５で求められる。ただし、Ｃは線路の容量で、Ｌは線路のインダクタンスである。
信号ピンＴｘＰと信号ピンＴｘＮとの間に発生する電界は、信号ピンＴｘＰとＧＮＤ電位ピンＶｓｓＴｘとの間に発生する電界の理想的には２倍となる。従って、信号ピンＴｘＰに対して、信号ピンＴｘＮとの間隔を広げた場合は、ＧＮＤ電位ピンＶｓｓＴｘとの間隔を同じだけ広げた場合に比べて、電界強度の減少量が２倍となる。
また、信号ピンＴｘＰに対して、相殺する磁場を発生させる信号ピンＴｘＮを遠ざけると信号ピンＴｘＰが発生する磁場の強度は大幅に増す。従って、信号ピンＴｘＰに対して、信号ピンＴｘＮとの間隔を広げた場合は、ＧＮＤ電位ピンＶｓｓＴｘとの間隔を同じだけ広げた場合に比べて、インダクタンスの増加量が大きい。
よって、差動信号の信号ピン同士の間隔を広げた場合は、固定電位の信号ピンとの間隔を同じだけ広げた場合に比べて、特性インピーダンスに対する実質的な寄与が大きい。従って、限られた寸法の中でピン間の距離を割り当てて実質的な容量の減少及びインダクタンスの増加を目指す場合、差動信号の信号ピン同士の間隔を大きくするのが有効である。
本実施の形態では、２本の差動信号用インナーリード１４ａの間隔を複数のインナーリード１４の最小間隔よりも広くしている。これにより、特性インピーダンスの不整合を小さくして信号の伝達特性が劣化するのを防ぐことができる。そして、全てのインナーリードの間隔を広くしているわけではないので、半導体装置の大型化を抑制することができる。
また、可能であれば、差動信号用インナーリード１４ａと固定電位用インナーリード１４ｂとの間隔も、複数のインナーリード１４の最小間隔よりも広くするのが好ましい。ただし、パッケージの外形に対する制約が厳しい場合は、２本の差動信号用インナーリード１４ａの間隔を、差動信号用インナーリード１４ａと固定電位用インナーリード１４ｂとの間隔よりも広くするのが好ましい。
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置の要部を拡大した平面図である。実施の形態１では２本の差動信号用インナーリード１４ａの間隔を広げたのに対し、本実施の形態では、２個の差動信号用パッド１８ａの間隔を、複数のパッド１８の最小間隔よりも広くしている。
これにより、ボールボンディング位置を離すことができ、ボールボンディング位置から伸びるワイヤーの間隔を広げることができるるため、特性インピーダンスの不整合を小さくして信号の伝達特性が劣化するのを防ぐことができる。そして、全てのパッドの間隔を広くしているわけではないので、半導体装置の大型化を抑制することができる。ここで、伝送線路は分布定数回路として振る舞うため、信号周波数の上昇に応じてなるべくパッド１８近傍で対策を施すのが好ましい。これに対し、本実施の形態は、実施の形態１よりも更にパッド１８近傍で対策を施すことができるため有効である。
また、可能であれば、差動信号用パッド１８ａと固定電位用パッド１８ｂとの間隔も、複数のパッド１８の最小間隔よりも広くするのが好ましい。ただし、半導体チップ１７に対する外形に対する制約が厳しい場合は、２個の差動信号用パッド１８ａの間隔を、差動信号用パッド１８ａと固定電位用のパッド１８ｂとの間隔よりも広くするのが好ましい。
実施の形態３．
図１０は、本発明の実施の形態３に係る半導体装置のパッケージ本体の内部を示す平面図であり、図１１は図１０の要部を拡大した平面図である。本実施の形態３では２本の差動信号用インナーリード１４ａの間隔ＷＡを、差動信号用インナーリード１４ａがアウターリードと連続する部分の間隔ＷＢよりも広くしている。例えば、間隔ＷＡを２５０μｍ、間隔ＷＢを２２０μｍとする。これにより、特性インピーダンスの不整合を小さくして信号の伝達特性が劣化するのを防ぐことができる。そして、全てのインナーリードの間隔を広くしているわけではないので、半導体装置の大型化を抑制することができる。
また、差動信号用インナーリード１４ａの全長に渡って、寄生容量の大きなところが形成されるのを避けるのが好ましい。例えば、差動信号用インナーリード１４ａにおいて、その全長の半分以上の部分で、２本の差動信号用インナーリード１４ａの間隔を、差動信号用インナーリード１４ａがアウターリードと連続する部分の間隔ＷＢよりも広く、かつ、２本の差動信号用インナーリード１４ａ間の最小距離が、前述の間隔ＷＢ以上であることが好ましい。
このように差動信号用インナーリード１４ａの全体に渡ってリード間隔を十分に確保しようとすると、リード抜け防止のための突起部を２本の差動信号用インナーリード１４ａの間の領域に形成するのが困難になる場合がある。この場合には、インナーリードが途中で大きく折れ曲がる形状を採用することにより、リードが封止樹脂から抜ける問題を防ぐことができる。
また、リード抜け防止の突起を差動信号リードの間の領域とは反対の面に設けてもよい。このようにしても差動信号リード間の最小距離を確保しつつ、リード抜けを防止することができる。
本発明の実施の形態１に係る半導体装置を示す平面図である。 本発明の実施の形態１に係る半導体装置の側面図である。 本発明の実施の形態１に係る半導体装置のパッケージ本体の内部を示す平面図である。 図３の要部を拡大した平面図である。 本発明の実施の形態１に係る半導体装置の製造過程でワイヤボンディングする様子を示す平面図である。 図５の要部を拡大した平面図である。 本発明の実施の形態１に係る半導体装置とホスト側機器が接続された状態を示す図である。 本発明の実施の形態１に係る半導体装置にＥＳＤ保護素子を組み込んだ状態を示す図である。 本発明の実施の形態２に係る半導体装置の要部を拡大した平面図である。 本発明の実施の形態３に係る半導体装置のパッケージ本体の内部を示す平面図である。 図１０の要部を拡大した平面図である。
符号の説明
１３ ダイパッド
１４ インナーリード
１４ａ 差動信号用のインナーリード
１４ｂ 固定電位用インナーリード
１５ Ｔ字型インナーリード
１５ａ 第１リード部
１５ｂ 第２リード部
１６ ＧＮＤリード
１７ 半導体チップ
１８ パッド
１８ａ 差動信号用のパッド
１８ｂ 固定電位用パッド
２１ ワイヤー（第１ワイヤー）
２２ ＧＮＤワイヤー
２３ ワイヤー（第２ワイヤー）
２４ リード押え

Claims (9)

  1. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリードと、
    前記ダイパッドと前記複数のインナーリードとの間の領域に設けられ、接地されたＧＮＤリードと、
    前記ダイパッド上に搭載された半導体チップと、
    前記半導体チップ上の複数のパッドと前記複数のインナーリードをそれぞれ接続する複数のワイヤーと、
    前記複数のワイヤーの間に配置され、前記半導体チップ上のパッドと前記ＧＮＤリードを接続するＧＮＤワイヤーとを有し、
    隣接するインナーリードの先端の間隔が０．２ｍｍ以下であることを特徴とする半導体装置。
  2. ダイパッドと、
    前記ダイパッドの周りに設けられた複数のインナーリード及びＴ字型インナーリードと、
    前記ダイパッド上に搭載された半導体チップと、
    前記半導体チップ上の複数のパッドと前記複数のインナーリードをそれぞれ接続する複数の第１ワイヤーと、
    前記半導体チップ上のパッドと前記Ｔ字型インナーリードを接続する第２ワイヤーとを有し、
    前記Ｔ字型インナーリードは、
    前記ダイパッドと前記複数のインナーリードとの間の領域に設けられ前記複数のインナーリードの配列方向に延在する第１リード部と、
    前記複数のインナーリードの間に設けられ前記第１リード部に接続された第２リード部とを有し、
    前記第２ワイヤーは、前記Ｔ字型インナーリードの前記第１リード部にステッチボンドされていることを特徴とする半導体装置。
  3. 前記Ｔ字型インナーリードは、ワイヤボンディングの際にリード押えで押える部分の幅が、前記リード押えで押える部分の幅が一番細いインナーリードに比べて１．５倍以上であることを特徴とする請求項２に記載の半導体装置。
  4. 前記ダイパッドの周りに設けられた複数のインナーリードと、
    前記ダイパッド上に搭載された半導体チップと、
    前記半導体チップ上の複数のパッドと前記複数のインナーリードをそれぞれ接続する複数のワイヤーとを有し、
    前記複数のインナーリードは、互いに隣接する２本の差動信号用インナーリードを含み、
    前記２本の差動信号用インナーリードの間隔は、前記複数のインナーリードの最小間隔よりも広いことを特徴とする半導体装置。
  5. 前記複数のインナーリードは、前記差動信号用インナーリードに隣接する固定電位用インナーリードを含み、
    前記差動信号用インナーリードと前記固定電位用インナーリードの間隔は、前記複数のインナーリードの最小間隔よりも広いことを特徴とする請求項４に記載の半導体装置。
  6. 前記複数のインナーリードは、前記差動信号用インナーリードに隣接する固定電位用インナーリードを含み、
    前記２本の差動信号用インナーリードの間隔は、前記差動信号用インナーリードと前記固定電位用インナーリードの間隔よりも広いことを特徴とする請求項４に記載の半導体装置。
  7. 前記ダイパッドの周りに設けられた複数のインナーリードと、
    前記ダイパッド上に搭載された半導体チップと、
    前記半導体チップ上の複数のパッドと前記複数のインナーリードをそれぞれ接続する複数のワイヤーとを有し、
    前記複数のパッドは、互いに隣接する２個の差動信号用パッドを含み、
    前記２個の差動信号用パッドの間隔は、前記複数のパッドの最小間隔よりも広いことを特徴とする半導体装置。
  8. 前記複数のパッドは、前記差動信号用パッドに隣接する固定電位用パッドを含み、
    前記差動信号用パッドと前記固定電位用パッドの間隔は、前記複数のパッドの最小間隔よりも広いことを特徴とする請求項７に記載の半導体装置。
  9. 前記複数のパッドは、前記差動信号用パッドに隣接する固定電位用パッドを含み、
    前記２本の差動信号用パッドの間隔は、前記差動信号用パッドと前記固定電位用パッドの間隔よりも広いことを特徴とする請求項７に記載の半導体装置。
JP2007055247A 2007-03-06 2007-03-06 半導体装置 Pending JP2008218776A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007055247A JP2008218776A (ja) 2007-03-06 2007-03-06 半導体装置
TW097107439A TW200845342A (en) 2007-03-06 2008-03-04 Semiconductor device
US12/073,384 US7763966B2 (en) 2007-03-06 2008-03-05 Resin molded semiconductor device and differential amplifier circuit
CN2008100825992A CN101261973B (zh) 2007-03-06 2008-03-05 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007055247A JP2008218776A (ja) 2007-03-06 2007-03-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2008218776A true JP2008218776A (ja) 2008-09-18
JP2008218776A5 JP2008218776A5 (ja) 2010-04-08

Family

ID=39740812

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007055247A Pending JP2008218776A (ja) 2007-03-06 2007-03-06 半導体装置

Country Status (4)

Country Link
US (1) US7763966B2 (ja)
JP (1) JP2008218776A (ja)
CN (1) CN101261973B (ja)
TW (1) TW200845342A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134941A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置及び実装構造

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851863B (zh) * 2015-04-17 2017-11-28 华为技术有限公司 一种集成电路、引线键合封装芯片及倒装封装芯片
US11594517B2 (en) * 2018-07-12 2023-02-28 Rohm Co., Ltd. Semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5530210A (en) * 1978-08-25 1980-03-04 Hitachi Ltd Transistor amplifier circuit
JPH0388356A (ja) * 1989-08-31 1991-04-12 Toshiba Corp 集積回路及びその接続回路
JP2001007458A (ja) * 1999-06-18 2001-01-12 Matsushita Electric Ind Co Ltd 差動平衡信号伝送基板
JP2001102488A (ja) * 1999-09-28 2001-04-13 Hitachi Cable Ltd 半導体装置
JP2002076235A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
JP2002084107A (ja) * 2000-07-04 2002-03-22 Matsushita Electric Ind Co Ltd 伝送線路を有する多層配線基板
JP2007043146A (ja) * 2005-07-22 2007-02-15 Marvell World Trade Ltd 高速集積回路用のパッケージング

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2580674B2 (ja) 1988-02-08 1997-02-12 三菱電機株式会社 高周波用モールド型パッケージ
JPH0714976A (ja) 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
US5343074A (en) * 1993-10-04 1994-08-30 Motorola, Inc. Semiconductor device having voltage distribution ring(s) and method for making the same
JP2866572B2 (ja) * 1994-02-07 1999-03-08 三菱電機株式会社 半導体製造方法
KR0148077B1 (ko) * 1994-08-16 1998-08-01 김광호 분리된 다이 패드를 갖는 반도체 패키지
US5949132A (en) * 1995-05-02 1999-09-07 Texas Instruments Incorporated Dambarless leadframe for molded component encapsulation
WO1998001907A1 (en) * 1996-07-03 1998-01-15 Seiko Epson Corporation Resin-encapsulated semiconductor device and method of manufacturing the same
US6118173A (en) * 1996-11-14 2000-09-12 Nippon Steel Semiconductor Corporation Lead frame and a semiconductor device
US5903050A (en) * 1998-04-30 1999-05-11 Lsi Logic Corporation Semiconductor package having capacitive extension spokes and method for making the same
US6198163B1 (en) * 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6538336B1 (en) * 2000-11-14 2003-03-25 Rambus Inc. Wirebond assembly for high-speed integrated circuits
TW490826B (en) * 2001-05-02 2002-06-11 Siliconware Precision Industries Co Ltd Semiconductor package device and its manufacture method
US6903448B1 (en) * 2002-11-12 2005-06-07 Marvell International Ltd. High performance leadframe in electronic package
US6992377B2 (en) * 2004-02-26 2006-01-31 Freescale Semiconductor, Inc. Semiconductor package with crossing conductor assembly and method of manufacture
JP2006220453A (ja) * 2005-02-08 2006-08-24 Denso Corp 加速度センサ装置
US7479680B2 (en) * 2005-11-30 2009-01-20 California Micro Devices Method and apparatus that provides differential connections with improved ESD protection and routing
US8294249B2 (en) * 2008-08-05 2012-10-23 Integrated Device Technology Inc. Lead frame package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5530210A (en) * 1978-08-25 1980-03-04 Hitachi Ltd Transistor amplifier circuit
JPH0388356A (ja) * 1989-08-31 1991-04-12 Toshiba Corp 集積回路及びその接続回路
JP2001007458A (ja) * 1999-06-18 2001-01-12 Matsushita Electric Ind Co Ltd 差動平衡信号伝送基板
JP2001102488A (ja) * 1999-09-28 2001-04-13 Hitachi Cable Ltd 半導体装置
JP2002084107A (ja) * 2000-07-04 2002-03-22 Matsushita Electric Ind Co Ltd 伝送線路を有する多層配線基板
JP2002076235A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
JP2007043146A (ja) * 2005-07-22 2007-02-15 Marvell World Trade Ltd 高速集積回路用のパッケージング

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134941A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置及び実装構造
US8811028B2 (en) 2009-12-25 2014-08-19 Fujitsu Semiconductor Limited Semiconductor device and circuit board

Also Published As

Publication number Publication date
CN101261973B (zh) 2011-12-21
CN101261973A (zh) 2008-09-10
TW200845342A (en) 2008-11-16
US7763966B2 (en) 2010-07-27
US20080217750A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
US20180197850A1 (en) Semiconductor integrated circuit device
US7221184B2 (en) Semiconductor device with bus terminating function
US8767404B2 (en) Decoupling capacitor circuitry
US20130228867A1 (en) Semiconductor device protected from electrostatic discharge
US20190190257A1 (en) Chip esd protection circuit
US6396123B1 (en) Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns
JP2008218776A (ja) 半導体装置
US7250660B1 (en) ESD protection that supports LVDS and OCT
US8570075B2 (en) Gate driver with digital ground
US9609742B2 (en) Electrical characteristics of package substrates and semiconductor packages including the same
US20070120146A1 (en) Differential input/output device including electro static discharge (esd) protection circuit
US20190363060A1 (en) Apparatuses and methods for pin capacitance reduction including bond pads and circuits in a semiconductor device
JP2005086662A (ja) 半導体装置
US7015588B2 (en) Semiconductor device
KR20050092027A (ko) 정전 방전 보호 장치, 다이오드, 입력 버퍼 및 정전 방전보호 방법
JP2017034052A (ja) 半導体装置
JP2006135302A (ja) 半導体装置
JP2016219948A (ja) 入出力インターフェース回路
US7538414B2 (en) Semiconductor integrated circuit device
US7361981B2 (en) Pad layout
US20050057872A1 (en) Integrated circuit voltage excursion protection
US20070200140A1 (en) Electrostatic protection device for semiconductor circuit for decreasing input capacitance
KR20120033884A (ko) 정전기 방전 보호 회로 및 그 레이아웃 구조
KR100307046B1 (ko) 패드의하부에캐패시터를구비하는반도체장치
EP1542360B1 (en) Integrated circuit power supply circuit

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100222

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120124