JP2008217848A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ＤＲＡＭ等の半導体集積回路装置において、欠陥セルが存在する製品がなくても、救済回路の回路評価を可能にし、また、救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させる。
【解決手段】半導体集積回路装置のメモリセルに記憶されたデータを読み出すデータアンプ１に、擬似エラー信号生成回路２を組み込む。擬似エラー信号生成回路２は、テストモードエネーブル信号が活性化された時に、データアンプ１を非活性化し、データアンプ１に代わり、不良データとなる信号（期待データに反する“Ｈ”または“Ｌ”の信号）を出力する。また、データアンプエネーブル信号が活性化された時は、データアンプ１を活性化させ、データアンプ１により読み取られたメモリセルのデータを出力する。
【選択図】図１

Description

本発明は半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリ装置に関する。

ＤＲＡＭに代表されるメモリ製品において、組立後工程で不良アドレス（欠陥メモリセル）を救済する半導体回路技術が一般化してきた。

図２は、従来技術の半導体集積回路装置の回路構成を示すブロック図である（特許文献１を参照）、また、図４は、図２に示す半導体集積回路装置を改良した構成例を示す図である（特許文献２を参照）。

図２および図４に示す回路の詳細については、前記特許文献１、２において説明されているので、ここでは、その概要について説明する。

図２は、特許文献１で開示された半導体集積回路装置（ＳＤＲＡＭ）の回路構成を示す図である。図２に示す回路においては、メモリセルの不良アドレスを救済するために使用するヒューズ（Ｆｕｓｅ）２０Ｂに加えて、ＤＲＡＭの組立後の不良を救済する目的で、電気的にプログラム可能な不揮発性メモリ（ＮＶＲＡＭ）２０Ａが搭載されている。なお、図２に示されている回路ブロックはすべて、単結晶シリコンのような１個の半導体チップ上に形成される。

図２に示すＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）１０は、クロックに同期して動作する。ＳＤＲＡＭ１０は、メモリセルアレイ１１と、アドレスバッファ１２と、ロウアドレスデコーダ１３と、カラムアドレスデコーダ１４と、センスアンプ１５と、コマンドデコーダ１６と、モードレジスタ１７と、制御回路１８と、データ入出力回路１９と、アドレス比較回路２０と、クロック生成回路２１とを備えている。

メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配置され、例えば４つのバンクＢＡＮＫ０〜ＢＡＮＫ３からなる。アドレスバッファ１２は、外部から入力されるアドレスデータ（以下、アドレスと略す）をマルチプレックス方式で内部に取り込む。カラムアドレスデコーダ１４は、アドレスバッファ１２により取り込まれた列アドレスをデコードしてメモリセルアレイ１１内の対応するカラム（ビット線）を選択する。

ロウアドレスデコーダ１３は、アドレスバッファ１２により取り込まれた行アドレスをデコードしてメモリセルアレイ１１内の対応するワード線を選択する。センスアンプ１５は、データ読み出し時には選択されたビット線の電位を増幅出力し、データ書き込み時には外部からのデータをメモリセルに書き込む。コマンドデコーダ１６は、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けてコマンドを解釈する。

モードレジスタ１７には、入力されたコマンドに応じて動作モードが設定される。制御回路１８は、入力されたコマンドおよびモードレジスタ１７の状態に応じて内部の制御信号を生成する。データ入出力回路１９は、メモリセルアレイ１１から読み出されたデータを外部に出力したり、外部から入力されるデータを取り込んでセンスアンプ１５へ渡したりする。

アドレス比較回路２０は、ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性記憶素子（不揮発性メモリ）やヒューズ（アンチヒューズやレーザヒューズ等）を用いて不良アドレス（不良ラインに対応したアドレス情報）を記憶し、該不良アドレスと外部より入力（アクセス）されたアドレスとを比較し、一致した場合に、不良ラインの代わりにメモリセルアレイ１１内の予備メモリ行（冗長ライン）１１ａもしくはメモリ列（冗長ライン）１１ｂが選択されるようにする。この処理により、機能上不良ラインは、冗長ラインに置換されることになる。

不良アドレスは、１つではなくメモリセルアレイ１１の各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３ごとに、予備のメモリ行１１ａもしくは予備メモリ列１１ｂの数に応じて複数個（図２に示す例では２個）設定できるように構成される。

コマンドデコーダ１６に外部から入力される制御信号としては、チップを選択状態にするチップセレクト信号／ＣＳの他、行アドレスストロウブ信号／ＲＡＳ、データの書込み動作を指示するライトイネーブル信号／ＷＥなどがある。これらの信号のうち符号の前に、”／”が付されているものは、ロウレベルが有効レベルであることを意味している。

コマンドデコーダ１６は、これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレス信号の一部をデコードして、入力コマンドを解釈する。さらに、図２に示すＳＤＲＡＭにおけるコマンドとしては、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＩＴＥコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンドなどがある。

アドレス比較回路２０には、第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）２０Ａと、第２不良アドレス設定＆比較回路（ＦＵＳＥ）２０Ｂとが設けられている。第１不良アドレス設定＆比較回路２０Ａは、不良アドレス情報を設定するためのＥＰＲＯＭまたはＥＥＰＲＯＭ（ＮＶＲＡＭ）セルを有するとともに、その設定されたアドレスと入力アドレスを比較し一致したか否かを判定する。第２不良アドレス設定＆比較回路２０Ｂは、不良アドレス情報を設定するためのヒューズを有している。

なお、第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）２０Ａについても、ＥＰＲＯＭやＥＥＰＲＯＭに代えて、アンチヒューズ等のヒューズを使用する方法もある。

パッケージ封入前に検出された不良アドレスは、第２不良アドレス設定＆比較回路（ＦＵＳＥ）２０Ｂに設定される。パッケージ封入後に検出された不良アドレスは、第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）２０Ａに設定される。制御回路１８には、設定された不良アドレスと入力アドレスを比較した結果、一致した場合に予備メモリ行１１ａまたは予備メモリ列１１ｂを選択させる切換制御信号を発生し、アドレスデコーダ１３または１４に供給する回路が設けられている。

ヒューズによる不良アドレスの設定は、アンチヒューズ（又はレーザヒューズ等）による切断で行われる。ＥＰＲＯＭまたはＥＥＰＲＯＭへの不良アドレスへの設定は、テストモード時にアドレスバッファ１２により取り込まれたデータが、第１不良アドレス設定＆比較回路２０ＡへＥＰＲＯＭまたはＥＥＰＲＯＭセルの書込みデータとして入力されることで行われる。これにより、パッケージ封入後においても不良ビットの救済が可能とされる。

また、不良アドレスを検出する工程は、例えば、図３に示すように、テスト装置２００によるテストパターンを用いる方法により行われる。すなわち、テスト装置２００は、メモリ（チップ）２０１にメモリセルアレイ１１のアドレスとデータを入力し、メモリセルアレイ１１の所定のアドレスに所定のデータの書込みを行った後、メモリセルアレイ１１から読み出したデータと期待値データとを比較し、その比較結果をテスト装置２００のＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍｅｍｏｒｙ）に書込む（救済工程１）。

次いで、テスト装置２００は、ＦＢＭに書込まれたデータに基づいて、ソフトウェアで救済判定を行い、不良アドレスを検出する（救済工程２）。不良アドレスがテスト装置２００で検出されると、その不良アドレスを救済回路にプログラムするためのテストモードを実行する（救済工程３）。

テスト装置２００は、メモリ２０１内のアドレスバッファ１２に不良アドレスを入力し、制御信号をコマンドデコーダ１６に入力し、テストモードとし、制御回路１８により、不良アドレスを第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）２０Ａにプログラムする。上記の手順により、不揮発性メモリに不良アドレスがプログラムされることにより、救済工程が終了する。

また、図４に示す回路は、図２に示す回路を改良した構成例を示す図である。図２に示す構成では、テスト装置により得られた不良アドレス情報を、テストモードを用いて半導体集積回路装置内の不揮発性メモリ（ＥＥＰＲＯＭ等）へプログラムしており、テスト装置とチップ（半導体集積回路装置）間の情報転送がボトルネックとなり、テスト時間を増加させる要因となっていた問題を解決したものである。

このために、メモリセルアレイ１１のメモリセルの不良アドレスが書き込まれる不揮発性メモリセルアレイ（ＮＶＲＡＭ）１０５と、データ比較＆救済判定回路１１０とを備えている。その他の構成は図２に示す回路と同様であるので、同一の要素には同一の符号を付し、重複する説明は省略する。

データ比較＆救済判定回路１１０では、メモリセルアレイ１１のメモリセルから読み出された読出しデータと、メモリセルから読み出されるべき期待値データとを比較し、前記比較の結果を示す不一致信号（ｅｒｒ）を出力するデータ比較回路と、前記不一致信号（ｅｒｒ）に基づいて、不良アドレスを検出する救済判定回路とを備えている。データ比較＆救済判定回路１１０は、チップの内部において不良アドレスを検出し、その検出された不良アドレスを連続的に（テスト装置からのアクセスを必要とすることなく）、不揮発性メモリ１０５にプログラムする回路である。また、パラレルテスト、オンチップコンペアのテストモード状態であれば期待値はチップ内で生成されるため、テスト装置２００から期待値は出力されず、チップ内で、入力されたアドレスに対応するメモリセルから読み出されたデータと期待値が随時比較される。

なお、不揮発性メモリ（ＮＶＲＡＭ）１０５についても、ＥＰＲＯＭやＥＥＰＲＯＭに代えて、アンチヒューズ等のヒューズを使用する方法もある。

上述したように、従来の半導体集積回路装置においては、パラレルテスト等を実施し、不良メモリセルが存在した場合、前記不良メモリセルのアドレスをヒューズまたは不揮発性メモリにプログラムすることにより、不良メモリセルを救済している。

しかしながら、従来の方式には以下の問題点が存在する。
第１の問題点は、実製品内に欠陥セルがない限り、設計した救済回路の評価が出来ない点である。
第２の問題点は、アンチヒューズ等で救済したサンプルは不良解析に使用できなくなってしまう点である。この問題が発生する原因は、アンチヒューズ等で救済を行うとその不良サンプルが良品化してしまうことに起因する。
第３の問題点は、手持ちの評価用サンプルで実際に救済テストを行おうとする場合に、テストで使用する不良チップの数量を十分に確保できない場合がある。

上記、メモリセルの不良ビット救済用回路（アンチヒューズ等）を広く利用するに当たり、実製品による回路評価や救済用プログラムデバッグを効率良く実施するために専用モード（テストモード）の組み込み要求が高まりつつある。
特開２００２−２５２８８号公報 特開２００３−２５７１９４号公報

上述した従来技術の半導体集積回路装置に代表される救済回路は、パラレルテスト等で実製品を試験し、そこで不良と判定されない限り、欠陥セルの救済は行われない。従って、チップ内に欠陥セルが存在しない限り、設計した救済回路が正常動作するか、また組立後工程で不良セルを救済するためのテスタープログラムが正常に動作するかのデバッグを行うことが出来なという問題があった。

また、手持ちの評価用サンプルで実際に救済テストを行おうとする場合に、テストで使用する不良チップの数量を十分に確保できない場合があった。

本発明はこのような問題を解決するためになされたものであり、本発明の目的は、ＤＲＡＭ等の半導体集積回路装置において、欠陥メモリセルが存在する製品がなくても、救済回路の回路評価を可能にし、また、救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させ、さらに、テストで使用する不良チップの数量を十分に確保できるようにすることにある。

本発明は上記課題を解決するためになされたものであり、本発明の半導体集積回路装置は、メモリセルにデータを記憶するメモリセルアレイを有するとともに、前記メモリセルアレイ中の不良メモリセルのアドレスを不良アドレスとして記憶して救済する救済回路を有する半導体集積回路装置であって、前記メモリアレイ中の所定のアドレスのメモリセルに記憶されたデータを読み出す際に、該メモリセルの読み取りデータとして出力されるデータが、予め設定した期待値データに反する不良データとなるように操作することにより、当該メモリセルのアドレスを不良アドレス化させるテストモードを備えることを特徴とする。
上記構成からなる本発明の半導体集積回路装置では、メモリセルのパラレルテスト（複数のメモリセルの並列テスト）等の際に、テストモードがエネーブル（活性化）の時に限り、予め選定した所定のアドレスのメモリセルの出力データが強制的に不良データ（期待データに反するデータ）となるようにしている。
これにより、ＤＲＡＭ等の半導体集積回路装置において、欠陥メモリセルが存在する製品がなくても、救済回路の回路評価を可能にし、また、救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させ、さらに、テストで使用する不良チップの数量を十分に確保できるようになる。

また、本発明の半導体集積回路装置は、前記救済回路は、前記不良アドレスを記憶するヒューズ、または不揮発性メモリのいずれか一方または両方で構成されることを特徴とする。
これにより、ヒューズや不揮発性メモリを使用した救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させることができる。

また、本発明の半導体集積回路装置は、前記テストモードの際に、前記不良アドレス化させようとするメモリセルのデータを読み出すデータアンプに対し、該データアンプの出力信号を前記不良データの信号に置き換えて出力する擬似エラー信号生成回路を組み込んだことを特徴とする。
上記構成からなる本発明の半導体集積回路装置では、テストモードの際に、不良と判定させようとするメモリセルのデータを読み出すデータアンプに対し、該データアンプの出力信号を、強制的に不良データ（期待データに反するデータ）の信号にする擬似エラー信号生成回路を組み込む。
これにより、不良アドレス化させようとするメモリセルから出力されるデータを、不良データに置き換えるができる。このため、ＤＲＡＭ等の半導体集積回路装置において、欠陥メモリセルが存在する製品がなくても、救済回路の回路評価を可能にし、また、救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させることができる。

また、本発明の半導体集積回路装置は、前記データアンプは該データアンプを活性化または非活性化させるエネーブル信号入力端子を備え、前記擬似エラー信号生成回路は、前記テストモードを活性化する信号であるテストモードエネーブル信号が入力された場合に、前記データアンプのエネーブル信号入力端子に対し該データアンプを非活性化させる信号を出力するとともに、前記データアンプに代わり、不良データとなる信号を出力する手段と、前記テストモードエネーブル信号が入力されず、かつ前記データアンプを活性化する信号であるデータアンプエネーブル信号が入力された場合に、前記データアンプのエネーブル信号入力端子に対し該データアンプを活性化させる信号を出力するとともに、該データアンプからメモリセルに記憶されたデータを出力させる手段と、を備えることを特徴とする。
上記構成からなる本発明の半導体集積回路装置では、擬似エラー信号生成回路は、テストモードエネーブル信号が活性化された時は、データアンプを非活性化し、データアンプに代わり、不良データとなる信号（期待データに反する“Ｈ”または“Ｌ”の信号）を出力する。また、データアンプエネーブル信号が入力され時は、データアンプを活性化させ、データアンプにより読み取られたメモリセルのデータを出力する。
これにより、テストモードエネーブル信号、または、データアンプエネーブル信号を選択することで、データアンプから不良データの信号（期待データに反する“Ｈ”または“Ｌ”の信号）を出力させるか、または、メモリセルのデータを出力させるかの操作を容易に行うことができる。

本発明の半導体集積回路装置においては、第１の効果として、欠陥セルが存在する製品がなくても、半導体集積回路装置内の救済回路の回路評価が可能になる。
第２の効果として、従来の救済回路は欠陥セルを置換してしまうため、欠陥セルが存在するチップで救済を実行してしまうと、そのチップで欠陥セル自体の評価が出来なくなってしまうが、本発明の擬似エラー信号生成回路を搭載している製品であれば、あらゆるサンプルで置換ができるため、救済回路の評価やプログラムデバッグに使用するサンプルを選ぶことが出来る。
また、第３の効果として、手持ちの評価用サンプルで実際に救済テストを行おうとする場合に、テストで使用する不良チップの数量を十分に確保できるようになる。

［概要］
本発明の半導体集積回路装置（ＤＲＡＭ等）では、メモリセルのパラレルテスト（複数のメモリセルの並列テスト）等の際に、テストモードがエネーブル（ＥＮＡＢＬＥ）の時に限り、本発明による回路（擬似エラー信号生成回路）を組み込んだアドレスのメモリセルが強制的に不良となるようにしている。

従来の半導体集積回路装置においては、ヒューズ（アンチヒューズやレーザヒューズ等）や不揮発性メモリ（ＥＰＲＯＭまたはＥＥＰＲＯＭ等）を使用した救済回路に、欠陥セルの不良アドレスを設定することにより、メモリ組立後の工程で不良アドレス（欠陥セル）を救済することが可能であるが、本発明を利用することにより、ヒューズや不揮発性メモリを使用した救済回路の評価、および、不良アドレス救済を行うためのプログラムデバッグの効率を上げることが出来る。

［本発明の構成の説明］
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態に係わる半導体集積回路装置内のデータアンプに付加される擬似エラー信号生成回路の構成を示す図である。
前述した従来技術（特許文献１および特許文献２を参照）に代表される半導体集積回路（ＤＲＡＭ等）において、不良化させたい任意のアドレスのメモリセルに対応するセンスアンプ１５内のデータアンプ１に、図１に示す擬似エラー信号生成回路２を搭載することにより、パラレルテスト時等に所定のアドレスのメモリセルを強制的に不良と判定させる。

パラレルテストで不良と判定されたアドレスは、前述した従来技術の半導体集積回路と同様に、不良アドレスを救済回路（ヒューズや不揮発性メモリ）にプログラムし、不良アドレスを救済する。よって、救済前のテストでフェイルしていたサンプルが、救済後にパス化することにより、設計した救済回路が正常動作していることが確認できるようになる。

［回路動作の説明］
図１に示す回路は、データアンプ１に擬似エラー信号生成回路２（点線で囲まれた部分）を組み込んだ構成のものであり、図２および図４に示す従来のセンスアンプ１５内のデータアンプ１に擬似エラー信号生成回路２を追加した回路構成を示している。この擬似エラー信号生成回路２の部分を、テストモード使用時に常にフェイルさせたいメモリセルのアドレスに対応するデータアンプ１に組み込む。なお、データアンプ１は、メモリセルからコモンデータ線上に読み出されたデータ信号を増幅する回路である。

図１に示す回路において、テストモードエネーブル信号が“Ｈ（Ｈｉｇｈ）”になり活性化されると、インバータ素子３によりＰチャネルトランジスタ（Ｐ−ＣＨ＿Ｔｒ）４のゲートが“Ｌ（Ｌｏｗ）”となり、Ｐチャネルトランジスタ４がＯＮ（オン）し、データアンプ１の出力は、実際の出力データが例え“L”でも“Ｈ”を出力することになる。

従って、テストモードにエントリーしたとき擬似エラー信号生成回路２を仕込んだアドレスのビット（不良化させたいメモリセル）が選択されると、セルデータが“Ｈ／Ｌ”に関係なく必ず“Ｈ”が出力され、セルデータ“Ｌ”が期待値（予め設定した期待データ）のとき必ず上記アドレスが不良となる回路である。

なお、図２に示す回路において、データアンプ１に擬似エラー信号生成回路２を組み込んだ場合は、テスト装置２００（図３を参照）内に期待値データ保持され、このテスト装置２００内において、データアンプ１から出力される読み取りデータと期待データとが比較され不良アドレスが決定される。

また、図４に示す回路において、データアンプ１に擬似エラー信号生成回路２を組み込んだ場合は、パラレルテスト、オンチップコンペアのテストモード状態であれば期待値はチップ内で生成されるため、テスト装置２００から期待値は出力されない。チップ内で、入力されたアドレスに対応するメモリセルから読み出されたデータと期待値が随時比較される。

また、図１に戻り、パスゲート（ＴＧ１）は、Ｐチャネルトランジスタ５ＡとＮチャネルトランジスタ５Ｂとで構成され、パスゲート（ＴＧ２）は、Ｎチャネルトランジスタ６ＡとＰチャネルトランジスタ６Ｂとで構成される。

上記パスゲート（ＴＧ１）と、パスゲート（ＴＧ２）と、インバータ素子７とで構成される回路は、テストモードエネーブル信号と、データアンプエネーブル信号とを交互に選択して、データアンプ１のエネーブル信号端子（ＥＮ）に出力するように構成されている。

テストモードエネーブル信号端子が“Ｈ”になると、パスゲート（ＴＧ２）が選択され、データアンプ１のエネーブル信号端子（ＥＮ）が“Ｌ”となり、データアンプ１の出力が停止して、Ｐチャネルトランジスタ４からの“Ｈ”信号が、データ出力線（ＲＷＢＳ）に出力される。

テストモードエネーブル信号が“Ｌ”の場合は、パスゲート（ＴＧ２）が選択され、データアンプエネーブル信号がエネーブル信号端子（ＥＮ）に印加される。このデータアンプエネーブル信号を“Ｈ”にすることにより、データアンプ１を駆動して、メモリセルから読み出したセルデータをデータ出力線（ＲＷＢＳ）に出力させる。

このように、パスゲート（ＴＧ１）およびパスゲート（ＴＧ２）の機能により、テストモードエントリー時に、データアンプ１を活性化しないようにして、データアンプ１の出力と、Ｐチャネルトランジスタ４からの出力とが干渉しあわないようにする。

上記構成により、例えば擬似エラー信号生成回路２を、２つのアドレスのメモリセルに対応するデータアンプ１に組み込んだ場合、パラレルテストでテストモードを使用して実製品をテストすると、その２つのアドレスが２ビット不良として検出される。

あとは、前述した従来技術の半導体集積回路装置と同様の救済回路により、上記２ビットを救済する。

例えば、図２に示す回路においては、不良アドレスを、アドレス比較回路２０内に設けられた第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）２０Ａ、または第２不良アドレス設定＆比較回路（ＦＵＳＥ）２０Ｂに設定する。第１不良アドレス設定＆比較回路２０Ａは、不良アドレス情報を設定するためのＥＰＲＯＭまたはＥＥＰＲＯＭ（ＮＶＲＡＭ）セルを有するとともに、その設定されたアドレスと入力アドレスを比較し一致したか否かを判定する。第２不良アドレス設定＆比較回路２０Ｂは、不良アドレス情報を設定するためのヒューズを有している。

そして、外部よりアドレスが入力された場合に、アドレス比較回路２０は、入力されたアドレスと、前記第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）２０Ａ、または第２不良アドレス設定＆比較回路（ＦＵＳＥ）２０Ｂに設定されたアドレスとを比較し、一致した場合に、不良ラインの代わりにメモリセルアレイ１１内の予備メモリ行（冗長ライン）１１ａもしくはメモリ列（冗長ライン）１１ｂが選択されるようにする。

なお、上述した本発明の半導体集積回路装置においては、図１に示す擬似エラー信号生成回路２が、テストモードエネーブル（ＥＮＡＢＬＥ）時は、メモリセルに記憶されたセルデータによらず、“Ｈ”を出力し、セルデータ“Ｌ”期待のときに強制的にフェイルさせる回路構成であったが、これをセルデータ“Ｈ”期待のときに強制的に“Ｌ”を出力させるようにしてもよい。

以上説明した本発明の半導体集積回路装置においては、センスアンプ部内のデータアンプ１に擬似エラー信号生成回路２を組み込むことにより、メモリセルのパラレルテスト（複数のメモリセルの並列テスト）等の際に、テストモードエネーブル（ＥＮＡＢＬＥ）の時に限り、本発明の回路を仕込んだアドレスのメモリセルが強制的に不良となるようする。そして、アンチヒューズ（または、レーザーヒューズや、ＥＰＲＯＭまたはＥＥＰＲＯＭ等）により不良アドレス（欠陥セル）を救済させる。

これにより、第１の効果として、欠陥セルが存在する製品がなくても、半導体集積回路装置内の救済回路の回路評価が可能になる。
第２の効果として、救済回路は欠陥セルを置換してしまうため、欠陥セルが存在するチップで不良アドレスの救済を実行してしまうと、そのチップにおいて欠陥セル自体の評価が出来なくなってしまうが、本発明の回路を搭載している製品であれば、あらゆるサンプルで置換ができるため、救済回路の評価やプログラムデバッグに使用するサンプルを選ぶことが出来る。

以上、本発明の実施の形態について説明したが、本発明の半導体集積回路装置および該半導体集積回路装置内の擬似エラー信号生成回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明においては、欠陥セルが存在する製品がなくても、半導体集積回路装置内の救済回路の回路評価が可能になるので、本発明は、組立後工程で不良メモリセルを救済する半導体集積回路の回路評価や、組立後工程で不良メモリセルを救済するプログラムのデバッグ等に有用である。

本発明の実施の形態に係わる半導体集積回路装置内の擬似エラー信号生成回路の構成を示す図である。 従来技術の半導体集積回路装置の回路構成を示す図である。 半導体集積回路装置のテスト方法を説明するための図である 図２に示す半導体集積回路装置を改良した構成例を示す図である

符号の説明

１・・・データアンプ、２・・・擬似エラー信号生成回路、３、７・・・インバータ素子、４、５Ａ、６Ｂ・・・Ｐチャネルトランジスタ（ＰＭＯＳ）、５Ｂ、６Ａ・・・Ｎチャネルトランジスタ（ＮＭＯＳ）、１１・・・メモリセルアレイ、１１ａ・・・予備メモリ行、１１ｂ・・・予備メモリ列、１２・・・アドレスバッファ、１３・・・ロウアドレスデコーダ、１４・・・カラムアドレスデコーダ、１５・・・センスアンプ、１６・・・コマンドデコーダ、１７・・・モードレジスタ、１８・・・制御回路、１９・・・データ入出力回路、２０・・・アドレス比較回路、２０Ａ・・・第１不良アドレス設定＆比較回路（ＮＶＲＡＭ）、２０Ｂ・・・第２不良アドレス設定＆比較回路（ＦＵＳＥ）、２１・・・クロック生成回路、１０５・・・不揮発性メモリ（ＮＶＲＡＭ）、１１０・・・データ比較＆救済判定回路、ＴＧ１、ＴＧ２・・・パスゲート、２００・・・テスト装置、２０１・・・メモリ

Claims (4)

1. メモリセルにデータを記憶するメモリセルアレイを有するとともに、前記メモリセルアレイ中の不良メモリセルのアドレスを不良アドレスとして記憶して救済する救済回路を有する半導体集積回路装置であって、
   前記メモリアレイ中の所定のアドレスのメモリセルに記憶されたデータを読み出す際に、該メモリセルの読み取りデータとして出力されるデータが、予め設定した期待データに反する不良データとなるように操作することにより、当該メモリセルのアドレスを不良アドレス化させるテストモードを
   備えることを特徴とする半導体集積回路装置。
2. 前記救済回路は、前記不良アドレスを記憶するヒューズ、または不揮発性メモリのいずれか一方または両方で構成されること
   を特徴とする請求項１に記載の半導体集積回路装置。
3. 前記テストモードの際に、
   前記不良アドレス化させようとするメモリセルのデータを読み出すデータアンプに対し、該データアンプの出力信号を前記不良データの信号に置き換えて出力する擬似エラー信号生成回路を組み込んだこと
   を特徴とする請求項１または請求項２に記載の半導体集積回路装置。
4. 前記データアンプは該データアンプを活性化または非活性化させるエネーブル信号入力端子を備え、
   前記擬似エラー信号生成回路は、
   前記テストモードを活性化する信号であるテストモードエネーブル信号が入力された場合に、前記データアンプのエネーブル信号入力端子に対し該データアンプを非活性化させる信号を出力するとともに、前記データアンプに代わり、不良データとなる信号を出力する手段と、
   前記テストモードエネーブル信号が入力されず、かつ前記データアンプを活性化する信号であるデータアンプエネーブル信号が入力された場合に、前記データアンプのエネーブル信号入力端子に対し該データアンプを活性化させる信号を出力するとともに、該データアンプからメモリセルに記憶されたデータを出力させる手段と、
   を備えることを特徴とする請求項３に記載の半導体集積回路装置。

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