JP2008205205A

JP2008205205A - Semiconductor device, and manufacturing method thereof

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Publication number: JP2008205205A
Application number: JP2007039808A
Authority: JP
Inventors: Sachiko Tanaka; 佐智子田中; Jun Saito; 順斎藤; Mihiro Nakagawa; 未浩中川; Takeshi Nishiwaki; 剛西脇
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2007-02-20
Filing date: 2007-02-20
Publication date: 2008-09-04
Anticipated expiration: 2027-02-20
Also published as: JP5443670B2

Abstract

PROBLEM TO BE SOLVED: To provide a technique to manufacture a semiconductor device having a reduced ON-voltage or a reduced ON-resistance with stable performance. SOLUTION: In the semiconductor device, the impurity concentration of its body region 52 (a second semiconductor region) is so varied as to be dependent on the depth measured from a front surface 11a of its semiconductor layer 11. It has the local maximum values of its impurity concentration both in a depth D1 (a first deep portion) more approximated to the side of the front surface 11a than an intermediate depth D2 wherein its floating semiconductor region 70 is formed and in a depth D3 (a second deep portion) more approximated to the side of its deep portion than the intermediate depth D2 wherein its floating semiconductor region 70 is formed. COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、オン電圧あるいはオン抵抗を低減化する半導体装置に関し、安定した性能を有する半導体装置を製造する技術に関する。 The present invention relates to a semiconductor device that reduces on-voltage or on-resistance, and relates to a technique for manufacturing a semiconductor device having stable performance.

半導体装置のオン電圧あるいはオン抵抗を低減化する技術が研究されている。
一例として、特許文献１にオン電圧を低減化することができるＩＧＢＴが開示されている。本明細書に添付した図１０に示すように、このＩＧＢＴ１００は、エミッタ電極Ｅとコレクタ電極Ｃ間を流れる電流のオン・オフを制御するトレンチゲート電極１３４を備えている。 A technique for reducing the on-voltage or on-resistance of a semiconductor device has been studied.
As an example, Patent Document 1 discloses an IGBT that can reduce the on-voltage. As shown in FIG. 10 attached to this specification, the IGBT 100 includes a trench gate electrode 134 for controlling on / off of a current flowing between the emitter electrode E and the collector electrode C.

ここで、ＩＧＢＴ１００のオン状態の動作を説明する。ＩＧＢＴ１００をオン状態とするためには、エミッタ電極Ｅを接地し、コレクタ電極Ｃに正電圧を印加し、トレンチゲート電極１３４に閾値以上のゲート電圧を印加する。これにより、ｐ型の上部ボディ領域１５０及び下部ボディ領域１５１のうち、ゲート絶縁膜１３２を介してトレンチゲート電極１３４と対向する箇所がｎ型に反転し、チャネル領域が形成される。ｎ型のエミッタ領域１６０から放出された多数キャリア（電子）がチャネル領域を経由してｎ⁻型のドリフト領域１２０へ注入され、ｎ^＋型のバッファ領域１３０内に蓄積する。多数キャリアがバッファ領域１３０に蓄積すると、バッファ領域１３０とｐ^＋型のコレクタ領域１４０の接触電位差が低下し、コレクタ領域１４０からバッファ領域１３０とドリフト領域１２０へ少数キャリア（ホール）が注入される。これによりバッファ領域１３０及びドリフト領域１２０に伝導度変調現象が起こり、ＩＧＢＴ１００が低いオン電圧でオン状態となる。コレクタ領域１４０から注入された少数キャリアは、多数キャリアと再結合して消滅するか、ボディ領域１５０，１５１とボディコンタクト領域１６１を経由して接地されているエミッタ電極Ｅへと排出される。 Here, the operation of the IGBT 100 in the on state will be described. In order to turn on the IGBT 100, the emitter electrode E is grounded, a positive voltage is applied to the collector electrode C, and a gate voltage higher than the threshold is applied to the trench gate electrode 134. As a result, in the p-type upper body region 150 and lower body region 151, the portion facing the trench gate electrode 134 through the gate insulating film 132 is inverted to n-type, and a channel region is formed. Majority carriers (electrons) emitted from the n-type emitter region 160 are injected into the n ⁻ -type drift region 120 through the channel region and accumulated in the n ⁺ -type buffer region 130. When majority carriers accumulate in the buffer region 130, the contact potential difference between the buffer region 130 and the p ⁺ -type collector region 140 decreases, and minority carriers (holes) are injected from the collector region 140 into the buffer region 130 and the drift region 120. As a result, a conductivity modulation phenomenon occurs in the buffer region 130 and the drift region 120, and the IGBT 100 is turned on at a low on voltage. Minority carriers injected from the collector region 140 are recombined with the majority carriers and disappear, or are discharged to the grounded emitter electrode E via the body regions 150 and 151 and the body contact region 161.

ＩＧＢＴ１００には、上部ボディ領域１５０と下部ボディ領域１５１に挟まれているとともに、電気的にフローティング状態であるｎ型のフローティング半導体領域１７０が形成されている。フローティング半導体領域１７０は、エミッタ領域１６０よりも低濃度であるとともに、ドリフト領域１２０よりも高濃度のｎ型の不純物を含んでいる。フローティング半導体領域１７０と上部ボディ領域１５０の界面に形成されるポテンシャル障壁によって、エミッタ電極Ｅへと排出される少数キャリアがドリフト領域１２０内に溜まり易くなる。これにより、エミッタ・コレクタ電極間の少数キャリア濃度が大きくなり、オン電圧が低減化される。 The IGBT 100 is formed with an n-type floating semiconductor region 170 sandwiched between the upper body region 150 and the lower body region 151 and being in an electrically floating state. Floating semiconductor region 170 has a lower concentration than emitter region 160 and contains an n-type impurity at a higher concentration than drift region 120. Due to the potential barrier formed at the interface between the floating semiconductor region 170 and the upper body region 150, minority carriers discharged to the emitter electrode E are likely to accumulate in the drift region 120. This increases the minority carrier concentration between the emitter and collector electrodes and reduces the on-voltage.

特願２００４−１４１７９７号Japanese Patent Application No. 2004-141797

図１１を参照してＩＧＢＴ１００の一般的な製造方法を説明する。図１１には、ＩＧＢＴ１００の半導体層１１１の表面１１１ａからの深さＤに対応する不純物濃度Ｍを示す。図１１では、実線でｐ型不純物の濃度を示す。また、一点鎖線でｎ型不純物の濃度を示す。
ＩＧＢＴ１００を製造するために、まず、ｎ⁻型の半導体基板を準備する。半導体基板の半導体層１１１の表面１１１ａからトレンチを形成し、トレンチの内壁にゲート酸化膜１３２を形成する。表面１１１ａからｐ型不純物注入する。その後熱処理を行なうことにより、ｐ型不純物の拡散領域Ｐ０が形成される。表面１１１ａからｎ型不純物注入する。その後熱処理を行なうことにより、ｎ型不純物の拡散領域Ｎ１が形成される。中間深さＤ２で、その注入量が極大をなるようにｎ型不純物を注入する。その後熱処理を行なうことにより、ｎ型不純物が中間深さＤ２から所定の幅に至るまで拡散し、拡散領域Ｎ２が形成される。
拡散領域Ｐ０，Ｎ１，Ｎ２を形成する順序は、上記した順序に限定されるものではない。また、不純物注入後の熱処理は、少なくとも一部をまとめて実施してもよい。 A general manufacturing method of the IGBT 100 will be described with reference to FIG. FIG. 11 shows the impurity concentration M corresponding to the depth D from the surface 111 a of the semiconductor layer 111 of the IGBT 100. In FIG. 11, the solid line indicates the concentration of the p-type impurity. Further, the concentration of n-type impurities is indicated by a one-dot chain line.
In order to manufacture the IGBT 100, first, an n ⁻ type semiconductor substrate is prepared. A trench is formed from the surface 111a of the semiconductor layer 111 of the semiconductor substrate, and a gate oxide film 132 is formed on the inner wall of the trench. A p-type impurity is implanted from the surface 111a. Then, a heat treatment is performed to form a p-type impurity diffusion region P0. An n-type impurity is implanted from the surface 111a. Thereafter, heat treatment is performed to form an n-type impurity diffusion region N1. The n-type impurity is implanted so that the implantation amount becomes a maximum at the intermediate depth D2. By subsequently performing heat treatment, the n-type impurity is diffused from the intermediate depth D2 to a predetermined width, and a diffusion region N2 is formed.
The order of forming the diffusion regions P0, N1, and N2 is not limited to the order described above. In addition, the heat treatment after the impurity implantation may be performed at least partially.

ここで、ｐ型不純物とｎ型不純物の双方が含まれている半導体領域では、同濃度ずつの不純物が、実質的には相殺されるとみることができる。そして、その半導体領域は、濃度が高い方の不純物と同じ導電型の半導体領域となる。
したがって、図１１に示すように、半導体層１１１の表面１１１ａから浅い領域では、拡散領域Ｎ１によるｎ型半導体領域が形成される。この領域がエミッタ領域１６０となる。エミッタ領域１６０の下部には、拡散領域Ｐ０によるｐ型半導体領域が形成される。この領域が上部ボディ領域１５０となる。上部ボディ領域１５０の下部には、拡散領域Ｎ２によるｎ型半導体領域が形成される。この領域がフローティング半導体領域１７０となる。フローティング半導体領域１７０の下部には、拡散領域Ｐ０によるｐ型半導体領域が形成される。この領域が下部ボディ領域１５１となる。 Here, in a semiconductor region containing both p-type impurities and n-type impurities, it can be considered that impurities of the same concentration are substantially offset. The semiconductor region becomes a semiconductor region having the same conductivity type as the impurity having a higher concentration.
Therefore, as shown in FIG. 11, in the region shallow from the surface 111a of the semiconductor layer 111, an n-type semiconductor region is formed by the diffusion region N1. This region becomes the emitter region 160. Under the emitter region 160, a p-type semiconductor region is formed by the diffusion region P0. This region becomes the upper body region 150. Below the upper body region 150, an n-type semiconductor region is formed by the diffusion region N2. This region becomes the floating semiconductor region 170. Under the floating semiconductor region 170, a p-type semiconductor region is formed by the diffusion region P0. This region becomes the lower body region 151.

上記した製造方法では、上部ボディ領域１５０と下部ボディ領域１５１の双方を、拡散領域Ｐ０のみによって形成している。このため、拡散領域Ｐ０は、表面１１１ａから深い領域まで不純物を熱拡散させる必要がある。したがって、実際に形成される拡散領域Ｐ０は、その形成領域や不純物濃度分布に個体差が発生し易い。
フローティング半導体領域１７０を形成するための拡散領域Ｎ２は、拡散領域Ｐ０と重なっている。したがって、実際に形成されるフローティング半導体領域１７０の形成領域や不純物濃度分布は、実際に形成される拡散領域Ｐ０の影響を受けて個体差が発生し易い。これにより、フローティング半導体領域１７０を有する半導体装置の性能がばらつき易い。
本発明は、オン電圧あるいはオン抵抗を低減化する半導体装置を、安定した性能で製造する技術を提供する。 In the manufacturing method described above, both the upper body region 150 and the lower body region 151 are formed only by the diffusion region P0. For this reason, the diffusion region P0 needs to thermally diffuse impurities from the surface 111a to a deep region. Therefore, the diffusion region P0 that is actually formed tends to have individual differences in the formation region and impurity concentration distribution.
A diffusion region N2 for forming the floating semiconductor region 170 overlaps with the diffusion region P0. Therefore, the formation region and the impurity concentration distribution of the floating semiconductor region 170 that is actually formed are likely to vary due to the influence of the diffusion region P0 that is actually formed. Thereby, the performance of the semiconductor device having the floating semiconductor region 170 is likely to vary.
The present invention provides a technique for manufacturing a semiconductor device with reduced on-voltage or on-resistance with stable performance.

本発明の半導体装置は、第１半導体領域と第２半導体領域と第３半導体領域とフローティング半導体領域と、トレンチと、絶縁層と、トレンチゲート電極を備えている。第１半導体領域は、半導体層の表面に臨んでいるとともに、第１導電型の不純物を含んでいる。第２半導体領域は、第１半導体領域を取り囲んでいるとともに、第２導電型の不純物を含んでいる。第３半導体領域は、第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されているとともに、第１導電型の不純物を含んでいる。フローティング半導体領域は、第２半導体領域内の中間深さに形成されており、第１導電型の不純物を含んでいるとともに、第１半導体領域と第３半導体領域の双方から第２半導体領域によって電気的に絶縁されている。トレンチは、第１半導体領域の表面から半導体層の深さ方向に伸びており、第２半導体領域を貫通しているとともに、その底面が第３半導体領域に突出している。絶縁層は、トレンチの内面を覆っている。トレンチゲート電極は、絶縁層で取り囲まれた状態でトレンチ内に収容されている。本発明の半導体装置は、第２半導体領域の不純物濃度は半導体層の表面からの深さに依存して変化しており、フローティング半導体領域が形成されている中間深さよりも表面側の第１深部とフローティング半導体領域が形成されている中間深さよりも深部側の第２深部の双方において濃度の極大値を有している。
トレンチの深さ方向に、複数個のフローティング半導体領域が形成されていてもよい。すなわち、複数個の上記「中間深さ」があってもよいし、複数個の上記「第１深部」や複数個の上記「第２深部」があってもよい。
フローティング半導体領域は、隣接するトレンチ間に亘って連続していてもよいし、連続していなくてもよい。 The semiconductor device of the present invention includes a first semiconductor region, a second semiconductor region, a third semiconductor region, a floating semiconductor region, a trench, an insulating layer, and a trench gate electrode. The first semiconductor region faces the surface of the semiconductor layer and includes a first conductivity type impurity. The second semiconductor region surrounds the first semiconductor region and includes an impurity of the second conductivity type. The third semiconductor region is formed below the second semiconductor region, is separated from the first semiconductor region by the second semiconductor region, and contains a first conductivity type impurity. The floating semiconductor region is formed at an intermediate depth in the second semiconductor region, contains a first conductivity type impurity, and is electrically charged by the second semiconductor region from both the first semiconductor region and the third semiconductor region. Is electrically insulated. The trench extends from the surface of the first semiconductor region in the depth direction of the semiconductor layer, penetrates through the second semiconductor region, and protrudes from the bottom surface of the third semiconductor region. The insulating layer covers the inner surface of the trench. The trench gate electrode is accommodated in the trench in a state surrounded by the insulating layer. In the semiconductor device of the present invention, the impurity concentration of the second semiconductor region changes depending on the depth from the surface of the semiconductor layer, and the first deep portion on the surface side of the intermediate depth where the floating semiconductor region is formed. And the second deep portion on the deeper side than the intermediate depth where the floating semiconductor region is formed have a maximum value of concentration.
A plurality of floating semiconductor regions may be formed in the depth direction of the trench. That is, there may be a plurality of the “intermediate depths”, a plurality of the “first deep portions”, and a plurality of the “second deep portions”.
The floating semiconductor region may or may not be continuous between the adjacent trenches.

従来の技術では、上記中間深さよりも表面側の第２半導体領域と、上記中間深さよりも深部側の第２半導体領域を１つの第２導電型不純物拡散領域によって形成していた。
本明細書で開示する半導体装置は、上記中間深さよりも表面側の第２半導体領域を第１深部で濃度の極大値を有する第２導電型不純物拡散領域によって形成している。また、上記中間深さよりも深部側の第２半導体領域を第２深部で濃度の極大値を有する第２導電型不純物拡散領域によって形成している。これにより、それぞれの第２導電型不純物拡散領域について、第２導電型不純物を拡散させるべき領域が、従来と比較して狭くなる。このため、従来と比較して、実際に形成される各第２導電型不純物拡散領域の形成領域や不純物濃度の分布に個体差が発生し難い。これにより、実際に形成されるフローティング半導体領域の形成領域や不純物濃度の分布に個体差が発生し難い。フローティング半導体領域と、第１深部で濃度の極大値を有する第２導電型不純物の拡散領域によって形成される第２半導体領域の界面に形成されるポテンシャル障壁の大きさが安定する。これにより、少数キャリアを第３半導体領域に蓄積する効果が安定する。オン電圧あるいはオン抵抗を低減化するためにフローティング半導体領域を備えているとともに、安定した性能の半導体装置を形成することができる。 In the prior art, the second semiconductor region on the surface side of the intermediate depth and the second semiconductor region on the deeper side of the intermediate depth are formed by one second conductivity type impurity diffusion region.
In the semiconductor device disclosed in this specification, the second semiconductor region on the surface side of the intermediate depth is formed by the second conductivity type impurity diffusion region having a maximum value of concentration in the first deep portion. Further, the second semiconductor region deeper than the intermediate depth is formed by a second conductivity type impurity diffusion region having a maximum concentration at the second deep portion. Thereby, about each 2nd conductivity type impurity diffusion area | region, the area | region which should diffuse 2nd conductivity type impurity becomes narrow compared with the past. Therefore, individual differences are less likely to occur in the formation region of each second conductivity type impurity diffusion region and the distribution of the impurity concentration that are actually formed as compared with the conventional case. Thereby, individual differences are unlikely to occur in the formation region of the floating semiconductor region actually formed and the distribution of impurity concentration. The size of the potential barrier formed at the interface between the floating semiconductor region and the second semiconductor region formed by the diffusion region of the second conductivity type impurity having the maximum value of concentration in the first deep portion is stabilized. This stabilizes the effect of accumulating minority carriers in the third semiconductor region. In order to reduce the on-voltage or on-resistance, a floating semiconductor region is provided, and a semiconductor device with stable performance can be formed.

第１深部で濃度の極大値を有する第２導電型不純物拡散領域と第２深部で濃度の極大値を有する第２導電型不純物拡散領域が分離されていることが好ましい。
この構成によると、第１深部で濃度の極大値を有する第２導電型不純物の拡散領域と、第２深部で濃度の極大値を有する第２導電型物の拡散領域とが存在しない分離領域が形成される。フローティング半導体領域を形成する第１導電型不純物拡散領域の不純物濃度が極大値を示す深さ（中間深さ）を、この分離領域内に配置することができる。実際に形成されるフローティング半導体領域の不純物濃度の極大値が、実際に形成される第２導電型不純物拡散領域の不純物の存在に影響を受けることがなく安定している。 It is preferable that the second conductivity type impurity diffusion region having a maximum concentration value in the first deep portion and the second conductivity type impurity diffusion region having a maximum concentration value in the second deep portion are separated.
According to this configuration, the isolation region where the diffusion region of the second conductivity type impurity having the maximum concentration value in the first deep portion and the diffusion region of the second conductivity type material having the maximum concentration value in the second deep portion does not exist. It is formed. A depth (intermediate depth) at which the impurity concentration of the first conductivity type impurity diffusion region forming the floating semiconductor region has a maximum value can be disposed in the isolation region. The maximum value of the impurity concentration of the floating semiconductor region actually formed is stable without being affected by the presence of impurities in the second conductivity type impurity diffusion region actually formed.

第１深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域が分離されていることが好ましい。
この構成によると、実際に形成されるフローティング半導体領域に含まれる不純物量が、実際に形成される第１深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。 It is preferable that the diffusion region of the second conductivity type impurity having the maximum value of concentration in the first deep portion is separated from the diffusion region of the first conductivity type impurity forming the floating semiconductor region.
According to this configuration, the amount of impurities contained in the actually formed floating semiconductor region affects the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum concentration value in the first deep portion that is actually formed. Stable without receiving.

第１深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域の間に、不純物濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域が形成されていることが好ましい。
この構成によると、第１深部で濃度の極大値を有する第２導電型不純物の拡散領域と、フローティング半導体領域を形成する第１導電型不純物の拡散領域が高抵抗領域で分離されている。したがって、実際に形成されるフローティング半導体領域に含まれる不純物量が、さらに、実際に形成される第１深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。 A high impurity concentration of 1 × 10 ¹⁴ / cm ³ or less between the diffusion region of the second conductivity type impurity having the maximum concentration in the first deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. A resistance region is preferably formed.
According to this configuration, the diffusion region of the second conductivity type impurity having the maximum value of concentration in the first deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region are separated by the high resistance region. Therefore, the amount of impurities contained in the actually formed floating semiconductor region is further affected by the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum concentration in the first deep portion actually formed. Stable without.

第２深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域が分離されていることが好ましい。
この構成によると、実際に形成されるフローティング半導体領域に含まれる不純物量が、実際に形成される第２深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。 It is preferable that the diffusion region of the second conductivity type impurity having the maximum value of concentration in the second deep portion is separated from the diffusion region of the first conductivity type impurity forming the floating semiconductor region.
According to this configuration, the amount of impurities contained in the actually formed floating semiconductor region affects the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum value of concentration in the second deep part actually formed. Stable without receiving.

第２深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域の間に、不純物濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域が形成されていることが好ましい。
この構成によると、第２深部で濃度の極大値を有する第２導電型不純物の拡散領域と、フローティング半導体領域を形成する第１導電型不純物の拡散領域が高抵抗領域で分離されている。したがって、実際に形成されるフローティング半導体領域に含まれる不純物量が、さらに、実際に形成される第２深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。 A high impurity concentration of 1 × 10 ¹⁴ / cm ³ or less between the diffusion region of the second conductivity type impurity having the maximum concentration in the second deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. A resistance region is preferably formed.
According to this configuration, the diffusion region of the second conductivity type impurity having the maximum value of concentration in the second deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region are separated by the high resistance region. Therefore, the amount of impurities contained in the actually formed floating semiconductor region is further affected by the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum concentration in the second deep portion actually formed. Stable without.

第１深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域が分離されており、かつ、第２深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域が分離されていることが好ましい。
この構成によると、実際に形成されるフローティング半導体領域に含まれる不純物量が、実際に形成される第１深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。さらに、実際に形成されるフローティング半導体領域に含まれる不純物量が、実際に形成される第２深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。 The diffusion region of the second conductivity type impurity having the maximum concentration value in the first deep portion is separated from the diffusion region of the first conductivity type impurity forming the floating semiconductor region, and the maximum concentration value in the second deep portion is It is preferable that the diffusion region of the second conductivity type impurity and the diffusion region of the first conductivity type impurity forming the floating semiconductor region are separated.
According to this configuration, the amount of impurities contained in the actually formed floating semiconductor region affects the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum concentration value in the first deep portion that is actually formed. Stable without receiving. Further, the amount of impurities contained in the actually formed floating semiconductor region is not affected by the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum value of the concentration in the second deep part actually formed. stable.

第１深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域の間に、不純物濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域が形成されており、かつ、第２深部で濃度の極大値を有する第２導電型不純物の拡散領域とフローティング半導体領域を形成する第１導電型不純物の拡散領域の間に、不純物濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域が形成されていることが好ましい。
この構成によると、第１深部で濃度の極大値を有する第２導電型不純物の拡散領域と、フローティング半導体領域を形成する第１導電型不純物の拡散領域が高抵抗領域で分離されている。さらに、第２深部で濃度の極大値を有する第２導電型不純物の拡散領域と、フローティング半導体領域を形成する第１導電型不純物の拡散領域が高抵抗領域で分離されている。したがって、実際に形成されるフローティング半導体領域に含まれる不純物量が、実際に形成される第１深部で濃度の極大値を有する第２導電型不純物の拡散領域と実際に形成される第２深部で濃度の極大値を有する第２導電型不純物の拡散領域の不純物の存在に影響を受けることなく安定している。 A high impurity concentration of 1 × 10 ¹⁴ / cm ³ or less between the diffusion region of the second conductivity type impurity having the maximum concentration in the first deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. A resistance region is formed, and the impurity concentration is between the diffusion region of the second conductivity type impurity having a maximum concentration value in the second deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. It is preferable that a high resistance region of 1 × 10 ¹⁴ / cm ³ or less is formed.
According to this configuration, the diffusion region of the second conductivity type impurity having the maximum value of concentration in the first deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region are separated by the high resistance region. Further, the diffusion region of the second conductivity type impurity having the maximum value of concentration in the second deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region are separated by the high resistance region. Therefore, the amount of impurities contained in the floating semiconductor region actually formed is different between the diffusion region of the second conductivity type impurity having the maximum value of concentration in the first deep portion actually formed and the second deep portion actually formed. It is stable without being affected by the presence of impurities in the diffusion region of the second conductivity type impurity having the maximum value of concentration.

本発明を半導体装置の製造方法に具現化することもできる。
その製造方法は、トレンチ形成工程と、絶縁膜形成工程と、第１半導体領域形成工程と、フローティング半導体領域形成工程と、第２半導体領域の第１形成工程と、第２半導体領域の第２形成工程を備えている。
トレンチ形成工程では、半導体層の深さ方向にトレンチを形成する。絶縁膜形成工程では、トレンチの内面に絶縁膜を形成する。第１半導体領域形成工程では、半導体層の表面から第１導電型の不純物を注入し、半導体層の表面に臨んでいるとともにトレンチに接している第１半導体領域を形成する。フローティング半導体領域形成工程では、第１半導体領域よりも深部側であるとともに、トレンチの底面よりも表面側である中間深さにその注入量が極大となるように第１導電型の不純物を注入し、第１半導体領域と離間しているフローティング半導体領域を形成する。第２半導体領域の第１形成工程では、中間深さよりも表面側の第１深部でその注入量が極大となるように第２導電型の不純物を注入し、トレンチに接するとともに第１半導体領域を取り囲む上部第２半導体領域を形成する。第２半導体領域の第２形成工程では、中間深さよりも深部側の第２深部でその注入量が極大となるように第２導電型の不純物を注入し、トレンチに接し、上部第２半導体領域と連通するとともに、上部第２半導体領域との間でフローティング半導体領域を挟む下部第２半導体領域を形成する。
なお、トレンチ形成工程と、絶縁膜形成工程と、第１半導体領域形成工程と、フローティング半導体領域形成工程と、第２半導体領域の第１形成工程と、第２半導体領域の第２形成工程を実行する順序は、この順序に限定されるものではない。 The present invention can also be embodied in a method for manufacturing a semiconductor device.
The manufacturing method includes a trench formation step, an insulating film formation step, a first semiconductor region formation step, a floating semiconductor region formation step, a second semiconductor region first formation step, and a second semiconductor region second formation. It has a process.
In the trench formation step, a trench is formed in the depth direction of the semiconductor layer. In the insulating film forming step, an insulating film is formed on the inner surface of the trench. In the first semiconductor region forming step, a first conductivity type impurity is implanted from the surface of the semiconductor layer to form a first semiconductor region facing the surface of the semiconductor layer and in contact with the trench. In the floating semiconductor region forming step, the first conductivity type impurity is implanted so that the implantation amount is maximized at an intermediate depth that is deeper than the first semiconductor region and closer to the surface than the bottom surface of the trench. Forming a floating semiconductor region spaced apart from the first semiconductor region; In the first formation step of the second semiconductor region, an impurity of the second conductivity type is implanted so that the implantation amount is maximized in the first deep portion on the surface side from the intermediate depth, and the first semiconductor region is in contact with the trench. A surrounding upper second semiconductor region is formed. In the second formation step of the second semiconductor region, an impurity of the second conductivity type is implanted so that the implantation amount is maximized in the second deep portion on the deeper side than the intermediate depth, is in contact with the trench, and the upper second semiconductor region A lower second semiconductor region is formed which communicates with the upper second semiconductor region and sandwiches the floating semiconductor region with the upper second semiconductor region.
The trench formation step, the insulating film formation step, the first semiconductor region formation step, the floating semiconductor region formation step, the second semiconductor region first formation step, and the second semiconductor region second formation step are executed. The order to do is not limited to this order.

この製造方法によると、フローティング半導体領域が形成されている中間深さよりも表面側の第１深部とフローティング半導体領域が形成されている中間深さよりも深部側の第２深部の双方において濃度の極大値を有する第２半導体領域を容易に形成することができる。 According to this manufacturing method, the maximum value of concentration in both the first deep portion on the surface side of the intermediate depth where the floating semiconductor region is formed and the second deep portion on the deeper side of the intermediate depth where the floating semiconductor region is formed. The second semiconductor region having can be easily formed.

本発明によると、オン電圧あるいはオン抵抗を低減化する半導体装置を、安定した性能で製造することができる。 According to the present invention, a semiconductor device with reduced on-voltage or on-resistance can be manufactured with stable performance.

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の半導体基板を準備し、トレンチ形成工程と、絶縁膜形成工程と、エミッタ領域形成工程と、フローティング半導体領域形成工程と、ボディ領域の第１形成工程と、ボディ領域の第２形成工程を実施する。
ボディ領域の第１形成工程で形成するｐ型不純物拡散領域と、フローティング半導体領域形成工程で形成するｎ型不純物拡散領域の間に、ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域を形成することができる。また、ボディ領域の第２形成工程で形成するｐ型不純物拡散領域と、フローティング半導体領域形成工程で形成するｎ型不純物拡散領域の間に、ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域を形成することができる。
（第２特徴）ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の半導体基板を準備し、半導体層の表面からｐ型の不純物を注入し、その不純物濃度が１×１０^１４／ｃｍ^３以下となるｐ⁻型半導体領域を、トレンチ形成工程で形成したトレンチの側面に接して形成するｐ⁻型半導体領域形成工程を備え、ｐ⁻型半導体形成工程を実施した後に、エミッタ領域形成工程と、フローティング半導体領域形成工程と、ボディ領域の第１形成工程と、ボディ領域の第２形成工程を実施する。
ボディ領域の第１形成工程で形成するｐ型不純物拡散領域と、フローティング半導体領域形成工程で形成するｎ型不純物拡散領域の間に、ｐ型不純物の濃度が１×１０^−１４／ｃｍ^−３以下の高抵抗領域を形成することができる。また、ボディ領域の第２形成工程で形成するｐ型不純物拡散領域と、フローティング半導体領域形成工程で形成するｎ型不純物拡散領域の間に、ｐ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域を形成することできる。 The main features of the embodiments described below are listed.
(First Feature) A semiconductor substrate having an n-type impurity concentration of 1 × 10 ¹⁴ / cm ³ or less is prepared, a trench formation step, an insulating film formation step, an emitter region formation step, a floating semiconductor region formation step, A first body region forming step and a second body region forming step are performed.
Between the p-type impurity diffusion region formed in the first body region formation step and the n-type impurity diffusion region formed in the floating semiconductor region formation step, the concentration of the n-type impurity is as high as 1 × 10 ¹⁴ / cm ³ or less. A resistance region can be formed. In addition, the concentration of the n-type impurity is 1 × 10 ¹⁴ / cm ³ or less between the p-type impurity diffusion region formed in the second body region formation step and the n-type impurity diffusion region formed in the floating semiconductor region formation step. The high resistance region can be formed.
(Second Feature) A semiconductor substrate having an n-type impurity concentration of 1 × 10 ¹⁴ / cm ³ or less is prepared, p-type impurities are implanted from the surface of the semiconductor layer, and the impurity concentration is 1 × 10 ¹⁴ / cm ^3. hereinafter become p ^- with type semiconductor region forming step, p ^- ^- type semiconductor region, p which is formed in contact with the side surface of the trench formed in the trench forming step after carrying out the type of semiconductor fabrication, and the emitter region formation step The floating semiconductor region forming step, the first body region forming step, and the second body region forming step are performed.
The p-type impurity concentration is 1 × 10 ⁻¹⁴ / cm ⁻³ or less between the p-type impurity diffusion region formed in the first body region formation step and the n-type impurity diffusion region formed in the floating semiconductor region formation step. The high resistance region can be formed. In addition, the concentration of the p-type impurity is 1 × 10 ¹⁴ / cm ³ or less between the p-type impurity diffusion region formed in the second body region formation step and the n-type impurity diffusion region formed in the floating semiconductor region formation step. The high resistance region can be formed.

（第１実施例）
本発明を具現化した半導体装置とその製造方法の実施例を、図１と図２を参照して説明する。本実施例は、本発明をパンチスルー型のトレンチゲート型ＩＧＢＴに適用したものである。本発明をノンパンチスルー型のＩＧＢＴに適用することもできる。本実施例の半導体装置１０の特徴としては、図１に示すように、ボディ領域５２の中間深さ領域にフローティング半導体領域７０が形成されている。また、フローティング半導体領域７０と下部ボディ領域５１の間に高抵抗領域７２が形成されている。
この実施例では、請求項中の第１半導体領域をエミッタ領域６０に具現化し、請求項中の第２半導体領域をボディ領域５２に具現化し、請求項中の第３半導体領域をドリフト領域２０に具現化している。 (First embodiment)
An embodiment of a semiconductor device embodying the present invention and a manufacturing method thereof will be described with reference to FIGS. In this embodiment, the present invention is applied to a punch-through type trench gate type IGBT. The present invention can also be applied to non-punch-through IGBTs. As a feature of the semiconductor device 10 of this embodiment, a floating semiconductor region 70 is formed in an intermediate depth region of the body region 52 as shown in FIG. A high resistance region 72 is formed between the floating semiconductor region 70 and the lower body region 51.
In this embodiment, the first semiconductor region in the claims is embodied in the emitter region 60, the second semiconductor region in the claims is embodied in the body region 52, and the third semiconductor region in the claims is embodied in the drift region 20. It is embodied.

図１の要部斜視図を参照して半導体装置１０の構成を説明する。
半導体装置１０は、半導体層１１の表面１１ａに接続されているエミッタ電極Ｅを備えている。半導体装置１０は、半導体層１１の表面１１ａに臨んでいるとともに、エミッタ電極Ｅと接続しているｎ^＋型のエミッタ領域６０を備えている。また、半導体装置１０は、半導体層１１の表面１１ａに臨んでいるとともに、ｐ^＋型のボディコンタクト領域６１を備えている。そのボディコンタクト領域６１は、エミッタ領域６０と接触している。さらに、半導体装置１０は、ボディコンタクト領域６１とエミッタ領域６０を取り囲んでいるボディ領域５２を備えている。ボディ領域５２の下部には、ボディ領域５２によってエミッタ領域６０から分離されているｎ⁻型のドリフト領域２０が形成されている。 A configuration of the semiconductor device 10 will be described with reference to a perspective view of a main part of FIG.
The semiconductor device 10 includes an emitter electrode E connected to the surface 11 a of the semiconductor layer 11. The semiconductor device 10 includes an n ⁺ -type emitter region 60 that faces the surface 11 a of the semiconductor layer 11 and is connected to the emitter electrode E. The semiconductor device 10 faces the surface 11 a of the semiconductor layer 11 and includes a p ⁺ -type body contact region 61. The body contact region 61 is in contact with the emitter region 60. The semiconductor device 10 further includes a body region 52 that surrounds the body contact region 61 and the emitter region 60. Under the body region 52, an n ⁻ -type drift region 20 separated from the emitter region 60 by the body region 52 is formed.

ボディ領域５２内の中間深さＤ２（併せて図２参照）を含む所定深さ領域には、ｎ型のフローティング半導体領域７０が形成されている。フローティング半導体領域７０は、隣接するトレンチ間に連続して形成されている。フローティング半導体領域７０のｎ型不純物の濃度は、エミッタ領域６０よりも低く、ドリフト領域２０よりも高い。フローティング半導体領域７０は、ボディ領域５２によってエミッタ領域６０とドリフト領域２０の双方から電気的に絶縁されている。なお、フローティング半導体領域７０の上に配置されているボディ領域５２を上部ボディ領域５０という。また、フローティング半導体領域７０の下に配置されているボディ領域５２を下部ボディ領域５１という。また、フローティング半導体領域７０と下部ボディ領域５１の間には、ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域７２が形成されている。 An n-type floating semiconductor region 70 is formed in a predetermined depth region including the intermediate depth D2 in the body region 52 (refer to FIG. 2 together). The floating semiconductor region 70 is continuously formed between adjacent trenches. The concentration of the n-type impurity in the floating semiconductor region 70 is lower than that of the emitter region 60 and higher than that of the drift region 20. Floating semiconductor region 70 is electrically insulated from both emitter region 60 and drift region 20 by body region 52. The body region 52 disposed on the floating semiconductor region 70 is referred to as the upper body region 50. Further, the body region 52 disposed under the floating semiconductor region 70 is referred to as a lower body region 51. A high resistance region 72 having an n-type impurity concentration of 1 × 10 ¹⁴ / cm ³ or less is formed between the floating semiconductor region 70 and the lower body region 51.

半導体装置１０は、さらに、エミッタ領域６０の表面１１ａから半導体層１１の深さ方向（図１の下方向）に伸びており、ボディ領域５２を貫通しているとともに、その底面１４１がドリフト領域２０に突出しているトレンチ１４を備えている。トレンチ１４は、紙面の奥行き方向に長く伸びている。トレンチ１４の内面は、ゲート絶縁膜１２で覆われている。その内部にポリシリコンが充填されている。そのポリシリコンがトレンチゲート電極１３を構成している。トレンチゲート電極１３は、ゲート絶縁膜１２で取り囲まれた状態で、トレンチ１４内に収容されている。トレンチゲート電極１３は、ゲート絶縁膜１２を介してボディ領域５２に対向している。
さらに、半導体装置１０は、ドリフト領域２０の裏面側にドリフト領域２０と接するｎ^＋型のバッファ領域３０を備えている。また、半導体装置１０は、バッファ領域３０と接するｐ^＋型のコレクタ領域４０とを備えている。そのコレクタ領域４０は、半導体層１１の裏面側に形成されているコレクタ電極Ｃに接続されている。 The semiconductor device 10 further extends from the surface 11 a of the emitter region 60 in the depth direction of the semiconductor layer 11 (downward in FIG. 1), penetrates the body region 52, and its bottom surface 141 has a drift region 20. A trench 14 is provided. The trench 14 extends long in the depth direction of the paper surface. The inner surface of the trench 14 is covered with the gate insulating film 12. The inside is filled with polysilicon. The polysilicon constitutes the trench gate electrode 13. The trench gate electrode 13 is housed in the trench 14 while being surrounded by the gate insulating film 12. The trench gate electrode 13 faces the body region 52 with the gate insulating film 12 interposed therebetween.
Furthermore, the semiconductor device 10 includes an n ⁺ -type buffer region 30 in contact with the drift region 20 on the back surface side of the drift region 20. The semiconductor device 10 also includes a p ⁺ -type collector region 40 in contact with the buffer region 30. The collector region 40 is connected to the collector electrode C formed on the back side of the semiconductor layer 11.

図２を参照して半導体装置１０の製造方法を説明する。図２には、半導体装置１０の半導体層１１の表面１１ａからの深さＤに対応する不純物濃度Ｍを示す。図２では、実線のグラフでｐ型不純物の濃度を示す。また、一点鎖線のグラフでｎ型不純物の濃度を示す。
半導体装置１０を製造するために、まず、ｎ⁻型の半導体基板を準備する。
半導体基板の半導体層１１（併せて図１参照）の表面１１ａからトレンチ１４を形成し（トレンチ形成工程）、トレンチ１４の内壁にゲート酸化膜１２を形成する（絶縁膜形成工程）。
図２に示すように、中間深さＤ２よりも表面側の深さＤ１（第１深部）でその注入量が極大となるようにｐ型不純物を注入する（第２半導体領域の第１形成工程）。その後熱処理を行なうことにより、ｐ型不純物の拡散領域Ｐ１が形成される。
中間深さＤ２よりも深部側の深さＤ３（第２深部）でその注入量が極大となるようにｐ型不純物を注入する（第２半導体領域の第２形成工程）。その後熱処理を行なうことにより、ｐ型不純物の拡散領域Ｐ２が形成される。
表面１１ａからｎ型不純物注入する（第１半導体領域形成工程）。その後熱処理を行なうことにより、ｎ型不純物の拡散領域Ｎ１が形成される。
深さＤ１と深さＤ３の間にある中間深さＤ２で、その注入量が極大をなるようにｎ型不純物を注入する（フローティング半導体領域形成工程）。その後熱処理を行なうことにより、ｎ型不純物が中間深さＤ２から所定の幅に至るまで拡散し、拡散領域Ｎ２が形成される。
各工程を実施する順序は、上記した順序に限定されるものではない。また、不純物注入後の熱処理は、少なくとも一部をまとめて実施してもよい。
上記工程により、拡散領域Ｐ１，Ｐ２，Ｎ１，Ｎ２が形成される。拡散領域Ｐ１と拡散領域Ｐ２は、半導体層１１の深さ方向について離間している。拡散領域Ｎ２と拡散領域Ｐ２は、半導体層１１の深さ方向について離間している。 A method for manufacturing the semiconductor device 10 will be described with reference to FIG. FIG. 2 shows the impurity concentration M corresponding to the depth D from the surface 11 a of the semiconductor layer 11 of the semiconductor device 10. In FIG. 2, the solid line graph indicates the concentration of the p-type impurity. Further, the concentration of the n-type impurity is shown by a one-dot chain line graph.
In order to manufacture the semiconductor device 10, first, an n ⁻ type semiconductor substrate is prepared.
A trench 14 is formed from the surface 11a of the semiconductor layer 11 (also see FIG. 1) of the semiconductor substrate (trench forming step), and a gate oxide film 12 is formed on the inner wall of the trench 14 (insulating film forming step).
As shown in FIG. 2, p-type impurities are implanted so that the implantation amount becomes maximum at a depth D1 (first deep portion) on the surface side of the intermediate depth D2 (first formation step of the second semiconductor region). ). Thereafter, a heat treatment is performed to form a p-type impurity diffusion region P1.
A p-type impurity is implanted so that the implantation amount becomes maximum at a depth D3 (second deep portion) on the deeper side than the intermediate depth D2 (second semiconductor region second formation step). Thereafter, heat treatment is performed to form a p-type impurity diffusion region P2.
An n-type impurity is implanted from the surface 11a (first semiconductor region forming step). Thereafter, heat treatment is performed to form an n-type impurity diffusion region N1.
An n-type impurity is implanted at an intermediate depth D2 between the depth D1 and the depth D3 so that the implantation amount becomes a maximum (floating semiconductor region forming step). By subsequently performing heat treatment, the n-type impurity is diffused from the intermediate depth D2 to a predetermined width, and a diffusion region N2 is formed.
The order in which the steps are performed is not limited to the order described above. In addition, the heat treatment after the impurity implantation may be performed at least partially.
Diffusion regions P1, P2, N1, and N2 are formed by the above process. The diffusion region P1 and the diffusion region P2 are separated from each other in the depth direction of the semiconductor layer 11. The diffusion region N2 and the diffusion region P2 are separated from each other in the depth direction of the semiconductor layer 11.

ここで、ｐ型不純物とｎ型不純物の双方が含まれている半導体領域では、同濃度ずつの不純物が実質的には相殺されるとみることができる。そして、その半導体領域は、濃度が高い方の不純物と同じ導電型の半導体領域となる。
拡散領域Ｎ１の不純物濃度と拡散領域Ｐ１の不純物濃度のグラフは、深さｘ１で交差している。深さｘ１よりも表面側では、ｎ型不純物の濃度の方が高い。深さｘ１よりも深部側では、ｐ型不純物の濃度の方が高い。表面１１ａから深さｘ１までの深さ領域がｎ型不純物領域となる。この領域がｎ型のエミッタ領域６０となる。
拡散領域Ｐ１の不純物濃度と拡散領域Ｎ２の不純物濃度のグラフは、深さｘ２で交差している。深さｘ１よりも深部側であるとともに、深さｘ２よりも表面側では、ｐ型不純物の濃度の方が高い。深さｘ２よりも深部側では、ｎ型不純物の濃度が高い。したがって、深さｘ１から深さｘ２までの深さ領域がｐ型不純物領域となる。この領域がｐ型の上部ボディ領域５０となる。
拡散領域Ｎ２の下端は、深さｘ３となっている。深さｘ２から深さｘ３までの深さ領域がｎ型不純物領域となる。この領域がｎ型のフローティング半導体領域７０となる。
深さｘ３から深さｘ４までの深さ領域には、半導体基板に元々含まれている１×１０^１４／ｃｍ^３以下の低濃度のｎ型不純物のみが含まれている。この領域が高抵抗領域７２となる。
拡散領域Ｐ２は、深さｘ４から深さｘ５までの深さ領域に形成されている。この領域が下部ボディ領域５１となる。 Here, in a semiconductor region containing both p-type impurities and n-type impurities, it can be considered that impurities of the same concentration are substantially offset. The semiconductor region becomes a semiconductor region having the same conductivity type as the impurity having a higher concentration.
The graph of the impurity concentration in the diffusion region N1 and the impurity concentration in the diffusion region P1 intersect at a depth x1. The n-type impurity concentration is higher on the surface side than the depth x1. On the deeper side than the depth x1, the concentration of the p-type impurity is higher. A depth region from the surface 11a to the depth x1 is an n-type impurity region. This region becomes the n-type emitter region 60.
The graph of the impurity concentration of the diffusion region P1 and the impurity concentration of the diffusion region N2 intersect at a depth x2. The p-type impurity concentration is higher on the deeper side than the depth x1 and on the surface side of the depth x2. On the deeper side than the depth x2, the n-type impurity concentration is high. Therefore, the depth region from the depth x1 to the depth x2 is a p-type impurity region. This region becomes the p-type upper body region 50.
The lower end of the diffusion region N2 has a depth x3. A depth region from the depth x2 to the depth x3 is an n-type impurity region. This region becomes the n-type floating semiconductor region 70.
The depth region from the depth x3 to the depth x4 contains only a low concentration n-type impurity of 1 × 10 ¹⁴ / cm ³ or less originally contained in the semiconductor substrate. This region becomes the high resistance region 72.
The diffusion region P2 is formed in a depth region from the depth x4 to the depth x5. This region becomes the lower body region 51.

半導体装置１０は、エミッタ電極Ｅを接地し、コレクタ電極Ｃに数百Ｖ〜１０００Ｖ程度の正電圧を印加した状態で、トレンチゲート電極１３に印加するゲート電圧をオン・オフする。これにより、エミッタ・コレクタ間を流れる電流がオン・オフする。
以下に、半導体装置１０がオン状態のときの動作を説明する。
トレンチゲート電極１３に閾値以上のゲート電圧を印加すると、トレンチゲート電極１３にゲート絶縁膜１２を介して対向しているｐ⁻型のボディ領域５０がｎ型に反転し、チャネル領域が形成される。これにより、ｎ^＋型のエミッタ領域６０から流出した電子が、チャネル領域を介してドリフト領域２０に注入される。また、ｐ^＋型のコレクタ領域４０からは、ドリフト領域２０に向けてホールが移動する。ドリフト領域２０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置１０が低いオン電圧でオン状態となる。このホールは、電子と再結合して消滅するか、ボディ領域２０とボディコンタクト領域６１を経由してエミッタ電極Ｅへと排出される。 The semiconductor device 10 turns on and off the gate voltage applied to the trench gate electrode 13 in a state where the emitter electrode E is grounded and a positive voltage of about several hundred V to 1000 V is applied to the collector electrode C. Thereby, the current flowing between the emitter and the collector is turned on / off.
Hereinafter, an operation when the semiconductor device 10 is in the on state will be described.
When a gate voltage equal to or higher than the threshold is applied to the trench gate electrode 13, the p ⁻ type body region 50 facing the trench gate electrode 13 through the gate insulating film 12 is inverted to the n type, and a channel region is formed. . As a result, electrons that have flowed out of the n ⁺ -type emitter region 60 are injected into the drift region 20 through the channel region. Further, holes move from the p ⁺ -type collector region 40 toward the drift region 20. Electrons and holes are injected into the drift region 20 to cause a conductivity modulation phenomenon, and the semiconductor device 10 is turned on at a low on voltage. These holes are recombined with electrons and disappear, or are discharged to the emitter electrode E through the body region 20 and the body contact region 61.

半導体装置１０には、上部ボディ領域５０と下部ボディ領域５１に挟まれているとともに、エミッタ領域６０とドリフト領域２０の双方から電気的に絶縁されているｎ型のフローティング半導体領域７０が形成されている。フローティング半導体領域７０と上部ボディ領域５０の界面に形成されるポテンシャル障壁によって、エミッタ電極Ｅへと排出される少数キャリアがドリフト領域２０内に溜まり易くなる。これにより、エミッタ・コレクタ電極間の少数キャリア濃度が大きくなり、オン電圧が低減化される。このフローティング半導体領域７０の作用は、フローティング半導体領域７０の形成領域や不純物濃度によって変化する。形成領域や不純物濃度分布の個体差が少ないフローティング半導体領域７０が形成されることが好ましい。 The semiconductor device 10 includes an n-type floating semiconductor region 70 sandwiched between the upper body region 50 and the lower body region 51 and electrically insulated from both the emitter region 60 and the drift region 20. Yes. Due to the potential barrier formed at the interface between the floating semiconductor region 70 and the upper body region 50, minority carriers discharged to the emitter electrode E are likely to accumulate in the drift region 20. This increases the minority carrier concentration between the emitter and collector electrodes and reduces the on-voltage. The action of the floating semiconductor region 70 varies depending on the formation region of the floating semiconductor region 70 and the impurity concentration. It is preferable to form the floating semiconductor region 70 with a small individual difference in the formation region and impurity concentration distribution.

従来は、上部ボディ領域５０と下部ボディ領域５１を１つのｐ型不純物拡散領域によって形成していた。
半導体装置１０では、上部ボディ領域５０をｐ型の拡散領域Ｐ１によって形成している。また、下部ボディ領域５１をｐ型の拡散領域Ｐ２によって形成している。これにより、上部ボディ領域５０及び下部ボディ領域のそれぞれについて、第２導電型不純物を拡散させるべき領域が、従来と比較して狭くなる。このため、従来と比較して、実際に形成される拡散領域Ｐ１，Ｐ２の形成領域や不純物濃度の分布に個体差が発生し難い。これにより、実際に形成されるフローティング半導体領域７０の形成領域や不純物濃度の分布に個体差が発生し難い。フローティング半導体領域７０と上部ボディ領域５０の界面に形成されるポテンシャル障壁の大きさが安定する。これにより、少数キャリアをドリフト領域２０に蓄積する効果が安定する。オン電圧あるいはオン抵抗を低減化するためにフローティング半導体領域７０を備えているとともに、安定した性能の半導体装置１０を形成することができる。 Conventionally, the upper body region 50 and the lower body region 51 are formed by one p-type impurity diffusion region.
In the semiconductor device 10, the upper body region 50 is formed by the p-type diffusion region P1. The lower body region 51 is formed by the p-type diffusion region P2. As a result, in each of the upper body region 50 and the lower body region, the region where the second conductivity type impurity is to be diffused becomes narrower than in the conventional case. Therefore, individual differences are less likely to occur in the formation regions of the diffusion regions P1 and P2 that are actually formed and the impurity concentration distribution, as compared with the conventional case. Thereby, individual differences are unlikely to occur in the formation region of the floating semiconductor region 70 actually formed and the distribution of impurity concentration. The size of the potential barrier formed at the interface between the floating semiconductor region 70 and the upper body region 50 is stabilized. Thereby, the effect of accumulating minority carriers in the drift region 20 is stabilized. In order to reduce the on-voltage or on-resistance, the floating semiconductor region 70 is provided, and the semiconductor device 10 with stable performance can be formed.

特に、半導体装置１０では、拡散領域Ｐ１と拡散領域Ｐ２が分離されている。フローティング半導体領域７０を形成するためのｎ型不純物の拡散領域Ｎ２が不純物濃度の極大値を示す深さＤ２には、拡散領域Ｐ１及び拡散領域Ｐ２が存在しない。したがって、実際に形成されるフローティング半導体領域７０のｎ型不純物の濃度の極大値が、ｐ型不純物の存在に影響を受けない。 In particular, in the semiconductor device 10, the diffusion region P1 and the diffusion region P2 are separated. The diffusion region P1 and the diffusion region P2 do not exist at the depth D2 where the n-type impurity diffusion region N2 for forming the floating semiconductor region 70 exhibits the maximum value of the impurity concentration. Therefore, the maximum value of the n-type impurity concentration in the floating semiconductor region 70 that is actually formed is not affected by the presence of the p-type impurity.

また、半導体装置１０では、フローティング半導体領域７０を形成するｎ型不純物の拡散領域Ｎ２が、深さＤ２で濃度の極大値を有するｐ型不純物の拡散領域Ｐ２と重なっていない。したがって、実際に形成されるフローティング半導体領域７０に含まれる不純物量が、実際に形成される下部ボディ領域５１のｐ型不純物の存在に影響を受けることなく安定している。 In the semiconductor device 10, the n-type impurity diffusion region N 2 forming the floating semiconductor region 70 does not overlap the p-type impurity diffusion region P 2 having the maximum concentration at the depth D 2. Therefore, the amount of impurities contained in the actually formed floating semiconductor region 70 is stable without being affected by the presence of p-type impurities in the actually formed lower body region 51.

本実施例では、拡散領域Ｐ１の濃度の極大値が深さＤ１にある場合について説明したが、図３に示すように、深さＤ１は表面１１ａにあってもよい。図３に示す半導体装置１０では、上部ボディ領域５０を形成するためのｐ型不純物拡散領域として、拡散領域Ｐ１ａが形成されている。この構成によれば、拡散領域Ｐ１ａを形成するために、表面１１ａに不純物を注入して熱処理を実施すればよいので、この拡散領域Ｐ１ａを容易に形成することができる。
本実施例では、拡散領域Ｐ１と拡散領域Ｎ２が重なっている場合について説明したが、図４に示すように拡散領域Ｐ１ｂと拡散領域Ｎ２が重なっていなくてもよい。
また、本実施例では、半導体装置１０を製造するために、ｎ⁻型の半導体基板を用いたが、図５に示すように、ｐ⁻型の半導体基板を用いてもよい。この場合には、ドリフト領域２０を形成するためのｎ型不純物拡散領域Ｎ３も形成する。高抵抗領域７２は、半導体基板に元々含まれているｐ型不純物を１×１０^１４／ｃｍ^３以下に含む領域となる。
あるいは、ｎ⁻型の半導体基板を用い、下部ボディ領域５１の下端の深さまで、トレンチ１４に接するｐ⁻型拡散領域（不純物濃度は１×１０^１４／ｃｍ^３以下）を形成し、その後、拡散領域Ｐ１と拡散領域Ｐ２と拡散領域Ｎ１と拡散領域Ｎ２を形成してもよい。この場合には、高抵抗領域７２は、ｐ型不純物を１×１０^１４／ｃｍ^３以下に含む領域となる。 In the present embodiment, the case where the maximum value of the concentration of the diffusion region P1 is at the depth D1 has been described, but the depth D1 may be at the surface 11a as shown in FIG. In the semiconductor device 10 shown in FIG. 3, a diffusion region P1a is formed as a p-type impurity diffusion region for forming the upper body region 50. According to this configuration, in order to form the diffusion region P1a, it is only necessary to inject impurities into the surface 11a and perform a heat treatment, so that the diffusion region P1a can be easily formed.
In this embodiment, the case where the diffusion region P1 and the diffusion region N2 overlap has been described, but the diffusion region P1b and the diffusion region N2 do not have to overlap as shown in FIG.
In this embodiment, an n ⁻ type semiconductor substrate is used to manufacture the semiconductor device 10, but a p ⁻ type semiconductor substrate may be used as shown in FIG. 5. In this case, an n-type impurity diffusion region N3 for forming the drift region 20 is also formed. The high resistance region 72 is a region containing p-type impurities originally contained in the semiconductor substrate at 1 × 10 ¹⁴ / cm ³ or less.
Alternatively, an n ⁻ type semiconductor substrate is used to form a p ⁻ type diffusion region (impurity concentration of 1 × 10 ¹⁴ / cm ³ or less) in contact with the trench 14 to the depth of the lower end of the lower body region 51, and then diffusion is performed. Region P1, diffusion region P2, diffusion region N1, and diffusion region N2 may be formed. In this case, the high resistance region 72 is a region containing p-type impurities at 1 × 10 ¹⁴ / cm ³ or less.

（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図６、図７を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第２実施例の半導体装置１０ａの特徴としては、図６の要部斜視図に示すように、フローティング半導体領域７０と上部ボディ領域５０の間に、ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域７１が形成されている。フローティング半導体領域７０と下部ボディ領域５１の間に、ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域７２が形成されている。 (Second embodiment)
A second embodiment of a semiconductor device embodying the present invention will be described with reference to FIGS. In addition, about the structure substantially the same as the semiconductor device 10 of FIG. 1, the same number is attached | subjected and the description is abbreviate | omitted.
The semiconductor device 10a of the second embodiment is characterized in that the concentration of n-type impurity is 1 × 10 ¹⁴ / cm between the floating semiconductor region 70 and the upper body region 50, as shown in the perspective view of the main part in FIG. ^Three or less high resistance regions 71 are formed. A high resistance region 72 having an n-type impurity concentration of 1 × 10 ¹⁴ / cm ³ or less is formed between the floating semiconductor region 70 and the lower body region 51.

図７は、半導体装置１０ａの半導体層１１の表面１１ａからの深さＤに対応する不純物濃度Ｍを示す。半導体装置１０ａでは、上部ボディ領域５０を形成するためのｐ型不純物の拡散領域Ｐ１ｄと、下部ボディ領域５１を形成するためのｐ型不純物の拡散領域Ｐ２は、半導体層１１の深さ方向について離間している。拡散領域Ｐ１ｄと、フローティング半導体領域７０を形成するために拡散領域Ｎ２は、半導体層１１の深さ方向について離間している。拡散領域Ｎ２と拡散領域Ｐ２は、半導体層１１の深さ方向について離間している。
拡散領域Ｎ１の不純物濃度と拡散領域Ｐ１ｄの不純物濃度のグラフは、深さｘ１で交差している。深さｘ１よりも表面側では、ｎ型不純物の濃度の方が高い。深さｘ１よりも深部側では、ｐ型不純物の濃度の方が高い。表面１１ａから深さｘ１までの深さ領域がｎ型不純物領域となる。この領域がｎ型のエミッタ領域６０となる。
拡散領域Ｐ１ｄの下端は、深さｘ２となっている。深さｘ２から深さｘ２ａまでの深さ領域には、半導体基板に元々含まれている１×１０^１４／ｃｍ^３以下の低濃度のｎ型不純物のみが含まれている。この領域が高抵抗領域７１となる。
拡散領域Ｎ２は、深さｘ２ａから深さｘ３の深さ領域に形成されている。この領域がｎ型のフローティング半導体領域７０となる。あとの構成は、半導体装置１０と同様である。 FIG. 7 shows the impurity concentration M corresponding to the depth D from the surface 11a of the semiconductor layer 11 of the semiconductor device 10a. In the semiconductor device 10 a, the p-type impurity diffusion region P 1 d for forming the upper body region 50 and the p-type impurity diffusion region P 2 for forming the lower body region 51 are separated in the depth direction of the semiconductor layer 11. is doing. In order to form the diffusion region P1d and the floating semiconductor region 70, the diffusion region N2 is separated in the depth direction of the semiconductor layer 11. The diffusion region N2 and the diffusion region P2 are separated from each other in the depth direction of the semiconductor layer 11.
The graph of the impurity concentration in the diffusion region N1 and the impurity concentration in the diffusion region P1d intersect at a depth x1. The n-type impurity concentration is higher on the surface side than the depth x1. On the deeper side than the depth x1, the concentration of the p-type impurity is higher. A depth region from the surface 11a to the depth x1 is an n-type impurity region. This region becomes the n-type emitter region 60.
The lower end of the diffusion region P1d has a depth x2. The depth region from the depth x2 to the depth x2a contains only a low concentration n-type impurity of 1 × 10 ¹⁴ / cm ³ or less originally contained in the semiconductor substrate. This region becomes the high resistance region 71.
The diffusion region N2 is formed in a depth region from the depth x2a to the depth x3. This region becomes the n-type floating semiconductor region 70. The rest of the configuration is the same as that of the semiconductor device 10.

半導体装置１０ａでは、フローティング半導体領域７０を形成するｎ型不純物の拡散領域Ｎ２が、深さＤ１で濃度の極大値を有するｐ型不純物の拡散領域Ｐ１ｄと重なっていない。また、ｎ型不純物の拡散領域Ｎ２が、深さＤ２で濃度の極大値を有するｐ型不純物の拡散領域Ｐ２と重なっていない。したがって、実際に形成されるフローティング半導体領域７０に含まれる不純物量が、実際に形成される上部ボディ領域５０及び実際に形成される下部ボディ領域５１のｐ型不純物の存在に影響を受けることなく安定している。 In the semiconductor device 10a, the n-type impurity diffusion region N2 forming the floating semiconductor region 70 does not overlap with the p-type impurity diffusion region P1d having the maximum concentration at the depth D1. Further, the n-type impurity diffusion region N2 does not overlap with the p-type impurity diffusion region P2 having the maximum concentration at the depth D2. Therefore, the amount of impurities contained in the actually formed floating semiconductor region 70 is stable without being affected by the presence of p-type impurities in the actually formed upper body region 50 and the actually formed lower body region 51. is doing.

また、本実施例では、半導体装置１０ａを製造するために、ｎ⁻型の半導体基板を用いたが、図８に示すように、ｐ⁻型の半導体基板を用いてもよい。この場合には、ドリフト領域２０を形成するためのｎ型不純物拡散領域Ｎ３も形成する。
あるいは、ｎ⁻型の半導体基板を用い、下部ボディｒ領域５１の下端の深さまで、ｐ⁻型の不純物拡散領域を設けてもよい。いずれの場合も、高抵抗領域７１，７２はｐ型不純物を１×１０^１４／ｃｍ^３以下の低濃度で含む領域となる。 In this embodiment, an n ⁻ type semiconductor substrate is used to manufacture the semiconductor device 10a. However, as shown in FIG. 8, a p ⁻ type semiconductor substrate may be used. In this case, an n-type impurity diffusion region N3 for forming the drift region 20 is also formed.
Alternatively, an n ⁻ type semiconductor substrate may be used and a p ⁻ type impurity diffusion region may be provided up to the depth of the lower end of the lower body r region 51. In either case, the high resistance regions 71 and 72 are regions containing p-type impurities at a low concentration of 1 × 10 ¹⁴ / cm ³ or less.

また、本実施例では、半導体装置１０ａを製造するために、ｎ⁻型の半導体基板を用いたが、図８に示すように、ｐ⁻型の半導体基板を用いてもよい。この場合、ドリフト領域２０を形成するためのｎ型不純物拡散領域Ｎ３を形成する。
あるいは、ｎ⁻型の半導体基板を用い、下部ボディ領域５１の下端の深さまで、トレンチ１４に接するｐ⁻型拡散領域（不純物濃度は１×１０^１４／ｃｍ^３以下）を形成し、その後、拡散領域Ｐ１ｄと拡散領域Ｐ２と拡散領域Ｎ１と拡散領域Ｎ２を形成してもよい。この場合には、高抵抗領域７１，７２がｐ型不純物を１×１０^１４／ｃｍ^３以下に含む領域となる。 In this embodiment, an n ⁻ type semiconductor substrate is used to manufacture the semiconductor device 10a. However, as shown in FIG. 8, a p ⁻ type semiconductor substrate may be used. In this case, an n-type impurity diffusion region N3 for forming the drift region 20 is formed.
Alternatively, an n ⁻ type semiconductor substrate is used to form a p ⁻ type diffusion region (impurity concentration of 1 × 10 ¹⁴ / cm ³ or less) in contact with the trench 14 to the depth of the lower end of the lower body region 51, and then diffusion is performed. The region P1d, the diffusion region P2, the diffusion region N1, and the diffusion region N2 may be formed. In this case, the high resistance regions 71 and 72 are regions containing p-type impurities at 1 × 10 ¹⁴ / cm ³ or less.

（第３実施例）
本発明を具現化した半導体装置の第３実施例を、図９を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第３実施例の半導体装置１０ｂの特徴としては、図９の要部斜視図に示すように、フローティング半導体領域７０と上部ボディ領域５０の間に、ｎ型不純物の濃度が１×１０^１４／ｃｍ^３以下の高抵抗領域７１が形成されている。 (Third embodiment)
A third embodiment of the semiconductor device embodying the present invention will be described with reference to FIG. In addition, about the structure substantially the same as the semiconductor device 10 of FIG. 1, the same number is attached | subjected and the description is abbreviate | omitted.
The semiconductor device 10b of the third embodiment is characterized in that the concentration of n-type impurity is 1 × 10 ¹⁴ / cm between the floating semiconductor region 70 and the upper body region 50, as shown in the perspective view of the main part in FIG. ^Three or less high resistance regions 71 are formed.

本実施例の半導体装置１０ｂによると、フローティング半導体領域７０を形成するｎ型不純物領域Ｎ２が、深さＤ１で濃度の極大値を有するｐ型不純物の拡散領域Ｐ１と重なっていない。したがって、実際に形成されるフローティング半導体領域７０に含まれる不純物量が、実際に形成される上部ボディ領域５０のｐ型不純物の存在に影響を受けることなく安定している。 According to the semiconductor device 10b of the present embodiment, the n-type impurity region N2 forming the floating semiconductor region 70 does not overlap with the p-type impurity diffusion region P1 having the maximum concentration at the depth D1. Therefore, the amount of impurities contained in the floating semiconductor region 70 that is actually formed is stable without being affected by the presence of p-type impurities in the upper body region 50 that is actually formed.

第１〜第３実施例では、フローティング半導体領域７０と上部ボディ領域５０の間とフローティング半導体領域７０と下部ボディ領域５１の間のうち少なくとも一方に、高抵抗領域が形成されている場合について説明したが、高抵抗領域は形成されていなくてもよい。上部ボディ領域５０と下部ボディ領域５１を別々の拡散領域によって形成するだけでも、フローティング半導体領域７０の形成領域や不純物濃度分布の個体差の発生を抑制することができる。
また、第１〜第３実施例では、トレンチ１４の深さ方向に、１個のフローティング半導体領域７０が形成されている場合について説明したが、トレンチ１４の深さ方向に、複数個のフローティング半導体領域７０が形成されていてもよい。
また、フローティング半導体領域７０は、隣接するトレンチ間に亘って連続していてもよいし、連続していなくてもよい。 In the first to third embodiments, the case where the high resistance region is formed between at least one of the floating semiconductor region 70 and the upper body region 50 and between the floating semiconductor region 70 and the lower body region 51 has been described. However, the high resistance region may not be formed. Even by forming the upper body region 50 and the lower body region 51 by separate diffusion regions, it is possible to suppress the occurrence of individual differences in the formation region of the floating semiconductor region 70 and the impurity concentration distribution.
In the first to third embodiments, the case where one floating semiconductor region 70 is formed in the depth direction of the trench 14 has been described. However, a plurality of floating semiconductors are formed in the depth direction of the trench 14. Region 70 may be formed.
Further, the floating semiconductor region 70 may be continuous between adjacent trenches or may not be continuous.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

半導体装置１０の要部斜視図である。1 is a perspective view of a main part of a semiconductor device 10. 半導体装置１０の表面１１ａからの深さＤに対応する不純物濃度を示す。The impurity concentration corresponding to the depth D from the surface 11a of the semiconductor device 10 is shown. 半導体装置１０の表面１１ａからの深さＤに対応する不純物濃度の別の例を示す。Another example of the impurity concentration corresponding to the depth D from the surface 11a of the semiconductor device 10 will be shown. 半導体装置１０の表面１１ａからの深さＤに対応する不純物濃度の別の例を示す。Another example of the impurity concentration corresponding to the depth D from the surface 11a of the semiconductor device 10 will be shown. 半導体装置１０の表面１１ａからの深さＤに対応する不純物濃度の別の例を示す。Another example of the impurity concentration corresponding to the depth D from the surface 11a of the semiconductor device 10 will be shown. 半導体装置１０ａの要部斜視図である。It is a principal part perspective view of the semiconductor device 10a. 半導体装置１０ａの表面１１ａからの深さＤに対応する不純物濃度を示す。The impurity concentration corresponding to the depth D from the surface 11a of the semiconductor device 10a is shown. 半導体装置１０ａの表面１１ａからの深さＤに対応する不純物濃度の別の例を示す。Another example of the impurity concentration corresponding to the depth D from the surface 11a of the semiconductor device 10a is shown. 半導体装置１０ｂの要部斜視図である。It is a principal part perspective view of the semiconductor device 10b. 従来のＩＧＢＴ１００の要部断面図である。It is principal part sectional drawing of the conventional IGBT100. ＩＧＢＴ１００の表面１１１ａからの深さＤに対応する不純物濃度Ｍを示す。The impurity concentration M corresponding to the depth D from the surface 111a of the IGBT 100 is shown.

Explanation of symbols

１０，１０ａ，１０ｂ半導体装置
１１半導体層
１１ａ表面
１２ゲート絶縁膜
１３トレンチゲート電極
１４トレンチ
２０ドリフト領域
３０バッファ領域
４０コレクタ領域
５０上部ボディ領域
５１下部ボディ領域
６０エミッタ領域
６１ボディコンタクト領域
７０フローティング半導体領域
７１，７２高抵抗領域
１４１底面 10, 10a, 10b Semiconductor device 11 Semiconductor layer 11a Surface 12 Gate insulating film 13 Trench gate electrode 14 Trench 20 Drift region 30 Buffer region 40 Collector region 50 Upper body region 51 Lower body region 60 Emitter region 61 Body contact region 70 Floating semiconductor region 71, 72 high resistance region 141 bottom surface

Claims

A first semiconductor region facing the surface of the semiconductor layer and containing a first conductivity type impurity;
A second semiconductor region surrounding the first semiconductor region and containing an impurity of a second conductivity type;
A third semiconductor region formed under the second semiconductor region, separated from the first semiconductor region by the second semiconductor region, and containing a first conductivity type impurity;
It is formed at an intermediate depth in the second semiconductor region, contains an impurity of the first conductivity type, and is electrically insulated from both the first semiconductor region and the third semiconductor region by the second semiconductor region. A floating semiconductor region,
A trench extending in the depth direction of the semiconductor layer from the surface of the first semiconductor region, penetrating the second semiconductor region, and having a bottom surface protruding into the third semiconductor region;
An insulating layer covering the inner surface of the trench;
It comprises a trench gate electrode housed in a trench surrounded by an insulating layer,
The impurity concentration of the second semiconductor region varies depending on the depth from the surface of the semiconductor layer, and the first deep portion and the floating semiconductor region on the surface side of the intermediate depth where the floating semiconductor region is formed are formed. A semiconductor device having a maximum value of concentration in both of the second deep portions on the deeper side than the intermediate depth.

The diffusion region of a second conductivity type impurity having a maximum concentration value in the first deep portion and the diffusion region of a second conductivity type impurity having a maximum concentration value in the second deep portion are separated from each other. Item 14. The semiconductor device according to Item 1.

3. The diffusion region of a second conductivity type impurity having a maximum concentration value in the first deep portion is separated from the diffusion region of a first conductivity type impurity forming a floating semiconductor region. Semiconductor device.

The impurity concentration is 1 × 10 ¹⁴ / cm ³ or less between the diffusion region of the second conductivity type impurity having the maximum concentration in the first deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. 4. The semiconductor device according to claim 3, wherein a high resistance region is formed.

3. The diffusion region of a second conductivity type impurity having a maximum concentration value in the second deep portion and the diffusion region of a first conductivity type impurity forming a floating semiconductor region are separated from each other. Semiconductor device.

The impurity concentration is 1 × 10 ¹⁴ / cm ³ or less between the diffusion region of the second conductivity type impurity having the maximum concentration in the second deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. 6. The semiconductor device according to claim 5, wherein a high resistance region is formed.

The diffusion region of the second conductivity type impurity having the maximum concentration value in the first deep portion is separated from the diffusion region of the first conductivity type impurity forming the floating semiconductor region, and the maximum concentration in the second deep portion. 3. The semiconductor device according to claim 1, wherein the second conductivity type impurity diffusion region having a value is separated from the first conductivity type impurity diffusion region forming the floating semiconductor region.

The impurity concentration is 1 × 10 ¹⁴ / cm ³ or less between the diffusion region of the second conductivity type impurity having the maximum concentration in the first deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region. An impurity is formed between the diffusion region of the second conductivity type impurity having a maximum concentration value in the second deep portion and the diffusion region of the first conductivity type impurity forming the floating semiconductor region in which the high resistance region is formed. The semiconductor device according to claim 7, wherein a high resistance region having a concentration of 1 × 10 ¹⁴ / cm ³ or less is formed.

A trench forming step of forming a trench in the depth direction of the semiconductor layer;
An insulating film forming step of forming an insulating film on the inner surface of the trench;
A first semiconductor region forming step of implanting a first conductivity type impurity from the surface of the semiconductor layer to form a first semiconductor region facing the surface of the semiconductor layer and in contact with the trench;
Impurities of the first conductivity type are implanted to an intermediate depth that is deeper than the first semiconductor region and closer to the surface than the bottom surface of the trench so that the implantation amount is maximized, and separated from the first semiconductor region. Forming a floating semiconductor region, and forming a floating semiconductor region;
Impurities of the second conductivity type are implanted so that the implantation amount is maximized in the first deep portion on the surface side of the intermediate depth, and an upper second semiconductor region that is in contact with the trench and surrounds the first semiconductor region is formed. A first forming step of two semiconductor regions;
An impurity of the second conductivity type is implanted so that the implantation amount is maximized in the second deep part on the deeper side than the intermediate depth, is in contact with the trench, communicates with the upper second semiconductor region, and the upper second semiconductor region And a second forming step of the second semiconductor region for forming a lower second semiconductor region sandwiching the floating semiconductor region therebetween.