JP2008292467A - 集積回路の故障モード・影響分析を実行するための方法、およびそのためのコンピュータプログラム製品 - Google Patents
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Abstract
【解決手段】設計中の集積回路のFMEAデータベースを準備するステップ225と、FMEAデータベースからFMEA結果を計算するステップ247とを含む。さらに、集積回路の記述205から情報を自動的に抽出するステップ210を含んでおり、該情報抽出210が、集積回路の情報を読み出すこと、該回路を不変かつ基本的なセンシティブゾーンSZに区分けすること、前記FMEAデータベースの準備のステップ225において前記情報を使用すること、を含んでいる。更に、この方法は、随意によるFMEA検証段階250を含み、FMEA計算結果247がFMEA測定結果260と比較されるステップ280を含み、FMEA検証済み結果290が得られる。
【選択図】図2
Description
・重大性(S)、
・発生の可能性(O)、および
・検出のための制御の不可能性(D)
によって評価される。
・内部信号または他のセンシティブゾーン
・一次出力
・当該集積回路の主たる機能
・当該集積回路に含まれるのであれば診断回路の警報
・物理的なフォールトへと直接的に結び付けることができる。例えば、センシティブゾーンがメモリ素子である場合、レジスタにおけるビットフリップでありうる。
・センシティブゾーンの論理コーンにおけるフォールトの最終結果EFでありうる。例えば、レジスタのディレイピンの前方の組み合わせ論理の縮退または橋絡フォールトに起因するレジスタビットの誤った値である。
・危険側故障(以下では、D):安全関連のシステムを危険または機能不良の状態にする可能性を有する故障
・安全側故障(以下では、S):安全関連のシステムを危険または機能不良の状態にする可能性を有さない故障
・共通原因故障(以下では、CCF):多チャネルのシステムにおいて、システムの故障につながる2つ以上の別個のチャネルの同時故障を引き起こす1つ以上のイベントの結果である故障。
・診断カバレッジ(以下では、DC):診断テストの動作からもたらされる危険なハードウェア故障の可能性の減少割合。
・「センシティブゾーン」243:考慮されるセンシティブゾーンSZについての階層、名称、および記述を報告する。
・「故障モード」244:故障モードFM、そのような列において故障モードFMの影響が分析される前提条件、および観測点OPにおけるそのような故障モードFMの主たる影響を報告する。
・「FMEA統計」245:所与のセンシティブゾーンSZにおける所与の故障モードFMについて該当する故障率を計算するために必要なすべての統計を報告する。この分類は、存在しうるHW診断回路またはSW診断テストの影響を考慮することなく、集積回路を考慮する。
・「診断カバレッジ」246:安全側故障割合を計算するために必要とされる統計を報告する。
・該当するセンシティブゾーンのエリア:FMEA統計クラス245の「CAR」フィールドに示されている。これは、例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、センシティブ・ゾーン・データベース214によって導出され、とくにはゲートカウントなどのILおよびOL論理コーン情報から導出される。遅延フォールトなどのフォールトモデルへの特定の焦点の場合に、このエリアは、タイミングが重要な経路の長さなどを考慮することができる。
・該当するセンシティブゾーンのエレメントの数:FMEA統計クラス245の「ff」フィールドに示されている。これは、例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、レジスタ、ラッチ、およびフリップ‐フロップの数である。
・回路内のエレメントの平均エリア:以下の説明において「aff」として特定される。これは、すべての回路について1回抽出され、特定のセンシティブゾーンに関係しない。これは、例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、集積回路を合成するために使用される技術ライブラリのレジスタ、ラッチ、およびフリップ‐フロップの平均エリアである。
・所与のセンシティブゾーンの一時フォールトについての故障率ユニット、すなわちセンシティブゾーンの1つのエレメントにおける一時フォールトについての故障率ユニット。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、センシティブゾーンSZがフリップ‐フロップであり、故障率ユニットは、FIT/bit(すなわち、FIT/flip_flop)で表現される値である。これは、1つのフリップ‐フロップにおける一時エラー率である。「λtrans_reg」と称される。
・所与のセンシティブゾーンの論理コーンにおける一時フォールトについての故障率ユニット、すなわちセンシティブゾーンの論理コーンの1つのエレメントにおける一時フォールトについての故障率ユニット。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、FIT/gateで表現される値である。「λtrans_glue」と称される。
・回路がOFFであるときの恒久フォールトの故障率ユニット、すなわちセンシティブゾーンの論理コーンの1つのエレメントにおける恒久OFFフォールトについての故障率ユニット。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、FIT/gateで表現される値である。「λperm_off」と称される。
・回路がスタートアップされるとき、またはシャットダウンが存在するときの恒久フォールトの故障率ユニット、すなわちセンシティブゾーンの論理コーンの1つのエレメントにおける恒久STフォールトについての故障率ユニット。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、FIT/gateで表現される値である。「λperm_startup」と称される。
・回路がONであるときの恒久フォールトの故障率ユニット、すなわちセンシティブゾーンの論理コーンの1つのエレメントにおける恒久STフォールトについての故障率ユニット。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、FIT/gateで表現される値である。「λperm_on」と称される。
・一時フォールトの累積故障率。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、ff*λtrans_reg+(CAR+ff*aff)*λtrans_glue=(フリップフロップの数)にtransient_regのFITを掛け、総エリアにtransient_glueを掛けたものを加えるに等しい。FMEA統計クラス245の「λCtrans」フィールドに示される。
・恒久フォールトの累積故障率。例えばデジタル・ゲート‐レベル記述(これに限られるわけではないが)の場合には、(CAR+ff*aff)*λperm_total=総エリアにすべての恒久フォールトについての累積FITを掛けたものに等しい。FMEA統計クラス245の「λCperm」フィールドに示される。
・スケーリング係数:センシティブゾーンの重みを必要に応じて増減させるために使用される(スケーリング)。通常は、1に設定される(したがって、スケーリングなし)。例えば、考慮されるセンシティブゾーンの重みを10という係数で増加させるべき場合には、10へと設定することができる。この場合、その安全性/危険性が、10という係数によって増加させられる。FMEA統計クラス245の「k」フィールドに示される。
・所与のセンシティブゾーンSZの論理コーンILまたはOLの組み合わせのエリアについての倍率。このセンシティブゾーンSZがレイアウトレベルでどの程度広げられているかを考慮する。FMEA統計クラス245の「L」フィールドに示される。この値を、集積回路レイアウトネットリストを解析し、レイアウトにおける各センシティブゾーンの広がりを分類する自動プロセスによって決定することも可能である。
・所与の入力または出力の重みについての倍率。この入力または出力が長い経路にどの程度相互接続されているかを考慮する。FMEA統計クラス245の「FO」フィールドに示される。この値を、集積回路レイアウトネットリストを解析し、レイアウトにおける各センシティブゾーンの接続の広がりを分類する自動プロセスによって決定することも可能である。
・該当のFMEAレコードが特定の故障モードを考慮していない場合の「任意」、
・該当のFMEAレコードが、センシティブゾーンの論理コーンにおけるフォールトがセンシティブゾーンの値を変化させる一時故障によって引き起こされた場合を考慮している「ビット‐フリップ」、
・該当のFMEAレコードが、センシティブゾーンの論理コーンにおけるフォールトがそのようなセンシティブゾーンにおいて恒久値のみを出現させた場合を考慮している「DCまたは縮退」
である。
・前記センシティブゾーンの使用頻度に関する一時/恒久フォールトの頻度クラス。それらは、FMEA統計クラス245の「一時頻度クラス」および「恒久頻度クラス」フィールドに示される。
・当該ゾーンの使用の頻度(頻度クラス)に依存して危険であると仮定できる一時/恒久フォールトの割合。これらの値は、0%・・・100%の範囲にある。それらは、FMEA統計クラス245の「Ftrans」および「Fperm」フィールドに示される。
・前記センシティブゾーンに関連付けられたメモリ素子の最後の「読み出し」動作および「書き込み」動作の間の時間として定義されるライフタイム(ζ)。例えば、集積回路がCPUである場合、汎用のレジスタは、フェッチ段階においてそのインストラクションをラッチするレジスタよりもはるかに長い平均ライフタイムを有する。FMEA統計クラス245の「ライフタイム」フィールドに示される。
・アーキテクチャ的推定によって与えられるS/D(Sarch/Darch)。それらは、回路のアーキテクチャに関係しており、それらは、アプリケーションから完全に独立であり、それらの値は、回路の記述の分析によって完全に決定される。
・アプリケーション関連の推定によって与えられるS/D(Sappl/Dappl)。それらは、回路について考えられる使用に関係しており、それらは、回路使用プロファイル・データベースによって決定され、あるいは安全要求仕様(SRS)231によって直接的に決定される。
・一時フォールトについての安全側故障率。λStrans=k*(λCtrans*((Strans*Ftrans)+(1−Ftrans)))として計算される。FMEA統計クラス245の「λStrans」フィールドに示される。
・一時フォールトについての危険側故障率。λDtrans=k*(λCtrans*Dtrans*Ftrans)として計算される。FMEA統計クラス245の「λDtrans」フィールドに示される。
・恒久フォールトについての安全側故障率。λSperm=k*(λCperm*((Sperm*Fperm)+(1−Fperm)))として計算される。FMEA統計クラス245の「λSperm」フィールドに示される。
・恒久フォールトについての危険側故障率。λDperm=k*(λCperm*Dperm*Fperm)として計算される。FMEA統計クラス245の「λDperm」フィールドに示される。
・安全側故障率、すなわち一時および恒久についての安全側故障率の合計。λS=λStrans+λSpermとして計算される。FMEA統計クラス245の「λS」フィールドに示される。
・危険側故障率、すなわち一時および恒久についての危険側故障率の合計。λD=λDtrans+λDpermとして計算される。FMEA統計クラス245の「λD」フィールドに示される。
・全危険側故障部分に対する危険側故障部分の割合。このセンシティブゾーンのλDをすべてのセンシティブゾーンのすべてのλDの総計によって除算して計算される。FMEA統計クラス245の「割合(診断なし)」フィールドに示される。
・「重要度ランキング」。より大きな値が、重要度レベルの割り当てにおいて最初に考慮されなければならないセンシティブゾーンに対応する。先に計算された危険側故障部分の割合を、すべてのセンシティブゾーンについて計算された平均の割合によって除算し、100を乗算してなる割合として計算される。FMEA統計クラス245の「重要度ランキング(診断なし)」フィールドに示される。
・全安全側故障率。各センシティブゾーンのすべての安全側故障率の合計として計算される。FMEA結果クラス247の「λS(合計)」フィールドに示される。
・全危険側故障率。各センシティブゾーンのすべての危険側故障率の合計として計算される。FMEA結果クラス247の「λD(合計)」フィールドに示される。
・診断なし安全側故障割合。全安全側故障率を全安全側故障率および全危険側故障率の和で除算して計算される。FMEA結果クラス247の「SFF(診断なし)」フィールドに示される。
・HWによって検出される一時DDF(検出される危険側故障)の割合、すなわち一時フォールトに関し、各故障モードFMに関連付けられた危険側故障率のうち、HW診断回路によって検出が主張される部分。診断カバレッジクラス246の「DDF HW(TR)」フィールドに示される。
・HWによって検出される危険側恒久故障の割合、すなわち恒久フォールトに関し、各故障モードに関連付けられた危険側故障率のうち、HW診断回路によって検出が主張される部分。診断カバレッジクラス246の「DDF HW(PE)」フィールドに示される。
・SW診断テストによって検出される危険側恒久故障の割合、すなわち恒久フォールトに関し、各故障モードに関連付けられた危険側故障率のうち、SW診断テストによって検出が主張される部分。診断カバレッジクラス246の「DDF SW(PE)」フィールドに示される。
・後述のように、センシティブゾーンSZおよび共有データベース218の分析に基づいて検出されると考えられる危険側一時故障の割合(「自動カバレッジ(auto‐coverage)」)。診断カバレッジクラス246の「DDF AUTO(TR)」フィールドに示される。
・後述のように、センシティブゾーンSZおよび共有データベース218の分析にもとづいて検出されると考えられる危険側恒久故障の割合(「自動カバレッジ(auto‐coverage)」)。診断カバレッジクラス246の「DDF AUTO(PE)」フィールドに示される。
・λperm_offstについて、すなわち恒久OFFおよび恒久STの両方のフォールトについての全危険側検出故障率。DDF_OFFST=[100%−(100%−(DDF_HW_PE+DDF_SW))*(100%−DDF_AUTO_PE)]として計算される。
・λperm_onについての全危険側検出故障率。DDF_ON=[100%−(100%−DDF_HW_PE)*(100%−DDF_AUTO_PE)]として計算される。
・λtransについての全危険側検出故障率。DDF_TR=[100%−(100%−DDF_HW_TR)*(100%−DDF_AUTO_TR)]として計算される。
・全危険側検出故障率。λDD=危険側検出故障率=DDF_TR*λD_trans+DDF_OFFST*λD_perm*[λperm_offst/λperm_total]+DDF_ON*λD_perm*[λperm_on/λperm_total]として計算される。診断カバレッジクラス246の「λDD」フィールドに示される。
・危険側非検出故障率。λDU=λD−λDDとして計算される。診断カバレッジクラス246の「λDU」フィールドに示される。
・全危険側非検出故障部分に対する危険側非検出故障部分の割合。このセンシティブゾーンのλDUをすべてのセンシティブゾーンのλDUの総和で除算して計算される。診断カバレッジクラス246の「割合(診断あり)」フィールドに示される。
・「重要度ランキング」。より大きな値が、重要度レベルの割り当てにおいて最初に考慮されなければならないセンシティブゾーンに対応する。先に計算された危険側非検出故障部分の割合を、すべてのセンシティブゾーンについて計算された平均の割合によって除算し、100を乗算してなる割合として計算される。診断カバレッジクラス246の「重要度ランキング(診断あり)」フィールドに示される。
・全危険側非検出故障率。各センシティブゾーンのすべての危険側非検出故障率の合計として計算される。FMEA結果247の「λDU(合計)」フィールドに示される。
・診断カバレッジ。全危険側検出故障を、全危険側検出故障率および全危険側非検出故障率の和で除算して計算される。FMEA結果クラス247の「DC(合計)」フィールドに示される。
・診断あり安全側故障割合。全安全側故障率および全検出危険側故障率の和を全安全側故障率および全危険側故障率の和で除算して計算される。FMEA結果クラス247の「SFF(合計)」フィールドに示される。
・第1のラン271、危険側故障の選択:作業負荷アクセプタンスラン251と同じ手順が使用され、すなわち回路の記述205から来る前記集積回路のすべての一次入力/出力を観測点OPとして考慮することによって、回路のフォールトが模擬される。回路作業負荷219が使用され、フォールトの模擬が、フォールト・リスト・データベース216から出発して実行される。フォールト模擬レポート272が、フォールト・リスト・データベース216を更新すべく生成される。このステップは、回路が所与の作業負荷によって使用されたときに故障を生じうるフォールトのみ、すなわち危険側フォールトのみを含んでいる新規の「有効な」フォールトデータベース279を生成する。前記作業負荷によって使用されないセンシティブゾーンにおけるフォールトは、そのようなデータベースから除外される。
・第2のラン273、HW診断回路のフォールトカバレッジ:HW診断回路の診断カバレッジを計算するために、前記マイクロ電子回路の診断出力のみが、観測点OPとして取られる。「有効な」フォールトデータベース279が、HW診断回路によって検出されたフォールトをデータベースから除くことによって更新される。
・第3のラン274、SW診断テストのフォールトカバレッジ:このランは、SW診断テストによる診断カバレッジを測定する。前記集積回路のすべての診断出力およびSW診断テスト出力が、観測点として取られる。
・第1のラン276:IEC 61508に関し、このランは、DおよびFの値を計算するために使用される。実際には、これら2つの値の積、すなわち特定の事後処理275によってデータベース214から取られる各センシティブゾーンSZについてのD*F値を計算することがより容易である。そのような特定の事後処理は、以下のステップで構成される。すなわち、フォールト模擬レポート272およびフォールト・リスト・データベース216を解析するステップ、データベース214の別のセンシティブゾーンについてフォールトを分割するステップ、初期のD*F値を計算するステップ、これらの値の操作を加えるステップ、である。この操作の例は、これに限られるわけではないが、以下である。フォールトカバレッジの操作(「ホットスポット・フォールト・カバレッジ」として特定される)が、最新のディープサブミクロン技術において恒久または一時フォールトが、スポットにおいて、すなわち特定の数の隣接かつ独立したポートを含んでいるグループにおいて、エラーに最もつながりやすい点を考慮するために行われる。回路ネットリストおよびレイアウト情報に基づく事後処理275が、同じフォールト位置に関係する独立かつ無作為なポートの数から出発して、各センシティブゾーンSZについて新たなDDF値を計算する。
・第2のラン277:このランは、前記特定の事後処理275によってデータベース214から取られるそれぞれのセンシティブゾーンSZについて、DDF‐ON値、すなわちλperm_onに関する全危険側検出故障率を計算するために使用される。
・第3のラン278:このランは、前記特定の事後処理275によってデータベース214から取られるそれぞれのセンシティブゾーンSZについて、DDF‐OFFST値、すなわちλperm_offstに関する全危険側検出故障率を計算するために使用される。
・F値:Fmeasとして識別される
・D値:Dmeasとして識別される
・D*F値:D*Fmeasとして識別される
・DDF値:DDF_ONmeas、DDF_OFFSTmeas、DDF_TRmeasとして識別される。
Claims (35)
- 集積回路について故障モード・影響分析(FMEA)を実行するための方法であって、設計中の集積回路のFMEAデータベース(242)を準備するステップ(225)と、前記FMEAデータベース(242)からFMEA結果(247)を計算するステップとを含んでいる方法であり、
集積回路の記述(205)から情報を自動的に抽出するステップ(210)を含んでおり、該情報の抽出(210)が、集積回路の情報を読み出すこと(207)、該回路を不変かつ基本的なセンシティブゾーン(SZ)に区分けすること(211)、前記FMEAデータベース(242)の準備のステップ(225)において前記情報を使用すること、を含んでいることを特徴とする方法。 - 前記回路を不変かつ基本的なセンシティブゾーン(SZ)に区分けすること(211)が、前記回路の記述(205)を定めている複数の抽象化レベルを考慮すること、および前記抽象化レベルの最上レベルから最低レベルまで現われるゾーンを不変のセンシティブゾーンと解釈することを含んでいることを特徴とする請求項1に記載の方法。
- 前記回路を不変かつ基本的なセンシティブゾーン(SZ)に区分けすること(211)が、そのような回路によって実行される機能のうちの1つまたはそれらの一部を特定できる抽象化レベルにおける集積回路の最小の意味ある区分けを基本的なセンシティブゾーンと解釈することを含んでいることを特徴とする請求項1または2に記載の方法。
- 回路の作業負荷(219)から回路使用プロファイル(221)を抽出するステップ(220)、および前記FMEAデータベースの準備のステップにおいて前記プロファイル(221)を使用するステップを含んでいることを特徴とする請求項1〜3のいずれか一項に記載の方法。
- 回路の安全仕様(231)に関し、かつ安全規格ガイドライン(230)に基づく情報を、前記FMEAデータベース(242)の準備のステップ(225)において入力することを含むことを特徴とする請求項1〜4のいずれか一項に記載の方法。
- 回路の作業負荷(219)を使用してFMEAデータベースを検証するステップ(250)、ならびに前記測定したFMEAデータベースから測定されたFMEA結果(260)を抽出する後続のステップ、または前記FMEAデータベース(242)の準備のステップ(225)の繰り返しを含むことを特徴とする請求項1〜5のいずれか一項に記載の方法。
- センシティブ・ゾーン・データベース(214)を構成するために、入力コーン(IL)情報を抽出するステップ(212)および出力コーン(OL)情報を抽出するステップを含んでいることを特徴とする請求項1〜6のいずれか一項に記載の方法。
- 前記入力(IL)および出力(OL)論理コーンを解析することによって、フォールトリスト(LF)を生成するステップ(215)、およびフォールト・リスト・データベース(216)を生成するステップを含んでいることを特徴とする請求項7に記載の方法。
- 共有エレメント、ゲート、およびネットに関して各センシティブゾーン(SZ)間の相関を評価することによって、共有エレメントについての情報を抽出すること(217)、および共有データベース(216)を生成すること、を含んでいることを特徴とする請求項7に記載の方法。
- 設計中の電子回路のFMEAデータベース(242)を準備する前記ステップ(225)が、前記センシティブ・ゾーン・データベース(214)を前記FMEAデータベース(242)に取り込むステップ(226)を含んでいることを特徴とする請求項1〜9のいずれか一項に記載の方法。
- 前記FMEAデータベース(242)が、所与のセンシティブゾーン(SZ)の考えられる故障モード(FM)にそれぞれ対応するレコードを呈することを含んでおり、各レコードが、センシティブ・ゾーン・フィールド(243)、故障モードフィールド(244)、FMEA統計フィールド(245)、および診断カバレッジフィールド(246)を含んでいることを特徴とする請求項10に記載の方法。
- 前記FMEAデータベース(242)が、各FMEAレコードについてフォールトモデル統計を自動的に計算(227)することを特徴とする請求項10または11に記載の方法。
- 前記レコードの1つ以上のフィールド(244)を、回路の記述(205)、安全仕様(230)、および安全規格ガイドライン(231)に基づき、エラーへとつながるセンシティブゾーン(SZ)におけるフォールト(G)の影響を表わしている故障モード(FM)を、各センシティブゾーン(SZ)について受け取る(228)ために提示すること、を含むことを特徴とする請求項11に記載の方法。
- 前記レコードの前記故障モードフィールド(244)を、観測点(OP)に関して該当のセンシティブゾーン(SZ)の特定の故障モード(FM)を表わしている予想される主たる影響(ME)を各センシティブゾーン(SZ)に受け取る(234)ために提示すること、を含むことを特徴とする請求項11に記載の方法。
- 前記レコードの前記FMEA統計フィールド(245)を、予想される使用頻度値を各センシティブゾーン(SZ)について受け取る(235)ために提示すること、を含むことを特徴とする請求項14に記載の方法。
- 前記レコードの前記FMEA統計フィールド(245)を、安全側および危険側値を各センシティブゾーン(SZ)について受け取る(236)ために提示すること、をさらに含むことを特徴とする請求項15に記載の方法。
- 前記安全側および危険側値を各センシティブゾーン(SZ)について受け取る(236)ことが、所与のセンシティブゾーン(SZ)における所与の故障モード(FM)について、考えられる故障の一時フォールトおよび恒久フォールトに分割された推定による安全側の割合および危険側の割合を受け取ることを含んでいる、ことを特徴とする請求項16に記載の方法。
- 前記FMEAデータベース(242)が、各FMEAレコードについて故障率を自動的に計算(237)し、該計算した故障率に基づいて診断なしのFMEA結果(238)を計算することを特徴とする請求項16または17に記載の方法。
- 診断カバレッジを各センシティブゾーン(SZ)について受け取る(239)ことを含んでいる、ことを特徴とする請求項18〜20のいずれか一項に記載の方法。
- 前記診断カバレッジを各センシティブゾーン(SZ)について受け取る(239)ことが、DDFの推定(DDF AUTO (TR)、DDF AUTO (PE))、前記共有データベース(218)に基づくセンシティブゾーン(SZ)間の論理共有を考慮して自動カバレッジ計算を実行することを含んでいる、ことを特徴とする請求項19に記載の方法。
- 前記診断カバレッジを各センシティブゾーン(SZ)について受け取る(239)ことが、他のセンシティブゾーンとの共有の程度を重み付けするための形状関数を各センシティブゾーン(Z)について使用することを含んでいる自動カバレッジ計算を実行することを含んでいる、ことを特徴とする請求項19に記載の方法。
- 前記FMEAデータベース(242)が、各FMEAレコードについて検出/非検出故障率を自動的に計算(240)し、該計算された検出/非検出故障率に基づいて、診断ありのFMEA結果(241)を計算することを特徴とする請求項11〜21のいずれか一項に記載の方法。
- 前記フォールトモデル(233)が、センシティブゾーン(SZ)において生じている故障(F)をもたらしているフォールト(G)を、恒久および一時/間欠フォールトの間で区別して製作されることを特徴とする請求項12〜22のいずれか一項に記載の方法。
- 前記恒久フォールトを、それらがシステムの動作モードにおいていつ生じているかに応じて、「恒久ON」、「恒久OFF」、および「恒久ST」に区別すること、を含んでいることを特徴とする請求項23に記載の方法。
- FMEAデータベースを検証するステップ(250)が、前記回路の作業負荷(219)の機能的カバレッジの測定(252)と、フォールト・リスト・データベース(216)を利用するフォールトカバレッジの測定(253)とを含む作業負荷アクセプタンスフェーズ(251)を含んでいる、ことを特徴とする請求項6〜24のいずれか一項に記載の方法。
- 機能的カバレッジの測定(252)およびフォールトカバレッジの測定(253)の結果をテストするステップ(254)を含んでいることを特徴とする請求項25に記載の方法。
- テストのステップ(254)の結果が肯定である場合に、センシティブ・ゾーン・データベース(214)に示されたセンシティブゾーン(SZ)においてローカルフォールトのフォールト注入作業(255)およびグローバルフォールトのフォールト注入作業(257)を実行すること、を含んでいることを特徴とする請求項26に記載の方法。
- すべての診断出力をフォールトカバレッジの測定のための観測点(OP)として取り上げてフォールトカバレッジ分析(256)を実行すること、を含んでいることを特徴とする請求項26または27に記載の方法。
- 前記フォールトカバレッジ分析(256)が、3つの順次のラン(271、273、274)を含んでおり、第1のラン(271)が、回路の記述(205)および回路の作業負荷(219)から来る設計中の前記集積回路のすべての一次入力/出力を観測点(OP)として取り上げ、第2のラン(272)が、前記マイクロ電子回路のすべての診断出力を観測点(OP)として取り上げ、第3のラン(274)が、各センシティブゾーン(SZ)についてSW診断テストによる診断カバレッジを測定することを特徴とする請求項28に記載の方法。
- フォールト注入(255、257)およびフォールトカバレッジ(256)のステップの結果を仕上げるための事後処理(258)、ならびにFMEA検証結果(260)の収集(260)を含むことを特徴とする請求項28または29に記載の方法。
- 前記事後処理および収集のフェーズ(258)が、IEC 61508規格によって求められる指標を集めるために適したIEC 61508規格のための事後処理フローを含んでいることを特徴とする請求項30に記載の方法。
- 前記IEC 61508規格のための事後処理フローが、3つの順次の特定のラン(276、277、278)を実行しており、
・第1の特定のラン(276)は、特定の事後処理(275)によってセンシティブ・ゾーン・データベース(214)から取り上げられる各センシティブゾーン(SZ)について危険側故障および故障値の積(D*F)を指標として計算し、
・第2の特定のラン(277)は、前記特定の事後処理(275)によってセンシティブ・ゾーン・データベース(214)から取り上げられる各センシティブゾーン(SZ)について恒久ONフォールトに関する全危険側検出故障率(DDF_ON)の値を指標として計算し、
・第3の特定のラン(278)は、前記事後処理(275)によってデータベース(214)から取り上げられる各センシティブゾーン(SZ)について恒久OFFおよび恒久STフォールトの両者に関する全危険側検出故障率(DDF_OFFST)の値を指標として計算し、
・前記特定の事後処理(275)は、フォールト模擬レポート(272)およびフォールト・リスト・データベース(216)を解析すること、フォールトをセンシティブ・ゾーン・データベース(214)に定められた異なるセンシティブゾーン(SZ)のために分割すること、初期の指標値を計算すること、前記指標値の操作を加えること、を含んでいる
ことを特徴とする請求項31に記載の方法。 - 計算されたFMEA結果(247)と測定されたFMEA結果(260)との間の比較(280)を含んでおり、該比較(280)の結果が受け入れ可能なしきい値を下回る場合に、前記FMEAデータベース(242)の準備のステップ(225)の前記繰り返しが実行され、該比較(280)の結果が肯定の結果である場合に、有効とされたFMEA結果(290)が生成されることを特徴とする請求項32に記載の方法。
- 請求項1〜33に記載の方法の各ステップを実行するように構成された処理装置。
- コンピュータのメモリに直接的にロード可能であって、コンピュータ上で実行されたときに請求項1〜33のいずれか一項に記載の方法を実行するためのソフトウェアコード部分を含んでいるコンピュータプログラム製品。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP07106186.5A EP1980964B1 (en) | 2007-04-13 | 2007-04-13 | Method and computer program product for performing failure mode and effects analysis of an integrated circuit |
EP07106186.5 | 2007-04-13 |
Publications (2)
Publication Number | Publication Date |
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JP2008292467A true JP2008292467A (ja) | 2008-12-04 |
JP5570701B2 JP5570701B2 (ja) | 2014-08-13 |
Family
ID=38048035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008104884A Expired - Fee Related JP5570701B2 (ja) | 2007-04-13 | 2008-04-14 | 集積回路の故障モード・影響分析を実行するための方法、およびそのためのコンピュータプログラム製品 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7937679B2 (ja) |
EP (1) | EP1980964B1 (ja) |
JP (1) | JP5570701B2 (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080815 |
|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140625 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |