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JP2008263133A - 半導体記憶装置およびその駆動方法 - Google Patents

半導体記憶装置およびその駆動方法 Download PDF

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Abstract

【課題】効率的にデータを書き込むことが可能であり、かつ、メモリセルのサイズが小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上の埋込み絶縁膜２０上に設けられた半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間の半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは電荷を放出するボディＢと、ソース層に接し、該ソース層と逆導電型のエミッタ層Ｅと、ソース層、ドレイン層およびボディを含み、二次元配置された複数のメモリセルのうち、第１の方向に配列されたメモリセルに対して設けられたワード線ＷＬと、第１の方向に配列されたメモリセルのソース層に接続されたソース線ＳＬと、第１の方向に対して交差する第２の方向に配列されたメモリセルのドレイン層に接続されたビット線ＢＬとを備えている。
【選択図】図４

Description

本発明は、半導体記憶装置およびその駆動方法に関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）で構成されている。ＦＢＣメモリ装置は、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
効率的なデータの書込みを可能にするためにバイポーラ書込み型のＦＢＣメモリ（以下、バイポーラＦＢＣともいう）が開発されている（特許文献１）。バイポーラＦＢＣは、ドレイン層とｐｎ接合を構成するエミッタ層を備えている。これにより、エミッタ層、ドレイン層およびボディがバイポーラトランジスタを構成する。データを書き込むときには、このバイポーラトランジスタを駆動させることによって、電荷をボディに蓄積する。
しかし、特許文献１のメモリでは、データを選択的に書き込むために、エミッタ層をビット線（カラム）ごとに設ける必要があった。即ち、ビット線方向（カラム方向）に隣接するメモリセルは、エミッタ層を共有することができず、エミッタ層はカラムごとに設けられていた。従って、各メモリセルの占有面積が大きいためメモリ装置全体のサイズが大きくなるという問題があった。
また、特許文献２のメモリは、エミッタ層、バルク基板およびボディによって構成されたバイポーラトランジスタを開示している。ドレイン層とバルク基板との短絡を防止するために、ボディ（ｎ型ウェル）を大きく拡散し、これによりボディでドレイン層をカバーしている。従って、特許文献２では、バルク基板を用いることが必須であり、かつ、エミッタ層はドレイン層およびソース層に隣接していない。このようにエミッタ層がドレイン層およびソース層から離間していると、メモリセルのサイズが大きくなってしまう。
特開２００５−７９３１４号公報 米国特許出願公開第２００６−１８１９１９号明細書
効率的にデータを書き込むことが可能であり、かつ、メモリセルのサイズが小さい半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた埋込み絶縁膜と、前記埋込み絶縁膜上に設けられた半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは電荷を放出するボディと、前記ソース層に接し、該ソース層と逆導電型のエミッタ層と、前記ソース層、前記ドレイン層および前記ボディを含み二次元配置された複数のメモリセルのうち、第１の方向に配列されたメモリセルに対して設けられたワード線と、前記第１の方向に配列された前記メモリセルの前記ソース層に接続されたソース線と、前記第１の方向に対して交差する第２の方向に配列された前記メモリセルの前記ドレイン層に接続されたビット線とを備えている。
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、ソース層とドレイン層との間に設けられ電気的に浮遊状態のボディを含み、該ボディに電荷を蓄積しあるいは電荷を放出することによってデータを記憶し、二次元配置されたメモリセルと、前記ソース層に接し、該ソース層と逆導電型のエミッタ層とを備えた半導体記憶装置の駆動方法であって、
電荷を前記ボディへ蓄積するために前記エミッタ層と前記ソース層との間の接合部に順バイアスを印加することを具備する。
本発明による半導体記憶装置は、効率的にデータを書き込むことが可能であり、かつ、メモリセルのサイズが小さい。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリの構成を示すブロック図である。ＦＢＣメモリは、メモリセルアレイＭＣＡと、センスアンプＳ／Ａとを備えている。メモリセルアレイＭＣＡは、マトリクス状に二次元配置された多数のメモリセルから構成されている。ワード線ＷＬ、ソース線ＳＬおよびエミッタ線ＥＬは、第１の方向としての行（ロウ（row））方向に配列されたメモリセルに接続されている。ビット線ＢＬは、行方向に対して直交する列（カラム）方向（第２の方向）に配列されたメモリセルに接続されている。
センスアンプＳ／Ａは、ビット線ＢＬに接続されている。センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルのデータを読み出し、あるいは、ビット線ＢＬを介してメモリセルへデータを書き込むように構成されている。センスアンプＳ／Ａは、ビット線ＢＬあるいは、ビット線対に対応して設けられている。
ロウアドレスバッファＲＡＢは外部からロウアドレス信号ＲＡＳを受け取り、これを一時的に格納し、ロウデコーダＲＤへ出力する。ロウデコーダＲＤは、ロウアドレス信号ＲＡＳに応じて、ワード線ＷＬ、ソース線ＳＬおよびエミッタ線ＥＬを選択する。カラムアドレスバッファＣＡＢは外部からカラムアドレス信号ＣＡＳを受け取り、これを一時的に格納し、カラムデコーダＣＤへ出力する。カラムデコーダＣＤは、カラムアドレス信号ＣＡＳに応じて、メモリセルアレイＭＣＡのビット線を選択する。
ＤＱバッファＤＱＢは、センスアンプＳ／Ａと入出力部Ｉ／Ｏとの間に接続されている。ＤＱバッファＤＱＢは、センスアンプＳ／Ａからの読出しデータを外部へ出力するために一時的に格納し、あるいは、外部からの書込みデータをセンスアンプＳ／Ａへ送るために一時的に格納する。ＤＱバッファＤＱＢにおける外部へのデータ出力は、出力イネーブル信号ＯＥによって制御される。ＤＱバッファＤＱＢにおける外部からのデータ書込みは、書込みイネーブル信号ＷＥによって制御される。
図２は、第１の実施形態によるメモリセルアレイＭＣＡの一部を示す回路図である。本実施形態によるメモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。ビット線ＢＬは、第２の方向としてのカラム方向に延伸しており、カラム方向に配列されたメモリセルＭＣに接続されている。ワード線ＷＬ、ソース線ＳＬおよびエミッタ線ＥＬは、第１の方向としてのロウ方向に延伸しており、ロウ方向に配列されたメモリセルＭＣに接続されている。
バイポーラトランジスタＢＴがメモリセルＭＣのそれぞれに対応して設けられている。バイポーラトランジスタＢＴは、コレクタとしてメモリセルＭＣのボディ、ベースとしてメモリセルＭＣのソースを利用している。さらに、バイポーラトランジスタＢＴは、隣接して設けられたエミッタを含む。カラム方向においてソース側で隣接する２つのメモリセルＭＣは、エミッタ線ＥＬを共有している。また、カラム方向においてドレイン側で隣接する２つのメモリセルＭＣは、ビット線ＢＬを共有している。このバイポーラトランジスタＢＴは、データの書込みに使用される。
図３は、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬおよびエミッタ線ＥＬのレイアウトを示す平面図である。ＳＯＩ層３０は、カラム方向に延伸する素子分離部ＳＴＩによって分離されており、ストライプ状のアクティブエリアＡＡを構成する。アクティブエリアＡＡはカラム方向に延伸する素子分離部ＳＴＩによって分離されている。このため、アクティブエリアＡＡもカラム方向に延伸している。１単位のメモリセルＭＣは、図３に示すセルユニットＣＵで表される。メモリセルアレイＭＣＡは、セルユニットＣＵがカラム方向およびロウ方向に繰り返し形成されることによって構成される。
図４は、図３の４−４線に沿った断面図である。図５は、図３の５−５線に沿った断面図である。本実施形態によるＦＢＣメモリは、シリコン基板１０と、シリコン基板１０上に設けられた埋込み絶縁膜（以下、ＢＯＸ（Buried Oxide）層という）２０と、ＢＯＸ層２０上に設けられた半導体層としてのＳＯＩ層３０と、ＳＯＩ層３０内に設けられたソース層Ｓと、ＳＯＩ層３０内に設けられたドレイン層Ｄと、ソース層Ｓとドレイン層Ｄとの間のＳＯＩ層３０に設けられたボディＢと、ソース層Ｓに隣接するエミッタ層Ｅと、ボディＢ上に設けられたゲート絶縁膜３５と、ゲート絶縁膜３５上に設けられたワード線ＷＬと、ソース層Ｓに接続されたソース線ＳＬと、ドレイン層Ｄに接続されたビット線ＢＬと、エミッタ層Ｅに接続されたエミッタ線ＥＬと、配線間を充填する層間絶縁膜４０とを備えている。
ボディＢは、その周囲をゲート絶縁膜３５、ＢＯＳ層２０、ソース層Ｓ、ドレイン層Ｄおよび素子分離ＳＴＩに囲まれており、電気的に浮遊状態である。メモリセルＭＣは、ボディＢ、ソース層Ｓ、ドレイン層Ｄ、ゲート絶縁膜３５およびワード線ＷＬ（ゲート電極）で構成されている。メモリセルＭＣは、フローティング状態のボディＢに電荷（例えば、ホール）を蓄積し、あるいは、電荷を放出することによってデータ“１”または“０”を記憶することができる。
ワード線ＷＬは、ワード線としての機能のほかに、メモリセルＭＣのゲート電極としての機能も兼ね備えている。換言すると、メモリセルＭＣのゲート電極自体が、ロウ方向に延伸するように形成されてり、ワード線ＷＬとしても機能する。或るロウに配列されたメモリセルＭＣは、ワード線ＷＬを共有する。ソース線ＳＬは、ロウ方向に延伸し、或るロウに配列されたメモリセルＭＣのそれぞれのソース層Ｓに共通に接続されている。ビット線ＢＬは、カラム方向に延伸し、或るカラムに配列されたメモリセルＭＣのそれぞれのドレイン層Ｄに共通に接続されている。
エミッタ層Ｅは、ソース層Ｓおよびドレイン層Ｄに対して逆導電型の半導体からなる。エミッタ層Ｅは、ソース層Ｓに隣接する。これにより、エミッタ層Ｅとソース層Ｓとの間にｐｎ接合が形成される。エミッタ層Ｅは、ソース層Ｓに関して、ボディＢとは反対側に隣接している。エミッタ線ＥＬは、ワード線ＷＬおよびソース線ＳＬに対して平行であり、ロウ方向へ延伸している。エミッタ線ＥＬは、ロウ方向へ配列されたメモリセルＭＣのそれぞれのエミッタ層Ｅに共通に接続されている。
例えば、メモリセルＭＣがｎ型ＭＩＳＦＥＴで構成されている場合、ソース層Ｓおよびドレイン層Ｄはｎ型半導体からなり、かつ、ボディＢおよびエミッタ層Ｅはｐ型半導体からなる。これにより、ボディＢ、ソース層Ｓおよびエミッタ層Ｅは、ＰＮＰバイポーラトランジスタＢＴを構成する。バイポーラトランジスタＢＴを駆動させることによって、エミッタ層ＥからボディＢにホールを蓄積することができる。例えば、ｐ型ボディＢ内に蓄積されているホールが多い状態をデータ“１”とし、これが少ない状態をデータ“０”とする。この場合、バイポーラトランジスタＢＴを駆動させることによってボディＢにホールを蓄積する。これにより、メモリセルＭＣにデータ“１”を書き込むことができる。
本実施形態では、エミッタ層Ｅがソース層Ｓに隣接して設けられている。また、カラム方向においてソース側で隣接する２つのメモリセルＭＣはエミッタ線ＥＬを共有している。さらに、カラム方向においてドレイン側で隣接する２つのメモリセルＭＣはビット線ＢＬを共有している。これにより、メモリセルの占有面積（セルユニットＣＵの面積）は、従来例よりも小さくなる。メモリセルＭＣは、メモリセルアレイＭＣＡ内に多数設けられているので、セルユニットＣＵの面積が小さくなることは、ＦＢＣメモリの装置全体を小型化することに大きく貢献する。
次に、本実施形態によるＦＢＣメモリへのデータ書込み動作を説明する。図６は、第１の実施形態によるＦＢＣメモリの動作を示すフロー図である。本実施形態は、図６に示すように、選択されたロウに配列されたメモリセルＭＣにデータを２ステップで書き込む。
より詳細には、第１のステップＳ１０において、ロウデコーダＲＤが或るロウのソース線ＳＬを選択的に駆動する。これにより、ホールが、選択されたソース線ＳＬに接続された全メモリセルＭＣのボディＢに蓄積される。即ち、データ“１”が、選択されたロウ（以下、選択ロウ）に配列された全メモリセルＭＣに記憶される。
次に、第２のステップＳ２０において、センスアンプＳ／Ａは、データ“１”が書き込まれた選択ロウのメモリセルＭＣのうち、データ“０”を書き込む必要のあるメモリセルＭＣに接続されたビット線ＢＬのみを選択的に駆動する。これにより、ホールは、選択されたカラム（選択カラム）にあるメモリセルＭＣのボディＢから放出される。即ち、データ“０”が、選択ロウのメモリセルＭＣのうち、選択カラムにあるメモリセルＭＣに記憶される。
このように、本実施形態では、選択ロウの全メモリセルに一旦データ“１”を書込み、次に、データ“０”の書込みが必要なカラムにあるメモリセルＭＣにのみデータ“０”を書き込む。これにより、選択ロウのメモリセルＭＣにデータ“１”またはデータ“０”のいずれかを任意に書き込むことができる。
第１のステップＳ１０および第２のステップＳ２０をより詳細に説明する。
［第１のステップＳ１０：データ“１”の書込み動作（バイポーラ書込み）］
図７は、データ“１”の書込み動作時における各配線の電圧関係を示す図である。ビット線ＢＬは全て０Ｖ、非選択ソース線ＳＬは１．０Ｖとする。ワード線ＷＬは全て−１．０Ｖとする。エミッタ線ＥＬは全て０Ｖである。非選択ソース線ＳＬは、エミッタ線ＥＬよりも高電位である。これにより、逆バイアスがソース層Ｓとエミッタ層ＥＬとの間のｐｎ接合に印加される。従って、非選択ロウのバイポーラトランジスタはオフ状態を維持する。その結果、非選択ロウに配列されたメモリセルＭＣにおいて、ホールはボディＢへ注入されない。
一方、第１のソース線としての選択ソース線ＳＬは、−１．０Ｖにする。選択ソース線ＳＬは、エミッタ線ＥＬよりも低電位になる。これにより、順バイアスがソース層Ｓとエミッタ層Ｅとの間のｐｎ接合に印加され、選択ロウのバイポーラトランジスタＢＴはオン状態になる。従って、選択ロウに配列されたメモリセルＭＣのボディＢにはホールが注入される。ドレイン層Ｄの電位はボディＢの電位よりも高いので、ボディＢに注入されたホールはボディＢ内に蓄積される。これにより、選択ロウに配列された全メモリセルＭＣには、データ“１”が書き込まれる。
尚、バイポーラ書込みでは、ワード線ＷＬは、いずれも活性化されず、データ保持時と同じ電位（−１．０Ｖ）に維持されている。
［第２のステップＳ２０：データ“０”の書込み動作］
図８は、データ“０”の書込み動作時における各配線の電圧関係を示す図である。データ“０”の書込みでは、選択カラムのビット線ＢＬ（第１のビット線）には１．０Ｖを印加し、非選択カラムのビット線ＢＬには０Ｖを印加する。また、選択ロウのソース線ＳＬには０Ｖ、非選択ロウのソース線ＳＬには１．０Ｖを印加する。選択ロウのワード線ＷＬには１．５Ｖ、非選択ロウのワード線ＷＬには−１．０Ｖを印加する。エミッタ線ＥＬには全て０Ｖが印加されている。
これにより、選択ロウに配列されたメモリセルＭＣのうち、選択カラムにあるメモリセルＭＣ１、ＭＣ３のボディＢの電位はソース層Ｓの電位よりも高くなる。従って、ボディＢとソース層Ｓとの間のｐｎ接合が順バイアスされ、ボディＢ内に蓄積されたホールがソース層Ｓへ放出される。その結果、メモリセルＭＣ１およびＭＣ３には、データ“０”が書き込まれる。
選択ロウに配列されたメモリセルＭＣのうち、非選択カラムにあるメモリセルＭＣ２のドレイン層Ｄの電位はソース層Ｓの電位と等しい。ボディＢの電位はワード線ＷＬの電位とのカップリングによって幾分持ち上がるが、ボディＢとソース層Ｓとの間のｐｎ接合およびボディＢとドレイン層Ｄとの間のｐｎ接合は逆バイアスを維持することができる。従って、ボディＢ内に蓄積されたホールは放出されない。その結果、メモリセルＭＣ２に格納されたデータ“１”は保持される。
非選択ロウに配列されたメモリセルＭＣのワード線ＷＬは、ビット線ＢＬおよびソース線ＳＬよりも低い。この場合、ボディＢの電位がソース層Ｓおよびドレイン層Ｄの各電位よりも充分に低くなるので、ホールは保持される。
このように、本実施形態は、２つのステップＳ１０およびＳ２０を実行することによって、選択ロウの任意のメモリセルにバイナリデータ“１”または“０”を書き込むことができる。即ち、１つのロウに配列された全メモリセルへのデータ書込みは、２ステップＳ１０およびＳ２０で足りる。さらに、本実施形態では、エミッタ層Ｅおよびドレイン層Ｄが、カラム方向に隣接する２つのメモリセルＭＣに共有されている。これにより、メモリセルＭＣの占有面積が小さくなる。さらに、エミッタ層Ｅおよびドレイン層Ｄが複数のメモリセルＭＣに共有化されることによって、エミッタ線ＥＬおよびビット線ＢＬの本数が減少する。これは配線金属の量の低減、および、配線の設計の容易化に繋がる。
従来、エミッタ層Ｅはドレイン層Ｄ側に設けられていた。つまり、エミッタ層Ｅは、ソース層Ｓ側ではなくドレイン層Ｄ側に設けられていた。エミッタ層Ｅがドレイン層Ｄに隣接している場合、ドレイン層Ｄがベースとして機能する。もし、カラム方向に隣接するメモリセルＭＣが１つのエミッタ層Ｅを共有すると、バイポーラ書込み時に、データは、同一カラムに配列された複数のメモリセルＭＣに書き込まれてしまう。センスアンプＳ／Ａは、カラムごと（ビット線ごと）に設けられているため、同一カラムに配列された複数のメモリセルＭＣのデータを格納することができない。従って、カラム方向に隣接するメモリセルＭＣが１つのエミッタ層Ｅを共有する場合、センスアンプＳ／Ａがリフレッシュ動作を実行することができないという問題が生じる。尚、リフレッシュ動作とは、メモリセルのデータを一旦読出し、このデータと同一データをメモリセルへリストアする動作である。
この問題は、エミッタ層Ｅがドレイン層Ｄに接していなくとも、エミッタ線ＥＬの延伸方向がビット線ＢＬと平行である場合にも生じる。従って、エミッタ線ＥＬは、ビット線ＢＬと直交するロウ方向へ延伸している必要がある。
従来例では、エミッタ層をドレイン層に隣接させてドレイン層をベースとして機能させていた。もし、従来例において、エミッタ層をカラム方向に隣接する複数のメモリセルで共有化した場合、或るカラムのビット線ＢＬを選択したときに、データがカラム方向に隣接する複数のメモリセルに書き込まれてしまう。従って、この場合、選択ロウに配列されたメモリセルＭＣへのバイポーラ書込みを実行することはできなかった。
本実施形態では、エミッタ層Ｅは、ソース層Ｓに隣接するように設けられている。エミッタ線ＥＬおよびソース線ＳＬは、ビット線ＢＬとは異なり、ワード線ＷＬと同様にロウ方向に延伸するように設けることができる。よって、本実施形態によるＦＢＣメモリは、エミッタ層Ｅおよびドレイン層Ｄが、隣接する複数のメモリセルＭＣに共通でありながら、選択ロウに配列されたメモリセルＭＣへのバイポーラ書込みを上述の２ステップＳ１０およびＳ２０で実行することができる。その結果、本実施形態は、効率的にデータを書き込むことができ、かつ、メモリ装置全体のサイズを縮小することができる。
図３に示すセルユニットＣＵの面積は、５Ｆ（Feature Size）×２Ｆである。この面積は、従来のバイポーラ書込み型ＦＢＣメモリのセルユニットよりも小さい。
（第１の実施形態の第１の変形例）
図９は、第１の実施形態の第１の変形例を示す図である。第１の変形例では、データ“０”の書込み動作時における各配線の電圧関係が第１の実施形態と異なる。第１の変形例のその他の動作および構成は、第１の実施形態と同様でよい。
第１の変形例によるデータ“０”の書込みでは、選択カラムのビット線ＢＬには０Ｖを印加し、非選択カラムのビット線ＢＬには１．０Ｖを印加する。また、ソース線ＳＬには全て１．０Ｖを印加する。選択ロウのワード線ＷＬには１．５Ｖ、非選択ロウのワード線ＷＬには−１．０Ｖを印加する。エミッタ線ＥＬには全て０Ｖが印加されている。即ち、第１の変形例では、選択ロウのソース線ＳＬと選択カラムのビット線ＢＬとの電位関係が、第１の実施形態のそれと逆である。
これにより、選択ロウに配列されたメモリセルＭＣのうち、選択カラムにあるメモリセルＭＣ１、ＭＣ３のボディＢの電位はドレイン層Ｄの電位よりも高くなる。従って、ボディＢとドレイン層Ｄとの間のｐｎ接合が順バイアスされ、ボディＢ内に蓄積されたホールがドレイン層Ｄへ放出される。その結果、メモリセルＭＣ１およびＭＣ３には、データ“０”が書き込まれる。
選択ロウに配列されたメモリセルＭＣのうち、非選択カラムにあるメモリセルＭＣ２のドレイン層Ｄの電位はソース層Ｓの電位と等しい。ボディＢの電位はワード線ＷＬの電位とのカップリングによって幾分持ち上がるが、ボディＢとソース層Ｓとの間のｐｎ接合およびボディＢとドレイン層Ｄとの間のｐｎ接合は逆バイアスを維持することができる。従って、ボディＢ内に蓄積されたホールは放出されない。その結果、メモリセルＭＣ２に格納されたデータ“１”は保持される。
非選択ロウに配列されたメモリセルＭＣのワード線ＷＬは、ビット線ＢＬおよびソース線ＳＬよりも低い。この場合、ボディＢの電位がソース層Ｓおよびドレイン層Ｄの各電位よりも充分に低くなるので、ホールは保持される。
第１の変形例は、第１の実施形態と同様の効果を得ることができる。
（第１の実施形態の第２の変形例）
図１０は、第１の実施形態の第２の変形例を示す図である。第２の変形例では、データ“０”の書込み動作時における各配線の電圧関係が第１の実施形態と異なる。第２の変形例のその他の動作および構成は、第１の実施形態と同様でよい。
第２の変形例によるデータ“０”の書込みでは、選択カラムのビット線ＢＬには０Ｖを印加し、非選択カラムのビット線ＢＬには−１．０Ｖを印加する。また、選択ロウのソース線ＳＬおよび選択ロウのエミッタ線ＥＬには−１．０Ｖを印加する。非選択ロウのソース線ＳＬおよび非選択ロウのエミッタ線ＥＬには０Ｖを印加する。選択ロウのワード線ＷＬには０．５Ｖ、非選択ロウのワード線ＷＬには−１．０Ｖを印加する。
第２の変形例では、選択ロウに配列されたメモリセルＭＣのうち、選択カラムにあるメモリセルＭＣ１、ＭＣ３のボディＢの電位はソース層Ｓの電位よりも高くなる。従って、ボディＢとソース層Ｓとの間のｐｎ接合が順バイアスされ、ボディＢ内に蓄積されたホールがソース層Ｓへ放出される。その結果、メモリセルＭＣ１およびＭＣ３には、データ“０”が書き込まれる。
選択ロウに配列されたメモリセルＭＣのうち、非選択カラムにあるメモリセルＭＣ２のドレイン層Ｄの電位はソース層Ｓの電位と等しい。ボディＢの電位はワード線ＷＬの電位とのカップリングによって幾分持ち上がるが、ボディＢとソース層Ｓとの間のｐｎ接合およびボディＢとドレイン層Ｄとの間のｐｎ接合は逆バイアスを維持することができる。従って、ボディＢ内に蓄積されたホールは放出されない。その結果、メモリセルＭＣ２に格納されたデータ“１”は保持される。
非選択ロウに配列されたメモリセルＭＣのワード線ＷＬは、ビット線ＢＬおよびソース線ＳＬよりも低い。この場合、ボディＢの電位がソース層Ｓおよびドレイン層Ｄの各電位よりも充分に低くなるので、ホールは保持される。
第２の変形例では、選択ロウのソース線ＳＬおよびエミッタ線ＥＬの電位を、非選択ロウのそれらよりも、−１Ｖだけ低下させる（絶対値として上昇させる）。これによって、ビット線ＢＬの電位を、第１の実施形態におけるそれよりも１Ｖ低下させることができ、それに伴い、選択ロウのワード線ＷＬの電位を、第１の実施形態のそれよりも１Ｖだけ低下させることができる。即ち、選択ロウのソース線ＳＬおよびエミッタ線ＥＬの電位を、非選択ロウのそれらと相違させることによって、選択ロウのワード線ＷＬと非選択ロウのワード線ＷＬとの電位差が小さくなる。ワード線ＷＬの電圧振幅が小さいことによって、メモリセルＭＣの信頼性が向上する。さらに、第２の変形例は、第１の実施形態と同様の効果を得ることができる。
（第１の実施形態の第３の変形例）
図１１は、第１の実施形態の第３の変形例を示す図である。第３の変形例では、データ“０”の書込み動作時における各配線の電圧関係が第１の実施形態と異なる。第３の変形例のその他の動作および構成は、第１の実施形態と同様でよい。
第３の変形例によるデータ“０”の書込みでは、選択カラムのビット線ＢＬには−１．０Ｖを印加し、非選択カラムのビット線ＢＬには０Ｖを印加する。また、ソース線ＳＬには全て０Ｖを印加する。選択ロウのエミッタ線ＥＬには−１．０Ｖを印加し、非選択ロウのエミッタ線ＥＬには０Ｖを印加する。選択ロウのワード線ＷＬには０．５Ｖ、非選択ロウのワード線ＷＬには−１．０Ｖを印加する。即ち、第３の変形例では、選択ロウのソース線ＳＬと選択カラムのビット線ＢＬとの電位関係が、第２の変形例のそれと逆である。
これにより、第３の変形例では、選択ロウに配列されたメモリセルＭＣのうち、選択カラムにあるメモリセルＭＣ１、ＭＣ３のボディＢの電位はドレイン層Ｄの電位よりも高くなる。従って、ボディＢとドレイン層Ｄとの間のｐｎ接合が順バイアスされ、ボディＢ内に蓄積されたホールがドレイン層Ｄへ放出される。その結果、メモリセルＭＣ１およびＭＣ３には、データ“０”が書き込まれる。
選択ロウに配列されたメモリセルＭＣのうち、非選択カラムにあるメモリセルＭＣ２のドレイン層Ｄの電位はソース層Ｓの電位と等しい。ボディＢの電位はワード線ＷＬの電位とのカップリングによって幾分持ち上がるが、ボディＢとソース層Ｓとの間のｐｎ接合およびボディＢとドレイン層Ｄとの間のｐｎ接合は逆バイアスを維持することができる。従って、ボディＢ内に蓄積されたホールは放出されない。その結果、メモリセルＭＣ２に格納されたデータ“１”は保持される。
非選択ロウに配列されたメモリセルＭＣのワード線ＷＬは、ビット線ＢＬおよびソース線ＳＬよりも低い。この場合、ボディＢの電位がソース層Ｓおよびドレイン層Ｄの各電位よりも充分に低くなるので、ホールは保持される。
第３の変形例では、選択ロウのエミッタ線ＥＬの電位を、非選択ロウのそれよりも、−１Ｖだけ低下させる（絶対値として上昇させる）。これによって、ビット線ＢＬの電位を、第１の変形例におけるそれよりも１Ｖ低下させることができ、それに伴い、選択ロウのワード線ＷＬの電位を、第１の変形例のそれよりも１Ｖだけ低下させることができる。即ち、選択ロウのエミッタ線ＥＬの電位を、非選択ロウのそれと相違させることによって、選択ロウのワード線ＷＬと非選択ロウのワード線ＷＬとの電位差が小さくなる。ワード線ＷＬの電圧振幅が小さいと、メモリセルＭＣの信頼性が向上する。また、ワード線ＷＬの電圧振幅が小さいことによって、消費電力が減少する。さらに、第３の変形例は、第１の実施形態と同様の効果を得ることができる。
［データ読出し動作、および、データ保持動作］
図１２は、第１の実施形態（第１〜第３の変形例も含む）によるデータ読出し動作時における各配線の電圧関係を示す図である。データ読出しでは、ビット線ＢＬには０．８Ｖを印加する。ソース線ＳＬには１．０Ｖを印加する。選択ロウのワード線ＷＬには２．０Ｖ、非選択ロウのワード線ＷＬには−１．０Ｖを印加する。エミッタ線ＥＬには０Ｖが印加されている。
これにより、選択ロウに配列されたメモリセルＭＣが３極管状態で動作する。各カラムのセンスアンプＳ／Ａは、ボディＢに蓄積されているホール数の違いによって変化するドレイン電流の差を検知し、増幅する。これにより、センスアンプＳ／Ａは、メモリセルＭＣに記憶されたデータ“１”または“０”を識別する。
図１３は、第１の実施形態によるデータ保持動作時における各配線の電圧関係を示す図である。データ保持動作では、ビット線ＢＬには１．０Ｖを印加する。ソース線ＳＬには１．０Ｖを印加する。ワード線ＷＬには−１．０Ｖを印加する。エミッタ線ＥＬには０Ｖが印加されている。これにより、ボディＢがソース層Ｓおよびドレイン層Ｄよりも低い電位となるので、ホールはボディＢ内に保持される。
本実施形態において、隣接する複数のメモリセルＭＣは、ドレイン層Ｄを共有している。この場合、データ“１”の書込み時に、エミッタ層ＥからボディＢに注入されたホールが、さらにドレイン層Ｄを通過して、隣りのメモリセルＭＣのボディＢに注入される懸念がある。このような、バイポーラディスターブを防止するために、ドレイン層Ｄの不純物濃度を高くし、および／または、ドレイン層Ｄ上にシリサイド層を形成することが好ましい。
（第２の実施形態）
第２の実施形態では、エミッタ層ＥがＢＯＸ層２０内に埋め込まれており、エミッタ層Ｅは、ＢＯＸ層２０を介してソース層Ｓとシリコン基板１０との間に設けられている。エミッタ層Ｅの電位は、シリコン基板１０を介して制御する。従って、第２の実施形態では、エミッタ線ＥＬが不要である。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図１４は、本発明に係る第２の実施形態に従ったＦＢＣメモリの配線レイアウトを示す平面図である。第２の実施形態では、エミッタ線ＥＬが不要であるため、セルユニットＣＵの面積がさらに小さくなる。より詳細には、第２の実施形態のセルユニットＣＵの面積は、４Ｆ×２Ｆであり、第１の実施形態のそれよりもさらに小さい。
図１５は、図１４の１５−１５線に沿った断面図である。尚、ワード線ＷＬに沿った断面は、図５に示す断面と同様であるので、その図示を省略する。図１５に示すように、エミッタ層Ｅは、ソース層Ｓの直下のＢＯＸ層２０に埋め込まれている。エミッタ層Ｅは、例えば、ｐ型ポリシリコンからなり、ｐ型シリコン基板１０と電気的に接続されている。また、エミッタ層Ｅは、ソース層Ｓの底部に接触しており、ソース層Ｓとｐｎ接合を形成している。ソース層Ｓは、各ロウごとに分離されている。
エミッタ層Ｅは、シリコン基板１０を介して制御するため、全体として同電位である必要がある。よって、第２の実施形態によるＦＢＣメモリは、図７〜図１３に示す動作のうち、図１０および図１１に示す動作以外の動作を実行することができる。
第２の実施形態は、エミッタ層Ｅの電位を各ロウごとに設定することはできないものの、セルユニットＣＵの面積をさらに小さくすることができる。第２の実施形態は、さらに第１の実施形態の効果も得ることができる。
（第３の実施形態）
図１６は、本発明に係る第３の実施形態に従ったＦＢＣメモリの断面図である。第３の実施形態は、カラム方向に隣接する複数のエミッタ層Ｅが一体として形成されている点で第２の実施形態と異なる。第３の実施形態のその他の構成は、第２の実施形態の構成と同様でよい。エミッタ層Ｅは、全て同電位をシリコン基板１０から印加されるため、隣接するエミッタ層Ｅは、図１６のように一体形成されていてもよい。これにより、エミッタ層Ｅを形成する工程においてＢＯＸ層２０を除去する面積が広くなるので、エミッタ層Ｅのシリコンプラグを形成し易いという効果がある。さらに、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。
第１から第３の実施形態において、ロウ方向とカラム方向とは、入れ替えても差し支えない。第１から第３の実施形態において、メモリセルＭＣは、ｐ型ＭＩＳＦＥＴでも構わない。この場合、メモリセルＭＣに蓄積される電荷は電子となる。また、エミッタ層Ｅの導電型はｐ型となる。従って、上記のデータ書込み動作、データ読出し動作、および、データ保持動作において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、エミッタ線ＥＬに印加されるそれぞれの電位は、絶対値としては変わらないものの、符合が逆になる。
本発明に係る実施形態に従ったＦＢＣメモリの構成を示すブロック図。 第１の実施形態によるメモリセルアレイＭＣＡの一部を示す回路図。 ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬおよびエミッタ線ＥＬのレイアウトを示す平面図。 図３の４−４線に沿った断面図。 図３の５−５線に沿った断面図。 図６は、第１の実施形態によるＦＢＣメモリの動作を示すフロー図。 データ“１”の書込み動作時における各配線の電圧関係を示す図。 データ“０”の書込み動作時における各配線の電圧関係を示す図。 第１の実施形態の第１の変形例を示す図。 第１の実施形態の第２の変形例を示す図。 第１の実施形態の第３の変形例を示す図。 第１の実施形態によるデータ読出し動作時における各配線の電圧関係を示す図。 第１の実施形態によるデータ保持動作時における各配線の電圧関係を示す図。 本発明に係る第２の実施形態に従ったＦＢＣメモリの配線レイアウトを示す平面図。 図１４の１５−１５線に沿った断面図。 本発明に係る第３の実施形態に従ったＦＢＣメモリの断面図。
符号の説明
１０…半導体基板
２０…埋込み絶縁膜
３０…半導体層
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ
Ｅ…エミッタ層
ＷＬ…ワード線
ＳＬ…ソース線
ＢＬ…ビット線
ＥＬ…エミッタ線

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に設けられた埋込み絶縁膜と、
    前記埋込み絶縁膜上に設けられた半導体層と、
    前記半導体層内に設けられたソース層と、
    前記半導体層内に設けられたドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは電荷を放出するボディと、
    前記ソース層に接し、該ソース層と逆導電型のエミッタ層と、
    前記ソース層、前記ドレイン層および前記ボディを含み二次元配置された複数のメモリセルのうち、第１の方向に配列されたメモリセルに対して設けられたワード線と、
    前記第１の方向に配列された前記メモリセルの前記ソース層に接続されたソース線と、
    前記第１の方向に対して交差する第２の方向に配列された前記メモリセルの前記ドレイン層に接続されたビット線とを備えた半導体記憶装置。
  2. 前記第１の方向に配列された前記メモリセルの前記エミッタ層に接続されたエミッタ線をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記エミッタ層は、前記絶縁層内に埋め込まれており、前記絶縁層を介して前記ソース層と前記半導体基板との間に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記エミッタ層は、前記第２の方向に隣接する複数の前記メモリセルに共有されていることを特徴とする請求項1から請求項３に記載の半導体記憶装置。
  5. ソース層とドレイン層との間に設けられ電気的に浮遊状態のボディを含み、該ボディに電荷を蓄積しあるいは電荷を放出することによってデータを記憶し、二次元配置されたメモリセルと、前記ソース層に接し、該ソース層と逆導電型のエミッタ層とを備えた半導体記憶装置の駆動方法であって、
    電荷を前記ボディへ蓄積するために前記エミッタ層と前記ソース層との間の接合部に順バイアスを印加することを具備する半導体記憶装置の駆動方法。
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