JP2008258763A

JP2008258763A - シリアル通信装置、その試験装置及びシリアル通信装置の試験方法

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Publication number: JP2008258763A
Application number: JP2007096515A
Authority: JP
Inventors: Noriyuki Ogawa; 憲之小川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-04-02
Filing date: 2007-04-02
Publication date: 2008-10-23

Abstract

【課題】シリアル通信装置の送受信処理を行なうシリアル通信カードにおいて、そのシリアル通信カード上の複数の回路のうちいずれの回路に不具合があるかの特定する、シリアル通信装置試験装置及びシリアル通信装置の試験方法を提供する。
【解決手段】シリアル通信装置において、その有するシリアル通信カードを構成する各回路が、その回路において処理を行なう直前のデータと直後のデータをメモリに個別に格納し、シリアル通信装置試験装置による読出し指令により格納されたデータを個別に読み出すように、シリアル通信カードが構成される。シリアル通信装置試験装置において、その有するＣＰＵがシリアル通信装置から格納された各データを読出し、順次比較することにより不具合部位を特定する。
【選択図】図３

Description

本発明は、シリアル信号を送受信するシリアル通信装置の試験装置及びその試験方法に関する。

シリアル信号を送受信するシリアル通信装置は、近年３Ｇｂｐｓ以上の高速通信が可能となり、画像処理装置やレーダーなど大量のデータの通信を行なう装置間又は基板間の通信に用いられるようになっている。

このようなシリアル通信装置は、ＡＳＩＣ（特定用途向け集積回路：ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）やＦＰＧＡ（プログラム可能なＬＳＩ：ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）などを利用して製造されることが多くなってきた。

さらに最近では、ＦＰＧＡ上の回路を製造するためのプログラムがあるまとまった働き毎に分割して市販されており、これらのプログラムを複数組み合わせてシリアル通信装置が作成されるようになってきている。

しかし、これらのプログラムを使用する際に、各プログラムをつなぐプログラムを自社にて作成したり、各プログラムを適宜修正乃至設定したりする必要がある。この際、作成したプログラムや、修正・設定に適切でない部分が存在することがある。このため、製造したシリアル通信装置製品を出荷する前に試験を行なう必要がある。

この点に関し、試験をする通信装置から受信したパケットと試験装置にて設定した基準パケットとを比較し、受信したパケットの性質を解析することにより通信装置の状態を判定する技術が提案されている（例えば、特許文献１）。

また、試験装置内においてテストパターンデータを生成し、これを通信装置に送信し、さらに通信装置から送信したテストパターンデータを受信し、送信したテストパターンデータと受信したテストパターンデータとを比較することにより通信装置の状態を判定する技術が提案されている（例えば、特許文献２）。
特開２００２−２６１７７０号公報特開２０００−２７８３６２号公報

しかし、特許文献１に記載の技術によっては、通信装置全体の状態しか判定できず、ＦＰＧＡ上の回路の製造に使用した自社作成した複数のプログラムによって作成された回路のうちいずれの回路に不具合があるかの特定は不可能であると言う問題点があった。

また、特許文献２に記載の技術によっては、通信装置においてシリアル信号の送受信を行なうシリアル通信カードの全体の状態しか判定できず、シリアル通信カードを構成するＦＰＧＡ上の回路の製造に使用した自社作成した複数のプログラムによって作成された回路のうちいずれの回路に不具合があるかの特定は不可能であると言う問題点があった。

本発明は上記のような問題点に鑑みてなされたものであり、シリアル通信装置の送受信処理を行なうシリアル通信カードにおいて、そのシリアル通信カード上の複数の回路のうちいずれの回路に不具合があるかの特定する、シリアル通信装置試験装置及びシリアル通信装置の試験方法を提供することを目的とする。

この目的を達成するために本発明は、まずシリアル通信装置とシリアル通信装置試験装置が提供される。

シリアル通信装置において、その有するシリアル通信カードを構成する各回路が、その回路において処理を行なう直前のデータと直後のデータをメモリに個別に格納し、シリアル通信装置試験装置による読出し指令により格納されたデータを個別に読み出すように、シリアル通信カードが構成される。

シリアル通信装置試験装置において、その有するＣＰＵがシリアル通信装置から格納された各データを読出し、順次比較することにより不具合部位を特定する。

また、本発明は、上記のシリアル通信装置とシリアル通信装置試験装置において上記の動作により不具合部位を特定する方法を提供する。

本発明によれば、シリアル通信装置のシリアル通信カードの各回路が、その回路において処理を行なう直前のデータと直後のデータをメモリに個別に格納し、シリアル通信装置試験装置がこれらの格納されたデータを読み出して順次比較する。このため、シリアル通信装置におけるＦＰＧＡ上の回路の製造に使用した自社作成した複数のプログラムによって作成された回路のうちいずれの回路に不具合があるかの特定することができると言う効果がある。

以下、本発明によるディジタル信号受信装置の一実施の形態について、図面を用いて詳細に説明する。

＜シリアル通信装置＞
図１は、本実施形態におけるシリアル通信装置の使用例を模式的に表した図である。シリアル通信装置２４はシリアル信号を送受信する装置であり、例えばＰＣＩバス３０６を介してホスト側に接続される。

ホスト側には、例えばＰＣＩ−ホストブリッジを介して、ホスト側のＣＰＵ３０８、ホスト側の外部メモリ３１０、ＣＰＵ３０８用のＦＬＡＳＨＲＯＭ、その他の周辺デバイスなどが接続され、送信するデータを生成し、受信したデータを処理する。ＰＣＩバス３０６には、ＶＭＥバスなどの他のデータバスがＰＣＩ−ＶＭＥブリッジなどの変換装置を介して接続されていることもある。

シリアル通信装置２４は、例えば、ＰＣＩバス３０６と接続するＰＣＩバスインターフェース３０４と、内部データバスを介してＰＣＩバスインターフェース３０４と接続するＩ／Ｏレジスタ３０１、外部記憶装置３０２、シリアル送受信部３０３などを備える。シリアル送受信部３０３は、例えば通信ケーブルなどにより他の装置とシリアル信号の送受信を行なう。

＜本実施形態の説明＞
本実施形態においては、シリアル通信装置とシリアル通信装置試験装置が提供される。

シリアル通信装置は、外部装置とシリアル信号を送受信する。シリアル通信装置は、機能の異なる複数の回路を有し、通信ケーブルを介して外部装置とシリアル信号の送受信を行なうシリアル通信カードと、このシリアル通信カードが接続し、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する内部装置データバスと、これらの各回路の処理直前のデータ又は処理直後のデータをそれぞれ別個に格納する通信装置内記憶装置と、を備える。

シリアル通信装置は、外部装置から格納した前記処理結果の読出し指令を受信したとき、外部装置に前記処理直前のデータ及び前記処理直後のデータを出力する。

シリアル通信装置試験装置はシリアル通信装置を試験する装置である。シリアル通信装置試験装置は、信号の入出力制御とデータの比較演算を行なうＣＰＵと；データを格納する試験装置メモリと；シリアル通信装置と通信ケーブルを介して前記シリアル信号の送受信を行なうシリアル送受信装置と、ＣＰＵとシリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備える。

ＣＰＵは、外部装置データバスを介して処理直前のデータ又は処理直後のデータを通信装置内記憶装置から順次読み出して、試験装置メモリに別個に格納する。

ＣＰＵは、動作を確認するシリアル通信カードの試験対象の回路の処理直前のデータ及び処理直後のデータを試験装置メモリから順次読み出して比較し、試験対象の回路の処理直前のデータ及び処理直後のデータが一致するときは、当該の試験対象の回路が正常であると判定し、試験対象の回路の処理直前のデータ及び処理直後のデータが一致しないときは、当該の試験対象の回路に不具合があると判定する。以下、具体例を用いて説明する。

＜シリアル通信装置＞
本実施形態のシリアル通信装置は、シリアル信号を送受信を実行するシリアル通信カードと、その他の装置である内部装置とを有する。

＜シリアル通信カード＞
図２を用いてシリアル通信カード２４の構成を説明する。シリアル通信カード２４は、例えばＦＰＧＡなどから構成され、シリアル信号の送受信先である外部装置に通信ケーブルを介してシリアル信号を送信するシリアル送信部１０４と、外部装置に通信ケーブルを介してシリアル信号を受信するシリアル受信部１０３と、を有する。シリアル送信部１０４とシリアル受信部１０３は、ｎ本のチャンネルにて送受信する場合にはチャンネル数ｎだけ設けられる。

シリアル送信部１０４は送信データの一部をメモリに格納する処理を行なう送信データ保存部１０６と、シリアル受信部１０３は受信データの一部をメモリに格納する処理を行なう受信データ保存部１０５と、それぞれ接続している。

送信データ保存部１０６と受信データ保存部１０５は、メモリとの入出力インターフェースであるメモリインターフェース１０７を介して、シリアル送信部１０４への入力信号とシリアル受信部１０３が出力した受信信号を格納する揮発性メモリであるシリアル通信カードメモリ１０８を有する。

シリアル通信カードメモリ１０８は、受信直後の受信データを格納する受信データ保存領域１０８Ｒと、送信に使用するための送信データを格納する送信データ保存領域１０８Ｔを有する。

メモリインターフェース１０７は、さらにシリアル通信装置の内部装置とのインターフェースであるシリアル通信カード入出力インターフェース１０１と接続している。シリアル通信カード入出力インターフェース１０１は、例えばＰＣＩバスインターフェースであり、ＣＰＵからの指令によってデータのシリアル通信カード２４からの読出しを制御するＤＭＡＣ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）２４ａを有する。

シリアル通信カード２４は、さらにＩ／Ｏレジスタ１０９と、シリアル通信カード２４内の各装置を制御する制御部１０２が設けられ、制御信号は図２の破線矢印に示したようにシリアル通信カード２４内の各装置に伝達される。

＜シリアル通信装置＞
図３を用いてシリアル通信装置２０の構成を説明する。シリアル通信装置２０は、シリアル通信カード２４と、シリアル通信カード入出力インターフェース１０１への入力する送信するデータの基となる基データと、シリアル通信カード入出力インターフェース１０１から出力する受信データである格納データと、を格納する外部記憶装置である通信装置内記憶装置２３と；シリアル通信カード入出力インターフェース１０１と、その他のシリアル通信装置２０の内部装置が接続するデータバスである内部装置データバス２８と；を有する。

内部装置データバス２８ａは、例えばＤＭＡＣ２５ａを有するＶＭＥ−ＰＣＩブリッジ２５を介してシリアル通信装置２０の外部に設けられたデータバスである外部装置データバス４０を介してホスト側などの外部装置と接続する。

シリアル通信装置２０は、内部装置データバス２８ｃに接続し、内部メモリ２１ａとＤＭＡＣ２１ｂとを有し、任意のプログラムを実行するＤＳＰ（ディジタルシグナルプロセッサ）２１と；内部装置データバス２８ｃに接続し、パソコンなどの遠隔端末３０と通信するＵＡＲＴ（ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓＲｅｃｅｉｖｅｒＴｒａｎｓｍｉｔｔｅｒ）などの汎用非同期送受信装置２７と、をさらに備えてもよい。

シリアル通信装置２０は、また、ＤＭＡＣ２２ａを有し、各バスのプロトコルを変換するバスプロトコル変換部２２と、ＤＳＰ２１の起動用プログラムを格納するＦＬＡＳＨＲＯＭ２６を有していてもよい。

シリアル通信装置２０は、外部装置から格納した処理直前のデータ及び処理直後のデータ、すなわちシリアル通信カードメモリ１０８又は通信装置内記憶装置又はＤＳＰ内部メモリに格納されたデータの読出し指令を受信したとき、外部装置にこれらのデータを出力する。

＜シリアル通信装置試験装置＞
図３を用いてシリアル通信装置試験装置１０の構成を説明する。シリアル通信装置試験装置１０は、信号の入出力制御とデータの比較演算を行なうＣＰＵ１１と；通信ケーブル５０を介してシリアル送信部１０４からシリアル信号を受信し、通信ケーブル５０を介してシリアル受信部１０３にシリアル信号を送信し、ＤＭＡＣ１４ａを有するシリアル送受信装置１４と；データを格納する外部記憶装置である試験装置メモリ１３と；ＣＰＵ１１とシリアル送受信装置１４と試験装置メモリ１３と外部データバス４０とを接続する試験装置内部データバス１７ａと；を備える。シリアル送受信装置１４はシリアル通信カード２４と同様の構成を有する装置を用いることができる。

シリアル通信装置試験装置１０は、さらに外部データバス４０と試験装置内部データバス１７ａとを接続し、ＤＭＡＣ１５ａを有するＶＭＥ−ＰＣＩブリッジ１５と；試験装置内部データバス１７ａとを接続し、ＤＭＡＣ１２ａを有し、各バスのプロトコルを変換するバスプロトコル変換部１２と；試験装置内部データバス１７ｂとを接続し、パソコンなどの遠隔端末３０と通信するＬＡＮインターフェース１６と；を有してもよい。

シリアル通信装置２０を試験する場合には、シリアル通信装置２０のシリアル通信カード２４のシリアル送信部１０４及びシリアル受信部１０３と、シリアル通信装置試験装置１０のシリアル送受信装置１４とは通信ケーブル５０などのデータバスによって接続され、シリアル通信装置２０の内部装置データバス２８ａと試験装置内部データバス１７ａとは、それぞれＶＭＥ−ＰＣＩブリッジ２５とＶＭＥ−ＰＣＩブリッジ１５とを介して外部データバス４０によって接続される。

＜シリアル通信装置のシリアル通信装置試験装置による検査手順＞
シリアル通信装置２０のシリアル通信装置試験装置１０による検査手順を、送信の場合と受信の場合に分けて説明する。

＜シリアル通信装置の送信機能の試験＞
＜送信機能の試験の手順＞
図４を用いて、シリアル通信装置２０の送信機能の試験の手順を説明する。

シリアル通信装置２０がＤＳＰ２１及びＦＬＡＳＨＲＯＭ２６を有するときは、ＤＳＰ２１が、遠隔端末３０から送受信試験用のデータを生成する試験プログラムを受信し、ＤＳＰ２１が、遠隔端末３０から試験プログラムの起動指令を受信したとき、試験プログラムを実行して送受信試験用のデータを生成し、生成された送受信試験用のデータをシリアル通信カード入出力インターフェース１０１に基データとして出力する。

シリアル通信装置２０において、ＤＳＰ２１はＤＳＰ内部メモリ２１ａから試験用送信データすなわち基データを、ＤＳＰ内蔵ＤＭＡＣ２１ｂを使用して通信装置内記憶装置２３の送信用バッファ１〜ｎにチャンネル毎に格納する。

次にＤＳＰ２１は、バスプロトコル変換部２２内蔵ＤＭＡＣ２２ａを使用して、シリアル通信カード２４の送信データ保存領域１０８Ｔに基データをチャンネル毎に出力データとして格納する。

次に、ＤＰＳ２１は、シリアル通信カード２４内蔵のＩ／Ｏレジスタを操作して、出力データをシリアル送信部１０４にチャンネル毎に出力する。シリアル送信部１０４は通信ケーブル５０を介して出力データをシリアル通信装置試験装置１０のシリアル送受信装置１４が有するシリアル受信部に送信する。

シリアル通信装置試験装置１０において、ＣＰＵ１１は、外部装置データバス４０を介して基データを通信装置内記憶装置２３から、ＶＭＥ−ＰＣＩブリッジ２（１５）内蔵ＤＭＡＣ１５ａを使用して読み出し、試験装置メモリ１３の第１の格納領域である基データ受信用バッファに、チャンネル毎に格納する。この格納されたデータをＢｄとする。

次に、シリアル送受信装置１４が有するシリアル受信部が、出力データであるシリアル信号を受信したとき、ＣＰＵ１１は受信したシリアル信号をシリアル送受信装置１４が有する受信データ保存領域からシリアル受信装置１４内蔵ＤＭＡＣ１４ａを使用して読出し、試験装置メモリ１３の第２の格納領域であるケーブル受信用バッファに格納する。この格納されたデータをＣｄとする。

次に、ＣＰＵ１１が、第１の格納領域に格納されたデータと第２の格納領域に格納されたデータとを読み出して比較し、第１の格納領域に格納されたデータと第２の格納領域に格納されたデータとが一致するときはシリアル通信装置２０が正常であると判定する。

第１の格納領域に格納されたデータと第２の格納領域に格納されたデータとが一致しないときは、ＣＰＵ１１は、外部装置データバス４０を介してシリアル通信カードメモリ１０８Ｔを用いたシリアル送信部１０４への入力信号、すなわち送信データ保存部１０６に格納されているデータをＶＭＥ−ＰＣＩブリッジ２（１５）内蔵ＤＭＡＣ１５ａを使用して読み出し、試験装置メモリ１３の第３の格納領域である出力データ受信用バッファに格納する。この格納されたデータをＡｄとする。

次に、ＣＰＵ１１は、第２の格納領域に格納されたデータと第３の格納領域に格納されたデータとを読み出して比較し、第２の格納領域に格納されたデータと第３の格納領域に格納されたデータとが一致するときは送信データ保存部１０６よりシリアル通信カード入出力インターフェース１０１側（以下、シリアル通信装置２０の送信試験を行なう際には送信上流と呼ぶ。）に不具合があると判定し、第２の格納領域に格納されたデータと第３の格納領域に格納されたデータとが一致しないときは送信データ保存部１０６より通信ケーブル５０側（以下、シリアル通信装置２０の送信試験を行なう際には送信下流と呼ぶ。）に不具合があると判定する。

図２において、ＢｄはＢにおけるデータであり、ＣｄはＣにおけるデータであり、ＡｄはＡにおけるデータである。ＣＰＵ１１は、ＢｄとＣｄが等しければシリアル通信装置２０は正常であり、ＢｄとＣｄが等しくなくＡｄとＣｄが等しければ送信データ保存部１０６より送信上流に不具合があり、ＢｄとＣｄが等しくなくＡｄとＣｄが等しくなければ送信データ保存部１０６より送信下流に不具合があると判定する。

＜送信機能の試験のフローチャート＞
＜ＤＳＰの処理手順＞
図５を用いて、シリアル通信装置２０のＤＳＰ２１が行なう処理を説明する。

ステップＳ４０１において、電源投入後、ＤＳＰ２１はＦＬＡＳＨＲＯＭ２６からＤＳＰ２１の起動用プログラムをロードする。次に、ステップＳ４０２において遠隔端末３０から試験用プログラムをロードする。

ステップＳ４０３において、ＤＳＰ２１はＣＰＵ１1から試験用プログラムの起動指令の受信を待機する。受信しない場合はステップＳ４０３に戻り、受信した場合はステップＳ４０４に進む。

ステップＳ４０４において、ＤＳＰ２１は外部記憶装置である通信装置内記憶装置２３を外部装置データバス４０に開放する。

次に、ＤＳＰ２１はステップＳ４０５から図６のステップＳ５０６までを、試験回数ｉ回だけ繰り返す。

ステップＳ４０６において、ＤＳＰ２１はデータの送信タイミングであるかどうかを確認する。送信タイミングでないときはステップＳ４０６に戻り、送信タイミングであればステップＳ４０７に進む。

ステップＳ４０７において、ＤＳＰ２１は内部メモリ２１ａに試験送信データを作成する。ステップＳ４０８において、ＤＳＰ２１はＤＳＰ内蔵のＤＭＡＣ２１ｂを用いて試験用送信データを通信装置内記憶装置２３に書き込む。

引き続き図６を用いて説明する。ＤＳＰ２１はステップＳ５０１からステップＳ５０５を送信チャンネル数ｊ回だけ繰り返す。ステップＳ５０２において、ＤＳＰ２１はバスプロトコル変換部２２のＤＭＡＣ２２ａを用いて、シリアル通信カード２４へ試験送信用データを書き込む。

ステップＳ５０３において、ｊが送信対象のチャンネルであるかを判定する。送信対象のチャンネルでない場合にはステップＳ５０５に進む。送信対象のチャンネルである場合にはステップＳ５０４において、ＤＳＰ２１は送信チャンネルｊに対し、信号の送信指令を発行する。

ステップＳ５０５において、ＤＳＰ２１はカウンタｊに１を加えてステップＳ５０１に戻る。ステップＳ５０６において、ＤＳＰ２１はカウンタｉに１を加えてステップＳ４０５に戻る。

＜ＣＰＵの処理手順＞
図７を用いて、シリアル通信装置試験装置１０のＣＰＵ１１が行なう処理を説明する。

ステップＳ７０１において、ＣＰＵ１１は遠隔端末３０から試験装置動作プログラムをロードし、実行する。ステップＳ７０２において、ＣＰＵ１１は、シリアル通信装置２０のＤＳＰ２１に試験開始を通知する信号を送信する。

ＣＰＵ１１は、ステップＳ７０５から図８のステップＳ８０７までを停止信号を受信するまで回数に制限なく繰り返す。

ステップＳ７０３において、ＣＰＵ１１は通信ケーブル５０を介して信号をシリアル通信装置２０から受信したか判定する。受信していない場合はステップＳ７０３に戻る。受信した場合はステップＳ７０４に進む。

ステップＳ７０４において、ＣＰＵ１１は外部装置データバス４０を介して通信装置内記憶装置２３から基データを取得する。

次にＣＰＵ１１は、ステップＳ７０５から図８のステップＳ８０６までを受信チャンネル数ｊ回だけ繰り返す。

ステップＳ７０６において、ＣＰＵ１１はｊが送信対象のチャンネルかを判定する。ｊが送信対象のチャンネルでない場合には図８のステップＳ８０６に進む。ｊが送信チャンネルである場合にはステップＳ７０７に進む。

ステップＳ７０７において、ＣＰＵ１１はシリアル送受信装置１４のＤＭＡＣ１４ａを用いて、試験装置メモリ１３に通信ケーブル５０を介して受信したデータであるケーブル受信データを書き込む。

引き続き図８を用いて説明する。ステップＳ８０１において、ＣＰＵ１１は基データとケーブル受信データが一致するか判定する。一致している場合は、ステップＳ８０３において、ＣＰＵ１１はシリアル通信装置２０が正常であると判定する。一致していない場合は、ステップＳ８０２に進む。

ステップＳ８０２において、ＣＰＵ１１は外部装置データバス４０を介して、シリアル通信装置２０の送信データ保存部１０６から出力データを取得する。

ステップＳ８０３において、ＣＰＵ１１は出力データとケーブル受信データが一致しているか判定する。一致していた場合、ＣＰＵ１１はシリアル通信カード２４のバス側の入力部位から送信データ保存部１０６より送信上流に不具合があると判定し、一致していない場合、ＣＰＵ１１は送信データ保存部１０６より送信下流に不具合があると判定する。

ステップＳ８０６において、ＣＰＵ１１はカウンタｊに１を加算してステップＳ７０５に戻る。ステップＳ８０７において、ＣＰＵ１１はステップＳ７０５に戻る。

＜受信機能の試験の手順＞
図９を用いて、シリアル通信装置２０の受信機能の試験の手順を説明する。

シリアル通信装置試験装置１０において、ＣＰＵ１１は、送信試験用データを生成し、これをシリアル送受信装置１４に入力するケーブル送信データとし、試験装置メモリ１３のケーブル送信用バッファに格納する。この格納したデータをＥｄとする。

ＣＰＵ１１は、ケーブル送信データをバスプロトコル変換部１２のＤＭＡＣ１２ａを用いてシリアル送受信装置１４の送信データ保存領域に格納する。

ＣＰＵ１１は、シリアル送受信装置１４のシリアル送信部からケーブル送信データを、通信ケーブル５０を介してシリアル通信カード２４が有するシリアル受信部１０３に送信する。シリアル通信カード２４は受信したデータを受信データ保存部１０５、及び受信データ保存領域１０８Ｒに格納する。

ＤＳＰ２１は、シリアル通信カード２４が内蔵するＤＭＡＣ２４ａを用いて通信装置内記憶装置２３の受信用バッファに受信したデータを格納する。ここで格納されたデータを格納データと呼ぶ。

ＣＰＵ１１は、外部装置データバス４０を介して格納データを通信装置内記憶装置２３からＶＭＥ−ＰＣＩブリッジ２（１５）のＤＭＡＣ１５ａを用いて読み出し、試験装置メモリ１３の第２の格納領域である格納データ受信用バッファに格納する。ここで格納したデータをＢｄとする。

ＣＰＵ１１は、第１の格納領域に格納されたデータと第２の格納領域に格納されたデータとを読み出して比較し、第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致するときはシリアル通信装置２０が正常であると判定する。

第１の格納領域に格納されたデータと第２の格納領域に格納されたデータとが一致しないときは、ＣＰＵは外部装置データバス４０を介してシリアル通信カード２４の受信データ保存部１０５に格納されたシリアル受信部１０３が出力した受信信号を、ＶＭＥ−ＰＣＩブリッジ２（１５）のＤＭＡＣ１５ａを用いて読み出して、試験装置メモリ１３の第３の格納領域である入力データ受信用バッファに格納する。ここで格納したデータをＦｄとする。

ＣＰＵ１１は、第２の格納領域に格納されたデータと第３の格納領域に格納されたデータとを読み出して比較し、第２の格納領域に格納されたデータと第３の格納領域に格納されたデータとが一致するときは受信データ保存部１０５より通信ケーブル５０側（以下、シリアル通信装置２０の受信試験を行なう際には受信下流と呼ぶ。）に不具合があると判定し、第２の格納領域に格納されたデータと第３の格納領域に格納されたデータとが一致しないときは受信データ保存部１０５よりシリアル通信カード入出力インターフェース１０１側（以下、シリアル通信装置２０の受信試験を行なう際には受信上流と呼ぶ。）に不具合があると判定する。

図２において、ＢｄはＢにおけるデータであり、ＥｄはＥにおけるデータであり、ＦｄはＦにおけるデータである。ＣＰＵ１１は、ＢｄとＥｄが等しければシリアル通信装置２０は正常であり、ＢｄとＥｄが等しくなくＦｄとＥｄが等しければ受信データ保存部１０５より受信下流に不具合があり、ＢｄとＥｄが等しくなくＦｄとＥｄが等しくなければ受信データ保存部１０５より受信上流に不具合があると判定する。

＜受信機能の試験のフローチャート＞
＜ＤＳＰの処理手順＞
図１０を用いて、シリアル通信装置２０のＤＳＰ２１が行なう処理を説明する。

ステップＳ１００１において、電源投入後、ＤＳＰ２１はＦＬＡＳＨＲＯＭ２６からＤＳＰ２１の起動用プログラムをロードする。次に、ステップＳ１００２において遠隔端末３０から試験用プログラムをロードする。

ステップＳ１００３において、ＤＳＰ２１はＣＰＵ１1から試験用プログラムの起動指令の受信を待機する。受信しない場合はステップＳ１００３に戻り、受信した場合はステップＳ１００４に進む。

ステップＳ１００４において、ＤＳＰ２１は外部記憶装置である通信装置内記憶装置２３を外部装置データバス４０に開放する。

次に、ＤＳＰ２１はステップＳ１００５からステップＳ１０１０までを、試験回数ｉ回だけ繰り返す。

ステップＳ１００６において、ＤＳＰ２１はデータの受信完了であるかどうかを確認する。受信完了でないときはステップＳ１００６に戻り、受信完了であればステップＳ１００７に進む。

ＤＳＰ２１はステップＳ１００７からステップＳ１００９を受信チャンネル数ｊ回だけ繰り返す。ステップＳ１００８において、ＤＳＰ２１はシリアル通信カード２４内蔵のＤＭＡＣ２４ａを用いて、通信装置内部記憶装置２３へ受信したデータを書き込む。

ステップＳ１００９において、ＤＳＰ２１はカウンタｊに１を加えてステップＳ１００７に戻る。ステップＳ１０１０において、ＤＳＰ２１はカウンタｉに１を加えてステップＳ１００５に戻る。

＜ＣＰＵの処理手順＞
図１１を用いて、シリアル通信装置試験装置１０のＣＰＵ１１が行なう処理を説明する。

ステップＳ１１０１において、ＣＰＵ１１は遠隔端末３０から試験装置動作プログラムをロードし、実行する。ステップＳ１１０２において、ＣＰＵ１１は、シリアル通信装置２０のＤＳＰ２１に試験開始を通知する信号を送信する。

ＣＰＵ１１は、ステップＳ１１０３から図１２のステップＳ１２０８までを停止信号を受信するまで回数に制限なく繰り返す。

ステップＳ１１０４において、ＣＰＵ１１はケーブル送信データを生成する。ステップＳ１１０５において、ＣＰＵ１１はデータの送信完了であるかどうかを確認する。送信完了でないときはステップＳ１１０５に戻り、送信完了であればステップＳ１１０６に進む。

次にＣＰＵ１１は、ステップＳ１１０６から図８のステップＳ１２０７までを受信チャンネル数ｊ回だけ繰り返す。

ステップＳ１１０７において、ＣＰＵ１１はｊが受信対象のチャンネルかを判定する。ｊが受信対象のチャンネルでない場合には図８のステップＳ１２０７に進む。ｊが送信チャンネルである場合にはステップＳ１１０８に進む。

ステップＳ１１０８において、ＣＰＵ１１は外部データバス４０を介して通信装置内記憶装置２３から格納データを取得する。

引き続き図１２を用いて説明する。ステップＳ１２０２において、ＣＰＵ１１は格納データとケーブル送信データが一致するか判定する。一致している場合は、ステップＳ１２０４において、ＣＰＵ１１はシリアル通信装置２０が正常であると判定する。一致していない場合は、ステップＳ１２０２に進む。

ステップＳ１２０２において、ＣＰＵ１１は外部装置データバス４０を介して、シリアル通信装置２０の受信データ保存部１０５から入力データを取得する。

ステップＳ１２０３において、ＣＰＵ１１は入力データとケーブル送信データが一致しているか判定する。一致していた場合、ＣＰＵ１１はシリアル通信カード２４の受信データ保存部１０５より受信下流に不具合があると判定し、一致していない場合、ＣＰＵ１１は受信データ保存部１０５より受信上流に不具合があると判定する。

ステップＳ１２０７において、ＣＰＵ１１はカウンタｊに１を加算してステップＳ１１０７に戻る。ステップＳ１２０８において、ＣＰＵ１１はステップＳ１１０３に戻る。

＜本実施形態の効果＞
以上述べたように、本実施形態のシリアル通信装置試験装置１０及びシリアル通信装置２０の試験方法においては、シリアル通信装置２０のシリアル通信カード２４の各回路が、その回路において処理を行なう直前のデータと直後のデータをメモリに個別に格納し、シリアル通信装置試験装置１０がこれらの格納されたデータを読み出して順次比較するように構成した。このため、シリアル通信装置２０におけるシリアル通信カード２４におけるＦＰＧＡ上の回路の製造に使用した自社作成した複数のプログラムによって作成された回路のうちいずれの回路に不具合があるかの特定することができると言う効果がある。

＜本発明の具体化における可能性＞
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

シリアル通信装置の使用例を模式的に表した図である。シリアル通信カードの構成を表す図である。シリアル通信装置及びシリアル通信装置試験装置の構成を表した図である。シリアル通信装置の送信機能の試験の手順におけるデータの収集方法を表した図である。送信機能の試験においてシリアル通信装置のＤＳＰが行なう処理のフローチャートである。送信機能の試験においてシリアル通信装置のＤＳＰが行なう処理のフローチャートである。送信機能の試験においてシリアル通信装置試験装置のＣＰＵが行なう処理のフローチャートである。送信機能の試験においてシリアル通信装置試験装置のＣＰＵが行なう処理のフローチャートである。シリアル通信装置の受信機能の試験の手順におけるデータの収集方法を表した図である。受信機能の試験においてシリアル通信装置のＤＳＰが行なう処理のフローチャートである。受信機能の試験においてシリアル通信装置試験装置のＣＰＵが行なう処理のフローチャートである。受信機能の試験においてシリアル通信装置試験装置のＣＰＵが行なう処理のフローチャートである。

符号の説明

１０：シリアル通信装置試験装置、
１１：ＣＰＵ、
１２：バスプロトコル変換部２、
１３：試験装置メモリ、
２０：シリアル通信装置、
２１：ＤＳＰ、
２２：バスプロトコル変換部１、
２３：通信装置内記憶装置、
２４：シリアル通信カード、
２７：汎用非同期送受信装置、
３０：遠隔端末、
４０：外部装置データバス、
５０：通信ケーブル。

Claims

外部装置とシリアル信号を送受信するシリアル通信装置であって、
機能の異なる複数の回路を有し、通信ケーブルを介して外部装置とシリアル信号の送受信を行なうシリアル通信カードと、
前記シリアル通信カードが接続し、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する内部装置データバスと、
各前記回路の処理直前のデータ又は処理直後のデータをそれぞれ別個に格納する通信装置内記憶装置と、を備え、
前記シリアル通信装置が、前記外部装置から格納した前記処理直前のデータ及び前記処理直後のデータの読出し指令を受信したとき、前記外部装置に前記処理直前のデータ及び前記処理直後のデータを出力することを特徴とする、シリアル通信装置。
請求項１に記載のシリアル通信装置のシリアル通信装置試験装置であって、
信号の入出力制御とデータの比較演算を行なうＣＰＵと；
データを格納する試験装置メモリと；
前記シリアル通信装置と通信ケーブルを介して前記シリアル信号の送受信を行なうシリアル送受信装置と、
前記ＣＰＵと前記シリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備え、
前記ＣＰＵが、前記外部装置データバスを介して前記処理直前のデータ又は前記処理直後のデータを前記通信装置内記憶装置から順次読み出して、前記試験装置メモリに別個に格納し、
前記ＣＰＵが、動作を確認するシリアル通信カードの前記回路の前記処理直前のデータ及び前記処理直後のデータを前記試験装置メモリから順次読み出して比較し、
前記回路の前記処理直前のデータ及び前記処理直後のデータが一致するときは、当該の前記回路が正常であると判定し、
前記回路の前記処理直前のデータ及び前記処理直後のデータが一致しないときは、当該の前記回路に不具合があると判定する、ことを特徴とするシリアル通信装置試験装置。
外部装置に通信ケーブルを介してシリアル信号を送信するシリアル送信部と、
前記シリアル送信部への入力信号の一部を格納する送信データ保存部と、
前記シリアル送信部への入力信号を格納するシリアル通信カードメモリと、
内部装置とのインターフェースであるシリアル通信カード入出力インターフェースと、を含むシリアル通信カードと；
前記シリアル通信カード入出力インターフェースに入力する基データを格納する通信装置内記憶装置と；
前記シリアル通信カード入出力インターフェースが接続する内部装置データバスと；を有し、
前記内部装置データバスが、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する、シリアル通信装置であって、
前記シリアル通信装置が、
前記外部装置から前記外部装置データバスを介して格納された前記シリアル送信部への入力信号の読出指令を受信したとき、格納された前記シリアル送信部への入力信号を前記外部装置に出力し、
前記外部装置から前記外部装置データバスを介して格納された前記基データの読出指令を受信したとき、格納された前記基データを前記外部装置に出力する、ことを特徴とするシリアル通信装置。
前記内部装置データバスに接続し、任意のプログラムを実行するディジタルシグナルプロセッサと、
前記内部装置データバスに接続し、遠隔端末と通信する汎用非同期送受信装置と、をさらに備え、
前記ディジタルシグナルプロセッサが、前記遠隔端末から送受信試験用のデータを生成する試験プログラムを受信し、
前記ディジタルシグナルプロセッサが、前記遠隔端末から前記試験プログラムの起動指令を受信したとき、前記試験プログラムを実行して送受信試験用のデータを生成し、生成された送受信試験用のデータを前記シリアル通信カード入出力インターフェースに前記基データとして出力する、ことを特徴とする請求項３に記載のシリアル通信装置。
請求項３又は請求項４に記載のシリアル通信装置を試験するシリアル通信装置試験装置において、
前記シリアル通信装置試験装置が、
信号の入出力制御とデータの比較演算を行なうＣＰＵと；
前記通信ケーブルを介して前記シリアル送信部から前記シリアル信号を受信するシリアル送受信装置と；
データを格納する試験装置メモリと；
前記ＣＰＵと前記シリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備え、
前記ＣＰＵが、前記外部装置データバスを介して前記基データを前記通信装置内記憶装置から読み出して、前記試験装置メモリの第１の格納領域に格納し、
前記シリアル送受信装置が、前記通信ケーブルを介して前記シリアル信号を受信し、
前記ＣＰＵが、受信した前記シリアル信号を前記試験装置メモリの第２の格納領域に格納し、
前記ＣＰＵが、前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとを読み出して比較し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致するときは前記シリアル通信装置が正常であると判定し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致しないときは、
前記ＣＰＵが、前記外部装置データバスを介して前記シリアル通信カードメモリに格納された前記シリアル送信部への入力信号を読み出して、前記試験装置メモリの第３の格納領域に格納し、
前記ＣＰＵが、前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとを読み出して比較し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致するときは前記送信データ保存部よりシリアル通信カード入出力インターフェース側に不具合があると判定し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致しないときは前記送信データ保存部より通信ケーブル側に不具合があると判定する、ことを特徴とするシリアル通信装置試験装置。
外部装置に通信ケーブルを介してシリアル信号を受信するシリアル受信部と、
前記シリアル受信部が出力した受信信号の一部を格納する受信データ保存部と、
前記シリアル受信部が出力した受信信号を格納するシリアル通信カードメモリと、
内部装置とのインターフェースであるシリアル通信カード入出力インターフェースと、を含むシリアル通信カードと；
前記シリアル通信カード入出力インターフェースから出力する格納データを格納する通信装置内記憶装置と；
前記シリアル通信カード入出力インターフェースが接続する内部装置データバスと；を有し、
前記内部装置データバスが、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する、シリアル通信装置であって、
前記シリアル通信装置が、
前記外部装置から前記外部装置データバスを介して格納された前記シリアル受信部が出力した受信信号の読出指令を受信したとき、格納された前記シリアル受信部が出力した受信信号を前記外部装置に出力し、
前記外部装置から前記外部装置データバスを介して格納された前記格納データの読出指令を受信したとき、格納された前記格納データを前記外部装置に出力する、ことを特徴とするシリアル通信装置。
請求項６に記載のシリアル通信装置を試験するシリアル通信装置試験装置において、
前記シリアル通信装置試験装置が、
信号の入出力制御とデータの比較演算を行なうＣＰＵと；
前記通信ケーブルを介して前記シリアル受信部に前記シリアル信号を送信するシリアル送受信装置と；
データを格納する試験装置メモリと；
前記ＣＰＵと前記シリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備え、
前記ＣＰＵが、前記シリアル送受信装置に入力するケーブル送信データを、前記試験装置メモリの第１の格納領域に格納し、
前記シリアル送受信装置が、前記通信ケーブルを介して前記シリアル信号を送信し、
前記ＣＰＵが、前記外部装置データバスを介して前記格納データを前記通信装置内記憶装置から読み出して、前記試験装置メモリの第２の格納領域に格納し、
前記ＣＰＵが、前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとを読み出して比較し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致するときは前記シリアル通信装置が正常であると判定し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致しないときは、
前記ＣＰＵが、前記外部装置データバスを介して前記シリアル通信カードメモリに格納された前記シリアル受信部が出力した受信信号を読み出して、前記試験装置メモリの第３の格納領域に格納し、
前記ＣＰＵが、前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとを読み出して比較し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致するときは前記受信データ保存部より通信ケーブル側に不具合があると判定し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致しないときは前記受信データ保存部よりシリアル通信カード入出力インターフェース側に不具合があると判定する、ことを特徴とするシリアル通信装置試験装置。
外部装置とシリアル信号を送受信するシリアル通信装置の試験方法であって、
機能の異なる複数の回路を有し、通信ケーブルを介して外部装置とシリアル信号の送受信を行なうシリアル通信カードと、
前記シリアル通信カードが接続し、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する内部装置データバスと、
各前記回路の処理直前のデータ又は処理直後のデータをそれぞれ別個に格納する通信装置内記憶装置と、を備えるシリアル通信装置において、
前記シリアル通信装置が、前記外部装置から格納した前記処理直前のデータ及び前記処理直後のデータの読出し指令を受信したとき、前記外部装置に前記処理直前のデータ及び前記処理直後を出力するステップを有することを特徴とする、シリアル通信装置の試験方法。
請求項８に記載のシリアル通信装置の試験方法であって、
信号の入出力制御とデータの比較演算を行なうＣＰＵと；
データを格納する試験装置メモリと；
前記シリアル通信装置と通信ケーブルを介して前記シリアル信号の送受信を行なうシリアル送受信装置と、
前記ＣＰＵと前記シリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備えるシリアル通信装置試験装置において、
前記ＣＰＵが、前記外部装置データバスを介して前記処理直前のデータ又は前記処理直後のデータを前記通信装置内記憶装置から順次読み出して、前記試験装置メモリに別個に格納するステップと、
前記ＣＰＵが、動作を確認するシリアル通信カードの前記回路の前記処理直前のデータ及び前記処理直後のデータを前記試験装置メモリから順次読み出して比較し、
前記回路の前記処理直前のデータ及び前記処理直後のデータが一致するときは、当該の前記回路が正常であると判定し、
前記回路の前記処理直前のデータ及び前記処理直後のデータが一致しないときは、当該の前記回路に不具合があると判定するするステップと、を有することを特徴とするシリアル通信装置の試験方法。
外部装置に通信ケーブルを介してシリアル信号を送信するシリアル送信部と、
前記シリアル送信部への入力信号を格納するシリアル通信カードメモリと、
内部装置とのインターフェースであるシリアル通信カード入出力インターフェースと、を含むシリアル通信カードと；
前記シリアル通信カード入出力インターフェースに入力する基データを格納する通信装置内記憶装置と；
前記シリアル通信カード入出力インターフェースが接続する内部装置データバスと；を有し、
前記内部装置データバスが、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する、シリアル通信装置の試験方法であって、
前記シリアル通信装置が、
前記外部装置から前記外部装置データバスを介して格納された前記シリアル送信部への入力信号の読出指令を受信したとき、格納された前記シリアル送信部への入力信号を前記外部装置に出力するステップと、
前記外部装置から前記外部装置データバスを介して格納された前記基データの読出指令を受信したとき、格納された前記基データを前記外部装置に出力するステップと、を有することを特徴とするシリアル通信装置の試験方法。
前記内部装置データバスに接続し、任意のプログラムを実行するディジタルシグナルプロセッサと、
前記内部装置データバスに接続し、遠隔端末と通信する汎用非同期送受信装置と、をさらに備える請求項１０記載のシリアル通信装置の試験方法であって、
前記ディジタルシグナルプロセッサが、前記遠隔端末から送受信試験用のデータを生成する試験プログラムを受信するステップと、
前記ディジタルシグナルプロセッサが、前記遠隔端末から前記試験プログラムの起動指令を受信したとき、前記試験プログラムを実行して送受信試験用のデータを生成し、生成された送受信試験用のデータを前記シリアル通信カード入出力インターフェースに前記基データとして出力するステップと、を有することを特徴とする請求項１０に記載のシリアル通信装置の試験方法。
請求項１０又は請求項１１に記載のシリアル通信装置の試験方法であって、
信号の入出力制御とデータの比較演算を行なうＣＰＵと；
前記通信ケーブルを介して前記シリアル送信部から前記シリアル信号を受信するシリアル送受信装置と；
データを格納する試験装置メモリと；
前記ＣＰＵと前記シリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備えるシリアル通信装置試験装置において、
前記ＣＰＵが、前記外部装置データバスを介して前記基データを前記通信装置内記憶装置から読み出して、前記試験装置メモリの第１の格納領域に格納するステップと、
前記シリアル送受信装置が、前記通信ケーブルを介して前記シリアル信号を受信し、
前記ＣＰＵが、受信した前記シリアル信号を前記試験装置メモリの第２の格納領域に格納するステップと、
前記ＣＰＵが、前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとを読み出して比較し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致するときは前記シリアル通信装置が正常であると判定し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致しないときは、
前記ＣＰＵが、前記外部装置データバスを介して前記シリアル通信カードメモリに格納された前記シリアル送信部への入力信号を読み出して、前記試験装置メモリの第３の格納領域に格納し、
前記ＣＰＵが、前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとを読み出して比較し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致するときは前記送信データ保存部よりシリアル通信カード入出力インターフェース側に不具合があると判定し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致しないときは前記送信データ保存部より通信ケーブル側に不具合があると判定するステップと、を有することを特徴とするシリアル通信装置の試験方法。
外部装置に通信ケーブルを介してシリアル信号を受信するシリアル受信部と、
前記シリアル受信部が出力した受信信号を格納するシリアル通信カードメモリと、
内部装置とのインターフェースであるシリアル通信カード入出力インターフェースと、を含むシリアル通信カードと；
前記シリアル通信カード入出力インターフェースから出力する格納データを格納する通信装置内記憶装置と；
前記シリアル通信カード入出力インターフェースが接続する内部装置データバスと；を有し、
前記内部装置データバスが、外部に設けられたデータバスである外部装置データバスを介して外部装置と接続する、シリアル通信装置の試験方法であって、
前記シリアル通信装置が、
前記外部装置から前記外部装置データバスを介して格納された前記シリアル受信部が出力した受信信号の読出指令を受信したとき、格納された前記シリアル受信部が出力した受信信号を前記外部装置に出力するステップと、
前記外部装置から前記外部装置データバスを介して格納された前記格納データの読出指令を受信したとき、格納された前記格納データを前記外部装置に出力するステップと、を有することを特徴とするシリアル通信装置の試験方法。
請求項１３に記載のシリアル通信装置の試験方法であって、
信号の入出力制御とデータの比較演算を行なうＣＰＵと；
前記通信ケーブルを介して前記シリアル受信部に前記シリアル信号を送信するシリアル送受信装置と；
データを格納する試験装置メモリと；
前記ＣＰＵと前記シリアル送受信装置と前記試験装置メモリと前記外部データバスとを接続する試験装置内部データバスと；を備えるシリアル通信装置試験装置において、
前記ＣＰＵが、前記シリアル送受信装置に入力するケーブル送信データを、前記試験装置メモリの第１の格納領域に格納するステップと、
前記シリアル送受信装置が、前記通信ケーブルを介して前記シリアル信号を送信し、
前記ＣＰＵが、前記外部装置データバスを介して前記格納データを前記通信装置内記憶装置から読み出して、前記試験装置メモリの第２の格納領域に格納するステップと、
前記ＣＰＵが、前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとを読み出して比較し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致するときは前記シリアル通信装置が正常であると判定し、
前記第１の格納領域に格納されたデータと前記第２の格納領域に格納されたデータとが一致しないときは、
前記ＣＰＵが、前記外部装置データバスを介して前記シリアル通信カードメモリに格納された前記シリアル受信部が出力した受信信号を読み出して、前記試験装置メモリの第３の格納領域に格納し、
前記ＣＰＵが、前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとを読み出して比較し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致するときは前記受信データ保存部より通信ケーブル側に不具合があると判定し、
前記第２の格納領域に格納されたデータと前記第３の格納領域に格納されたデータとが一致しないときは前記受信データ保存部よりシリアル通信カード入出力インターフェース側に不具合があると判定するステップと、を有することを特徴とするシリアル通信装置の試験方法。