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JP2008258377A - 半導体集積回路 - Google Patents

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JP2008258377A
JP2008258377A JP2007098485A JP2007098485A JP2008258377A JP 2008258377 A JP2008258377 A JP 2008258377A JP 2007098485 A JP2007098485 A JP 2007098485A JP 2007098485 A JP2007098485 A JP 2007098485A JP 2008258377 A JP2008258377 A JP 2008258377A
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Abstract

【課題】急激な負荷変動に際しても、電源電圧の変動を抑制できる半導体集積回路を提供する。
【解決手段】電源回路11は、IC10の電源電圧を生成し出力する。電源監視部12は、電圧入力配線15を介して入力する電源電圧を監視する。電源監視部12は、電源電圧が所定の電圧よりも低いことを検出すると、演算処理制御信号16により、演算処理部13での負荷を軽減させる。また、電源電圧が所定の電圧よりも高いことを検出すると、演算処理制御信号16により、演算処理部13での負荷を増加させる。このように、電源電圧に基づいて、演算処理部13での負荷を制御することで、負荷が急増に増加したとき、又は、負荷が急激に減少したときに、IC10を流れる電流が急激に変化し、それに伴って電源電圧が変動することで、電源電圧が、IC10の入力動作電圧範囲外となる事態を防止できる。
【選択図】図1

Description

本発明は、半導体集積回路に関し、更に詳しくは、外部の電源回路から供給される電源を用いて動作する半導体集積回路に関する。
通常、半導体集積回路(IC)に電源供給する電源回路は、自身が出力する電圧を監視し、出力電圧を入力として内部で補正処理を行うことにより、出力電圧の変動を抑えて、安定した電圧を出力する機能を有している。図5に、電源回路の構成を示す。電源回路70は、電源部71と、出力電圧位相補正部72と、出力電圧設定部73とを有する。電源部71は、IC74に対する電源供給を行う。IC74は、例えば、CPU(Central Process Unit)やDSP(Digital Signal Processor)、FPGA(Field Programmable Gate Array)、ASIC(Application Specific Integrated Circuit)などの回路である。
電源部71には、出力電圧位相補正部72を介して、IC74へ出力する電圧が帰還される。出力電圧位相補正部72は、帰還した電圧の位相補正を行う。出力電圧位相補正部72が位相補正を行うことで、出力電圧と帰還した電圧との位相差が180°になって、電源部71が出力する電圧が異常発振することを防ぐことができる。また、出力電圧位相補正部72の出力は、出力電圧設定部73を介して、電源部71に入力される。電源部71は、出力電圧設定部73で設定された電圧の電源を、IC74に供給する。
ここで、電源電圧の監視に関して、電源電圧の低下を検出し、電源を予備電源に切り換える技術がある(例えば、特許文献1、特許文献2)。このうち、特許文献1では、電源供給時に、半導体集積回路内の電源保持回路に電源を貯めておき、電源断が発生したときには、外部電源スイッチを切断状態として、内部回路に電源保持回路から電源供給を行う。その際、制御回路は、内部回路に、低消費電力状態での動作を指示する。また、制御回路は、電源保持回路の電圧が低下したときには、内部回路にスタンバイ状態を指示し、内部回路での消費電力を極力抑えることで、電源切断時にデータが消失することを防いでいる。
特開2003−152083号公報 特開昭63−106025号公報
近年、ICを駆動する電源回路には、+1.0Vを下回る低電圧化と、数A程度の高負荷とが要求されている。電源電圧の低電圧化によって、ICの入力動作電圧範囲が狭まることで、電源回路の出力電圧には、更に高い精度が要求される。また、高負荷のICでは、高負荷から低負荷への急激な負荷変動や、低負荷から高負荷への急激な負荷変動時に、電流値が大きく変化することで、電源電圧の変動が大きくなっている。従来は、電源ICやDC/DCコンバータ等の外部の電源回路側が持つ電圧補正機能を利用して、ICに入力される電源電圧を、許容範囲(入力動作電圧範囲)内に保っているが、電源回路が持つ電圧補正機能を用いるのみでは、電源電圧を入力動作電圧範囲内に保つことが困難になってきている。
図6に、図5に示すIC74の入力部分で観察される電源電圧と電流値とを示す。時刻t21で、IC74が高負荷状態となり、電流値が急激に増加すると、それに伴って、IC74の入力部分(測定ポイント)では、電源電圧が低下し始める。この場合、電源回路70からIC74までの配線長や、電源回路70内部の出力電圧位相補正部72、電源部71での内部処理が影響して、出力電圧の変動が発生してから補正を行うまでに遅延が発生する。このとき、負荷変動が大きいと、出力電圧の補正が間に合わず、電源電圧の低下開始時刻t21から、補正動作が開始される時刻t22までの遅延時間Tの間に、電源電圧が、入力動作電圧範囲の下限値(VMIN)よりも低くなる。
また、時刻t23で、IC74が低負荷状態となり、電流値が急激に減少すると、それに伴って、IC74の入力部分では、電源電圧が上昇し始める。この場合も、電源電圧の低下の場合と同様に、電源電圧の上昇を検出して、補正動作を開始するまでに遅延時間Tが生じ、時刻t24で補正動作を開始するまでに、電源電圧が、入力動作電圧範囲の上限値(VMAX)よりも高くなることがあった。IC74に供給される電圧が、入力動作範囲外となり、入力電圧規格を満たさないことは、ICの誤動作や故障発生の原因となる。
電源電圧の変動の検出から、補正動作開始までの遅延時間を短くし、電圧補正動作を高速化することで、電源電圧を、入力動作電圧範囲内に保つことができると考えられる。しかし、低電圧、高負荷のICに対する電源供給では、電源電圧の変動幅が大きく、また、変化速度も速いため、電源回路が持つ電圧補正機能のみでは、ICの入力動作電圧範囲を常に満たすことは困難である。
本発明は、上記従来技術の問題点を解消し、急激な負荷変動に際しても、電源電圧の変動を抑制できる半導体集積回路を提供することを目的とする。
なお、特許文献1や特許文献2では、入力電圧が所定の電圧よりも低くなったことを検出しているが、これは、電源供給が停止されたことを検出することが目的であり、電源電圧が、負荷変動に伴って入力動作電圧範囲よりも低くなったことを検出するものではない。また、特許文献1では、電源供給が停止し、電源保持回路への切替え後に、電源保持回路の電圧が所定の電圧よりも低くなったことを検出しているが、これは、電源保持回路が供給可能な残り電力が少なくなったことを検出することが目的であり、電源電圧が、負荷変動に伴って入力動作電圧範囲よりも低くなったことを検出するものではない。特許文献1及び特許文献2は、電源供給が停止後のデータ保持に関する技術であり、これら文献には、電源電圧の変動を抑制する構成は記載されていない。
上記目的を達成するために、本発明の半導体集積回路は、電源回路から入力される電源電圧と所定の判定電圧とを比較し、比較結果を出力する電源電圧監視部と、前記電源電圧監視部での比較結果に基づいて、前記電源電圧を用いて動作する内部回路の負荷を制御する負荷制御部とを有することを特徴とする。
本発明の半導体集積回路では、電源監視部にて、電源電圧と所定の判定電圧とを比較することで、電源回路から入力される電源電圧を監視し、負荷制御部により、電源監視部での電源電圧の監視結果に基づいて、内部回路の負荷を制御する。例えば、内部回路での負荷が急増し、負荷急増に伴って電源電圧が低下したときには、負荷制御部により、内部回路での負荷を抑える。また、内部回路での負荷が急激に軽くなり、それに伴って電源電圧が上昇したときには、負荷制御部により、内部回路の負荷を増加させる。このように、内部回路の負荷を、電源電圧での監視結果に基づいて制御することで、負荷変化に伴う電源電圧の変化を抑えることができ、電源電圧を、半導体集積回路の入力動作電圧範囲内に保つことができる。
本発明の半導体集積回路では、電源電圧監視部は、前記電源電圧が、所定の低電圧側の判定電圧以下のときには、低電圧が検出された旨の比較結果を出力し、前記負荷制御部は、低電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を下げるように前記内部回路を制御する構成を採用できる。この場合、負荷制御部によって内部回路の負荷を下げ、半導体集積回路を流れる電流の急激な増加を抑えることで、電源電圧の低下を抑えることができる。
本発明の半導体集積回路では、前記低電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも低く、かつ、半導体集積回路の動作可能電圧範囲の下限値よりも高い構成を採用できる。電源電圧が判定電圧以下となってから、負荷制御部による負荷制御を行い、電源電圧が定常値にまで回復するまでの間には遅延が生じるので、判定電圧は、動作可能電圧範囲の下限値よりも少し高い値に設定することが好ましい。このような設定とすることで、電源電圧が定常値に回復するまでの間に、電源電圧が動作可能電圧範囲の下限値を下回る事態を防ぐことができる。
本発明の半導体集積回路では、前記負荷制御部は、前記低電圧が検出された旨の比較結果を受け取ると、前記内部回路による処理を遅延させて、前記内部回路の負荷を低下させる構成を採用できる。処理の遅延は、例えば、内部回路に与える命令に、NOP命令を挿入することで行うことができる。或いは、一時的にアイドル状態として処理を停止させることで、処理を遅延させてもよい。内部回路による処理を遅延させることで、内部回路での負荷の増加速度を低くすることができ、電流増加速度を抑えることで、電源電圧の変動を抑えることができる。
本発明の半導体集積回路では、前記電源電圧監視部は、前記電源電圧が、所定の高電圧側の判定電圧以上のときには、高電圧が検出された旨の比較結果を出力し、前記負荷制御部は、高電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を上げるように前記内部回路を制御する構成を採用できる。この場合、負荷制御部によって内部回路の負荷を上げ、半導体集積回路を流れる電流の急激な低下を抑えることで、電源電圧の上昇を抑えることができる。
本発明の半導体集積回路では、前記高電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも高く、かつ、半導体集積回路の動作可能電圧範囲の上限値よりも低い構成を採用できる。電源電圧が判定電圧以上となってから、負荷制御部による負荷制御を行い、電源電圧が定常値にまで回復するまでの間には遅延が生じるので、判定電圧は、動作可能電圧範囲の上限値よりも少し高い値に設定することが好ましい。このような設定とすることで、電源電圧が定常値に回復するまでの間に、電源電圧が動作可能電圧範囲の上限値を下回る事態を防ぐことができる。
本発明の半導体集積回路では、前記負荷制御部は、前記高電圧が検出された旨の比較結果を受け取ると、内部回路の所定の回路ブロックを動作させ、前記内部回路の負荷を増加させる構成を採用できる。この場合、所定の回路ブロックを動作させることで、その分だけ負荷を増加させることができる。これにより、負荷減少速度を低くすることができ、電流減少速度を低くすることで、電源電圧の変動を抑えることができる。
本発明の半導体集積回路では、前記負荷制御部は、内部回路に内部機能テストを実行させることで、前記内部回路の負荷を増加させる構成を採用できる。電源電圧が上昇したときは、負荷制御部により、内部回路に、負荷が軽い処理、例えば内部機能テストを実行させることで、半導体集積回路を流れる電流の減少速度を低くすることができ、電源電圧の変動を抑えることができる。
本発明の半導体集積回路では、前記負荷制御部は、前記電源電圧監視部での比較結果に基づいて、他の半導体集積回路に外部半導体集積回路制御信号を送信し、負荷を制御する構成を採用できる。例えば、電源監視部が、電源電圧の低下を検出したときには、外部半導体集積回路制御信号により、同じ電源を使用する他の半導体集積回路の負荷を軽くする。また、電源監視部が、電源電圧の上昇を検出したときには、外部半導体集積回路制御信号により、同じ電源を使用する他の半導体集積回路の負荷を増加させる。このようにすることでも、電源電圧の変動を抑えることができる。
本発明の半導体集積回路は、前記電源電圧監視部での比較結果に基づいて、前記電源回路に対し、前記電源電圧の上昇又は下降を指示する電源制御部を更に有する構成を採用できる。この場合、半導体集積回路での電源電圧の監視結果に基づいて、電源制御部により、電源回路の出力電圧を制御することで、電源回路が、出力電圧を自身で監視して制御する場合に比して、半導体集積回路での負荷変動に伴う電圧変動に対して、その補償をすばやく行うことができ、電源電圧の変動を抑えることができる。
本発明の半導体集積回路では、電源監視部にて、電源電圧と所定の判定電圧とを比較することで、電源回路から入力される電源電圧を監視し、負荷制御部により、電源監視部での電源電圧の監視結果に基づいて、内部回路の負荷を制御する。負荷制御部により、電源電圧での監視結果に基づいて、負荷増加に伴って電源電圧が低下したときには内部回路の負荷を軽くして電源電圧の更なる低下を抑え、負荷減少に伴って電源電圧が上昇したときには内部回路の負荷を増加して電源電圧の更なる上昇を抑えることで、負荷変化に伴う電源電圧の変化を抑えることができ、電源電圧を、半導体集積回路の入力動作電圧範囲内に保つことができる。
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図1は、本発明の一実施形態の半導体集積回路の構成を示している。半導体集積回路(IC)10は、電源監視部12と、演算処理部13とを備える。IC10は、例えばCPU、DSP、FPGA、ASICなどの回路である。IC10は、電源回路11と電圧入力配線15を介して接続されており、電源回路11の出力電圧は、電圧入力配線15を介して、電源電圧として、IC10に供給される。電源回路11は、図5に示す電源回路70と同様に、電圧補正機能を有しており、出力電圧を所定の電圧に保つように制御している。
演算処理部13は、IC10の内部回路に相当し、各命令に対して演算処理を行う機能部である。電源監視部12は、電圧入力配線15を介して電源回路11から出力された電圧と、IC10内部で設定され、生成された基準電圧14とを入力し、演算処理部13に対して制御を行うための演算処理制御信号16を生成する機能部である。演算処理部13は、電源回路11から供給される内部回路用の電源を用いて動作する。基準電圧14は、例えばIC10に供給される、内部回路用の電源電圧よりも高いI/O用の電源電圧を、所定の抵抗比で分圧することで生成される。基準電圧14は、内部回路用の電源電圧との関係では、基準電圧14>内部回路用電源電圧とする。
図2に、電源監視部12の構成を示す。電源監視部12は、高基準電圧生成部21、低基準電圧生成部22、高電圧監視部23、低電圧監視部24、電圧設定部25、及び、演算処理制御部28を有する。高基準電圧生成部21は、基準電圧14から基準電圧Vref1を生成する。また、低基準電圧生成部22は、基準電圧14から基準電圧Vref2を生成する。基準電圧生成部にて生成される基準電圧Vref1、Vref2と、電圧入力配線15により入力される電源電圧との関係は、Vref2<電源電圧<Vref1(≦基準電圧14)である。
電圧設定部25は、高基準電圧生成部21及び低基準電圧生成部22が生成する基準電圧Vref1、Vref2を設定する。電圧設定部25は、例えば、高基準電圧生成部21と低基準電圧生成部22とに対応して、外部から値を設定することが可能なレジスタを2つ有する。高基準電圧生成部21及び低基準電圧生成部22は、それぞれ対応するレジスタに格納された値に基づいて、その値に応じた電圧値の基準電圧Vref1及び基準電圧Vref2を生成する。このような構成とすることで、高基準電圧生成部21及び低基準電圧生成部22が生成する基準電圧Vref1、Vref2を、外部から可変にすることができる。
高電圧監視部23は、高基準電圧生成部21にて生成された基準電圧Vref1と、電圧入力配線15を介して入力する電源電圧とを比較する。高電圧監視部23は、電源電圧が、基準電圧Vref1よりも高い、又は、基準電圧Vref1以上であることを検出すると、演算処理制御部28に高電圧検出信号26を出力する。低電圧監視部24は、低基準電圧生成部22にて生成された基準電圧Vref2と、電圧入力配線15を介して入力する電源電圧とを比較し、電源電圧が、基準電圧Vref2よりも低い、又は、基準電圧Vref2以下であることを検出すると、演算処理制御部28に低電圧検出信号27を出力する。
演算処理部13での負荷が急激に増加し、IC10を流れる電流が急激に増加すると、電源回路11における補正動作が間に合わずに、IC10に入力される電源電圧が低下する。演算処理制御部28は、低電圧検出信号27により、電源電圧が基準電圧Vref2よりも低くなった旨の通知を受けると、演算処理制御信号16により、演算処理部13に対して、負荷を減少させるように指示する。この指示を受けた演算処理部13は、例えば入力される命令にNOP(non operation)を挿入し、処理を遅延することで、負荷を軽くする。演算処理部13が負荷を軽くすることで、IC10を流れる電流の増加速度が低くなり、電源電圧の急激な低下を防ぐことができる。
一方、演算処理部13での負荷が急激に減少し、IC10を流れる電流が急激に減少すると、電源回路11における補正動作が間に合わずに、IC10に入力される電源電圧が上昇する。演算処理制御部28は、高電圧検出信号26により、電源電圧が基準電圧Vref1を超えた旨の通知を受けると、演算処理制御信号16により、演算処理部13に対して、負荷を高めるように指示する。この指示を受けた演算処理部13は、例えば内部機能テストを実行し、負荷を増加させる。演算処理部13が負荷を高めることで、IC10を流れる電流の減少速度が低くなり、電源電圧の急激な増加を防ぐことができる。
ここで、高基準電圧生成部21及び低基準電圧生成部22にて生成される基準電圧Vref1、Vref2は、入力動作電圧範囲の最大値及び最小値に対して数%のマージンを設ける。より詳細には、高基準電圧Vref1は、IC10の入力動作電圧範囲の最大値よりも数%低い電圧値に設定し、低基準電圧Vref2は、IC10の入力動作電圧範囲の最小値よりも数%高い電圧値に設定する。このように設定する理由は、演算処理制御部28によって演算処理部13に対して負荷の増加又は減少を指示してから、IC10を流れる電流が減少又は増加するまでにはタイムラグがあることから、基準電圧Vref1及びVref2を、それぞれ入力動作電圧範囲の最大値及び最小値に一致させると、制御が間に合わずに、電源電圧が入力動作範囲外となるからである。
図3に、各部の動作波形を示す。IC10は、クロックパルスに基づいて動作している。演算処理制御部28は、高電圧監視部23及び低電圧監視部24が、電源電圧が高電圧又は低電圧となっていることを検出しないときには、演算処理制御信号16を出力しない。この状態では、演算処理部13は、演算処理制御部28から特定の動作を指示されておらず、通常動作を行う。すなわち、入力された命令に従って、演算処理等を実行する。
IC10を流れる電流が急激に増加することで電源電圧が低下し、電源電圧が基準電圧Vref2よりも低くなると、低電圧監視部24は、低電圧検出信号27を、Hレベルに変化させる。演算処理制御部28は、クロックパルスの立ち上がりエッジでHレベルの低電圧検出信号27をラッチし、電源電圧が低くなっていることを検出して、演算処理制御信号16により、演算処理部13の負荷を軽減させる。
演算処理制御部28が負荷を軽減する旨の演算処理制御信号16を出力すると、演算処理部13は、それにしたがって負荷を軽減する。負荷軽減は、例えば、演算処理部13に入力される命令に、NOP命令を挿入することで行う。或いは、演算処理部13が、所定期間だけ処理を停止してアイドル状態となることで、負荷を軽減してもよい。演算処理部13が負荷を軽減することで、IC10を流れる電流の増加速度は、演算処理制御信号16の出力前に比して緩やかになる。これにより、電源電圧は、基準電圧Vref2を超えて更に大きくは低下せず、電源電圧が、IC10の入力動作電圧範囲の下限値(VMIN)よりも低くなる事態を回避することができる。
演算処理制御部28が負荷を軽減する旨の演算処理制御信号16を出力するのと並行して、電源回路11は、電圧補正機能により、電源電圧を所定の電圧レベルに回復させるように動作する。電源電圧が上昇し、電源電圧がVref1以上となると、低電圧監視部24は、低電圧検出信号27を、Lレベルに変化させる。演算処理制御部28は、クロックパルスの立ち下がりエッジでLレベルの低電圧検出信号27をラッチし、演算処理制御信号16の出力を停止する。これにより、演算処理部13は、通常動作状態に復帰する。
上記とは逆に、IC10を流れる電流が急激に減少することで電源電圧が上昇し、電源電圧が基準電圧Vref1よりも高くなると、高電圧監視部23は、高電圧検出信号26をHレベルに変化させる。演算処理制御部28は、クロックパルスの立ち上がりエッジでHレベルの高電圧検出信号をラッチし、電源電圧が高くなっていることを検出して、演算処理制御信号16により、演算処理部13の負荷を増加させる。
演算処理制御部28が負荷を増加させる旨の演算処理制御信号16を出力する間、演算処理制御信号16を受けた演算処理部13が負荷を増加させることで、IC10を流れる電流の減少速度は、演算処理制御信号16の出力前に比して緩やかになる。負荷増加は、例えば、演算処理部13内で、軽負荷の処理動作である内部機能テストを実行することで行う。演算処理部13が負荷を増加することで、IC10を流れる電流の減少速度は、演算処理制御信号16の出力前に比して緩やかになる。これにより、電源電圧は、基準電圧Vref1を超えて更に大きくは低下せず、電源電圧が、IC10の入力動作電圧の範囲の上限値(VMAX)よりも高くなる事態を回避することができる。
演算処理制御部28が負荷を増加させる旨の演算処理制御信号16を出力するのと並行して、電源回路11は、電圧補正機能により、電源電圧を所定の電圧レベルに回復させるように動作する。電源電圧が低下し、電源電圧がVref1以上となると、高電圧監視部23は、高電圧検出信号26を、Lレベルに変化させる。演算処理制御部28は、クロックパルスの立ち下がりエッジでLレベルの高電圧検出信号26をラッチし、演算処理制御信号16の出力を停止する。これにより、演算処理部13は、通常動作状態に復帰する。
本実施形態では、IC10は、自身に入力される電源の電源電圧を開始し、演算処理制御部28により、電圧値に応じて、演算処理部13の動作を制御する。より詳細には、高電圧監視部23にて、電源電圧と基準電圧Vref1とを比較し、電源電圧が基準電圧Vref1よりも大きくなったことを検出すると、演算処理制御部28により、演算処理部13の負荷を増加させて、電源電圧の急激な上昇を抑える。また、低電圧監視部24にて、電源電圧と基準電圧Vref2とを比較し、電源電圧が基準電圧Vref2よりも小さくなったことを検出すると、演算処理制御部28により、演算処理部13の負荷を増加させて、電源電圧の急激な低下を抑える。このようにすることで、IC10の負荷変動に伴う電源電圧の変動を低く抑えることができ、電源電圧を、IC10の入力動作電圧範囲内に保つことで、ICの誤動作や故障を防ぐことができる。
一般に、IC10と電源回路11との間の電圧入力配線15の配線長は長く、IC10の負荷変動に伴ってIC10の入力部分で電源電圧が低下したときに、これを電源回路11が検出して電圧補正を行うまでに要する時間は長くなる。本実施形態では、IC10の内部にて、IC10に入力される電源電圧を監視し、電源電圧の変動に応じて演算処理部13での負荷を制御するため、電源電圧の変動をすばやく抑えることができる。IC10自身が、電源電圧の変動を抑えることで、電源回路11の電圧補正機能には、さほど高速に電圧補正を行う機能が要求されず、電源回路11の電圧補正部分の設計が容易となる。また、POL(Point Of Load)等の電源回路での特殊な対応が不要となり、集中型電源回路設計が可能となる。
ここで、複数のICに対して電源供給を行う場合を考えると、従来技術では、電源回路の電圧補正機能を用いて電源電圧を、ICの入力動作電圧範囲内に保っているので、各ICの入力動作電圧範囲が異なる場合には、各ICに対応した電源回路が必要となる。これに対し、本実施形態では、IC10が、自身に入力される電源電圧を監視して、電源電圧を入力動作電圧範囲内に保つため、電源回路自体は、電源電圧を所定の電圧に保つように制御していればよく、各ICでの入力動作電圧範囲の違いを意識する必要がない。このため、各ICにて、各ICの入力動作電圧範囲に応じた基準電圧Vref1、Vref2を生成し、この基準電圧Vref1、Vref2を用いて電源電圧を監視し、演算処理部での負荷を制御することで、同一の電源回路から、入力動作電圧範囲が異なる複数のICに対して電源供給を行う場合でも、各ICにて、電源電圧を、各ICの入力動作電圧範囲内に保つことができる。
なお、上記実施形態では、基準電圧14を、IC10に供給されるI/O用の電源電圧から生成する例について説明したが、これには限定されない。例えば、基準電圧14を、直接外部から入力する構成でもよい。また、2つの基準電圧Vref1、Vref2は、同一の基準電圧14から生成する必要はなく、Vref1、Vref2を、外部から直接入力する構成でもよい。上記では、電源電圧に応じて、演算処理部13の負荷を制御したが、制御の対象は、演算処理部13には限定されず、演算処理を行う機能部以外の機能部の負荷を制御することで、電源電圧の変動を抑える構成であってもよい。また、IC10内部に、電源回路11から入力する電源電圧から、複数の電源電圧の電源を生成する電源生成部を設けて、IC10内部の各回路に、各電源電圧を供給する構成としてもよい。
上記実施形態では、IC10は、電源電圧を監視して、自身の内部回路の負荷を制御することで電源電圧の変動を抑えたが、電源監視部12に、電源電圧の監視結果に基づいて電源回路を制御する機能を加えて、IC10側から、電源回路の出力電圧を制御する構成としてもよい。また、電源監視部12に、電源電圧の監視結果に基づいて他のICを制御する機能を追加し、IC10から、他のICに対して制御信号を送ることで、IC10の負荷を制御する構成とすることもできる。このように、ICに入力される電源電圧の監視結果に基づいて電源回路又は他のICを制御する場合にも、電源電圧の安定化を図ることができる。
図4に、電源回路の出力電圧制御、及び、外部ICの制御を行う場合の構成を示す。IC10a内部の電源監視部12aは、IC10aに電圧入力配線15を介して入力される電源電圧の監視結果に基づいて、電源回路制御信号17を出力し、電源回路11aを制御する。電源回路11aは、電源回路制御信号17に従って、出力電圧の増減等を行う。このようにすることで、IC10aへの入力地点での電源電圧を、所定の電圧に保つことができる。また、電源監視部12aは、高電圧検出信号26又は低電圧検出信号27(図2)が発生したときには、IC10aの負荷を制御するために、外部IC制御信号18を出力する。この外部IC制御信号18を受けた他のIC(外部IC19)は、IC10aに対する命令出力を、例えば停止又は遅延する。このようにすることで、IC10aでの負荷が増減され、IC10aに入力される電源電圧の変動を抑えることができる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体集積回路は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明の一実施形態の半導体集積回路の構成を示すブロック図。 電源監視部の構成を示すブロック図。 各部の動作波形を示す波形図。 本発明の変形例を示すブロック図。 従来の半導体集積回路と電源回路とを示すブロック図。 従来の半導体集積回路における電源電圧と電流とを示す図。
符号の説明
10:半導体集積回路(IC)
11:電源回路
12:電源監視部
13:演算処理部
14:基準電圧
15:電圧入力配線
16:演算処理制御信号
17:電源回路制御信号
18:外部IC制御信号
21:高基準電圧生成部
22:低基準電圧生成部
23:高電圧監視部
24:低電圧監視部
25:電圧設定部
26:高電圧検出信号
27:低電圧検出信号
28:演算処理制御部

Claims (10)

  1. 電源回路から入力される電源電圧と所定の判定電圧とを比較し、比較結果を出力する電源電圧監視部と、
    前記電源電圧監視部での比較結果に基づいて、前記電源電圧を用いて動作する内部回路の負荷を制御する負荷制御部とを有することを特徴とする半導体集積回路。
  2. 前記電源電圧監視部は、前記電源電圧が、所定の低電圧側の判定電圧以下のときには、低電圧が検出された旨の比較結果を出力し、前記負荷制御部は、低電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を下げるように前記内部回路を制御する、請求項1に記載の半導体集積回路。
  3. 前記低電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも低く、かつ、半導体集積回路の動作可能電圧範囲の下限値よりも高い、請求項2に記載の半導体集集積回路。
  4. 前記負荷制御部は、前記低電圧が検出された旨の比較結果を受け取ると、前記内部回路による処理を遅延させて、前記内部回路の負荷を低下させる、請求項2又は3に記載の半導体集積回路。
  5. 前記電源電圧監視部は、前記電源電圧が、所定の高電圧側の判定電圧以上のときには、高電圧が検出された旨の比較結果を出力し、前記負荷制御部は、高電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を上げるように前記内部回路を制御する、請求項1〜4の何れか一に記載の半導体集積回路。
    積回路。
  6. 前記高電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも高く、かつ、半導体集積回路の動作可能電圧範囲の上限値よりも低い、請求項5に記載の半導体集積回路。
  7. 前記負荷制御部は、前記高電圧が検出された旨の比較結果を受け取ると、内部回路の所定の回路ブロックを動作させ、前記内部回路の負荷を増加させる、請求項5又は6に記載の半導体集積回路。
  8. 前記負荷制御部は、内部回路に内部機能テストを実行させることで、前記内部回路の負荷を増加させる、請求項7に記載の半導体集積回路。
  9. 前記負荷制御部は、前記電源電圧監視部での比較結果に基づいて、他の半導体集積回路に外部半導体集積回路制御信号を送信し、負荷を制御する、請求項1〜8の何れか一に記載の半導体集積回路。
  10. 前記電源電圧監視部での比較結果に基づいて、前記電源回路に対し、前記電源電圧の上昇又は下降を指示する電源制御部を更に有する、請求項1〜9の何れか一に記載の半導体集積回路。
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