JP2008135099A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置内の多数のＰＭＯＳトランジスタにおけるＧＩＤＬ電流を低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、複数のメインワード線ＭＷＬと複数のサブワード線ＳＷＬからなる階層ワード線構造を有している。メインワードドライバ１２は、非選択のメインワード線ＭＷＬをハイレベルとし、選択されたメインワード線ＭＷＬをローレベルとして活性化する。サブワードドライバ１３は、メインワード線ＭＷＬがゲートに接続されるＰＭＯＳトランジスタを有し、選択されたメインワード線ＭＷＬに対応するサブワード線ＳＷＬを選択的に活性化する。電圧切り替え回路１４は、メモリセルアレイを分割した複数の領域のうち、選択されたメインワード線ＭＷＬが属する所定領域では第１の昇圧電圧（ＶＰＰ）を、それ以外の領域では第１の昇圧電圧より低い第２の昇圧電圧（ＶＰＰＬ）を、メインワードドライバ１２に供給する。
【選択図】図２

Description

本発明は、Ｐチャネル型のＭＯＳトランジスタを備えて構成された半導体記憶装置に関し、特に、階層ワード線構造に対応する多数のサブワードドライバをＰチャネル型のＭＯＳトランジスタにより構成した半導体記憶装置に関するものである。

近年、大容量の半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）では、プロセスの微細化と低電圧化の進展に伴い、トランジスタのリーク電流の抑制が要望されている。そのようなリーク電流の中でも、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）に流れるＧＩＤＬ（Gate Induced Drain Leakage）電流の抑制が課題となっている。

図７は、ＰＭＯＳトランジスタにおけるＧＩＤＬ電流の発生状況を説明する図である。図７では、半導体基板に形成されるＰＭＯＳトランジスタに対応する断面構造が示され、Ｎウエル１００と、昇圧電圧ＶＰＰが印加された拡散領域１０１と、接地電位ＶＳＳが印加された拡散領域１０２と、負電位ＶＫＫが印加された拡散領域１０３が形成されるとともに、ドレイン・ソース間の上部にゲート酸化膜１０４を挟んで、昇圧電圧ＶＰＰが印加されたゲート電極１０５が形成されている。

Ｎウエル１００は拡散領域１０１を介して昇圧電圧ＶＰＰによりバイアスされるとともに、拡散領域１０２、１０３とゲート電極１０５のそれぞれの電位関係によりＰＭＯＳトランジスタはオフ状態となる。一方、拡散領域１０２、１０３の周囲のＰＮ接合部分に空乏層が広がると、その表面付近で不純物濃度の影響によりリーク電流としてのＧＩＤＬ電流が流れる（矢印は電子の向きを表す）。このＧＩＤＬ電流は、昇圧電圧ＶＰＰに基づきゲート酸化膜１０４に発生する電界Ｅに対して指数的に大きさが変化する。ＧＩＤＬ電流を抑制するには電界Ｅを緩和する必要があるが、そのためには昇圧電圧ＶＰＰを十分低減することが望ましい。

一般にＤＲＡＭにおいては、図７の構造を有する多数のＰＭＯＳトランジスタが配置されている。特に、階層ワード線構造を採用したＤＲＡＭの場合は、メインワード線に対応するサブワード線を活性化するサブワードドライバに多数のＰＭＯＳトランジスタが用いられている（例えば、特許文献１参照）。大容量のＤＲＡＭでは、全てのサブワードドライバのＰＭＯＳトランジスタに流れるＧＩＤＬ電流の総和は無視できない程度に大きくなる。特に、モバイル用途のＤＲＡＭの場合、待機時に十分小さい電流に抑える必要があるので、ＧＩＤＬ電流を十分に抑制することが要求される。
特開２００５−１３５４６１号公報

一般的なＤＲＡＭに構成においては、サブワードドライバの各ＰＭＯＳトランジスタのゲートはメインワードドライバと直結される。一方、上述したように、ＧＩＤＬ電流を無視できる程度に昇圧電圧ＶＰＰを抑えるのは、メインワードドライバの回路動作の制約上、困難である。通常、メインワード線の非活性化時は、ＰＭＯＳトランジスタをオフ状態とするために昇圧電圧ＶＰＰがゲートに印加され、上述のＧＩＤＬ電流による影響が避けられない。特に、モバイル用途のＤＲＡＭの場合、待機時に流れる電流のうちＧＩＤＬ電流が大きな割合を占め、低電流動作に支障を来たす点が問題となる。また、図７において、ＰＭＯＳトランジスタのゲート酸化膜１０４に大きい電界Ｅが発生すると、ゲート酸化膜１０４の信頼性が低下する点も問題となる。

そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置内の多数のＰＭＯＳトランジスタにおけるＧＩＤＬ電流を低減し、特に多数のサブワードドライバにおいて流れる電流を十分に低減して半導体記憶装置全体の低電流化を実現し、さらにＰＭＯＳトランジスタの構造上の信頼性を確保し得る半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体記憶装置は、複数のメモリセルからなるメモリセルアレイを備え、複数のメインワード線と複数のサブワード線からなる階層ワード線構造を有する半導体記憶装置であって、非選択の前記メインワード線をハイレベルとし、選択された前記メインワード線をローレベルとして活性化するメインワードドライバと、前記メインワード線がゲートに接続されるＰＭＯＳトランジスタを少なくとも有し、前記選択されたメインワード線に対応する前記サブワード線を選択的に活性化するサブワードドライバとを備え、前記メモリセルアレイを分割した複数の領域のうち、前記選択されたメインワード線が属する所定領域では前記メインワード線のハイレベルを第１の昇圧電圧とし、前記所定領域以外の領域では前記メインワード線のハイレベルを前記第１の昇圧電圧より低い第２の昇圧電圧とするように制御される。

本発明の半導体記憶装置によれば、選択されたメインワード線が属する所定領域では、非選択のメインワード線のハイレベルが第１の昇圧電圧となるが、それ以外の領域では非選択のメインワード線のハイレベルが第１の昇圧電圧より低い第２の昇圧電圧となる。そのため、所定領域以外の領域では、メインワード線が接続されるサブワードドライバの入力段のＰＭＯＳトランジスタのゲートに印加される電圧を低下させることができる。よって、ゲート酸化膜に発生する電界を緩和してＧＩＤＬ電流の抑制が可能となり、これにより半導体装置に含まれる多数のサブワードドライバに流れるＧＩＤＬ電流の抑制効果が集積され、半導体記憶装置全体の低電流化を実現することができる。

本発明において、前記第１の昇圧電圧と前記第２の昇圧電圧を選択的に出力可能に構成し、前記所定領域においては各々の前記メインワードドライバに対して前記第１の昇圧電圧を供給し、前記所定領域以外の領域においては各々の前記メインワードドライバに対して前記第２の昇圧電圧を供給するように切り替え制御される電圧切替回路をさらに備えていてもよい。

本発明において、前記複数の領域は、それぞれ所定数のメインワード線ごとに前記メモリセルアレイを分割した複数のマットであってもよい。

本発明において、前記電圧切替回路は、前記マットを選択するためのマット選択信号に応じて前記第１の昇圧電圧と前記第２の昇圧電圧を選択的に切り替え制御される構成でもよい。

本発明において、各々の前記マットは所定数の前記ビット線ごとに複数のサブマットに分割され、各々の前記サブマットは、複数の前記サブワードドライバを含むサブワードドライバ群に挟まれて配置されていてもよい。

本発明において、各々の前記メインワード線に対応してＮ本の前記サブワード線が形成され、それぞれの前記サブワード線を活性化するＮ個の前記サブワードドライバが設けられ、互いに異なるサブワード選択信号に応じて当該Ｎ個のサブワードドライバのうちの１個が選択的に駆動されるように構成してもよい。

本発明において、前記Ｎ個のサブワードドライバに供給されるＮ個の前記サブワード選択信号を選択的に活性化するドライバ回路をさらに備え、各々の前記サブワードドライバに含まれる前記ＰＭＯＳトランジスタの一端には、前記ドライバ回路から出力される前記Ｎ個のサブワード選択信号のうちの１個が接続されるように構成してもよい。

本発明によれば、半導体記憶装置のメモリセルアレイを複数の領域に分割し、メインワード線のハイレベルを切り替え制御することにより、非選択の場合のサブワードドライバのＰＭＯＳトランジスタのゲートのレベルを抑える構成を採用した。よって、ＰＭＯＳトランジスタのゲート酸化膜の電界を緩和してＧＩＤＬ電流を小さくすることができ、多数のサブワードドライバに流れるＧＩＤＬ電流を全体的に抑制することで、半導体記憶装置の低電流化を実現することができる。特に、セルフリフレッシュ時にＧＩＤＬ電流を低減することで、待機時の半導体記憶装置の電流を大幅に低減可能となる。また、ＰＭＯＳトランジスタにおいて電界が緩和されることにより、ゲート酸化膜の信頼性を向上することができる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、複数のメインワード線と複数のサブワード線を含む階層ワード線構造を採用したＤＲＡＭに対して本発明を適用する場合を説明する。

図１は、本実施形態のＤＲＡＭの全体構成を示す図である。図１に示すように、本実施形態のＤＲＡＭは、多数のメモリセルからなるメモリセルアレイを所定数のメインワード線ごとに分割した複数のマットＭと、入力される行アドレスに基づいて階層ワード線構造に対応するデコード信号を出力する行デコーダ１と、行デコーダ１により選択されたメインワード線を活性化する多数のメインワードドライバを含むメインワードドライバ群２と、各マットＭのメモリセルから読み出されたデータを増幅する多数のセンスアンプを含むセンスアンプ群３と、選択されたメインワード線を所定数のサブワード線の１本と選択的に接続する多数のサブワードドライバを含むサブワードドライバ群４とを含んで構成される。また、各々のマットＭは、サブワードドライバ群４により挟まれた所定数のビット線を含む複数のサブマットＳＭに分割されている。

図１の例では、マットＭの括弧内の番号を付して示すように、全体が１６個のマットＭ０〜Ｍ１５を含んでいる。また、サブマットＳＭは、ｉ番目のマットＭ（ｉ）内で括弧内の番号を付して示すように、４つのサブマットＳＭ（０）〜ＳＭ（３）を含んでいる。メインワードドライバ群２から４つのサブマットＳＭ（０）〜ＳＭ（３）に共通のメインワード線ＭＷＬが配線されるとともに、各々のサブマットＳＭごとにサブワード線ＳＷＬが配線され、マットＭの５つのサブワードドライバ群４を経由して各々のメインワード線ＭＷＬが所定数のサブワード線ＳＷＬに接続されている。

ここで、行アドレスが１３ビットからなる場合を想定すると、行アドレスの下位３ビットがサブワード線ＳＷＬの指定に用いられ、残りの１０ビットがメインワード線ＭＷＬの指定に用いられる。この場合、図１の全体では１０２４本のメインワード線ＭＷＬが配線され、各々のマットＭは６４本のメインワード線ＭＷＬが配線される。また、各々のサブマットＳＭでは、１本のメインワード線ＭＷＬに対し、隣接する一方のサブワードドライバ群４に接続される４本のサブワード線ＳＷＬと、隣接する他方のサブワードドライバ群に接続される４本のサブワード線ＳＷＬが、交互に配線される。よって、１つの行アドレスが指定されたとき、サブマットＭに隣接する一方のサブワードドライバ群４に含まれる１本のサブワード線ＳＷＬが、活性化されたメインワード線ＭＷＬと選択的に接続される。また、マットＭにおいては、活性化されたメインワード線ＭＷＬに対し、各サブマットＳＭで１本ずつ併せて４本のサブワード線ＳＷＬが同時に活性化されるようになっている。

各々のマットＭには、ビット線延伸方向（ワード線直交方向）の両側に２つのセンスアンプ群３が配置される。２つのマットＭに挟まれたセンスアンプ群３は、これら２つのマットＭに共有される。センスアンプ群３に含まれる個々のセンスアンプは、両側のマットＭのビット線ペアと接続され、メモリセルの電荷により生じるビット線ペアの微小電位を増幅して出力する。各センスアンプからのデータは、列アドレスに対応する選択ゲート（不図示）を経由して外部に出力される。なお、各マットＭ内における５つのサブマットＳＭには、それぞれ同数のビット線が配置されている。

次に図２は、本実施形態のＤＲＡＭの要部構成を示すブロック図である。図２においては、図１の行デコーダ１に含まれるプリデコーダ１１と、図１のメインワードドライバ群２に含まれる１つのメインワードドライバ１２と、図１のサブワードドライバ群４に含まれ１本のメインワード線ＭＷＬに対応して配置される４つのサブワードドライバ１３と、電圧切替回路１４と、ＶＰＰ発生回路１５と、ＶＰＰＬ発生回路１６と、ＦＸドライバ１７と、反転回路１８とを含む範囲の要部構成を示している。

プリデコーダ１１は、入力された行アドレスＸＡに基づいて、４系統のプリデコード信号群ＰＳＧ０、ＰＳＧ１、ＰＳＧ２、ＰＳＧ３を生成する。行アドレスＸＡに含まれる１３ビットを、Ｘ０〜Ｘ１２と表すと、プリデコード信号群ＰＳＧ０は下位３ビットＸ０、Ｘ１、Ｘ２によりデコードされる８本の信号線を含み、ＦＸドライバ１７に供給される。一方、プリデコード信号群ＰＳＧ１は３ビットＸ３、Ｘ４、Ｘ５によりデコードされる８本の信号線を含み、プリデコード信号群ＰＳＧ２は３ビットＸ６、Ｘ７、Ｘ８によりデコードされる８本の信号線を含み、プリデコード信号群ＰＳＧ３は４ビットＸ９、Ｘ１０、Ｘ１１、Ｘ１２によりデコードされる１６本の信号線を含む。そして、各々のプリデコード信号群ＰＳＧ１、ＰＳＧ２、ＰＳＧ３から１つずつ計３つのデコード信号Ｐａ、Ｐｂ、Ｐｃがメインワードドライバ１２に供給される。

メインワードドライバ１２から出力されるメインワード線ＭＷＬは、非活性の状態ではハイレベルであるが、活性化されるとローレベルに変化する。メインワード線ＭＷＬを活性化する際は、メインワードドライバ１２に対応する所定の行アドレスＸＡが指定され、３つのデコード信号Ｐａ、Ｐｂ、Ｐｃが全て活性化された状態にある。メインワードドライバ１２を駆動する昇圧電圧は電圧切替回路１４により供給され、この昇圧電圧に依存してメインワード線ＭＷＬのハイレベルが定まる。

電圧切替回路１４は、メインワード線ＭＷＬが属するマットＭの選択状態に対応して、通常レベルの昇圧電圧ＶＰＰ（本発明の第１の昇圧電圧）と低レベルの昇圧電圧ＶＰＰＬ（本発明の第２の昇圧電圧）を選択的に切り替えて、メインワードドライバ１２に供給する。なお、電圧切替回路１４は、マットＭごとに異なる制御がなされるので、少なくともマットＭごとに別個に設ける必要がある。ＶＰＰ発生回路１５は昇圧電圧ＶＰＰを発生するとともに、ＶＰＰＬ発生回路１６は昇圧電圧ＶＰＰＬを発生し、それぞれが電圧切替回路１４に供給される。電圧切替回路１４では、マットＭの選択時に昇圧電圧ＶＰＰに切り替えられ、マットＭの非選択時は昇圧電圧ＶＰＰＬに切り替えられる。なお、電圧切替回路１４の動作について詳しくは後述する。

サブワードドライバ１３から出力されるサブワード線ＳＷＬは、メインワード線ＭＷＬとは逆極性であり、非活性の状態ではローレベルであるが、活性化されるとハイレベルに変化する。そして、メインワード線ＭＷＬが活性化されたとき、４つのサブワード選択信号ＦＸＴに基づき、４つのサブワード線ＳＷＬの中の１つが選択的に活性化される。そのため、各々のサブワードドライバ１３には、ＦＸドライバ１７から４つのサブワード選択信号ＦＸＴの１つと、これら４つのサブワード選択信号ＦＸＴが反転回路１８により反転された４つの反転サブワード選択信号ＦＸＢの１つがそれぞれ供給される。

ＦＸドライバ１７は、プリデコード信号群ＰＳＧ０の８本の信号線のうち４本を用いて、４つのサブワードドライバ１３に供給する４つのサブワード選択信号ＦＸＴを生成する４つのドライバ回路を含んでいる。なお、プリデコード信号群ＰＳＧ０の他の４本は、サブマットＳＭを挟んで隣接するサブワードドライバ群４に対応するＦＸドライバ１７において用いられる。一方、反転回路１８は、４つのサブワード選択信号ＦＸＴをそれぞれ反転して４つの反転サブワード選択信号ＦＸＢを生成する。

図２においては、４本のサブワード線ＳＷＬと、４つのサブワードドライバ１３と、４つずつのサブワード選択信号ＦＸＴ及び反転サブワード選択信号ＦＸＢの関係を示すために括弧内の番号を付し、それぞれ、サブワードドライバ１３（０）〜（３）、サブワード線ＳＷＬ（０）〜（３）、サブワード選択信号ＦＸＴ（０）〜ＦＸＴ（３）、反転サブワード選択信号ＦＸＢ（０）〜（３）と表している。

図２の４つのサブワードドライバ１３の部分の構成は、図１の各々のサブワードドライバ群４において繰り返し配置される。この場合、各々のマットＭに付随する６４個のメインワードドライバ１２に接続される６４本のメインワード線ＭＷＬに対し、１つのサブワードドライバ群４において、２５６個（６４×４個）のサブワードドライバ１３が配置され、それらが全部で２５６本のサブワード線ＳＷＬに接続される。

次に図３は、図２のメインワードドライバ１２と電圧切替回路１４を含む部分の回路構成の一例を示す図である。メインワードドライバ１２は、５つのＰＭＯＳトランジスタＰ１〜Ｐ５と５つのＮＭＯＳトランジスタＮ１〜Ｎ５を含んで構成される。入力段のＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２からなる直列回路が昇圧電圧ＶＰＰとノードＮａの間に接続される。ノードＮａには制御信号Ｓ１が印加されるとともに、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２の各ゲートには、順に上述のデコード信号Ｐａ、Ｐｂ、Ｐｃが印加されている。また、インバータを構成するＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３は、昇圧電圧ＶＰＰと接地電位ＶＳＳの間に接続され、各々のゲートがノードＮｂに接続されている。また、昇圧電圧ＶＰＰとノードＮｂの間にＰＭＯＳトランジスタＰ２が接続されている。

インバータの出力側のノードＮｃと負電位ＶＫＫの間には、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４が直列接続されている。ＰＭＯＳトランジスタＰ４のゲートには接地電位ＶＳＳが印加され、ＮＭＯＳトランジスタＮ４のゲートはノードＮｅに接続される。また、電圧切替回路１４の出力側のノードＮｆと負電位ＶＫＫの間には、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５が直列接続されている。ＰＭＯＳトランジスタＰ５のゲートはノードＮｃに接続され、ＮＭＯＳトランジスタＮ５のゲートはノードＮｄに接続されている。そして、ノードＮｅがメインワード線ＭＷＬと接続される。

以上の回路構成において、制御信号Ｓ１をローレベルにした状態で、全てのデコード信号Ｐａ、Ｐｂ、ＰｃがハイレベルのパターンのみノードＮｂにローレベルが出力され、それ以外のパターンではノードＮｂにハイレベルが出力される。ノードＮｂの出力はインバータにより反転され、後段のＰＭＯＳトランジスタＰ４、Ｐ５及びＮＭＯＳトランジスタＮ４、Ｎ５により電圧振幅が変換される。これにより、ノードＮｅでは、メインワード線ＭＷＬの非選択時に昇圧電圧ＶＰＰ又は昇圧電圧ＶＰＰＬのハイレベルとなり、メインワード線ＭＷＬの選択時に負電位ＶＫＫのローレベルとなる。

一方、電圧切替回路１４は、ＶＰＰ発生回路１５から供給される昇圧電圧ＶＰＰと出力側のノードＮｆとの間に接続されたＰＭＯＳトランジスタＰ６と、ＶＰＰＬ発生回路１６から供給される昇圧電圧ＶＰＰＬと出力側のノードＮｆとの間に接続されたＰＭＯＳトランジスタＰ７から構成される。一方のＰＭＯＳトランジスタＰ６のゲートには、マット選択信号ＭＳＴが印加され、他方のＰＭＯＳトランジスタＰ７のゲートには、マット選択信号ＭＳＴを反転した反転マット選択信号ＭＳＢが印加される。マット選択信号ＭＳＴは、行アドレスのうちのマットＭの指定に対応するビット群（例えば、最上位の３ビット）に基づいて生成される。マット選択信号ＭＳＴは、メインワード線ＭＷＬが属するマットＭの選択時にハイレベルとなり、非選択時にローレベルとなり、反転マット選択信号ＭＳＢはその逆になる。

よって、マットＭの選択時には、ＰＭＯＳトランジスタＰ６がオンとなり、ＰＭＯＳトランジスタＰ７がオフとなるので、ノードＮｆには昇圧電圧ＶＰＰが現れる。この場合、メインワードドライバ１２のノードＮｅがハイレベルのときの電圧振幅が昇圧電圧ＶＰＰとなる。これに対し、マットＭの非選択時には、ＰＭＯＳトランジスタＰ６がオフとなり、ＰＭＯＳトランジスタＰ７がオンとなるので、ノードＮｆには昇圧電圧ＶＰＰＬが現れる。この場合、メインワードドライバ１２のノードＮｅがハイレベルのときの電圧振幅が昇圧電圧ＶＰＰＬとなる。例えば、昇圧電圧ＶＰＰのレベルを２．７Ｖに設定し、昇圧電圧ＶＰＰＬのレベルを２．２Ｖに設定すれば、マットＭの選択時と非選択時の電圧差は０．５Ｖになる。

次に図４は、図２のサブワードドライバ１３の回路構成を示す図である。４つのサブワードドライバ１３の各々は、１つのＰＭＯＳトランジスタＰ１０と、２つのＮＭＯＳトランジスタＮ１０、Ｎ１１から構成されている。ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０は、対応するサブワード選択信号ＦＸＴと負電位ＶＫＫの間に直列接続される。また、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０の各ゲートは、メインワード線ＭＷＬが接続されている。一方、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０の間のノードＮｇには、サブワード線ＳＷＬが接続される。また、ノードＮｇと負電位ＶＫＫの間にはＰＭＯＳトランジタＰ１１が接続され、そのゲートには反転サブワード選択信号ＦＸＢが印加されている。

図４の回路構成において、サブワード選択信号ＦＸＴが非活性であってローレベルの状態にあると、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０はともにオフであるため、メインワード線ＭＷＬとサブワード線ＳＷＬが非接続状態に保たれる。このとき、反転サブワード選択信号ＦＸＢがハイレベルであるので、ＮＭＯＳトランジスタＮ１１がオンとなり、出力側のノードＮｇが負電位ＶＫＫに接続される。これにより、サブワード線ＳＷＬはフローティング状態になることなくローレベルに保たれる。

一方、サブワード選択信号ＦＸＴが活性化されてハイレベルになると、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０のインバータ動作により、メインワード線ＭＷＬが反転された信号がノードＮｇに出力される。よって、メインワード線ＭＷＬが活性化されてローレベルである場合、ノードＮｇを介してサブワード線ＳＷＬが活性化されてハイレベルになる。このとき、反転サブワード選択信号ＦＸＢがローレベルであるので、ＮＭＯＳトランジスタＮ１１がオフとなっている。この状態でメインワード線ＭＷＬがハイレベルに変化すると、サブワード線ＳＷＬはローレベルに変化する。

次に図５は、図２のＦＸドライバ１７の回路構成を示す図である。ここでは、１つのサブワード選択信号ＦＸＴを生成する回路部分のみを説明するが、実際には４つのサブワード選択信号ＦＸＴを生成するための図５の回路構成が４系統必要になる。図５においては、昇圧電圧ＶＰＰと接地電位ＶＳＳの間に、ＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２０が直列接続され、かつＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１が直列接続されている。また、ＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２０の中間のノードＮｐがＰＭＯＳトランジスタＰ２１のゲートに接続され、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１の中間のノードＮｑがＰＭＯＳトランジスタＰ２０のゲートに接続されている。

図５の構成において、プリデコーダ１１から出力されるプリデコード信号群ＰＳＧ０に含まれる１つのプリデコード信号ＰｘがＮＭＯＳトランジスタＮ２０のゲートに印加され、このプリデコード信号Ｐｘをインバータにより反転した信号がＮＭＯＳトランジスタＮ２１のゲートに印加される。そして、ノードＮｑの信号が２つのインバータを介して、サブワード選択信号ＦＸＴとして出力される。なお、サブワード選択信号ＦＸＴを反転する反転回路１８は、周知のインバータにより構成される。

以下、図６を参照して図４のサブワードドライバ１３の動作について説明する。図６は、１本のサブワード線ＳＷＬが活性化されるアクセス期間におけるサブワードドライバ１３各部の波形変化を比較して示している。まず、サブワードドライバ１３に入力されるメインワード線ＭＷＬについては、アクセス対象として選択されたマットＭに属する場合と非選択のマットＭに属する場合を比較する。非選択のマットＭに属するメインワード線ＭＷＬは、電圧切替回路１４の動作により、そのレベルがアクセス期間を含めて常に昇圧電圧ＶＰＰＬに保持される。

これに対し、選択されたマットＭに属する非選択のメインワード線ＭＷＬの場合、アクセス期間の開始前は電圧ＶＰＬＬに保持されるが、アクセス期間の開始時にマットＭが選択されると、電圧切替回路１４の切り替え動作により、メインワード線ＭＷＬのレベルが昇圧電圧ＶＰＰＬから昇圧電圧ＶＰＰに変化する。一方、選択されたマットＭにおいて選択的に活性化された１本のメインワード線ＭＷＬは、アクセス期間の開始前は上記と同様、昇圧電圧ＶＰＰＬに保持されるが、アクセス期間の開始時にメインワードドライバ１２の入力が反転し、メインワード線ＭＷＬのレベルが昇圧電圧ＶＰＰＬから負電位ＶＫＫのレベルに変化する。非選択のメインワード線ＭＷＬと選択されたメインワード線ＭＷＬはともにアクセス期間の終了時に電圧切替回路１４が元の状態に切り替わり、昇圧電圧ＶＰＰＬのレベルに戻る。

次に、サブワード選択信号ＦＸＴは、アクセス期間の前後ではいずれも接地電位ＶＳＳに保持されるが、アクセス期間においては、選択されたマットＭ内で１つのサブワード選択信号ＦＸＴが選択的に活性化される。すなわち、アクセス期間においては、非選択のサブワード選択信号ＦＸＴが接地電位ＶＳＳに保持され続け、選択されたサブワード選択信号ＦＸＴのレベルが接地電位ＶＳＳから昇圧電圧ＶＰＰに変化する。また、反転サブワード選択信号ＦＸＢについては、サブワード選択信号ＦＸＴの波形と逆の極性で変化し、アクセス期間内において、選択されたサブワード選択信号ＦＸＴに対応する反転サブワード選択信号ＦＸＢのレベルが昇圧電圧ＶＰＰから接地電位ＶＳＳに変化する。

次に、サブワード線ＳＷＬは、アクセス期間の前後ではいずれも負電位ＶＫＫに保持されるが、アクセス期間においては、選択されたマットＭ内で１本のサブワード線ＳＷＬが選択的に活性化される。非選択のサブワード線ＳＷＬは、アクセス期間とその前後で負電位ＶＫＫに保持され続けるのに対し、選択されたサブワード線ＳＷＬは、アクセス期間の開始時にサブワード選択信号ＦＸＴが活性化されるので、負電位ＶＫＫから昇圧電圧ＶＰＰに変化する。アクセス期間の終了時にはサブワード選択信号ＦＸＴが非活性となり、サブワード線ＳＷＬが元の負電位ＶＫＫに戻る。

ここで、サブワードドライバ１３のＰＭＯＳトランジスタＰ１０に着目すると、全てのマットＭに属するメインワード線ＭＷＬの選択時には、ゲートに負電位ＶＫＫが印加されるので、図７に示すゲート酸化膜１０４には電界Ｅが発生しない。一方、選択されたマットＭに属するメインワード線ＭＷＬの非選択時には、ＰＭＯＳトランジスタＰ１０のゲートに昇圧電圧ＶＰＰが印加され、電界Ｅの影響によりＧＩＤＬ電流が流れる。この場合、駆動対象のサブワードドライバ１３の一端に接続されるサブワード選択信号ＦＸＴが昇圧電圧ＶＰＰとなり、共通接続された他の非選択のサブワードドライバ１３にも供給される。よって、ＰＭＯＳトランジスタＰ１０を確実にオフにするため、そのゲートに通常レベルの昇圧電圧ＶＰＰを印加することが望ましい。

これに対し、非選択のマットＭに属するメインワード線Ｍ（非選択）の場合、図６に示すようにＰＭＯＳトランジスタＰ１０のゲートに昇圧電圧ＶＰＰＬが印加される。この場合、それぞれのＰＭＯＳトランジスタ１０の一端に接続されるサブワード選択信号ＦＸＴが接地電位ＶＳＳを保ち、ゲートのレベルを低下させても支障はない。従って、選択されたマットＭの場合と比べると、昇圧電圧ＶＰＰよりも低いレベルに設定された昇圧電圧ＶＰＰＬがＰＭＯＳトランジスタＰ１０のゲートに印加される。これにより、ゲート酸化膜１０４に発生する電界Ｅが緩和され、ＧＩＤＬ電流を低減することができる。

本実施形態のＤＲＡＭにおいて、全体で１６個のマットＭが含まれることを想定すると、選択された１つのマットＭでは、ＰＭＯＳトランジスタＰ１０に電界Ｅに応じたＧＩＤＬ電流が流れる。一方、それ以外の１５個のマットＭでは、電界Ｅを緩和してＧＩＤＬ電流を低減できるので、ＤＲＡＭ全体のＧＩＤＬ電流としては十分に抑制することができる。このように、ＤＲＡＭを多数のマットＭに分割するほど、本実施形態によるＧＩＤＬ電量の抑制効果が大きくなる。特に、ＤＲＡＭのセルフリフレッシュ時において、本実施形態を適用することにより、待機時の消費電流を大幅に低減することができる。

本実施形態の構成を一般的なＤＲＡＭに対して実際に適用した結果、実際にＧＩＤＬ電流の低減効果を確認することができた。すなわち１６個のマットＭを含む５１２Ｍビットのモバイル用途のＤＲＡＭにおいて、待機時にチップ全体に流れるＧＩＤＬ電流は約８０μＡとなる。これに対し、同様のＤＲＡＭに対しＶＰＰ＝２．７Ｖ、ＶＰＰＬ＝２．２Ｖに設定して本実施形態の構成を適用した場合、待機時にチップ全体に流れるＧＩＤＬ電流が約２０μＡとなり、概ね４分の１に低減することができた。また、図７のゲート酸化膜１０４に加わる電界Ｅについては、許容範囲である７．０ＭＶ／ｃｍに対し、大幅なマージンを持たせて十分に低下させ、高い信頼性を確保できることが確認された。

以上、各実施形態に基づき本発明について具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、２つの昇圧電圧ＶＰＰ、ＶＰＰＬのそれぞれの電圧値の設定は、回路構成に応じて多様に選択することができる。また、２つの昇圧電圧ＶＰＰ、ＶＰＰＬを切り替えるために、本実施形態の構成に限られず、多様な構成を採用することができる。また、メモリセルアレイは、所定数のメインワード線ごとに複数のマットＭに分割する場合に限られず、複数の領域に分割されていれば本発明を適用することができる。

本実施形態のＤＲＡＭの全体構成を示すブロック図である。 本実施形態のＤＲＡＭの要部構成を示すブロック図である。 図２のメインワードドライバと電圧切替回路を含む部分の回路構成の一例を示す図である。 図２のサブワードドライバの回路構成を示す図である。 図２のＦＸドライバの回路構成を示す図である。 図４のサブワードドライバにおいてサブワード線が活性化されるアクセス期間における各部の波形変化を比較して示す図である。 ＰＭＯＳトランジスタにおけるＧＩＤＬ電流の発生状況を説明する図である。

符号の説明

１…行デコーダ
２…メインワードドライバ群
３…センスアンプ群
４…サブワードドライバ群
１１…プリデコーダ
１２…メインワードドライバ
１３…サブワードドライバ
１４…電圧切替回路
１５…ＶＰＰ発生回路
１６…ＶＰＰＬ発生回路
１７…ＦＸドライバ
１８…反転回路
Ｍ…マット
ＳＭ…サブマット
ＭＷＬ…メインワード線
ＳＷＬ…サブワード線
ＸＡ…行アドレス
ＰＳＧ０、ＰＳＧ１、ＰＳＧ２、ＰＳＧ３…プリデコード信号群
Ｐａ、Ｐｂ、Ｐｃ、Ｐｘ…プリデコード信号
ＦＸＴ…サブワード選択信号
ＦＸＢ…反転サブワード選択信号
ＶＰＰ、ＶＰＰＬ…昇圧電圧
ＶＳＳ…接地電位
ＶＫＫ…負電位
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ１０…ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ１０、Ｎ１１…ＮＭＯＳトランジスタ
Ｎａ、Ｎｂ、Ｎｃ、Ｎｄ、Ｎｅ、Ｎｆ、Ｎｇ、Ｎｐ、Ｎｑ…ノード

Claims (7)

1. 複数のメモリセルからなるメモリセルアレイを備え、複数のメインワード線と複数のサブワード線からなる階層ワード線構造を有する半導体記憶装置であって、
   非選択の前記メインワード線をハイレベルとし、選択された前記メインワード線をローレベルとして活性化するメインワードドライバと、
   前記メインワード線がゲートに接続されるＰＭＯＳトランジスタを少なくとも有し、前記選択されたメインワード線に対応する前記サブワード線を選択的に活性化するサブワードドライバと、
   を備え、前記メモリセルアレイを分割した複数の領域のうち、前記選択されたメインワード線が属する所定領域では前記メインワード線のハイレベルを第１の昇圧電圧とし、前記所定領域以外の領域では前記メインワード線のハイレベルを前記第１の昇圧電圧より低い第２の昇圧電圧とするように制御されることを特徴とする半導体記憶装置。
2. 前記第１の昇圧電圧と前記第２の昇圧電圧を選択的に出力可能に構成され、前記所定領域においては各々の前記メインワードドライバに対して前記第１の昇圧電圧を供給し、前記所定領域以外の領域においては各々の前記メインワードドライバに対して前記第２の昇圧電圧を供給するように切り替え制御される電圧切替回路をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数の領域は、それぞれ所定数のメインワード線ごとに前記メモリセルアレイを分割した複数のマットであることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記電圧切替回路は、前記マットを選択するためのマット選択信号に応じて前記第１の昇圧電圧と前記第２の昇圧電圧を選択的に切り替え制御されることを特徴とする請求項３に記載の半導体記憶装置。
5. 各々の前記マットは所定数の前記ビット線ごとに複数のサブマットに分割され、各々の前記サブマットは、複数の前記サブワードドライバを含むサブワードドライバ群に挟まれて配置されることを特徴とする請求項４に記載の半導体記憶装置。
6. 各々の前記メインワード線に対応してＮ本の前記サブワード線が形成され、それぞれの前記サブワード線を活性化するＮ個の前記サブワードドライバが設けられ、互いに異なるサブワード選択信号に応じて当該Ｎ個のサブワードドライバのうちの１個が選択的に駆動されることを特徴とする請求項１に記載の半導体記憶装置。
7. 前記Ｎ個のサブワードドライバに供給されるＮ個の前記サブワード選択信号を選択的に活性化するドライバ回路をさらに備え、各々の前記サブワードドライバに含まれる前記ＰＭＯＳトランジスタの一端には、前記ドライバ回路から出力される前記Ｎ個のサブワード選択信号のうちの１個が接続されることを特徴とする請求項６に記載の半導体記憶装置。

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