JP2008192038A

JP2008192038A - 画像前処理装置

Info

Publication number: JP2008192038A
Application number: JP2007027742A
Authority: JP
Inventors: Akimasa Osawa; 淳真大澤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-02-07
Filing date: 2007-02-07
Publication date: 2008-08-21

Abstract

【課題】垂直フィルタ処理をする際にｍ×ｎブロック毎の縦スキャンで処理を行うときにもフレームメモリの読み出しに重複が発生させないようにすることができ、フレームメモリからのデータ転送量を削減することができる画像前処理装置を得る。
【解決手段】入力された１画面分の画素データを蓄えるフレームメモリ２と、（ｒ（１より大きい自然数）−１）ライン分の画素データを蓄える（ｒ−１）ラインメモリ４と、前記フレームメモリから読み出した画素データに対して前記（ｒ−１）ラインメモリに書き込むか否かを制御する書込み画素制御部３と、前記フレームメモリ２から読み出した画素データ、あるいは前記（ｒ−１）ラインメモリ４から読み出した画素データを選択するセレクタ５と、前記セレクタ５から出力された画素データについて、ｒタップの垂直フィルタ処理を行うｒタップ垂直フィルタ部６とを設けた。
【選択図】図１

Description

この発明は、垂直フィルタ処理の低遅延化を目的として縦方向スキャン処理する際に一時メモリを設けることにより、フレームメモリの転送帯域を変えずに垂直フィルタ処理を行うことができる画像前処理装置に関するものである。

従来の画像処理装置においては、バッファメモリ、タップ判定回路、垂直フィルタ、水平フィルタなどを設け、フィルタ処理を行う際に、タップ数の変更を行い、その処理を行う際に高い処理速度を実現している（例えば、特許文献１参照）。

特開２００２−３００４２７号公報

画像処理の後段でｍ×ｎ（ｍ、ｎは自然数）画素ブロックの単位で画素データを処理することを前提として１画面の画素データに対して垂直フィルタ処理する際に、ｍ×ｎ画素ブロック毎に縦スキャンで処理を行うと後段の処理が画素単位の遅延で行うことができるため低遅延化を図ることができるが、１段目のｍ×ｎ画素ブロックの処理が終了し２段目のｍ×ｎブロックの垂直フィルタ処理をする際にフィルタタップ数に応じてフレームメモリからの読み出しに１段目の読み出しとの重複が発生し、フレームメモリからのデータ量が増大するという問題点があった。

この発明は、上述のような課題を解決するためになされたもので、その目的は、フィルタタップ数をｒ（１より大きい自然数）としたときに（ｒ−１）ライン分の一時メモリを設けることにより、垂直フィルタ処理をする際にｍ×ｎブロック毎の縦スキャンで処理を行うときにもフレームメモリの読み出しに重複が発生させないようにすることができ、フレームメモリからのデータ転送量を削減することができる画像前処理装置を得るものである。

この発明に係る画像前処理装置は、入力された１画面分の画素データを蓄えるフレームメモリと、（ｒ（１より大きい自然数）−１）ライン分の画素データを蓄える（ｒ−１）ラインメモリと、前記フレームメモリから読み出した画素データに対して前記（ｒ−１）ラインメモリに書き込むか否かを制御する書込み画素制御部と、前記フレームメモリから読み出した画素データ、あるいは前記（ｒ−１）ラインメモリから読み出した画素データを選択するセレクタと、前記セレクタから出力された画素データについて、ｒタップの垂直フィルタ処理を行うｒタップ垂直フィルタ部とを設けたものである。

この発明に係る画像前処理装置は、垂直フィルタ処理をする際にｍ×ｎブロック毎の縦スキャンで処理を行うときにもフレームメモリの読み出しに重複が発生させないようにすることができ、フレームメモリからのデータ転送量を削減することができるという効果を奏する。

実施の形態１．
この発明の実施の形態１に係る画像前処理装置について図１から図６までを参照しながら説明する。図１は、この発明の実施の形態１に係る画像前処理装置の構成を示すブロック図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。

図１において、この実施の形態１に係る画像前処理装置は、画素信号を入力する入力端子１と、１画面分の画素データを蓄えるフレームメモリ２と、フレームメモリ２から読み出した画素データ（例えば、１画素毎）に対して後述するラインメモリに書き込むか否かを制御する書込み画素制御部３と、フレームメモリ２から読み出した画素データの一部を蓄える（ｒ−１）ラインメモリ４と、フレームメモリ２から読み出した画素データもしくは（ｒ−１）ラインメモリ４から読み出した画素データを選択するセレクタ５と、ｒタップの垂直フィルタ処理を行うｒタップ垂直フィルタ部６と、ｒタップ垂直フィルタ部６から垂直フィルタ画素を出力する出力端子７とが設けられている。

つぎに、この実施の形態１に係る画像前処理装置の動作について図面を参照しながら説明する。

図２は、この発明の実施の形態１に係る画像前処理装置の処理対象であるｍ×ｎ画素ブロックを示す図である。

本実施の形態では、図２に示すｍ×ｎ画素ブロックのデータに対して縦方向のスキャン順で垂直フィルタ処理を行う。

図３は、この発明の実施の形態１に係る画像前処理装置の１画面におけるｍ×ｎ画素ブロックの処理順を示す図である。

図３において、１画面が横ｐブロック、縦ｑブロックのｍ×ｎブロックで構成され、（１，１）ブロックから横スキャン順でｍ×ｎブロックの処理を行う。すなわち、（１，１）ブロックの次には（２，１）ブロックの処理を行うことになる。

以下では、ｍ＝ｎ＝４とした４×４画素ブロック、ｒ＝３とした３タップ垂直フィルタで説明を行う。

図４〜図６は、この発明の実施の形態１に係る画像前処理装置のフィルタ処理を説明するための図である。図４〜図６において、丸は画素を表し、丸内の数字は、メモリからの画素の読出し順を表す。図４は、図３における１段目の（１，１）ブロックから（ｐ，１）ブロックまでのフィルタ処理を表すものである。

１段目の（１，１）ブロックの処理について説明する。（１，１）ブロックのフィルタ処理においては次の点に注意する必要がある。まず、図４において、四角に囲まれた４×４＝１６画素がブロック内の画素であるため、フィルタ対象画素は四角内の１６画素である。また、（１，１）ブロックについては画面上端にあたるため、このブロックより上の画素は存在しない。そのため、例えば読出番号１、読出番号６、読出番号１１、読出番号１６の画素についてはフィルタ処理を行わない。また、ｒタップ垂直フィルタ部６が３タップフィルタであるため、フィルタ処理には対象画素を中心とした３画素が必要となる。また、内部で重複して使用する画素については３タップ垂直フィルタ部６内において保持しているものとし、新たにフレームメモリ２から読み出さない。

次に、フィルタ処理の詳細について示す。まず、読出番号１の画素は、画面上端のためフィルタ処理を行わない。次に、読出番号２の画素は、読出番号１、読出番号２、読出番号３の画素を用いて、ｒタップ垂直フィルタ部６により、フィルタ処理を行う。続く画素についても読出番号２の画素と同様に処理を行う。２段目の（１，２）ブロックにおいて、読出番号４、読出番号５の画素については再度使用するため、書込み画素制御部３により、２ラインメモリ４に書込みを行う。

続けて、縦スキャン順に読出番号６の画素から読出番号１９のフィルタ対象画素までの処理を行い、（１，１）ブロックの処理終了時には、書込み画素制御部３により、読出番号４、読出番号５、読出番号９、読出番号１０、読出番号１４、読出番号１５、読出番号１９、読出番号２０の画素が２ラインメモリ４に格納される。

（１，１）ブロックに続き、（２，１）ブロックから（ｐ，１）ブロックまでの処理を行う。（ｐ，１）ブロックの処理終了時点で、４ライン目と５ライン目の２ラインの画素が２ラインメモリ４に格納されたことになる。

次に、２段目の（１，２）ブロックの処理について説明する。図５は、図３における２段目の（１，２）ブロックからｑ−１段目の（ｐ，ｑ−１）ブロックまでのフィルタ処理を表す。

（１，２）ブロックのフィルタ処理においては次の点に注意する必要がある。まず、図５において、四角に囲まれた４×４＝１６画素がブロック内の画素であるため、フィルタ対象画素は四角内の１６画素である。また、ｒタップ垂直フィルタ部６が３タップフィルタであるため、フィルタ処理には対象画素を中心とした３画素が必要となる。また、内部で重複して使用する画素については３タップ垂直フィルタ部６内において保持しているものとし、新たにメモリから読み出さない。

また、図５において、読出番号１、読出番号２、読出番号７、読出番号８、読出番号１３、読出番号１４、読出番号１９、読出番号２０の画素は、上段のブロック処理をする際に２ラインメモリ４に格納したものを読出し、それ以外の画素についてはフレームメモリ２から読出しを行う。

次に、フィルタ処理の詳細について示す。まず、読出番号２の画素は、２ラインメモリ４から読み出した読出番号１、読出番号２の画素と、フレームメモリ２から読み出した読出番号３の画素を用いて、ｒタップ垂直フィルタ部６により、フィルタ処理を行う。次に、読出番号３の画素は、２ラインメモリ４から読出した読出番号２の画素と、フレームメモリ２から読み出した読出番号３、読出番号４の画素を用いてフィルタ処理を行う。このように２ラインメモリ４から読み出した画素とフレームメモリ２から読み出した画素について、セレクタ５で選択を行いつつフィルタ処理を行う。以降の画素についても同様に処理を行う。

３段目の（１，３）ブロックにおいて読出番号５、読出番号６の画素については再度使用するため、書込み画素制御部３により、２ラインメモリ４に書込みを行う。このとき、読出番号１、読出番号２の画素については再び使用することはないため、読出番号５、読出番号６の画素は読出番号１、読出番号２が格納されていたアドレスに上書きする。

続けて、縦スキャン順に読出番号８の画素から読出番号２３のフィルタ対象画素までの処理を行い、２段目の（１，２）ブロックの処理終了時には、書込み画素制御部３により、読出番号５、読出番号６、読出番号１１、読出番号１２、読出番号１７、読出番号１８、読出番号２３、読出番号２４の画素が２ラインメモリ４に格納される。

（１，２）ブロックに続き、（２，２）ブロックから（ｐ，２）ブロックまでの処理を行う。（ｐ，２）ブロックの処理終了時点で８ライン目と９ライン目の２ラインの画素が２ラインメモリ４に格納されたことになる。上記と同様に（１，３）ブロックから（ｐ，ｑ−１）ブロックまでの処理を行う。

次に、最終段であるｑ段目の（１，ｑ）ブロックの処理について説明する。図６は、図３におけるｑ段目の（１，ｑ）ブロックから（ｐ，ｑ）ブロックまでのフィルタ処理を表す。

（１，ｑ）ブロックのフィルタ処理においては次の点に注意する必要がある。まず、図６において、四角に囲まれた４×４＝１６画素がブロック内の画素であるため、フィルタ対象画素は四角内の１６画素である。また、ｒタップ垂直フィルタ部６が３タップフィルタであるため、フィルタ処理には対象画素を中心とした３画素が必要となる。また、内部で重複して使用する画素については３タップ垂直フィルタ部６内において保持しているものとし、新たにメモリから読み出さない。

また、図６において、読出番号１、読出番号２、読出番号６、読出番号７、読出番号１１、読出番号１２、読出番号１６、読出番号１７の画素は、上段のブロック処理をする際に２ラインメモリ４に格納したものを読出し、それ以外の画素についてはフレームメモリ２から読出しを行う。

続けて、縦スキャン順に読出番号７の画素から読出番号２０のフィルタ対象画素までの処理を行う。（１，ｑ）ブロックに続き、（２，ｑ）ブロックから（ｐ，ｑ）ブロックまでの処理を行い、全てのブロックについての処理を終了する。

このように、（ｒ−１）ラインメモリ４を持つことにより、フレームメモリ２からの重複読出しをする必要がなくなる。

なお、４×４画素ブロックについて説明したが、５×５画素ブロックや、１０×１０画素ブロックなどのｍ×ｎ画素ブロックの処理についても同様に可能である。

この発明の実施の形態１に係る画像前処理装置の構成を示すブロック図である。この発明の実施の形態１に係る画像前処理装置の処理対象であるｍ×ｎ画素ブロックを示す図である。この発明の実施の形態１に係る画像前処理装置の１画面におけるｍ×ｎ画素ブロックの処理順を示す図である。この発明の実施の形態１に係る画像前処理装置のフィルタ処理を説明するための図である。この発明の実施の形態１に係る画像前処理装置のフィルタ処理を説明するための図である。この発明の実施の形態１に係る画像前処理装置のフィルタ処理を説明するための図である。

符号の説明

１入力端子、２フレームメモリ、３書込み画素制御部、４（ｒ−１）ラインメモリ、５セレクタ、６ｒタップ垂直フィルタ部、７出力端子。

Claims

入力された１画面分の画素データを蓄えるフレームメモリと、
（ｒ（１より大きい自然数）−１）ライン分の画素データを蓄える（ｒ−１）ラインメモリと、
前記フレームメモリから読み出した画素データに対して前記（ｒ−１）ラインメモリに書き込むか否かを制御する書込み画素制御部と、
前記フレームメモリから読み出した画素データ、あるいは前記（ｒ−１）ラインメモリから読み出した画素データを選択するセレクタと、
前記セレクタから出力された画素データについて、ｒタップの垂直フィルタ処理を行うｒタップ垂直フィルタ部と
を備えたことを特徴とする画像前処理装置。
前記ｒタップ垂直フィルタ部は、画像データをｍ×ｎ画素ブロックの単位で処理する際に縦方向のスキャン順で処理する
ことを特徴とする請求項１記載の画像前処理装置。