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JP2008182232A - 不揮発性メモリ素子及びその動作方法 - Google Patents

不揮発性メモリ素子及びその動作方法 Download PDF

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JP2008182232A JP2008010914A JP2008010914A JP2008182232A JP 2008182232 A JP2008182232 A JP 2008182232A JP 2008010914 A JP2008010914 A JP 2008010914A JP 2008010914 A JP2008010914 A JP 2008010914A JP 2008182232 A JP2008182232 A JP 2008182232A
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錫必 金
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Abstract

【課題】ＮＯＲ型フラッシュメモリのドレイン外乱と過消去を防止する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】半導体基板１０５と、半導体基板１０５上の第１制御ゲート電極１３５と、半導体基板１０５と第１制御ゲート電極１３５との間に介在された第１電荷保存層１２５と、第１制御ゲート電極１３５の一側の半導体基板１０５に画定されたソース領域１４０と、第１制御ゲート電極１３５の他側に配され、半導体基板１０５の内部にリセスされて形成された第１補助ゲート電極１１５と、第１制御ゲート電極１３５の反対側の第１補助ゲート電極１１５の一側の半導体基板１０５に画定された第１ドレイン領域１４５と、第１ドレイン領域１４５に連結されたビットライン１６０と、を備える不揮発性メモリ素子である。
【選択図】図２

Description

本発明は、半導体素子に係り、特に、不揮発性メモリ素子及びその動作方法に関する。
不揮発性メモリ素子、例えば、フラッシュメモリ素子は、ＮＡＮＤ型及びＮＯＲ型を有する。ＮＡＮＤ型及びＮＯＲ型のフラッシュメモリ素子は、共通してブロック消去特性を利用した高速な消去特性を有する。しかし、ＮＡＮＤ型及びＮＯＲ型のフラッシュメモリ素子は、プログラム及び読み取り方式、及び集積度面で異なる特性を有するため、それぞれ限定された用途に優先的に使われている。
ＮＯＲ型のフラッシュメモリ素子は、ランダムアクセスが容易であるため、読み取り速度が速く、選択的なプログラムが容易であるという長所を有する。一方、ＮＯＲ型のフラッシュメモリ素子は、チャンネルホット電子注入（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ：ＣＨＥＩ）方式を利用するため、動作電圧が高い。したがって、高い動作電圧によるパンチスルーを防止するためにチャンネル長を短縮し難い。
さらに、ＮＯＲ型のフラッシュメモリ素子は、読み取り動作で既にプログラムされたセルの電荷がビットラインに漏出するという問題がある。このような問題は、ドレイン外乱とも呼ばれる。さらに、ＮＯＲ型のフラッシュメモリ素子は、過消去されたセルがある場合、読み取り動作でオフセルを判読できないという問題がある。
本発明が解決しようとする技術的課題は、ＮＯＲ型のフラッシュメモリ素子の短所を同時に克服できる不揮発性メモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供することである。
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。半導体基板が提供され、第１制御ゲート電極は、前記半導体基板上に提供される。第１電荷保存層は、前記半導体基板と前記第１制御ゲート電極との間に介在される。ソース領域は、前記第１制御ゲート電極の一側の前記半導体基板に画定される。第１補助ゲート電極は、前記第１制御ゲート電極の他側に配され、前記半導体基板の内部にリセスされて形成される。第１ドレイン領域は、前記第１制御ゲート電極の反対側の前記第１補助ゲート電極の一側の前記半導体基板に画定される。そして、ビットラインは、前記第１ドレイン領域に連結される。
前記不揮発性メモリ素子で、前記第１電荷保存層の底面は、前記第１補助ゲート電極の上面より上に配される。前記不揮発性メモリ素子は、前記第１制御ゲート電極下の前記半導体基板の表面付近の第１チャンネル領域と、前記第１補助ゲート電極を取り囲む前記半導体基板の表面付近の第２チャンネル領域と、をさらに備えうる。前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結される。
前記課題を達成するための他の形態による不揮発性メモリ素子が提供される。直列に連結されたメモリトランジスタ及び補助トランジスタを備える複数の単位セルが行列に配列されてセルアレイを形成する。複数のビットラインは、前記セルアレイ内に異なる行に配列される。複数のワードラインは、前記セルアレイ内に異なる列に配列される。前記メモリトランジスタは、半導体基板上の制御ゲート電極と、前記半導体基板と前記制御ゲート電極との間に介在された電荷保存層と、前記制御ゲート電極の一側の前記半導体基板に画定されたソース領域と、を備える。前記補助トランジスタは、前記制御ゲート電極の一側に配され、前記半導体基板の内部にリセスされて形成された補助ゲート電極と、前記制御ゲート電極の反対側の前記補助ゲート電極の一側の前記半導体基板に画定されたドレイン領域と、を備える。そして、前記複数のビットラインのそれぞれは、同じ行に配列された前記単位セルの前記メモリトランジスタの前記ドレイン領域に共通に連結され、前記複数のワードラインのそれぞれは、同じ列に配列された前記単位セルの前記制御ゲート電極に共通に連結される。
前記不揮発性メモリ素子で、前記複数のビットラインの隣接した両者に画定され、同じ行に配列された一対の前記単位セルの前記ソース領域は、共有される。前記不揮発性メモリ素子は、同じ列に配列された前記ソース領域を連結するように、前記セルアレイ内に異なる列に配列された複数のソースラインをさらに備えうる。
前記他の課題を達成するための一形態による不揮発性メモリ素子の動作方法は、前記複数の単位セルのうち一つ以上を選択してデータを保存するプログラムステップを含みうる。そして、前記プログラムステップで、前記複数の単位セルのうち、前記選択された単位セルを除外した他の単位セルの前記補助トランジスタは、ターンオフさせる。
前記不揮発性メモリ素子の動作方法は、前記複数の単位セルのうち一つ以上を選択してデータ状態を判読する読み取りステップをさらに含みうる。前記読み取りステップで、前記複数の単位セルのうち、前記選択された単位セルを除外した他の単位セルの前記補助トランジスタは、ターンオフさせる。
本発明による不揮発性メモリ素子によれば、リセス型の補助トランジスタと平面型のメモリトランジスタとの間にソースまたはドレイン領域を省略しうる。また、パンチスルーを防止しつつ、メモリトランジスタ及び補助トランジスタのゲート長を短縮させうる。したがって、不揮発性メモリ素子の信頼性を維持しつつ、集積度を向上させうる。
また、本発明によるＮＯＲ構造の不揮発性メモリ素子によれば、ドレイン外乱及びオフセル判読不能の問題が解決される。
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、異なる多様な形態で具現化される。本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らしめるために提供されるものである。図面で、構成要素は、説明の便宜上そのサイズが誇張されている。
本発明の実施形態による不揮発性メモリ素子は、例えば、ＥＥＰＲＯＭ素子及びフラッシュメモリ素子を含みうるが、本発明の範囲は、このような名称に制限されない。
図１は、本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
図１を参照すれば、一対の単位セルＣが直列に連結された不揮発性メモリ素子が例示的に提供される。単位セルＣは、直列に連結されたメモリトランジスタＴＭ及び補助トランジスタＴＡを備える。単位セルＣは、対称に配列され、実質的には、同じ構造を有しうる。
一対のメモリトランジスタＴＭは、ストレージノードＳＮ及び制御ゲートＣＧを備えうる。ストレージノードＳＮは、電荷保存のために利用され、制御ゲートＣＧは、メモリトランジスタＴＭの動作を制御するために利用される。一対の補助トランジスタＴＡは、そのオン（ｏｎ）またはオフ（ｏｆｆ）を制御するためのゲートＧを備えうる。例えば、補助トランジスタＴＡは、ＭＯＳ電界効果トランジスタを備えうる。
一対のワードラインＷＬは、メモリトランジスタＴＭの制御ゲートＣＧにそれぞれ連結される。一対の補助ラインＡＬは、補助トランジスタＴＡのゲートＡＧにそれぞれ連結される。ビットラインＢＬは、補助トランジスタＴＡの端部に共通に連結される。メモリトランジスタＴＭの一端は、ソースラインＳＬに共通に連結される。ソースラインＳＬは、接地され、メモリトランジスタＴＭの間に介在されて一対の単位セルＣに共有される。
この実施形態で、一対の単位セルＣは、ソースラインＳＬを共有する最小の反復構造となりうる。このような点で、図１に示された一対の単位セルＣが一つのセルと呼ばれることもある。
図２は、本発明の一実施形態による不揮発性メモリ素子を示す断面図である。図２は、図１の二つの単位セルＣの配置に対応しうる。
図２を参照すれば、一対の制御ゲート電極（または、第１及び第２制御ゲート電極）１３５は、半導体基板１０５上に提供される。ソース領域１４０は、制御ゲート電極１３５の間に配されるように、制御ゲート電極１３５一側の半導体基板１０５に画定される。一対の補助ゲート電極（または、第１及び第２補助ゲート電極）１１５は、制御ゲート電極１３５の他側の半導体基板１０５にリセスされて形成される。一対のドレイン領域（または、第１及び第２ドレイン領域）１４５は、ソース領域１４０の反対側の補助ゲート電極１１５の一側の半導体基板１０５にそれぞれ画定される。
例えば、半導体基板１０５は、Ｓｉ、ＧｅまたはＳｉ−Ｇｅを含みうる。半導体基板１０５は、バルクウェーハ構造を有するか、またはこのようなバルクウェーハ上にエピタキシャル層をさらに備えることもある。
ソース領域１４０及びドレイン領域１４５は、半導体基板１０５に不純物を注入して形成しうる。例えば、半導体基板１０５が第１導電型を有するならば、ソース領域１４０及びドレイン領域１４５は、第１導電型と反対である第２導電型の不純物でドーピングされる。第１導電型及び第２導電型は、ｎ型及びｐ型でそれぞれ選択された何れか一つでありうる。ソース領域１４０及びドレイン領域１４５は、混用されて呼ばれ、したがって、相互反対に呼ばれることもある。
制御ゲート電極１３５と半導体基板１０５との間には、一対の電荷保存層（または、第１及び第２電荷保存層）１２５がそれぞれ介在される。電荷保存層１２５は、図１のストレージノードＳＮに対応しうる。半導体基板１０５と電荷保存層１２５との間には、一対のトンネリング絶縁膜（または、第１及び第２トンネリング絶縁膜）１２０がそれぞれ介在される。制御ゲート電極１３５と電荷保存層１２５との間には、一対のブロッキング絶縁膜（または、第１及び第２ブロッキング絶縁膜）１３０がそれぞれ介在される。補助ゲート電極１１５と半導体基板１０５との間には、一対のゲート絶縁膜（または、第１及び第２ゲート絶縁膜）１１０が介在される。
例えば、ゲート絶縁膜１１０、トンネリング絶縁膜１２０及びブロッキング絶縁膜１３０は、酸化膜、窒化膜、または高誘電率膜を備えうる。高誘電率膜は、酸化膜及び窒化膜より誘電率が高い絶縁膜を指称しうる。電荷保存層１２５は、ポリシリコン、窒化膜、量子ドットまたはナノクリスタルを含みうる。量子ドット及びナノクリスタルは、金属またはシリコンの微細構造を指称しうる。
制御ゲート電極１３５、電荷保存層１２５及びソース領域１４０は、図１に示されたメモリトランジスタＴＭを形成しうる。この場合、ソース領域１４０は、メモリトランジスタＴＭに共有しうる。補助ゲート電極１１５及びドレイン領域１４５は、図１に示された補助トランジスタＴＡを形成しうる。メモリトランジスタＴＭは、平面型構造を有し、補助トランジスタＴＡは、リセス型構造を有しうる。
したがって、制御ゲート電極１３５及び補助ゲート電極１１５は、異なる高さに配される。望ましくは、電荷保存層１２５の底面が補助ゲート電極１１５の上面より高く配される。これにより、制御ゲート電極１３５及び補助ゲート電極１１５が相互接触されず、平面的に隣接して配される。すなわち、制御ゲート電極１３５及び補助ゲート電極１１５は、半導体基板１０５と水平方向には非常に隣接し、垂直方向には離隔される。
第１チャンネル領域１６５は、制御ゲート電極１３５下の半導体基板１０５の表面付近に画定される。第２チャンネル領域１７０は、補助ゲート電極１１５を取り囲む半導体基板１０５の表面付近に画定される。第１及び第２チャンネル領域１６５，１７０は、メモリトランジスタＴＭ及び補助トランジスタＴＡがターンオンされる時の反転領域を指称し、導電通路となりうる。
制御ゲート電極１３５及び補助ゲート電極１１５が水平方向に非常に隣接しているため、第１及び第２チャンネル領域１６５，１７０は、直接連結される。したがって、制御ゲート電極１３５と補助ゲート電極１１５との間には、ソースまたはドレイン領域（図示せず）が省略される。これにより、不揮発性メモリ素子の集積度が向上される。この場合、電荷は、ソース領域１４０から第１チャンネル領域１６５、第２チャンネル領域１７０を経てドレイン領域１４５に流れうる。
しかし、この実施形態の変形された例で、制御ゲート電極１３５と補助ゲート電極１１５との間に別途のソースまたはドレイン領域が介在されることもある。
ソース領域１４０は、ソースラインＳＬ（図１）として利用される。ソースラインは、ソース領域１４０から素子分離膜（図示せず）の下に伸びうる。ドレイン領域１４０には、ビットライン１６０が共通に連結される。例えば、ビットライン１６０は、コンタクトプラグ及び金属ラインを含みうる。しかし、この実施形態の変形された例で、ソースラインＳＬは、ソース領域１４０と連結されるように、半導体基板１０５上に金属ラインとして配されることもある。
図３は、図２の不揮発性メモリ素子の動作特性を示す断面図である。
図３を参照すれば、制御ゲート電極１３５及び補助ゲート電極１１５には、ターンオン電圧、例えば、３Ｖないし９Ｖの電圧が印加され、ビットライン１６０には、動作電圧、例えば、約５Ｖの電圧が印加され、ソース領域１４０は、接地される。この場合、空乏領域１７５は、ドレイン領域１４５の周囲の半導体基板１０５に画定される。
したがって、第１チャンネル領域１６５は、空乏領域１７５から離隔され、その結果、メモリトランジスタＴＭのパンチスルーの問題が改善される。したがって、制御ゲート電極１３５のゲート長Ｌｇ１を短縮させうる。また、リセス型の補助トランジスタＴＡは、空乏領域１７５にも拘わらず、長い第２チャンネル領域１７０によって、パンチスルーの問題による影響が少ない。したがって、補助ゲート電極１１５のゲート長Ｌｇ２をさらに短縮させうる。したがって、この実施形態の不揮発性メモリ素子は、高集積化しうる。
図４は、本発明の一実験例による不揮発性メモリ素子を示す斜視図であり、図５は、図４の不揮発性メモリ素子についてのシミュレーションによる電子密度分布を示す斜視図である。図４は、図２の不揮発性メモリ素子の右側の単位セルＣを参照しうる。
図４を参照すれば、この実験例で、制御ゲート電極１３５の側壁には、スペーサ絶縁膜１８０がさらに配される。また、補助ゲート電極１１５は、半導体基板１０５の内部にリセスされ、キャッピング絶縁層１１７が補助ゲート電極１１５上にさらに形成される。ビットライン１６０は、ドレイン領域１４５（図２参照）に連結される。半導体基板１０５としては、シリコンウェーハが利用される。制御ゲート電極１３５及び補助ゲート電極１１５には、ターンオン電圧、例えば、４Ｖ電圧が印加され、ビットライン１６０には、動作電圧、例えば、４Ｖの電圧が印加される。
図５を参照すれば、不揮発性メモリ素子の電子密度の分布が分かる。すなわち、メモリトランジスタＴＭ及び補助トランジスタＴＡがターンオンされ、第１チャンネル領域１６５及び第２チャンネル領域１７０の電子密度が向上したということが分かる。特に、第１及び第２チャンネル領域１６５，１７０は、中間にソースまたはドレイン領域を介在せず、直接連結されるということが分かる。
図６は、図４の不揮発性メモリ素子についての電圧−電流特性を示すグラフである。
図６を参照すれば、ビットライン１６０に印加される電圧Ｖｄｓを異ならせて、制御ゲート電極１３５に印加された電圧ＶＷＬに対するドレイン領域１４５からソース領域１４０への電流ＩＤの変化を測定した。ビットラインに印加される電圧Ｖｄｓが変わっても、漏れ電流値、すなわち（ＶＷＬ＝０に近いとき、ＩＤ）は、ほとんど変わらないということが分かる。このような結果は、この実験例による不揮発性メモリ素子でパンチスルーによる漏れ電流がほとんど無いということを表すものである。
図７は、本発明の他の実施形態による不揮発性メモリ素子を示す回路図である。この実施形態による不揮発性メモリ素子は、図１の不揮発性メモリ素子がＮＯＲ構造に配されたものでありうる。したがって、二つの実施形態で重複された説明は省略される。さらに、この実施形態による不揮発性メモリ素子の構造は、図２を参照しうる。
図７を参照すれば、行列に配列された複数の単位セルＣがセルアレイを構成しうる。単位セルＣの構造は、図１及び図２の説明を参照しうる。複数のビットラインＢＬは、セルアレイ内に異なる行に配列される。複数のワードラインＷＬは、セルアレイ内に異なる列に配列される。複数のソースラインＳＬは、セルアレイ内に異なる列に配列される。複数の補助ラインＡＬは、セルアレイ内に異なる列に配列される。
さらに具体的には、ビットラインＢＬのそれぞれは、同じ行に配列された補助トランジスタＴＡの一端、例えばドレイン領域１４５（図２）に連結される。ワードラインＷＬのそれぞれは、同じ列に配列されたメモリトランジスタＴＭの制御ゲートＣＧまたは制御ゲート電極１３５（図２）に連結される。ソースラインＳＬは、同じ列に配列されたメモリトランジスタＴＭの一端、例えば、同じ列に配列されたソース領域１４０（図２）に連結される。ソースラインＳＬは、相互連結されて接地される。補助ラインＡＬは、同じ列に配列された補助トランジスタＴＡのゲートＧまたは補助ゲート電極１１５（図２）に連結される。
この実施形態で、セルアレイ内のメモリトランジスタＴＭ及び補助トランジスタＴＡの数は、例示的である。したがって、ビットラインＢＬ、ワードラインＷＬ、ソースラインＳＬ、補助ラインＡＬの数も例示的であり、本発明の範囲を制限しない。
以下では、この実施形態の不揮発性メモリ素子の動作特性を説明する。図８は、図７の不揮発性メモリ素子のプログラム動作を示す回路図である。図９は、図７の不揮発性メモリ素子の読み取り動作を示す回路図である。
図８を参照すれば、一つ以上の単位セルＣＰ１を選択し、メモリトランジスタＴＭにデータをプログラムしうる。例えば、データプログラムは、メモリトランジスタＴＭのストレージノードＳＮまたは電荷保存層１２５（図２）に電子を保存する方式で行える。この場合、単位セルＣＰ１とビットラインＢＬを共有する一対の単位セルＣＰ２のメモリトランジスタＴＭには、既にデータがプログラムされていると仮定する。
例えば、選択された単位セルＣＰ１に連結されたビットラインＢＬに動作電圧、例えば、５Ｖを印加する。選択された単位セルＣＰ１に連結されたワードラインＷＬにプログラム電圧、例えば、９Ｖを印加し、残りのワードラインＷＬに０Ｖを印加する。選択された単位セルＣＰ１に連結された補助ラインＡＬにターンオン電圧、例えば、５Ｖを印加し、残りの補助ラインＡＬに０Ｖを印加する。
選択された単位セルＣＰ１内のメモリトランジスタＴＭ及び補助トランジスタＴＡは、何れもターンオンされ、したがって、プログラム動作が行われる。しかし、既にプログラムされた単位セルＣＰ２の補助トランジスタＴＡは、何れもターンオフされる。したがって、単位セルＣＰ２にプログラムされたデータ、すなわち、保存された電子がビットラインＢＬに移動するドレイン外乱の問題が防止される。したがって、プログラム動作の信頼性が向上しうる。
図９を参照すれば、一つ以上の単位セルＣＡ１，ＣＡ２を選択してメモリトランジスタＴＭにプログラムされたデータ状態を判読しうる。例えば、単位セルＣＡ１，ＣＡ２内のメモリトランジスタＴＭに連結されたビットラインＢＬを通じた電流を測定する方式で読み取り動作を行える。この場合、単位セルＣＡ１のしきい電圧は、約１．０Ｖであり、単位セルＣＡ２のしきい電圧は、それぞれ７．５Ｖでありうる。一方、単位セルＣＡ１，ＣＡ２に隣接した他の単位セルＣＡ３のしきい電圧は、−０．５Ｖと仮定する。すなわち、単位セルＣＡ１は、消去状態にあり、単位セルＣＡ２は、プログラム状態にあり、単位セルＣＡ３は、過消去状態にありうる。
例えば、ビットラインＢＬに第１読み取り電圧、例えば、０．８Ｖを印加する。選択された単位セルＣＡ１に連結されたワードラインＷＬに第２読み取り電圧、例えば、５Ｖを印加し、残りのワードラインＷＬに０Ｖを印加する。選択された単位セルＣＡ１に連結された補助ラインＡＬにターンオン電圧、例えば、２Ｖを印加し、残りの補助ラインＡＬに０Ｖを印加する。
消去状態にある単位セルＣＡ１内のメモリトランジスタＴＭ及び補助トランジスタＴＡは、何れもターンオンされ、したがって、電子は、ソースラインＳＬからビットラインＢＬに流れる（矢印で表示）。しかし、プログラム状態にある単位セルＣＡ２内の補助トランジスタＴＡは、ターンオンされるが、メモリトランジスタＴＭは、ターンオフ（“×”で表示）される。この場合、過消去状態の単位セルＣＡ３内のメモリトランジスタＴＭは、ターンオンされるが、補助トランジスタＴＡがターンオフ（“×”で表示）される。したがって、過消去状態の単位セルＣＡ３にも拘わらず、単位セルＣＡ１は、オンセルと判読され、単位セルＣＡ２は、オフセルと判読される。
これは、補助トランジスタＴＡをターンオフさせることによって、過消去状態の単位セルＣＡ３からビットラインＢＬへの電流の流れが遮断されるためである。したがって、オフセルを判読できない従来の問題点が解決される。したがって、読み取り動作の信頼性が向上しうる。
この実施形態の不揮発性メモリ素子に対する消去動作は、補助トランジスタＴＡと関係なく、半導体基板１０５（図２）に電圧を印加することによって、当業者に公知の方法によって行える。
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど多様な修正及び変更が可能であるということは明らかである。
本発明は、半導体素子関連の技術分野に適用可能である。
本発明の一実施形態による不揮発性メモリ素子を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子を示す断面図である。 図２の不揮発性メモリ素子の動作特性を示す断面図である。 本発明の一実験例による不揮発性メモリ素子を示す斜視図である。 図４の不揮発性メモリ素子についてのシミュレーションによる電子密度分布を示す斜視図である。 図４の不揮発性メモリ素子についての電圧−電流特性を示すグラフである。 本発明の他の実施形態による不揮発性メモリ素子を示す回路図である。 図７の不揮発性メモリ素子のプログラム動作を示す回路図である。 図７の不揮発性メモリ素子の読み取り動作を示す回路図である。
符号の説明
１０５ 半導体基板
１１０ ゲート絶縁膜
１１５ 補助ゲート電極
１２０ トンネリング絶縁膜
１２５ 電荷保存層
１３０ ブロッキング絶縁膜
１３５ 制御ゲート電極
１４０ ソース領域
１４５ ドレイン領域
１６０ ビットライン
１６５ 第１チャンネル領域
１７０ 第２チャンネル領域

Claims (22)

  1. 半導体基板と、
    前記半導体基板上の第１制御ゲート電極と、
    前記半導体基板と前記第１制御ゲート電極との間に介在された第１電荷保存層と、
    前記第１制御ゲート電極の一側の前記半導体基板に画定されたソース領域と、
    前記第１制御ゲート電極の他側に配され、前記半導体基板の内部にリセスされて形成された第１補助ゲート電極と、
    前記第１制御ゲート電極の反対側の前記第１補助ゲート電極の一側の前記半導体基板に画定された第１ドレイン領域と、
    前記第１ドレイン領域に連結されたビットラインと、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記第１電荷保存層の底面は、前記第１補助ゲート電極の上面より上に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記第１制御ゲート電極下の前記半導体基板の表面付近の第１チャンネル領域と、
    前記第１補助ゲート電極を取り囲む前記半導体基板の表面付近の第２チャンネル領域と、をさらに備え、
    前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記半導体基板と前記第１電荷保存層との間に介在された第１トンネリング絶縁膜と、
    前記第１電荷保存層と前記第１制御ゲート電極との間に介在された第１ブロッキング絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記半導体基板と前記第１補助ゲート電極との間に介在された第１ゲート絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記ソース領域は、ソースラインとして利用され、かつ接地されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 前記ソース領域を介して前記第１制御ゲート電極の反対側の前記半導体基板上に形成された第２制御ゲート電極と、
    前記半導体基板と前記第２制御ゲート電極との間に介在された第２電荷保存層と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記ソース領域の反対側の前記第２制御ゲート電極の一側の前記半導体基板にリセスされて形成された第２補助ゲート電極と、
    前記第２制御ゲート電極の反対側の前記第２補助ゲート電極の一側の前記半導体基板に画定された第２ドレイン領域と、をさらに備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
  9. 前記ビットラインは、前記第２ドレイン領域にさらに連結されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
  10. 前記第２電荷保存層の底面は、前記第２補助ゲート電極の上面より上に配されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
  11. 前記第２制御ゲート電極下の前記半導体基板の表面付近の第１チャンネル領域と、
    前記第２補助ゲート電極を取り囲む前記半導体基板の表面付近の第２チャンネル領域と、をさらに備え、
    前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
  12. 前記半導体基板と前記第２電荷保存層との間に介在された第２トンネリング絶縁膜と、
    前記第２電荷保存層と前記第２制御ゲート電極との間に介在された第２ブロッキング絶縁膜と、をさらに備えることを特徴とする請求項８に記載の不揮発性メモリ素子。
  13. 前記半導体基板と前記第２補助ゲート電極との間に介在された第２ゲート絶縁膜をさらに備えることを特徴とする請求項８に記載の不揮発性メモリ素子。
  14. 直列に連結されたメモリトランジスタ及び補助トランジスタを備える複数の単位セルが行列に配列されたセルアレイと、
    前記セルアレイ内に異なる行に配列された複数のビットラインと、
    前記セルアレイ内に異なる列に配列された複数のワードラインと、を備え、
    前記メモリトランジスタは、
    半導体基板と、
    前記半導体基板上の制御ゲート電極と、
    前記半導体基板と前記制御ゲート電極との間に介在された電荷保存層と、
    前記制御ゲート電極の一側の前記半導体基板に画定されたソース領域と、を備え、
    前記補助トランジスタは、
    前記制御ゲート電極の一側に配され、前記半導体基板の内部にリセスされて形成された補助ゲート電極と、
    前記制御ゲート電極の反対側の前記補助ゲート電極の一側の前記半導体基板に画定されたドレイン領域と、を備え、
    前記複数のビットラインのそれぞれは、同じ行に配列された前記単位セルの前記メモリトランジスタの前記ドレイン領域に共通に連結され、前記複数のワードラインのそれぞれは、同じ列に配列された前記単位セルの前記制御ゲート電極に共通に連結されたことを特徴とする不揮発性メモリ素子。
  15. 前記複数のビットラインの隣接した両者の間に画定され、同じ行に配列された一対の前記単位セルの前記ソース領域は、共有されていることを特徴とする請求項１４に記載の不揮発性メモリ素子。
  16. 同じ列に配列された前記ソース領域を連結するように、前記セルアレイ内に異なる列に配列された複数のソースラインをさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
  17. 前記複数のソースラインは、接地されたことを特徴とする請求項１６に記載の不揮発性メモリ素子。
  18. 同じ列に配列された補助トランジスタの補助ゲート電極を連結するように、前記セルアレイ内に異なる列に配列された複数の補助ラインをさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
  19. 前記電荷保存層の底面は、前記補助ゲート電極の上面より上に配されたことを特徴とする請求項１４に記載の不揮発性メモリ素子。
  20. 前記制御ゲート電極下の前記半導体基板の表面付近の第１チャンネル領域と、
    前記補助ゲート電極を取り囲む前記半導体基板の表面付近の第２チャンネル領域と、をさらに備え、
    前記第１チャンネル領域及び前記第２チャンネル領域は、直接連結されたことを特徴とする請求項１４に記載の不揮発性メモリ素子。
  21. 請求項１４に記載の不揮発性メモリ素子を利用した方法であって、
    前記複数の単位セルのうち一つ以上を選択してデータを保存するプログラムステップを含み、
    前記プログラムステップで、前記複数の単位セルのうち、前記選択された単位セルを除外した他の単位セルの前記補助トランジスタは、ターンオフさせることを特徴とする不揮発性メモリ素子の動作方法。
  22. 前記複数の単位セルのうち一つ以上を選択してデータ状態を判読する読み取りステップをさらに含み、
    前記読み取りステップで、前記複数の単位セルのうち、前記選択された単位セルを除外した他の単位セルの前記補助トランジスタは、ターンオフさせることを特徴とする請求項２１に記載の不揮発性メモリ素子の動作方法。
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