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JP2008177368A - 縦型半導体電子デバイス - Google Patents

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JP2008177368A JP2007009548A JP2007009548A JP2008177368A JP 2008177368 A JP2008177368 A JP 2008177368A JP 2007009548 A JP2007009548 A JP 2007009548A JP 2007009548 A JP2007009548 A JP 2007009548A JP 2008177368 A JP2008177368 A JP 2008177368A
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隆 櫻田
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Sumitomo Electric Industries Ltd
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Abstract

【課題】パンチスルーの発生を抑制すると共に、オン抵抗の増加を抑制することが可能な縦型半導体電子デバイスを提供する。
【解決手段】ＧａＮ系半導体領域１５の第１および第２の半導体部１５ｂ、１５ｃは、それぞれ導電性支持基体１３の第１および第２のエリア１３ｂ、１３ｃ上に位置する。ＧａＮ系半導体領域１７は、第１の半導体部１５ｂ上に位置し、またＧａＮ系半導体領域１９は、第２の半導体部１５ｃ上に位置する。ＧａＮ系半導体領域２１は、ＧａＮ系半導体領域１７およびＧａＮ系半導体領域１９上に設けられる。ＧａＮ系半導体領域１７はＧａＮ系半導体領域１５の第１の半導体部１５ｂにヘテロ接合２５を成し、二次元反転層２３が形成される。ＧａＮ系半導体領域１３は、ＧａＮ系半導体領域１９を介してＧａＮ系半導体領域２１に電気的に接続される。
【選択図】図１

Description

本発明は、縦型半導体電子デバイスに関する。
特許文献１には、ショットキダイオードが記載されている。ショットキー障壁形成領域にｐｎ接合を形成し、ショットキダイオードの降伏電圧をｐｎ接合のパンチスルーにより制御する。これにより、ショットキダイオードが過電圧により破壊されることを防止する。
特許文献２には、ＧａＮ系電界効果トランジスタが記載されている。動作時に高電界が印加される領域に高品質のＧａＮ結晶を用いて、優れた耐圧性を示すＧａＮ系電界効果トランジスタを提供する。
特許文献３では、ＧａＮ系半導体装置（ＨＥＭＴ）が記載されている。このＧａＮ系半導体装置では、ソース電極とゲート電極とドレイン電極が縦方向に配置されている。
特許文献４では、ノーマリオフ型のＧａＮ系電界効果トランジスタが記載されている。この電界効果トランジスタは、ソース電極およびドレイン電極と電気的に接続されたチャネル部と、チャネル部と接合すると共に互いに離隔された第１および第２の電子供給部と、絶縁層を介してチャネル部を制御するゲート電極とを含む。チャネル部は、ｉ−ＧａＮ系半導体材料またはｐ−ＧａＮ系半導体材料である第１のＧａＮ系半導体材料からなる。第１および第２の電子供給部は、第１のＧａＮ系半導体材料よりバンドギャップエネルギーが大きい第２のＧａＮ系半導体材料からなる。
特開２０００−７７６８２号公報 特開２００１−２３０４１０号公報 特開２００３−５１５０８号公報 ＷＯ２００３／０７１６０７号公報
窒化物半導体等のワイドギャップ半導体は、従来のシリコン系パワー半導体素子に比べて絶縁破壊電界強度が高いので、例えばショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、電界効果トランジスタ、ＭＩＳ型トランジスタなどの次世代のパワー半導体素子として期待されている。特に、導電性基板を用いた縦型トランジスタは、低オン抵抗を実現でき大電流を流せるので、高出力用半導体素子の有望な候補である。しかしながら、高出力のために求められる低オン抵抗は、逆方向耐圧の向上と一般にトレードオフの関係にあり、オン抵抗を高くすることなく耐圧を向上するには限界がある。また、低オン抵抗化が図れる横型ＨＥＭＴ構造では、耐圧の向上とノーマリオフ化との両立が難しい。
例えば、縦型ショットキバリアダイオードにおいて、ドリフト層であるｎ型ＧａＮ層のキャリア濃度を高くすればドリフト層の抵抗が小さくなる。故に、このダイオードがターンオンするとき、低オン抵抗が実現される。しかし、なだれ降伏が起こる電圧、すなわち絶縁破壊電界強度が低下するので、このダイオードのターンオフにおける逆方向耐圧は低下する。逆に、ドリフト層のキャリア濃度を低くすれば、逆方向耐圧は向上する一方で、オン抵抗が高くなる。
また、ドリフト層の厚みを薄くすればドリフト層の抵抗が小さくなり低オン抵抗が得られる。しかしながら、このダイオードがターンオフするとき、高い逆方向電圧がかかると空乏層が伸びてパンチスルーが生じる。結果的に、逆方向耐圧が低下する。逆に、パンチスルーの発生を防ぐために、ドリフト層の厚みを厚くするとオン抵抗は高くなる。
本発明は、このような事情を鑑みて為されたものであり、パンチスルーの発生を抑制すると共に、オン抵抗の増加を抑制することが可能で、且つノーマリオフである縦型半導体電子デバイスを提供することを目的とする。
本発明の一側面は、窒化ガリウム系半導体（以下、「ＧａＮ系半導体」と記す）を用いる縦型半導体電子デバイスである。この縦型半導体電子デバイスは、（ａ）第１および第２のエリアを含む主面を有する導電性支持基体と、（ｂ）前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１のＧａＮ系半導体領域と、（ｃ）前記第１のＧａＮ系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２のＧａＮ系半導体領域と、（ｄ）前記第１のＧａＮ系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３のＧａＮ系半導体領域と、（ｅ）前記第２のＧａＮ系半導体領域および前記第３のＧａＮ系半導体領域上に設けられた第４のＧａＮ系半導体領域とを備え、前記第２のＧａＮ系半導体領域のバンドギャップは前記第３のＧａＮ系半導体領域のバンドギャップよりも大きく、前記第２のＧａＮ系半導体領域のバンドギャップは前記第４のＧａＮ系半導体領域のバンドギャップよりも大きく、前記第２のＧａＮ系半導体領域は前記第１のＧａＮ系半導体領域の前記第２の半導体部にヘテロ接合を成す。
この縦型半導体電子デバイスによれば、第２のＧａＮ系半導体領域のバンドギャップは第３のＧａＮ系半導体領域のバンドギャップよりも大きく、また第２のＧａＮ系半導体領域のバンドギャップは第１のＧａＮ系半導体領域のバンドギャップよりも大きい。第１のＧａＮ系半導体領域の第２の半導体部上には第３のＧａＮ系半導体領域が設けられていると共に、また第１のＧａＮ系半導体領域の第１の半導体部上には第２のＧａＮ系半導体領域が設けられている。これ故に、第２のＧａＮ系半導体領域は電流障壁として働くと共に、第３のＧａＮ系半導体領域は電流経路として働く。このため、第４のＧａＮ系半導体領域は、第３のＧａＮ系半導体領域を介して第１のＧａＮ系半導体領域に電気的に接続される。
加えて、第２のＧａＮ系半導体領域は第１のＧａＮ系半導体領域の第１の半導体部にヘテロ接合を成すので、このヘテロ接合に沿って第１のＧａＮ系半導体領域内に二次元反転層が生成される。電流経路を通過したキャリアは、この二次元反転層に沿って流れて広がるが、電流経路に電位勾配が生じない通常状態では電流が流れないのため、ノーマリオフである。
本発明の縦型半導体電子デバイスは、前記第４のＧａＮ系半導体領域にショットキ接合を成す第１の電極を備えることができる。この縦型半導体電子デバイスはショットキバリアダイオードである。
このショットキバリアダイオードによれば、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第１の電極から空乏層は、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、ショットキバリアダイオードにおけるパンチスルーの発生を低減する。一方、ショットキバリアダイオードが導通している時、第１の電極からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、第１の電極からのキャリアは広がる。
本発明の縦型半導体電子デバイスは、前記第４のＧａＮ系半導体領域上に設けられた第２導電型ＧａＮ系半導体領域と、前記第２導電型ＧａＮ系半導体領域にオーミック接合を成す第１の電極とを備えることができる。前記第４のＧａＮ系半導体領域は第１導電型を有する。当該縦型半導体電子デバイスはｐｎ接合ダイオードである。
このｐｎ接合ダイオードによれば、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第２導電型ＧａＮ系半導体領域と第４のＧａＮ系半導体領域とにより形成されるｐｎ接合において伸びる空乏層は、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、ｐｎ接合ダイオードにおけるパンチスルーの発生を低減する。一方、ｐｎ接合ダイオードが導通している時、第１の電極からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、第１の電極からのキャリアは広がる。
本発明の縦型半導体電子デバイスは、前記第４のＧａＮ系半導体領域上に設けられたｉ型ＧａＮ系半導体領域と、前記ｉ型ＧａＮ系半導体領域上に設けられた第２導電型ＧａＮ系半導体領域と、前記第２導電型ＧａＮ系半導体領域にオーミック接合を成す第１の電極とをさらに備えることができる。前記第４のＧａＮ系半導体領域は第１導電型を有する。縦型半導体電子デバイスはｐｉｎ接合ダイオードである。
このｐｉｎ接合ダイオードによれば、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第２導電型ＧａＮ系半導体領域、ｉ型ＧａＮ系半導体領域および第４のＧａＮ系半導体領域により形成されるｐｉｎ接合において伸びる空乏層は、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、ｐｉｎ接合ダイオードにおけるパンチスルーの発生を低減する。一方、ｐｉｎダイオードが導通している時、第１の電極からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、第１の電極からのキャリアは広がる。
本発明の縦型半導体電子デバイスでは、前記導電性支持基体は、第１および第２のエリアを含む裏面を有しており、前記裏面の前記第１および第２のエリアは前記主面の前記第１および第２のエリアにそれぞれ対応しており、当該縦型半導体電子デバイスは、前記裏面の前記第２のエリア上に設けられた第２の電極を更に備えることができる。
この縦型半導体電子デバイスによれば、第２の電極が裏面の第２のエリア上に設けられているので、裏面の電極は、第３のＧａＮ系半導体領域と第１の電極を通過する軸から外されている。空乏層は、第３のＧａＮ系半導体領域から導電性支持基体に向けて広がるだけでなく、第２のＧａＮ系半導体領域に沿って第１のＧａＮ系半導体領域内にも伸びる。所望のパンチスルー電圧を得るために必要な第１のＧａＮ系半導体領域の厚さを小さくできる。第１のＧａＮ系半導体領域を薄くできれば、第１のＧａＮ系半導体領域に起因する直列抵抗を小さくできる。
本発明の縦型半導体電子デバイスは、前記第２のＧａＮ系半導体領域上に設けられており第１導電型のＧａＮ系半導体からなるソース領域と、前記ソース領域と前記第４のＧａＮ系半導体領域との間に設けられており第２導電型のＧａＮ系半導体からなるウエル領域と、前記ウエル領域上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極とを備えることができる。前記第４のＧａＮ系半導体領域は第１導電型を有する。当該縦型半導体電子デバイスは縦型トランジスタである。
この縦型トランジスタによれば、ウエル領域がソース領域と第４のＧａＮ系半導体領域との間に設けられている。ウエル領域と第４のＧａＮ系半導体領域とのｐｎ接合に生成される空乏層は、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、縦型トランジスタにおけるパンチスルーの発生を低減する。一方、縦型トランジスタが導通しているとき、ソース領域からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、ソース領域からのキャリアは広がる。
本発明の縦型半導体電子デバイスでは、前記第１のＧａＮ系半導体領域および前記第４のＧａＮ系半導体領域はＧａＮから成り、前記第２のＧａＮ系半導体領域はＡｌＸＧａ１−ＸＮから成ることが好適である。この縦型半導体電子デバイスでは、ＡｌＸＧａ１−ＸＮにドーパントを添加しなくても、自発分極と界面応力に起因するピエゾ分極により、ＡｌＸＧａ１−ＸＮ／ＧａＮのヘテロ接合界面に二次元電子ガスが効果的に誘起され、且つ二次元電子ガスの移動度も高くできる。
本発明の縦型半導体電子デバイスでは、前記導電性支持基体の裏面から前記第１のＧａＮ系半導体領域に到達するビア孔と、前記ビア孔内に設けられ前記第１のＧａＮ系半導体領域に接続された導電体と、前記導電性支持基体の裏面に設けられ前記導電体に接続された第２の電極とを更に備えることができる。
この縦型半導体電子デバイスによれば、二次元反転層内のキャリアは、導電性支持基体の裏面から伸びるビア孔内の導電体を介して第２の電極に至る。このビア孔内の導電体を導電性支持基体の第１のエリアに到達するように設けることによって、第１のＧａＮ系半導体領域に電位勾配を発生することができる。この電位勾配によって、二次元反転層を介したキャリアの広がりを助ける。
本発明の縦型半導体電子デバイスでは、前記導電性支持基体はＧａＮ系支持基体を含み、前記ＧａＮ系支持基体は、第１の平均転位密度より大きい平均転位密度を有する第１の領域、前記第１の平均転位密度より小さい平均転位密度を有する第２の領域、および前記第１の平均転位密度より大きい平均転位密度を有する第３の領域を含み、前記第１のＧａＮ系半導体領域は、前記ＧａＮ系支持基体の前記第１の領域上に位置する第１の領域、前記ＧａＮ系支持基体の前記第２の領域上に位置する第２の領域、および前記ＧａＮ系支持基体の前記第３の領域上に位置する第３の領域を含み、前記第２のＧａＮ系半導体領域は、前記第１のＧａＮ系半導体領域の前記第１の領域上に位置する第１の領域、前記第１のＧａＮ系半導体領域の前記第２の領域上に位置する第２の領域、および前記第１のＧａＮ系半導体領域の前記第３の領域上に位置する第３の領域を含み、前記第４のＧａＮ系半導体領域は、前記第２のＧａＮ系半導体領域の前記第１の領域上に位置する第１の領域、前記第２のＧａＮ系半導体領域の前記第２の領域上に位置する第２の領域、および前記第２のＧａＮ系半導体領域の前記第３の領域上に位置する第３の領域を含む。
この縦型半導体電子デバイスによれば、ＧａＮ系支持基体の第１の領域、第１のＧａＮ系半導体領域の第１の領域、第２のＧａＮ系半導体領域の第１の領域および第４のＧａＮ系半導体領域の第１の領域は、高い転位密度を有する領域なので、その抵抗が低い。このため、二次元反転層内のキャリアは、高い転位密度を有する領域を介して第２の電極に到達する。一方、第１のＧａＮ系半導体領域の第２の領域、第２のＧａＮ系半導体領域の第２の領域、第３のＧａＮ系半導体領域および第４のＧａＮ系半導体領域の第２の領域は、低い転位密度を有する領域なので、高電界か印加されても、絶縁耐圧破壊が生じにくい。
本発明の縦型半導体電子デバイスでは前記導電性支持基体はＧａＮからなる。この縦型半導体電子デバイスによれば、導電性支持基体上の半導体領域は、優れる結晶性を有する。これらの半導体領域により、縦型半導体電子デバイスにおいて高い絶縁破壊電圧と高移動度が得られる。
本発明の縦型半導体電子デバイスでは、前記第３のＧａＮ系半導体領域は第２のＧａＮ系半導体領域に囲まれていることが好ましい。この縦型半導体電子デバイスによれば、電流アパーチャが電流障壁により囲まれており、また二次元反転層も電流アパーチャを囲むように形成される。このため、縦型半導体電子デバイスの直列抵抗を下げることができる。
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
以上説明したように、本発明によれば、パンチスルーの発生を抑制すると共にオン抵抗の増加を抑制することが可能で、且つノーマリオフである縦型半導体電子デバイスが提供される。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の実施の形態に係る縦型半導体電子デバイスを説明する。可能な場合には、同一の部分には同一の符号を付する。
図１は、ＧａＮ系半導体を用いるパワー縦型半導体電子デバイスの主要部を概略的に示す図面である。この縦型半導体電子デバイス１１は、導電性支持基体１３と、第１のＧａＮ系半導体領域１５と、第２のＧａＮ系半導体領域（電流障壁）１７と、第３のＧａＮ系半導体領域（電流経路）１９と、第４のＧａＮ系半導体領域２１とを備える。導電性支持基体１３の主面１３ａは、第１および第２のエリア１３ｂ、１３ｃを含む。第１のＧａＮ系半導体領域１５は第１および第２の半導体部１５ｂ、１５ｃを有しており、これらの第１および第２の半導体部１５ｂ、１５ｃは、それぞれ導電性支持基体１３の１および第２のエリア１３ｂ、１３ｃ上に位置している。第２のＧａＮ系半導体領域１７は、第１の半導体部１５ｂ上に位置しており、また第３のＧａＮ系半導体領域１９は、第２の半導体部１３ｃ上に位置している。第４のＧａＮ系半導体領域２１は、第２のＧａＮ系半導体領域１７および第３のＧａＮ系半導体領域１９上に設けられている。
第１のＧａＮ系半導体領域１３の材料はバンドギャップＥｇ１３を有し、第２のＧａＮ系半導体領域１７の材料はバンドギャップＥｇ１７を有し、第３のＧａＮ系半導体領域１９の材料はバンドギャップＥｇ１９を有し、第４のＧａＮ系半導体領域の材料はバンドギャップＥｇ２１を有する。バンドギャップＥｇ１７はバンドギャップＥｇ１３よりも大きい。バンドギャップＥｇ１７はバンドギャップＥｇ１９よりも大きい。バンドギャップＥｇ１７はバンドギャップＥｇ２１よりも大きい。第２のＧａＮ系半導体領域１７は第１のＧａＮ系半導体領域１５の第１の半導体部１５ｂにヘテロ接合２５を成す。これにより、二次元反転層２３が形成される。第１のＧａＮ系半導体領域１５は、第３のＧａＮ系半導体領域１９を介して第４のＧａＮ系半導体領域２１に電気的に接続される。二次元反転層２３を形成するために好適な材料の組み合わせは、ＡｌＧａＮ／ＧａＮ、ＧａＮ／ＩｎＧａＮなどである。
この縦型半導体電子デバイス１１によれば、第１の半導体部１５ｂ上には第２のＧａＮ系半導体領域１７が設けられていると共に、第２の半導体部１５ｃ上には第３のＧａＮ系半導体領域１９が設けられている。加えて、バンドギャップＥｇ１７はバンドギャップＥｇ１９よりも大きく、またバンドギャップＥｇ２１よりも大きい。これ故に、第２のＧａＮ系半導体領域１７は電流障壁として働くと共に、第３のＧａＮ系半導体領域１９は電流経路として働く。このため、第４のＧａＮ系半導体領域２１は、第３のＧａＮ系半導体領域１９を介して第１のＧａＮ系半導体領域１５に電気的に接続される。
加えて、第２のＧａＮ系半導体領域１７は第１の半導体部１５ｂにヘテロ接合２５を成すので、このヘテロ接合２５に沿って第１のＧａＮ系半導体領域１５内に二次元反転層２３が生成される。電流経路を通過したキャリアは、この二次元反転層２３に沿って流れて広がる。
以上説明したように、この縦型半導体電子デバイス１１によれば、パンチスルーの発生を抑制すると共に、オン抵抗の増加を抑制することが可能になる。
図２は、ショットキバリアダイオードを示す図面である。ショットキバリアダイオード１１ａは、導電性支持基体１３と、第１のＧａＮ系半導体領域１５と、第２のＧａＮ系半導体領域１７と、第３のＧａＮ系半導体領域１９と、第４のＧａＮ系半導体領域２１と、第１の電極３１とを備える。第１の電極３１は、第４のＧａＮ系半導体領域２１にショットキ接合を成す。
このショットキバリアダイオード１１ａによれば、第２のＧａＮ系半導体領域１７の材料のバンドギャップＥｇ１７は第４のＧａＮ系半導体領域２１の材料のバンドギャップＥｇ２１よりも大きいので、第１の電極３１から空乏層は、第２のＧａＮ系半導体領域１７では広がりにくい。このため、第２のＧａＮ系半導体領域１７は、ショットキバリアダイオードにおけるパンチスルーの発生を低減する。一方、ショットキバリアダイオード１１ａが導通している時、第１の電極３１からのキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層２３により、第１の電極３１からのキャリアは広がる。
ショットキバリアダイオード１１ａでは、第１のＧａＮ系半導体領域１５はＧａＮから成り、第２のＧａＮ系半導体領域１７はＡｌＸＧａ１−ＸＮから成り、第３のＧａＮ系半導体領域１９はＧａＮから成り、第４のＧａＮ系半導体領域２１はＧａＮから成ることが好適である。このショットキバリアダイオード１１ａによれば、ＡｌＧａＮにドーパントを添加しなくても、自発分極と界面応力に起因するピエゾ分極により、ＡｌＧａＮ／ＧａＮのヘテロ接合界面に二次元電子ガスが効果的に誘起され、且つ二次元電子ガスの移動度も高くできる。また、ピエゾ分極が小さい場合は、ドーピングを行うことによって二次元電子ガスを誘起することもできる。
ショットキバリアダイオード１１ａでは、第３のＧａＮ系半導体領域１９は第２のＧａＮ系半導体領域１７に囲まれていることが好ましい。電流経路が電流障壁により囲まれており、また二次元反転層２３も電流経路を囲むように形成される。このため、第３のＧａＮ系半導体領域１９が電流アパーチャとして働き、ショットキバリアダイオード１１ａの直列抵抗を下げることができる。
ショットキバリアダイオード１１ａでは、導電性支持基体１３はＧａＮからなることができる。導電性支持基体１３上の半導体領域１５、１７、１９、２１は優れた結晶性を有する。これらの半導体領域１５、１７、１９、２１により、ショットキバリアダイオード１１ａでは高い絶縁破壊電圧と高移動度が得られる。
ショットキバリアダイオード１１ａでは、導電性支持基体１３の裏面１３ｄは第１および第２のエリア１３ｅ、１３ｆを含む。裏面１３ｄの第１および第２のエリア１３ｅ、１３ｆは主面１３ａの第１および第２のエリア１３ｂ、１３ｃにそれぞれ対応している。ショットキバリアダイオード１１ａでは、第２の電極３３が、裏面１３ｄの第２のエリア１３ｆ上に設けられている。ショットキバリアダイオード１１ａによれば、第２の電極３３（オーミック電極）が裏面１３ｄの第１のエリア１３ｅ上に設けられている。裏面の電極は、第３のＧａＮ系半導体領域１９と第１の電極３１を通過する軸から外されているので、空乏層は、第３のＧａＮ系半導体領域１９から導電性支持基体１３に向けて広がるだけでなく、第２のＧａＮ系半導体領域１７に沿って第１のＧａＮ系半導体領域１５内にも伸びる。所望のパンチスルー電圧を得るために必要な第１のＧａＮ系半導体領域１５の厚さを小さくできる。第１のＧａＮ系半導体領域１５を薄くできれば、第１のＧａＮ系半導体領域１５に起因する直列抵抗を小さくできる。
図３は、ショットキバリアダイオードの一例を示す図面である。ショットキバリアダイオード１１ｂでは、導電性支持基体１３は、裏面１３ｄから第１のＧａＮ系半導体領域１５に到達するビア孔３５を含むことができる。導電体３７が、ビア孔３５内に設けらており、第１のＧａＮ系半導体領域１５の第１の半導体部１５ｂに接続される。本実施例においては、第２の電極３３が導電性支持基体１３の裏面１３ｄの全面に設けられており、また導電体３７に接続されている。
このショットキバリアダイオード１１ｂによれば、第１の電極３１からのキャリアは、電流経路Ｉ１、Ｉ３として示されるように、二次元反転層２３および導電性支持基体１３の裏面１３ｄから伸びる導電体３７を介して第２の電極３３に至ると共に、電流経路Ｉ２として示されるように、第１のＧａＮ系半導体領域１５の第２の半導体部１５ｃおよび導電性支持基体１３を介して第２の電極３３に至る。この導電体３７が、導電性支持基体１３の第１のエリア１３ｂに到達するように設けられると共に、第２のエリア１３ｃには設けられないので、第１のＧａＮ系半導体領域１５に電位勾配を発生する。この電位勾配によって、二次元反転層２３を介してキャリアをさらに広げる。導電体３７は、例えばＡｌ、Ｃｕといった金属からなることができる。
図４は、ショットキバリアダイオードの一例を示す図面である。ショットキバリアダイオード１１ｃでは、導電性支持基体１３は、ＧａＮ系支持基体４１を含む。ＧａＮ系支持基体４１としては、例えば窒化ガリウム半導体が用いられる。ＧａＮ系支持基体４１は、第１の領域４１ｃ、第２の領域４１ｄ、第３の領域４１ｅを含む。第１の領域４１ｃは、第１の平均転位密度Ｄ１より大きい平均転位密度Ｄ４１ｃを有する。第２の領域４１ｄ、第１の平均転位密度Ｄ１より小さい平均転位密度Ｄ４１ｄを有する。第３の領域４１ｅは、第１の平均転位密度Ｄ１より大きい平均転位密度Ｄ４１ｅを有する。第１のＧａＮ系半導体領域１５では、第１の領域１５ｃは、ＧａＮ系支持基体４１の第１の領域４１ｃ上に位置する。第２の領域１５ｄは、ＧａＮ系支持基体４１の第２の領域４１ｄ上に位置する。第３の領域１５ｅは、ＧａＮ系支持基体４１の第３の領域４１ｅ上に位置する。第２のＧａＮ系半導体領域１７では、第１の領域１７ｃは、第１のＧａＮ系半導体領域１５の第１の領域１５ｃ上に位置する。第２の領域１７ｄは、第１のＧａＮ系半導体領域１５の第２の領域１５ｄ上に位置する。第３の領域１７ｅは、第１のＧａＮ系半導体領域１５の第３の領域１５ｅ上に位置する。第４のＧａＮ系半導体領域２１では、第１の領域２１ｃは、第２のＧａＮ系半導体領域１７の第１の領域１７ｃ上に位置する。第２の領域２１ｄは、第２のＧａＮ系半導体領域１７の第２の領域１７ｄ上に位置する。第３の領域２１ｅは、第２のＧａＮ系半導体領域１７の第３の領域１７ｅ上に位置する。第１の領域４１ｃ、第１の領域１５ｃ、第１の領域１７ｃおよび第１の領域２１ｃは、高転位領域である。第２の領域４１ｄ、第２の領域１５ｄ、第２の領域１７ｄおよび第２の領域２１ｄは低転位領域である。第３の領域４１ｅ、第３の領域１５ｅ、第３の領域１７ｅおよび第３の領域２１ｅは高転位領域である。第３のＧａＮ系半導体領域１９は低転位領域である。例えば、低転位領域の転位密度は、１０１〜１０７ｃｍ−２程度であり、高転位領域の転位密度は、１０８〜１０１０ｃｍ−２程度である。また、高転位領域は、例えば、ストライプ状に伸びていることができ、高転位領域の間に低転位領域が位置している。或いは、高転位領域は、アレイ状に配列されていてもよく、低転位領域は単連結の領域である。
高い転位密度を有する領域４１ｃ、１５ｃ、４１ｅ、１５ｅの抵抗が低い。このため、二次元反転層内のキャリアは、高い転位密度を有する領域を介して第２の電極３３に到達する。一方、低い転位密度を有する領域１５ｄ、１７ｄ、１９、２１ｄに高電界が印加されても、絶縁耐圧破壊が生じにくい。
また、図５に示される一例のショットキバリアダイオード１１ｄでは、絶縁体４３が高転位領域２１ｃ、２１ｅを覆うように設けられる。これによって、意図しない事態、例えば第１の電極２１が高転位領域２１ｃ、２１ｅに低い抵抗を介して接続されてしまう事態が避けられる。
次いで、ｐｎ接合ダイオードについて説明する。図６はｐｎ接合ダイオードの一例を示す図面である。ｐｎ接合ダイオード１１ｅは、図１に示された縦型半導体電子デバイスの構成に加えて、第２導電型ＧａＮ系半導体領域４５を備える。第１の電極４７はＧａＮ系半導体領域４５にオーミック接合を成す。第２導電型ＧａＮ系半導体領域４５は、第４のＧａＮ系半導体領域２１上に設けられており、また第１導電型の第４のＧａＮ系半導体領域２１とｐｎ接合を形成する。好適な実施例では、ＧａＮ系半導体領域４５は第４のＧａＮ系半導体領域２１とホモ接合を形成する。また、ＧａＮ系半導体領域４５のキャリア濃度は第４のＧａＮ系半導体領域２１のキャリア濃度よりも大きい。
ｐｎ接合ダイオード１１ｅによれば、バンドギャップＥｇ１７はバンドギャップＥｇ２１よりも大きいので、ＧａＮ系半導体領域４５と第４のＧａＮ系半導体領域２１とにより形成されるｐｎ接合４８において伸びる空乏層は、第２のＧａＮ系半導体領域１７では広がりにくい。故に、ｐｎ接合ダイオードにおけるパンチスルーの発生を低減するために、第２のＧａＮ系半導体領域１７は役立つ。一方、ｐｎダイオード１１ｅが導通している時、第１の電極４７からのキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層により、第３のＧａＮ系半導体領域１９からのキャリアは広がる。
ｐｎ接合ダイオード１１ｅでは、第２の電極３３を支持基体裏面１３ｄの全面に設けることができるが、図２に示されたショットキバリアダイオード１１ａのように、第２の電極３３を裏面１３ｄの第１のエリア１３ｅ上に設けてもよい。ｐｎ接合ダイオード１１ｅに対しても、図３〜図５に示される変形例を適用することができ、この適用により、これらのショットキバリアダイオードにおける技術的な利点と同様な技術的な利点がｐｎ接合ダイオードにも提供される。
次いで、ｐｉｎ接合ダイオードを説明する。図７はｐｉｎ接合ダイオードの一例を示す図面である。ｐｉｎ接合ダイオード１１ｆは、図１に示された縦型半導体電子デバイスの構成に加えて、第２導電型ＧａＮ系半導体領域４５と第４のＧａＮ系半導体領域２１との間に設けられたｉ型ＧａＮ系半導体領域４９を備える。第２導電型ＧａＮ系半導体領域４５、第４のＧａＮ系半導体領域２１およびｉ型ＧａＮ系半導体領域４９はｐｉｎ接合５０を形成する。好適な実施例では、ＧａＮ系半導体領域４５、ｉ型ＧａＮ系半導体領域４９、第４のＧａＮ系半導体領域２１はホモ接合を形成する。また、ＧａＮ系半導体領域４５のキャリア濃度は、第４のＧａＮ系半導体領域２１のキャリア濃度よりも大きい。
このｐｉｎ接合ダイオード１１ｆによれば、バンドギャップＥｇ１７はバンドギャップＥｇ２１よりも大きいので、ＧａＮ系半導体領域４５、ｉ型ＧａＮ系半導体領域４９および第４のＧａＮ系半導体領域２１により形成されるｐｉｎ接合において伸びる空乏層は、第２のＧａＮ系半導体領域１７では広がりにくい。このため、第２のＧａＮ系半導体領域１７は、ｐｉｎ接合ダイオード１１ｆにおけるパンチスルーの発生を低減する。一方、ｐｉｎ接合ダイオード１１ｆが導通している時、第１の電極４７からびキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層２３により、第３のＧａＮ系半導体領域１９からのキャリアは広がる。
ｐｉｎ接合ダイオード１１ｆでは、第２の電極３３を支持基体１３の裏面１３ｄの全面に設けることができるが、図２に示されたショットキバリアダイオード１１ａのように、第２の電極３３を裏面１３ｄの第１のエリア１３ｅ上に設けてもよい。ｐｉｎ接合ダイオード１１ｆに対しても、図３〜図５に示されるような変形例を適用でき、この適用により、これらのショットキバリアダイオードにおける技術的な利点と同様な技術的な利点がｐｉｎ接合ダイオードにも提供される。
次いで、金属−絶縁体−半導体（ＭＩＳ）型トランジスタについて説明する。図８は、ＭＩＳ型トランジスタの一例を示す断面図である。ＭＩＳ型トランジスタ１１ｇは、図１に示された縦型半導体電子デバイスの構成に加えて、ソース領域５１と、ウエル領域５３と、ゲート絶縁層５５と、ゲート電極５７とを備えることができる。第４のＧａＮ系半導体領域２１は第１導電型を有する。ソース領域５１は、第１導電型のＧａＮ系半導体からなり、また第２のＧａＮ系半導体領域１７上に設けられている。ウエル領域５３は、第２導電型のＧａＮ系半導体からなり、またソース領域５１と第４のＧａＮ系半導体領域２１との間に設けられている。ウエル領域５３は、第４のＧａＮ系半導体領域２１とｐｎ接合６０ａを形成する。ソース領域５１は、ウエル領域５３によって第４のＧａＮ系半導体領域２１から分離される。ウエル領域５３は、半導体積層体６１の表面に現れており、ソース領域５１を囲んでいる。ゲート絶縁層５５は、ウエル領域５３上に設けられている。ゲート電極５７は、ゲート絶縁層５５上に設けられている。ソース領域５１は、ウエル領域５３とｐｎ接合６０ｂを形成する。ウエル領域５３の表層には、ゲート電極５７からの電界に応じて反転層が形成される。この反転層を介して、ソース領域５１は第４のＧａＮ系半導体領域２１と電気的に接続される。反転層の導電率は、ゲート電極５７の電圧に応じて変更される。ソース領域５１上には、ソース電極５９が設けられており、好ましくは、ソース電極５９はウエル領域５５にも接続されている。
このＭＩＳ型トランジスタ１１ｇによれば、ｐｎ接合６０ａに生成される空乏層は、バンドギャップＥｇ１７がバンドギャップＥｇ２１よりも大きいので、第２のＧａＮ系半導体領域１７では広がりにくい。このため、第２のＧａＮ系半導体領域１７は、ＭＩＳ型トランジスタにおけるパンチスルーの発生を低減する。一方、ＭＩＳ型トランジスタ１１ｇが導通しているとき、ソース領域５１からのキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層２３により、ソース領域５３からのキャリアは広がる。これらのキャリアは、第１のＧａＮ系半導体領域（ドリフト領域）１５および支持基体１３を介して第２の電極３３（ドレイン電極）に至る。
ウエル領域５３が第２のＧａＮ系半導体領域１７上に設けられるので、ｐｎ接合６０ａによる空乏層は、第２のＧａＮ系半導体領域１７上の第４のＧａＮ系半導体領域２１内に伸びる。ＭＩＳ型トランジスタ１１ｇのパンチスルー電圧は向上される。また、この空乏層が第３のＧａＮ系半導体領域１９に伸びない。このため、第２の電極３３を支持基体１３の裏面１３ｄの全面に設けても、ＭＩＳ型トランジスタ１１ｇにおいてパンチスルー電圧を引き下げることはない。
例えば、第１のＧａＮ系半導体領域１５はＧａＮから成り、第２のＧａＮ系半導体領域１７はＡｌＸＧａ１−ＸＮから成り、第３のＧａＮ系半導体領域１９はＧａＮから成り、第４のＧａＮ系半導体領域２１はＧａＮから成ることが好適である。ソース領域５１は、ｎ型ＧａＮからなることができる。ウエル領域５３は、ｐ型ＧａＮからなることができる。ゲート絶縁層５５として、酸化ガリウム（例えばＧａ２Ｏ３）、窒化シリコン（例えばＳｉＮ）、酸化マグネシウム（例えばＭｇＯ）、酸化シリコン（例えばＳｉＯ２）、酸化スカンジウム（例えばＳｃ２Ｏ３）などを用いることができる。
図９は、ＭＩＳ型トランジスタの一例を示す図面である。ＭＩＳ型トランジスタ１１ｈでは、導電性支持基体１３は、図４に示されるようなビア孔３５を含むことができる。ビア孔３５内に設けられた導電体３７が、裏面１３ｄから第１のＧａＮ系半導体領域１５の第１の半導体部１５ｂに接続されている。また、導電体３７は、導電性支持基体１３の裏面１３ｄの全面に設けられた第２の電極３３に接続されている。導電体３７とウエル領域５３との間には、第２のＧａＮ系半導体領域１７が位置している。
このＭＩＳ型トランジスタ１１ｈによれば、ソース電極５１からのキャリアは、電流経路Ｉ４、Ｉ６に示されるように、二次元反転層２３および導電性支持基体１３の裏面１３ｄから伸びる導電体３７を介して第２の電極３３に至ると共に、電流経路Ｉ４に示されるように、第２の半導体部１５ｃおよび導電性支持基体１３を介して第２の電極３３に至る。この導電体３７は、第１のＧａＮ系半導体領域１５に電位勾配を発生する。この電位勾配によって、二次元反転層２３を介したキャリアの広がりをさらに助けることができる。
図１０は、ＭＩＳ型トランジスタの一例を示す図面である。ＭＩＳ型トランジスタ１１ｉでは、図４に示されるように、導電性支持基体１３は、第１の領域４１ｃ、第２の領域４１ｄ、第３の領域４１ｅを含むＧａＮ系支持基体４１を含む。ＧａＮ系支持基体４１としては、例えばＧａＮが用いられる。ウエル領域５３は、第４のＧａＮ系半導体領域２１の第２の領域２１ｄ内に位置している。図４に示されるようにショットキバリアダイオードと同様に、ＭＩＳ型トランジスタ１１ｉの高転位領域では、第１の領域４１ｃ、第１の領域１５ｃ、第１の領域１７ｃおよび第１の領域２１ｃが順に配置される。低転位領域では、第２の領域４１ｄ、第２の領域１５ｄ、第２の領域１７ｄおよび第２の領域２１ｄが配置される。高転位領域では、第３の領域４１ｅ、第３の領域１５ｅ、第３の領域１７ｅおよび第３の領域２１ｅが配置される。第３のＧａＮ系半導体領域１９は低転位領域にあり、またソース領域５１およびウエル領域５３は低転位領域にある。
ＭＩＳ型トランジスタ１１ｉでは、高い転位密度を有する領域４１ｃ、１５ｃ、４１ｅ、１５ｅの抵抗が低い。このため、二次元反転層内のキャリアは、高い転位密度を有する領域を介して第２の電極３３に到達する。一方、低い転位密度を有する領域１５ｄ、１７ｄ、１９、２１ｄに高電界が印加されても、ＭＩＳ型トランジスタ１１ｉの絶縁耐圧破壊が生じにくい。
また、図１１に示される一例のＭＩＳ型トランジスタ１１ｊでは、絶縁体４３が高転位領域２１ｃ、２１ｅを覆うように設けられる。これによって、意図しない事態、例えばソース電極５９が高転位領域２１ｃ、２１ｅに低い抵抗を介して接続されてしまう事態が避けられる。
（実施例）
ＧａＡｓ、Ｓｉ、ＧａＮ、ＳｉＣなどのｎ型導電性基板上に、ｉ−ＡｌＧａＮ／ｎ−ＧａＮ積層を有機金属気相成長（ＭＯＶＰＥ）法により成長する。ｎ−ＧａＮは、第３ドリフト領域のために用いられ、またｉ−ＡｌＧａＮ層はバリア領域のための用いられる。この後、ｉ−ＡｌＧａＮ層上にフォトリソグラフィによりマスクパターンを形成すると共に、このマスクを用いて反応性イオンエッチング法でｉ−ＡｌＧａＮ層の一部をエッチングしてｉ−ＡｌＧａＮ層に開口を形成する。マスクを除去した後、ｎ−ＧａＮを全面に再成長することにより、ｉ−ＡｌＧａＮ層上および開口内にｎ−ＧａＮを堆積する。この結果、ｎ−ＧａＮ／ｉ−ＡｌＧａＮ／ｎ−ＧａＮからなる半導体積層構造が形成される。ｉ−ＡｌＧａＮ層の開口には、第２のドリフト層となるｎ−ＧａＮからなる電流アパーチャ領域が設けられている。ｉ−ＡｌＧａＮ層および電流アパーチャ領域上には、第１のドリフト層となるｎ−ＧａＮが設けられている。ｉ−ＡｌＧａＮ／ｎ−ＧａＮ積層のヘテロ接合界面には、ピエゾ効果による２次元電子ガスが誘起され、この２次元電子ガスは高移動度である共に電子密度が高いので、界面に沿って広がった低抵抗層として働く。電流アパーチャ上方には、Ｐｔ／Ａｕからなる直径２００μmのｎ型ショットキ電極が形成される。ｎ型ショットキ電極は、上記の金属膜を電子ビーム蒸着すると共に、リフトオフ法を用いてパターン形成される。ｎ型導電性基板の裏面には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕからなるｎ型オーミック電極が形成される。上記の金属膜が蒸着法もしくはスパッタ法などにより形成された後に、金属膜にはリフトオフ法を用いてパターンが形成される。ｎ型オーミック電極は、電流アパーチャおよびショットキ電極に対応する裏面エリアには形成されない。これらの工程により、縦型のショットキバリアダイオードが作製される。
高出力のパワー用縦型半導体デバイスにおいて、絶縁耐圧を高くするためには、逆バイアス時に高い電界がかかる半導体層のキャリア濃度が低いことがよい。しかしながら、該半導体層のキャリア濃度が低い半導体デバイスでは、空乏層が裏面電極まで伸びてしまうと、パンチスルーが発生する。これ故に、パンチスルー耐圧が低くならないように、半導体層の厚みが大きくする必要がある。半導体層の厚みが大きくすると、オン抵抗の増加になる。
本実施の形態の縦型半導体素子が非導通のとき、電流アパーチャ領域が設けられずバリア領域が設けられた部分において第１のドリフト層が全体的に空乏化して空乏層がバリア領域に到達しても、バリア領域のバンドギャップが広いので、バリア領域内に空乏層が広がりにくく、且つバリア領域の広いバンドギャップのため絶縁耐圧が確保される。他方、十分な絶縁耐圧を得るために、電流アパーチャ領域がある部分のキャリア濃度を低くする。また、パンチスルーしないように特に第３のドリフト領域の厚さは充分な大きさにする。縦型半導体素子が導通のとき、第１の電極からの電流は電流アパーチャ領域を通るとともに、ヘテロ接合界面に誘起された２次元電子ガスによる低抵抗層を流れて広がりながら第３のドリフト層を下部電極に向けて流れる。２次元電子ガスは、縦型半導体素子のオン抵抗を下げるために役立つ。
基板の裏面に設けられる第２の電極は、半導体積層の表面に設けられる第１の電極および電流アパーチャ領域を通過する筒状の領域からはずれているので、空乏層が電流アパーチャ領域から斜め方向に伸びる。このため、所望のパンチスルー電圧を得るための第３のドリフト層の厚みを薄くできる。これ故に、縦型半導体素子がオン抵抗を小さくできる。
第１、第２および第３のドリフト領域をＧａＮで形成すると共に、バリア領域をＡｌＧａＮで形成することによって、ＡｌＧａＮにドーパントを加えることなく自発分極と界面応力に起因するピエゾ分極により、ＡｌＧａＮ／ＧａＮヘテロ接合界面に２次元電子ガスが誘起され、且つ２次元電子ガスの移動度も高くできるため、低抵抗層が容易に形成できる。
本実施の形態では、半導体基板を貫通する金属バイア（Ｖｉａ）を設ければ、ヘテロ接合界面に誘起された２次元電子ガスによる低抵抗層により電流をより広げることができる。金属バイアを電流アパーチャ領域から隔置すれば、２次元電子ガスによる低抵抗層に電位勾配を形成することができ、電流はより広がり易くなる。縦型半導体素子のオン抵抗を下げるために好適である。
金属バイアに替えて（または、金属バイアと共に）、導電性基板からの貫通転位による高欠陥密度領域を利用することができる。高欠陥密度領域は低抵抗であるので、基板の高欠陥密度領域に対してバリア領域を貫通すると共に電流アパーチャ領域を避けるように半導体積層を形成することによって、縦型半導体素子の低オン抵抗に寄与する電流経路が提供される。この経路により、上部電極と下部電極とは電流経路（第１のドリフト層、電流アパーチャ領域、２次元電子ガス、および高欠陥密度領域）により接続される。また、金属バイアに替えて（または、金属バイアと共に）、極性面がその周辺と反転若しくは大きくずれている、位置制御された反転相領域を用いても、低抵抗なので、同様な効果が得られる。
第１、第２および第３のドリフト領域並びにバリア領域のための半導体積層構造をＧａＮ基板上に形成すれば、格子整合させてドリフト領域をＧａＮ基板上に成長する事ができる。半導体積層構造における結晶性が向上する。つまり、積層構造の転位密度は低くなるため、各ドリフト層は、高い絶縁破壊電界強度および高い移動度を示す。また、転位密度および高転位領域の配置を制御したＧａＮ基板を用いれば、高欠陥密度領域を利用することが容易になる。
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、ダイオード、ＭＩＳ型トランジスタといったパワー半導体デバイスを説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態では、ＭＩＳ縦型トランジスタについて例示的に説明しているけれども、本発明の縦型トランジスタはＭＯＳ縦型トランジスタであってもよい。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
図１は、ＧａＮ系半導体を用いる縦型半導体電子デバイスの主要部を概略的に示す図面である。 図２は、ショットキバリアダイオードを示す図面である。 図３は、ショットキバリアダイオードの一例を示す図面である。 図４は、ショットキバリアダイオードの一例を示す図面である。 図５は、ショットキバリアダイオードの一例を示す図面である。 図６はｐｎ接合ダイオードの一例を示す図面である。 図７はｐｉｎ接合ダイオードの一例を示す図面である。 図８は、ＭＩＳ型トランジスタの一例を示す断面図である。 図９は、ＭＩＳ型トランジスタの一例を示す図面である。 図１０は、ＭＩＳ型トランジスタの一例を示す図面である。 図１１は、ＭＩＳ型トランジスタの一例を示す図面である。
符号の説明
１１…縦型半導体電子デバイス、１１ａ、１１ｂ、１１ｃ、１１ｄ…ショットキバリアダイオード、１１ｅ…ｐｎ接合ダイオード、１１ｆ…ｐｉｎ接合ダイオード、１１ｇ、１１ｈ、１１ｉ、１１ｊ…ＭＩＳ型トランジスタ、１３…導電性支持基体、１３ａ…導電性支持基体主面、１３ｂ、１３ｃ…主面の第１および第２のエリア、１３ｄ…導電性支持基体裏面、１３ｅ、１３ｆ…裏面の第１および第２のエリア、１５…第１のＧａＮ系半導体領域、１５ｂ、１５ｃ…第１および第２の半導体部、１７…第２のＧａＮ系半導体領域（電流障壁）、１９…第３のＧａＮ系半導体領域（電流経路）、２１…第４のＧａＮ系半導体領域、２３…二次元反転層、２５…ヘテロ接合、３１…第１の電極、３３…第２の電極、３５…ビア孔、３７…導電体、４１…ＧａＮ系支持基体、１５ｃ、１７ｃ、２１ｃ、４１ｃ…第１の領域（高転位領域）、１５ｄ、１７ｄ、２１ｄ、４１ｄ…第２の領域（低転位領域）、１５ｅ、１７ｅ、２１ｅ、４１ｅ…第３の領域（高転位領域）、４３…絶縁体、４５…第２導電型ＧａＮ系半導体領域、４７…第１の電極、４８…ｐｎ接合、４９…ｉ型ＧａＮ系半導体領域、５１…ソース領域、５３…ウエル領域、５５…ゲート絶縁層、５７…ゲート電極、５９…ソース電極、６０ａ、６０ｂ…ｐｎ接合

Claims (10)

  1. 窒化ガリウム系半導体を用いる縦型半導体電子デバイスであって、
    第１および第２のエリアを含む主面を有する導電性支持基体と、
    前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と、
    前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と、
    前記第４の窒化ガリウム系半導体領域にショットキ接合を成す第１の電極と
    を備え、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
    当該縦型半導体電子デバイスはショットキバリアダイオードである、ことを特徴とする縦型半導体電子デバイス。
  2. 窒化ガリウム系半導体を用いる縦型半導体電子デバイスであって、
    第１および第２のエリアを含む主面を有する導電性支持基体と、
    前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と、
    前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と、
    前記第４の窒化ガリウム系半導体領域上に設けられた第２導電型窒化ガリウム系半導体領域と、
    前記第２導電型窒化ガリウム系半導体領域にオーミック接合を成す第１の電極と
    を備え、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
    前記第４の窒化ガリウム系半導体領域は第１導電型を有しており、
    当該縦型半導体電子デバイスはｐｎ接合ダイオードである、ことを特徴とする縦型半導体電子デバイス。
  3. 窒化ガリウム系半導体を用いる縦型半導体電子デバイスであって、
    第１および第２のエリアを含む主面を有する導電性支持基体と、
    前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と、
    前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられており第４の窒化ガリウム系半導体領域と、
    前記第４の窒化ガリウム系半導体領域上に設けられたｉ型窒化ガリウム系半導体領域と、
    前記ｉ型窒化ガリウム系半導体領域上に設けられた第２導電型窒化ガリウム系半導体領域と、
    前記第２導電型窒化ガリウム系半導体領域にオーミック接合を成す第１の電極と
    を備え、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
    前記第４の窒化ガリウム系半導体領域は第１導電型を有しており、
    当該縦型半導体電子デバイスはｐｉｎ接合ダイオードである、ことを特徴とする縦型半導体電子デバイス。
  4. 窒化ガリウム系半導体を用いる縦型半導体電子デバイスであって、
    第１および第２のエリアを含む主面を有する導電性支持基体と、
    前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のためのた第２の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と
    前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と
    を備え、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成す、ことを特徴とする縦型半導体電子デバイス。
  5. 前記導電性支持基体は、第１および第２のエリアを含む裏面を有しており、
    前記裏面の前記第１および第２のエリアは前記主面の前記第１および第２のエリアにそれぞれ対応しており、
    当該縦型半導体電子デバイスは、前記裏面の前記第１のエリア上に設けられた第２の電極を更に備える、ことを特徴とする請求項１から請求項４のいずれか一項に記載された縦型半導体電子デバイス。
  6. 窒化ガリウム系半導体を用いる縦型半導体電子デバイスであって、
    第１および第２のエリアを含む主面を有する導電性支持基体と、
    前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
    前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流アパーチャのための第３の窒化ガリウム系半導体領域と、
    前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と、
    前記第２および第４の窒化ガリウム系半導体領域上に設けられており第１導電型の窒化ガリウム系半導体からなるソース領域と、
    前記ソース領域と前記第４の窒化ガリウム系半導体領域との間に設けられており第２導電型の窒化ガリウム系半導体からなるウエル領域と、
    前記ウエル領域上に設けられたゲート絶縁層と、
    前記ゲート絶縁層上に設けられたゲート電極と
    を備え、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
    前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
    前記第４の窒化ガリウム系半導体領域は第１導電型を有しており、
    当該縦型半導体電子デバイスは縦型トランジスタである、ことを特徴とする縦型半導体電子デバイス。
  7. 前記第１の窒化ガリウム系半導体領域はＧａＮから成り、
    前記第２の窒化ガリウム系半導体領域はＡｌＸＧａ１−ＸＮから成り、
    前記第４の窒化ガリウム系半導体領域はＧａＮから成る、ことを特徴とする請求項１から請求項６のいずれか一項に記載された縦型半導体電子デバイス。
  8. 該導電性支持基体の裏面から前記第１の窒化ガリウム系半導体領域に到達するビア孔と、
    前記ビア孔内に設けられ前記第１の窒化ガリウム系半導体領域に接続された導電体と、
    前記導電性支持基体の裏面に設けられており前記導電体に接続された第２の電極と
    を更に備える、ことを特徴とする請求項１〜請求項４および請求項６のいずれか一項に記載された縦型半導体電子デバイス。
  9. 前記導電性支持基体は窒化ガリウム系支持基体を含み、
    前記窒化ガリウム系支持基体は、第１の平均転位密度より大きい平均転位密度を有する第１の領域、前記第１の平均転位密度より小さい平均転位密度を有する第２の領域、および前記第１の平均転位密度より大きい平均転位密度を有する第３の領域を含み、
    前記第１の窒化ガリウム系半導体領域は、前記窒化ガリウム系支持基体の前記第１の領域上に位置する第１の領域、前記窒化ガリウム系支持基体の前記第２の領域上に位置する第２の領域、および前記窒化ガリウム系支持基体の前記第３の領域上に位置する第３の領域を含み、
    前記第２の窒化ガリウム系半導体領域は、前記第１の窒化ガリウム系半導体領域の前記第１の領域上に位置する第１の領域、前記第１の窒化ガリウム系半導体領域の前記第２の領域上に位置する第２の領域、および前記第１の窒化ガリウム系半導体領域の前記第３の領域上に位置する第３の領域を含み、
    前記第４の窒化ガリウム系半導体領域は、前記第２の窒化ガリウム系半導体領域の前記第１の領域上に位置する第１の領域、前記第２の窒化ガリウム系半導体領域の前記第２の領域上に位置する第２の領域、および前記第２の窒化ガリウム系半導体領域の前記第３の領域上に位置する第３の領域を含む、ことを特徴とする請求項１から請求項８のいずれか一項に記載された縦型半導体電子デバイス。
  10. 前記導電性支持基体は窒化ガリウムからなる、ことを特徴とする請求項１から請求項９のいずれか一項に記載された縦型半導体電子デバイス。
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