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JP2008153432A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

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JP2008153432A
JP2008153432A JP2006339866A JP2006339866A JP2008153432A JP 2008153432 A JP2008153432 A JP 2008153432A JP 2006339866 A JP2006339866 A JP 2006339866A JP 2006339866 A JP2006339866 A JP 2006339866A JP 2008153432 A JP2008153432 A JP 2008153432A
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JP
Japan
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semiconductor chip
solder
semiconductor device
protrusion
chip
Prior art date
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Pending
Application number
JP2006339866A
Other languages
Japanese (ja)
Inventor
Akira Muto
晃 武藤
Kazuo Shimizu
一男 清水
Masaya Kouno
賢哉 河野
Yoshiaki Ashida
喜章 芦田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
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Filing date
Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability of a semiconductor device and to decrease the manufacturing cost of a semiconductor device. <P>SOLUTION: After forming a protruding part 15 on the upper surface 26a of a die frame part 26 of a lead frame 21 from the side of the upper surface 26a with the use of a tool for forming the protruding part, a semiconductor chip 2 is mounted on the upper surface 26a of the die frame 26 through a solder paste, a clip for a gate and a clip 3s for a source are arranged on a gate pad electrode and a source pad electrode 2s of the semiconductor chip 2 through the solder paste. By the solder reflow, a back surface drain electrode 2d of the semiconductor chip 2 is bonded to the upper surface 26a of the die frame part 26 through the solder 11. Providing the protruding part 15 can thicken a thickness of a solder layer 11a between the back surface 2b of the semiconductor chip 2 and the upper surface 26a of the die frame part 26. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特に、導体部に半導体チップを半田を介して搭載して樹脂封止した半導体装置およびその製造方法に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a technique effectively applied to a semiconductor device in which a semiconductor chip is mounted on a conductor portion via solder and sealed with resin, and a method for manufacturing the same.

種々の半導体パッケージが用いられているが、半導体チップの裏面電極を金属製のチップ搭載用導体部上に半田で接合し、半導体チップの表面電極を金属製のリード部に接続し、これらを封止樹脂部で封止した半導体パッケージがある。   Various semiconductor packages are used. The back electrode of the semiconductor chip is joined to the metal chip mounting conductor by soldering, the front electrode of the semiconductor chip is connected to the metal lead, and these are sealed. There is a semiconductor package sealed with a stop resin part.

特開２００５−２４３６８５号公報（特許文献１）には、下面が封止体の下面から露出するドレイン電極になる金属製の支持基板と、支持基板の上面に導電性の接着剤を介して固定された半導体チップと、半導体チップのソース電極パッド及びゲート電極パッドに電気的に接続されたソースリードおよびゲートリードと、これらを封止する封止体とを有する半導体装置に関する技術が記載されている。   In Japanese Patent Laid-Open No. 2005-243585 (Patent Document 1), a metal support substrate whose bottom surface is a drain electrode exposed from the bottom surface of a sealing body, and an upper surface of the support substrate are fixed via a conductive adhesive. Describes a technology relating to a semiconductor device having a manufactured semiconductor chip, a source lead and a gate lead electrically connected to the source electrode pad and the gate electrode pad of the semiconductor chip, and a sealing body for sealing them. .

また、「三菱電機技報」，（日本），２００３年，Ｖｏｌ．７７，Ｎｏ．９，ｐ．５４（非特許文献１）には、ワイヤバンプ方式による半田厚さばらつき低減に関する技術が記載されている。
特開２００５−２４３６８５号公報 「三菱電機技報」，（日本），２００３年，Ｖｏｌ．７７，Ｎｏ．９，ｐ．５４ Also, “Mitsubishi Electric Technical Review” (Japan), 2003, Vol. 77, no. 9, p. 54 (Non-Patent Document 1) describes a technique related to a reduction in solder thickness variation by a wire bump method.
JP-A-2005-243865 “Mitsubishi Electric Technical Review” (Japan), 2003, Vol. 77, no. 9, p. 54

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

半導体チップを半田でダイボンディングしてから樹脂封止した半導体装置においては、半導体チップの裏面とチップ搭載用導体部の上面とは半田で接合されているが、半導体チップとチップ搭載用導体部との熱膨張率の差に起因して、半導体チップとチップ搭載用導体部との間の半田接合部に応力が発生し、疲労破壊（クラックなど）が生じる可能性がある。これは、半導体チップが大型化したり、半導体装置（半導体パッケージ）が大型化すると、半導体チップとチップ搭載用導体部との半田接合部に生じる応力が大きくなるため、より顕著となり、また、用いる半導体チップが発熱し易い半導体チップ、例えば電力増幅用の半導体チップである場合、より顕著となる。これを解決するには、半導体チップとチップ搭載用導体部とを接合する半田の厚みを厚くすることが有効である。半導体チップとチップ搭載用導体部との間の接合部の半田厚みが厚いと、半導体チップとチップ搭載用導体部との熱膨張率が異なっても、厚い半田層によって熱応力を吸収または緩和できるので、熱サイクル試験による疲労破壊（半田接合部でのクラックなど）を抑制または防止することができる。これにより、半導体装置の熱疲労寿命を向上でき、半導体装置の信頼性を向上することができる。   In a semiconductor device in which a semiconductor chip is die-bonded with solder and then resin-sealed, the back surface of the semiconductor chip and the top surface of the chip mounting conductor portion are joined by solder, but the semiconductor chip and the chip mounting conductor portion Due to the difference in coefficient of thermal expansion, stress is generated at the solder joint between the semiconductor chip and the chip-mounting conductor, and fatigue failure (such as cracks) may occur. This is more noticeable when the semiconductor chip becomes larger or the semiconductor device (semiconductor package) becomes larger, because the stress generated at the solder joint between the semiconductor chip and the chip mounting conductor increases. This becomes more prominent when the chip is a semiconductor chip that easily generates heat, for example, a semiconductor chip for power amplification. In order to solve this, it is effective to increase the thickness of the solder for joining the semiconductor chip and the chip mounting conductor. If the solder thickness of the joint between the semiconductor chip and the chip mounting conductor is thick, the thermal stress can be absorbed or alleviated by the thick solder layer even if the coefficient of thermal expansion between the semiconductor chip and the chip mounting conductor is different. Therefore, fatigue failure (such as cracks at the solder joint) due to the thermal cycle test can be suppressed or prevented. Thereby, the thermal fatigue life of the semiconductor device can be improved, and the reliability of the semiconductor device can be improved.

しかしながら、半導体チップを半田を介してチップ搭載用導体部に接合する場合、半田リフロー工程で半導体チップの自重によって半田層の厚みが薄くなりやすい。このため、半導体チップとチップ搭載用導体部との間の半田層の厚みを厚くできるような工夫が必要である。   However, when the semiconductor chip is joined to the chip mounting conductor via solder, the thickness of the solder layer tends to be thin due to the weight of the semiconductor chip in the solder reflow process. For this reason, it is necessary to devise such that the thickness of the solder layer between the semiconductor chip and the chip mounting conductor can be increased.

半導体チップとチップ搭載用導体部との間の半田層の厚みを厚くする第１の方法として、半導体チップとチップ搭載用導体部とを接合する半田として、銅などの金属ボールを混ぜた半田を用いることが考えられる。金属ボールを混ぜた半田を用いれば、半導体チップとチップ搭載用導体部との間に金属ボールの高さ分だけ半田層の厚みを確保することができ、半田層の厚みを厚くすることができる。   As a first method of increasing the thickness of the solder layer between the semiconductor chip and the chip mounting conductor, solder mixed with a metal ball such as copper is used as solder for joining the semiconductor chip and the chip mounting conductor. It is possible to use it. If solder mixed with metal balls is used, the thickness of the solder layer can be secured by the height of the metal ball between the semiconductor chip and the chip mounting conductor, and the thickness of the solder layer can be increased. .

しかしながら、この第１の方法では、金属ボールを混ぜた半田を用いるため、材料コストが増加し、半導体装置の製造コストを増加させてしまう。   However, since the first method uses solder mixed with metal balls, the material cost increases and the manufacturing cost of the semiconductor device increases.

また、半導体チップとチップ搭載用導体部との間の半田層の厚みを厚くする第２の方法として、チップ搭載用導体部の上面にボンディングワイヤで用いるようなワイヤをステッチボンディングしておき、その上（ワイヤバンプ上）に半田を介して半導体チップを接合することが考えられる。チップ搭載用導体部の上面にワイヤバンプを配置しておけば、半導体チップとチップ搭載用導体部との間にワイヤの厚みの分だけ半田層の厚みを確保することができ、半田層の厚みを厚くすることができる。   Further, as a second method of increasing the thickness of the solder layer between the semiconductor chip and the chip mounting conductor, a wire used as a bonding wire is stitch-bonded to the upper surface of the chip mounting conductor, It is conceivable to bond a semiconductor chip on the upper side (on the wire bump) via solder. If a wire bump is arranged on the upper surface of the chip mounting conductor, the solder layer can be secured between the semiconductor chip and the chip mounting conductor by the thickness of the wire. Can be thicker.

しかしながら、この第２の方法では、チップ搭載用導体部の上面にワイヤをステッチボンディングするため、半導体装置の製造工程数が増加し、また、半導体装置の製造コストが増加してしまう。   However, in the second method, since the wire is stitch bonded to the upper surface of the chip mounting conductor portion, the number of manufacturing steps of the semiconductor device is increased, and the manufacturing cost of the semiconductor device is increased.

本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

また、本発明の他の目的は、半導体装置の製造コストを低減できる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the manufacturing cost of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、突起部を設けたチップ搭載用導体部上に半田を介して半導体チップを接合したものである。   In the present invention, a semiconductor chip is joined via solder on a chip mounting conductor provided with a protrusion.

また、本発明は、チップ搭載用導体部の半導体チップを搭載する側の第１主面に前記第１主面側から突起部を形成した後に、前記チップ搭載用導体部の前記第１主面に半導体チップを半田を介して接合するものである。   Further, the present invention provides the first main surface of the chip mounting conductor portion after forming a protrusion from the first main surface side on the first main surface of the chip mounting conductor portion on the side on which the semiconductor chip is mounted. The semiconductor chip is bonded to the semiconductor chip via solder.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

半導体装置の信頼性を向上できる。   The reliability of the semiconductor device can be improved.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。   A semiconductor device and a manufacturing method (manufacturing process) of an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明の一実施の形態である半導体装置１の上面図（平面図）であり、図２はその下面図（底面図、裏面図、平面図）、図３および図４はその断面図（側面断面図）、図５〜図７はその上面透視図である。図１、図５および図７のＡ−Ａ線の断面が図３にほぼ対応し、図１、図５および図７のＢ−Ｂ線の断面が図４にほぼ対応する。また、図５は、封止樹脂部８を透視したときの上面図が示され、封止樹脂部８の外形を点線で示してある。また、図６は、図５からソース用クリップ３ｓおよびゲート用クリップ３ｇを除いた（透視した）上面図であり、封止樹脂部８の外形を点線で示してある。また、図７は、図６から半導体チップ２を除いた（透視した）上面図であり、半導体チップ２の外形を点線で示してある。   FIG. 1 is a top view (plan view) of a semiconductor device 1 according to an embodiment of the present invention, FIG. 2 is a bottom view (bottom view, back view, plan view), and FIGS. Sectional views (side sectional views) and FIGS. 5 to 7 are top perspective views thereof. A cross section taken along line AA in FIGS. 1, 5 and 7 substantially corresponds to FIG. 3, and a cross section taken along line BB in FIGS. 1, 5 and 7 substantially corresponds to FIG. FIG. 5 shows a top view when the sealing resin portion 8 is seen through, and the outer shape of the sealing resin portion 8 is indicated by a dotted line. FIG. 6 is a top view of the source clip 3s and the gate clip 3g removed from FIG. 5 (see through), and the outer shape of the sealing resin portion 8 is indicated by a dotted line. FIG. 7 is a top view of the semiconductor chip 2 excluding (see-through) from FIG. 6, and the outline of the semiconductor chip 2 is indicated by a dotted line.

本実施の形態の半導体装置（半導体パッケージ）１は、樹脂封止形の半導体パッケージである。すなわち、半導体装置１は、樹脂封止型半導体パッケージ形態の半導体装置である。   The semiconductor device (semiconductor package) 1 of the present embodiment is a resin-encapsulated semiconductor package. That is, the semiconductor device 1 is a semiconductor device in the form of a resin-encapsulated semiconductor package.

図１〜図７に示される本実施の形態の半導体装置１は、半導体チップ２と、導電体によって形成されたソース用クリップ３ｓおよびゲート用クリップ３ｇと、導電体によって形成されたソース用端子４およびゲート用端子５と、導電体によって形成されたチップ搭載用導体部６と、チップ搭載用導体部６と一体的に形成されたドレイン用端子７と、これらを封止する封止樹脂部８とを備えている。   The semiconductor device 1 according to the present embodiment shown in FIGS. 1 to 7 includes a semiconductor chip 2, a source clip 3s and a gate clip 3g formed of a conductor, and a source terminal 4 formed of a conductor. And a gate terminal 5, a chip mounting conductor portion 6 formed of a conductor, a drain terminal 7 formed integrally with the chip mounting conductor portion 6, and a sealing resin portion 8 for sealing them. And.

封止樹脂部（封止部、封止体、封止樹脂）８は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂部８を形成することができる。封止樹脂部８により、半導体チップ２、ソース用クリップ３ｓ、ゲート用クリップ３ｇ、ソース用端子４、ゲート用端子５およびチップ搭載用導体部６が封止され、保護される。   The sealing resin portion (sealing portion, sealing body, sealing resin) 8 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. For example, the sealing resin portion 8 can be formed using an epoxy resin containing a filler. By the sealing resin portion 8, the semiconductor chip 2, the source clip 3s, the gate clip 3g, the source terminal 4, the gate terminal 5, and the chip mounting conductor portion 6 are sealed and protected.

半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。半導体チップ２は封止樹脂部８内に封止されている。   The semiconductor chip 2 is formed by forming various semiconductor elements or semiconductor integrated circuits on a semiconductor substrate (semiconductor wafer) made of, for example, single crystal silicon, and then grinding the back surface of the semiconductor substrate as necessary, followed by dicing or the like. The semiconductor substrate is separated into each semiconductor chip 2. The semiconductor chip 2 is sealed in the sealing resin portion 8.

本実施の形態では、半導体チップ２としては、例えばトレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された半導体チップなどを用いることができる。なお、縦型ＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体チップ２を構成する半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。   In the present embodiment, as the semiconductor chip 2, for example, a semiconductor chip on which a vertical power MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a trench gate structure is formed can be used. Note that a vertical MISFET corresponds to a MISFET in which a current between a source and a drain flows in the thickness direction of a semiconductor substrate constituting the semiconductor chip 2 (a direction substantially perpendicular to the main surface of the semiconductor substrate).

半導体チップ２は、互いに反対側に位置する２つの主面である表面（半導体素子形成側の主面）２ａおよび裏面（表面２ａとは反対側の主面）２ｂを有しており、半導体チップ２の表面２ａに形成されたソースパッド電極（表面電極）２ｓおよびゲートパッド電極（表面電極）２ｇと、半導体チップ２の裏面２ｂの全面に形成された裏面ドレイン電極（裏面電極）２ｄとを有している。ソースパッド電極２ｓは、半導体チップ２内に形成されているＭＩＳＦＥＴのソースに電気的に接続され、ゲートパッド電極２ｇは、半導体チップ２内に形成されているＭＩＳＦＥＴのゲート電極に電気的に接続され、裏面ドレイン電極２ｄは、半導体チップ２内に形成されているＭＩＳＦＥＴのドレインに電気的に接続されている。   The semiconductor chip 2 has a front surface (main surface on the semiconductor element forming side) 2a and a rear surface (main surface opposite to the front surface 2a) 2b, which are two main surfaces located on opposite sides. 2 has a source pad electrode (surface electrode) 2s and a gate pad electrode (surface electrode) 2g formed on the surface 2a of the semiconductor chip 2, and a back surface drain electrode (back surface electrode) 2d formed on the entire surface of the back surface 2b of the semiconductor chip 2. is doing. The source pad electrode 2s is electrically connected to the source of the MISFET formed in the semiconductor chip 2, and the gate pad electrode 2g is electrically connected to the gate electrode of the MISFET formed in the semiconductor chip 2. The back drain electrode 2d is electrically connected to the drain of the MISFET formed in the semiconductor chip 2.

ソース用クリップ（接続板、接続用金属板）３ｓおよびゲート用クリップ（接続板、接続用金属板）３ｇは導電体からなり、例えば銅（Ｃｕ）または銅合金などの金属材料からなる。ソース用クリップ３ｓは、半導体チップ２のソースパッド電極２ｓに半田１１を介して接合されて電気的に接続されている。ゲート用クリップ３ｇは、半導体チップ２のゲートパッド電極２ｇに半田１１を介して接合されて電気的に接続されている。   The source clip (connection plate, connection metal plate) 3s and the gate clip (connection plate, connection metal plate) 3g are made of a conductor, for example, a metal material such as copper (Cu) or a copper alloy. The source clip 3 s is joined and electrically connected to the source pad electrode 2 s of the semiconductor chip 2 via the solder 11. The gate clip 3g is joined and electrically connected to the gate pad electrode 2g of the semiconductor chip 2 via the solder 11.

チップ搭載用導体部（導体部、チップ搭載部、チップ支持体、支持基板）６は導電体からなり、例えば銅（Ｃｕ）または銅合金などの金属材料からなる。半導体チップ２は、半導体チップ２の裏面２ｂ側がチップ搭載用導体部６の上面（主面、チップ搭載面、半導体チップ２を搭載する側の主面、第１主面）６ａ側を向くように、チップ搭載用導体部６の上面６ａ上に半田１１を介して搭載（配置）されており、半導体チップ２の裏面２ｂの裏面ドレイン電極２ｄがチップ搭載用導体部６の上面６ａに半田１１を介して接合されて電気的に接続されている。封止樹脂部８は、互いに反対側に位置する２つの主面である上面８ａおよび裏面（底面、下面）８ｂを有しており、封止樹脂部８の裏面８ｂでチップ搭載用導体部６の下面（上面６ａとは反対側の主面、裏面）６ｂが露出されている。   The chip mounting conductor portion (conductor portion, chip mounting portion, chip support body, support substrate) 6 is made of a conductor, for example, a metal material such as copper (Cu) or a copper alloy. The semiconductor chip 2 has the back surface 2b side of the semiconductor chip 2 facing the upper surface (main surface, chip mounting surface, main surface on which the semiconductor chip 2 is mounted, first main surface) 6a side of the chip mounting conductor 6. The back surface drain electrode 2d of the back surface 2b of the semiconductor chip 2 is mounted (arranged) on the top surface 6a of the chip mounting conductor portion 6 via the solder 11, and the solder 11 is applied to the top surface 6a of the chip mounting conductor portion 6. And are electrically connected. The sealing resin portion 8 has an upper surface 8a and a rear surface (bottom surface, lower surface) 8b, which are two main surfaces located on opposite sides, and the chip mounting conductor portion 6 is formed on the back surface 8b of the sealing resin portion 8. The lower surface (the main surface opposite to the upper surface 6a, the back surface) 6b is exposed.

ドレイン用端子（ドレイン端子、ドレイン接続用導体部、導体部）７はチップ搭載用導体部６と同じ導体材料で一体的に形成されており、ドレイン用端子７の一端が封止樹脂部８内でチップ搭載用導体部６に一体的に連結されている。このため、半導体チップ２の裏面ドレイン電極２ｄは、半田１１およびチップ搭載用導体部６を介してドレイン用端子７に電気的に接続されている。ドレイン用端子７の一部（チップ搭載用導体部６に連結された側とは逆側）は、封止樹脂部８の側面８ｃから突出して露出されている。   The drain terminal (drain terminal, drain connecting conductor portion, conductor portion) 7 is integrally formed of the same conductive material as the chip mounting conductor portion 6, and one end of the drain terminal 7 is in the sealing resin portion 8. Are integrally connected to the chip mounting conductor 6. For this reason, the back surface drain electrode 2 d of the semiconductor chip 2 is electrically connected to the drain terminal 7 via the solder 11 and the chip mounting conductor 6. A part of the drain terminal 7 (the side opposite to the side connected to the chip mounting conductor portion 6) is exposed to protrude from the side surface 8 c of the sealing resin portion 8.

ソース用端子（ソース端子、ソース接続用導体部、導体部）４およびゲート用端子（ゲート端子、ゲート接続用導体部、導体部）５は導電体からなり、例えばチップ搭載用導体部６と同種の金属材料からなる。ソース用端子４は、封止樹脂８内でソース用クリップ３ｓと半田１１を介して接合されて電気的に接続されている。このため、半導体チップ２のソースパッド電極２ｓは、半田１１、ソース用クリップ３ｓおよび半田１１を介して、ソース用端子４に電気的に接続されている。ソース用端子４の一部（ソース用クリップ３ｓに接合された側とは逆側）は、封止樹脂部８の側面８ｃから突出して露出されている。また、ゲート用端子５は、封止樹脂８内でゲート用クリップ３ｇと半田１１を介して接合されて電気的に接続されている。このため、半導体チップ２のゲートパッド電極２ｇは、半田１１、ゲート用クリップ３ｇおよび半田１１を介して、ゲート用端子５に電気的に接続されている。ゲート用端子５の一部（ゲート用クリップ３ｇに接合された側とは逆側）は、封止樹脂部８の側面８ｃから突出して露出されている。   The source terminal (source terminal, source connecting conductor part, conductor part) 4 and gate terminal (gate terminal, gate connecting conductor part, conductor part) 5 are made of a conductor, for example, the same kind as the chip mounting conductor part 6. Made of metal material. The source terminal 4 is joined and electrically connected to the source clip 3 s through the solder 11 in the sealing resin 8. For this reason, the source pad electrode 2 s of the semiconductor chip 2 is electrically connected to the source terminal 4 via the solder 11, the source clip 3 s and the solder 11. A part of the source terminal 4 (the side opposite to the side bonded to the source clip 3 s) protrudes from the side surface 8 c of the sealing resin portion 8 and is exposed. Further, the gate terminal 5 is joined and electrically connected in the sealing resin 8 via the gate clip 3 g and the solder 11. For this reason, the gate pad electrode 2 g of the semiconductor chip 2 is electrically connected to the gate terminal 5 via the solder 11, the gate clip 3 g, and the solder 11. A part of the gate terminal 5 (the side opposite to the side bonded to the gate clip 3g) is exposed to protrude from the side surface 8c of the sealing resin portion 8.

このように、封止樹脂部８の裏面８ｂで、チップ搭載用導体部６の下面６ｂが露出され、封止樹脂部８の側面８ｃで、ソース用端子４、ゲート用端子５およびドレイン用端子７のそれぞれの一部が突出して露出し、これら露出部（すなわちソース用端子４の露出部、ゲート用端子５の露出部、ドレイン用端子７の露出部およびチップ搭載用導体部６の露出部）が半導体装置１の外部端子（端子、外部接続用端子）として機能することができる。   Thus, the lower surface 6b of the chip mounting conductor 6 is exposed at the back surface 8b of the sealing resin portion 8, and the source terminal 4, the gate terminal 5 and the drain terminal are exposed at the side surface 8c of the sealing resin portion 8. 7 are projected and exposed, and these exposed portions (that is, the exposed portion of the source terminal 4, the exposed portion of the gate terminal 5, the exposed portion of the drain terminal 7 and the exposed portion of the chip mounting conductor portion 6) are exposed. ) Can function as external terminals (terminals, terminals for external connection) of the semiconductor device 1.

また、チップ搭載用導体部６は、半導体チップ２を搭載した領域以外の領域に開口部（孔）１６を有しており、封止樹脂部８は、チップ搭載用導体部６の開口部１６に重なる位置に、その開口部１６よりも小さい寸法（平面寸法、直径）の孔部（開口部）１７を有しており、この封止樹脂部８の孔部１７は、封止樹脂部８の上面８ａから裏面８ｂに貫通している。封止樹脂部８の孔部１７は、半導体装置１を実装基板またはヒートシンク（図示せず）などに固定する際に使用することができ、例えば孔部１７を介して半導体装置１をネジ留めすることができる。不要であれば、チップ搭載用導体部６の開口部１６や封止樹脂部８の孔部１７の形成を省略することもできる。   Further, the chip mounting conductor 6 has an opening (hole) 16 in a region other than the region where the semiconductor chip 2 is mounted, and the sealing resin portion 8 is the opening 16 of the chip mounting conductor 6. Is provided with a hole (opening) 17 having a size (planar dimension, diameter) smaller than that of the opening 16, and the hole 17 of the sealing resin portion 8 is formed by the sealing resin portion 8. It penetrates from the upper surface 8a to the rear surface 8b. The hole 17 of the sealing resin portion 8 can be used when the semiconductor device 1 is fixed to a mounting substrate or a heat sink (not shown). For example, the semiconductor device 1 is screwed through the hole 17. be able to. If unnecessary, the formation of the opening 16 of the chip mounting conductor 6 and the hole 17 of the sealing resin portion 8 can be omitted.

また、本実施の形態の半導体装置１では、チップ搭載用導体部６の上面（チップ搭載面）６ａに、突起部（凸状部、突出部）１５が形成されている。突起部１５は、チップ搭載用導体部６と同じ導体材料で一体的に形成されている。突起部１５は、チップ搭載用導体部６の上面６ａにおける半導体チップ２が平面的に重なる位置に設けられている。従って、半導体装置１においては、半導体チップ２の裏面２ｂの下方に突起部１５が配置されている。突起部１５は、チップ搭載用導体部６の上面６ａにおいて、半導体チップ２を搭載した状態で半導体チップ２の四隅からやや内側となる位置の４箇所に設ければ、より好ましい。詳細は後述するが、突起部１５は、半導体チップ２とチップ搭載用導体部６の上面６ａとの間の半田層（半導体チップ２とチップ搭載用導体部６の上面６ａとの間の半田１１からなる半田層）１１ａの厚みを厚くできるようにするために設けられたものである。   Further, in the semiconductor device 1 of the present embodiment, the protrusions (convex portions, protruding portions) 15 are formed on the upper surface (chip mounting surface) 6 a of the chip mounting conductor portion 6. The protrusion 15 is integrally formed of the same conductor material as that of the chip mounting conductor 6. The protrusion 15 is provided on the upper surface 6a of the chip mounting conductor 6 at a position where the semiconductor chip 2 overlaps in a planar manner. Therefore, in the semiconductor device 1, the protrusion 15 is disposed below the back surface 2 b of the semiconductor chip 2. It is more preferable that the protrusions 15 are provided at four positions on the upper surface 6a of the chip mounting conductor 6 with the semiconductor chip 2 mounted, at positions slightly inside from the four corners of the semiconductor chip 2. As will be described in detail later, the protrusion 15 is formed of a solder layer between the semiconductor chip 2 and the upper surface 6a of the chip mounting conductor 6 (solder 11 between the semiconductor chip 2 and the upper surface 6a of the chip mounting conductor 6). The solder layer 11a is provided in order to increase the thickness.

このように、本実施の形態の半導体装置１は、半導体チップ２と、半導体チップ２を半田１１（半田層１１ａ）を介して搭載するチップ搭載用導体部６（第１導体部）と、半導体チップ２とチップ搭載用導体部６の少なくとも一部とを封止する封止樹脂部とを有している。そして、この半導体装置１では、チップ搭載用導体部６の半導体チップ２を搭載する側の主面である上面６ａに突起部１５が形成されており、突起部１５が形成された上面６ａ上に半田１１（半田層１１ａ）を介して半導体チップ２が搭載されている。   As described above, the semiconductor device 1 according to the present embodiment includes the semiconductor chip 2, the chip mounting conductor portion 6 (first conductor portion) on which the semiconductor chip 2 is mounted via the solder 11 (solder layer 11a), the semiconductor It has the sealing resin part which seals the chip | tip 2 and at least one part of the chip | tip mounting conductor part 6. FIG. In the semiconductor device 1, the protrusion 15 is formed on the upper surface 6 a that is the main surface of the chip mounting conductor 6 on the side where the semiconductor chip 2 is mounted, and on the upper surface 6 a on which the protrusion 15 is formed. The semiconductor chip 2 is mounted via the solder 11 (solder layer 11a).

次に、本実施の形態の半導体装置の製造工程について説明する。図８は、本実施の形態の半導体装置１の製造工程を示す工程フロー図である。図９は、リードフレーム２１の製造工程を示す工程フロー図である。図１０〜図２２は、本実施の形態の半導体装置１の製造工程を示す要部平面図、要部断面図または説明図である。   Next, the manufacturing process of the semiconductor device of this embodiment will be described. FIG. 8 is a process flow diagram showing the manufacturing process of the semiconductor device 1 of the present embodiment. FIG. 9 is a process flowchart showing the manufacturing process of the lead frame 21. 10 to 22 are principal part plan views, principal part sectional views, or explanatory views showing the manufacturing process of the semiconductor device 1 of the present embodiment.

図１０〜図２２のうち、図１０、図１２、図１７、図１９および図２２は、同じ領域で異なる工程段階の平面図（要部平面図）であり、図１１、図１３、図１６、図１８、図２０、図２１および図２３は、同じ領域で異なる工程段階の断面図（要部断面図）である。また、図１４は、突起部１５を形成する本実施の形態の第１の手法の説明図であり、図１５は、突起部１５を形成する本実施の形態の第２の手法の説明図である。なお、図１０と図１１とは同じ工程段階に対応し、図１２と図１３とは同じ工程段階に対応し、図１７と図１８とは同じ工程段階に対応し、図１９と図２０とは同じ工程段階に対応し、図２２と図２３とは同じ工程段階に対応しており、図２１と同じ工程段階の平面図は、図１９と同様であるので、図示を省略している。また、図１１、図１３、図１６、図１８、図２０、図２１および図２３の断面図は、図１０に示されるＡ１−Ａ１線（Ａ１−Ａ１線は上記図１、図５および図７のＡ−Ａ線にほぼ相当する）に沿った断面にほぼ対応し、上記図３にほぼ相当する断面図である。   10 to 22, FIG. 10, FIG. 12, FIG. 17, FIG. 19, and FIG. 22 are plan views (main part plan views) of different process steps in the same region, and FIG. 18, FIG. 20, FIG. 21, and FIG. 23 are cross-sectional views (main-portion cross-sectional views) of different process steps in the same region. FIG. 14 is an explanatory diagram of the first method of the present embodiment for forming the protrusion 15, and FIG. 15 is an explanatory diagram of the second method of the present embodiment for forming the protrusion 15. is there. 10 and FIG. 11 correspond to the same process step, FIG. 12 and FIG. 13 correspond to the same process step, FIG. 17 and FIG. 18 correspond to the same process step, and FIG. Corresponds to the same process step, FIG. 22 and FIG. 23 correspond to the same process step, and the plan view of the same process step as FIG. 21 is the same as FIG. 11, 13, 16, 18, 20, 21, and 23 are cross-sectional views taken along the line A <b> 1-A <b> 1 shown in FIG. 10 (the line A <b> 1-A <b> 1 is the above-described FIG. 1, FIG. 5, and FIG. 7 is a cross-sectional view substantially corresponding to the cross section along line AA in FIG.

半導体装置１を製造するには、まず、半導体装置１製造用のリードフレーム（導電体部材）２１を準備する（ステップＳ１）。リードフレーム２１の製造工程について、説明する。   In order to manufacture the semiconductor device 1, first, a lead frame (conductor member) 21 for manufacturing the semiconductor device 1 is prepared (step S1). The manufacturing process of the lead frame 21 will be described.

リードフレーム２１を製造するには、例えば、銅（Ｃｕ）または銅合金などからなる金属板（銅合金板条）を、スタンピング（打抜き）や曲げ加工などにより加工する（ステップＳ１ａ）。これにより、図１０および図１１に示されるようなリードフレーム２１を製造することができる。この段階までは、公知のリードフレーム製造技術を用いることができる。本実施の形態とは異なり、突起部１５を設けない場合は、この段階でリードフレーム２１が完成するが、本実施の形態では、後述するように、リードフレーム２１のダイフレーム部２６（チップ搭載用導体部６）の上面２６ａに突起部１５を形成する。   In order to manufacture the lead frame 21, for example, a metal plate (copper alloy strip) made of copper (Cu) or a copper alloy or the like is processed by stamping (punching) or bending (step S1a). Thereby, the lead frame 21 as shown in FIGS. 10 and 11 can be manufactured. Up to this stage, a known lead frame manufacturing technique can be used. Unlike the present embodiment, when the protrusion 15 is not provided, the lead frame 21 is completed at this stage. However, in the present embodiment, as described later, the die frame portion 26 (chip mounting) of the lead frame 21 is completed. The projecting portion 15 is formed on the upper surface 26a of the conductor portion 6).

リードフレーム２１は、導電体からなる導電体部材であり、例えば銅（Ｃｕ）または銅合金などの金属材料により形成されている。図１０および図１１に示されるように、リードフレーム２１は、後でソース用端子４となるソース端子部（ソース用端子）２４と、後でゲート用端子５となるゲート端子部（ゲート用端子）２５と、後でドレイン用端子７となるドレイン端子部（ドレイン用端子）２７と、後でチップ搭載用導体部６となるダイフレーム部（チップ搭載用導体部）２６と、これらを支持するフレーム枠３０とを有しており、これらが一体的に形成されている。ソース端子部２４の一端はフレーム枠３０と連結され、ゲート端子部２５の一端はフレーム枠３０と連結され、ドレイン端子部２７の一端はフレーム枠３０と連結され、ドレイン端子部２７の他の一端はダイフレーム部２６と連結されている。   The lead frame 21 is a conductor member made of a conductor, and is formed of a metal material such as copper (Cu) or a copper alloy, for example. As shown in FIGS. 10 and 11, the lead frame 21 includes a source terminal portion (source terminal) 24 that later becomes the source terminal 4 and a gate terminal portion (gate terminal) that later becomes the gate terminal 5. ) 25, a drain terminal portion (drain terminal) 27 that will later become the drain terminal 7, a die frame portion (chip mounting conductor portion) 26 that will later become the chip mounting conductor portion 6, and these are supported. It has a frame 30 and these are integrally formed. One end of the source terminal portion 24 is connected to the frame frame 30, one end of the gate terminal portion 25 is connected to the frame frame 30, one end of the drain terminal portion 27 is connected to the frame frame 30, and the other end of the drain terminal portion 27. Is connected to the die frame portion 26.

次に、図１２および図１３に示されるように、リードフレーム２１のダイフレーム部２６の上面２６ａ（チップ搭載用導体部６の上面６ａに対応する面）に、突起部１５を形成する（ステップＳ１ｂ）。この際、突起部１５は、ダイフレーム部２６の上面２６ａ側から形成する。   Next, as shown in FIG. 12 and FIG. 13, the protrusion 15 is formed on the upper surface 26a of the die frame portion 26 of the lead frame 21 (the surface corresponding to the upper surface 6a of the chip mounting conductor portion 6) (step). S1b). At this time, the protruding portion 15 is formed from the upper surface 26 a side of the die frame portion 26.

ステップＳ１ｂでは、ダイフレーム部２６の上面２６ａ側からダイフレーム部２６の上面２６ａに突起部１５を形成するが、この際、半導体チップ２搭載用の導体部であるダイフレーム部２６の上面２６ａに、突起形成用部材である突起形成用ツール３１を押し込むこと（ダイフレーム部２６の上面２６ａ側からのパンチング）によって、突起部１５を形成することができる。好ましい具体的な手法としては、次のような２つの手法がある。   In step S1b, the protrusion 15 is formed on the upper surface 26a of the die frame portion 26 from the upper surface 26a side of the die frame portion 26. At this time, on the upper surface 26a of the die frame portion 26 that is a conductor portion for mounting the semiconductor chip 2. The protrusion 15 can be formed by pushing in the protrusion forming tool 31 which is a protrusion forming member (punching from the upper surface 26a side of the die frame part 26). There are two preferred methods as described below.

突起部１５を形成する第１の手法（以下これを第１の突起形成法と呼ぶ）は、図１４（図１４の（ａ）,（ｂ），（ｃ），（ｄ）の順に突起部１５が形成される）に示されるように、ダイフレーム部２６の上面２６ａの上方からダイフレーム部２６の上面２６ａに対して、突起形成用ツール３１（の先端３１ａ）を押し込んでから（打ち込んでから）、突起形成用ツール３１を横に移動（スライド）させることである。   The first method for forming the protrusion 15 (hereinafter referred to as the first protrusion formation method) is shown in FIG. 14 (FIG. 14 (a), (b), (c), (d) in order. 15 is formed), the protrusion forming tool 31 (the tip 31a) is pushed into the upper surface 26a of the die frame portion 26 from above the upper surface 26a of the die frame portion 26. ), And the protrusion forming tool 31 is moved (slid) sideways.

より具体的には、第１の突起形成法では、突起部１５形成前の図１４の（ａ）の状態から、図１４の（ｂ）に示されるように、ダイフレーム部２６の上面２６ａに対して突起形成用ツール３１を方向３２ａに押し込み（打ち込み、叩き付け）、それから、図１４の（ｃ）に示されるように、突起形成用ツール３１を方向３２ｂに移動させる。その後、図１４の（ｄ）に示されるように、突起形成用ツール３１を方向３２ａの反対方向に戻してダイフレーム部２６から突起形成用ツール３１を離れさせる動作を行う。   More specifically, in the first protrusion forming method, from the state of FIG. 14A before the protrusion 15 is formed, to the upper surface 26a of the die frame part 26 as shown in FIG. 14B. On the other hand, the protrusion forming tool 31 is pushed (dried and struck) in the direction 32a, and then the protrusion forming tool 31 is moved in the direction 32b as shown in FIG. Thereafter, as shown in FIG. 14D, the projection forming tool 31 is returned to the direction opposite to the direction 32 a to move the projection forming tool 31 away from the die frame portion 26.

この第１の突起形成法では、突起形成用ツール３１を最初にダイフレーム部２６の上面２６ａに押し込む（打ち込む）方向３２ａは、ダイフレーム部２６の上面２６ａに交差する方向であるが、ダイフレーム部２６の上面２６ａに垂直（ほぼ垂直）な方向であることが、好ましい。そして、ダイフレーム部２６の上面２６ａに対して方向３２ａに突起形成用ツール３１を押し込んでから、押し込まれた突起形成用ツール３１を移動させる方向３２ｂは、方向３２ａに交差する方向であり、ダイフレーム部２６の上面２６ａに平行（ほぼ平行）な方向であることが、好ましい。従って、方向３２ａと方向３２ｂとは互いにほぼ直交（ほぼ直交）した方向となることが、好ましい。   In this first projection forming method, the direction 32a in which the projection forming tool 31 is first pushed (dried) into the upper surface 26a of the die frame portion 26 is a direction intersecting the upper surface 26a of the die frame portion 26. A direction perpendicular (substantially perpendicular) to the upper surface 26a of the portion 26 is preferable. Then, after the projection forming tool 31 is pushed in the direction 32a with respect to the upper surface 26a of the die frame portion 26, the direction 32b in which the pushed projection forming tool 31 is moved is a direction intersecting the direction 32a. A direction parallel (substantially parallel) to the upper surface 26a of the frame portion 26 is preferable. Therefore, it is preferable that the direction 32a and the direction 32b are substantially orthogonal (substantially orthogonal) to each other.

第１の突起形成法において、方向３２ａで突起形成用ツール３１をダイフレーム部２６の上面２６ａに押し込む（打ち付ける）際には、突起形成用ツール３１がダイフレーム部２６を貫通しないが、突起形成用ツール３１の先端３１ａがダイフレーム部２６に入り込んで（押し込まれて）上面２６ａに窪み（凹部）１５ａが形成されるようにする。図１４の（ｂ）のように、方向３２ａに突起形成用ツール３１を押し込んだ段階では、ダイフレーム部２６の上面２６ａに窪み１５ａが形成されているが、窪み１５ａの横の金属（ダイフレーム部２６を構成する金属材料）の盛り上がりの高さは僅かであり、突起部１５はほとんど形成されていない。その後、図１４の（ｃ）のように、押し込まれた突起形成用ツール３１を方向３２ａに移動させることで、窪み１５ａの隣（横、近傍）に金属（ダイフレーム部２６を構成する金属材料）が寄せられて盛り上がることにより、窪み１５ａの隣（横、近傍）に、ダイフレーム部２６の上面２６ａが部分的に上部に突出した突起部１５が形成される。これにより、ダイフレーム部２６の上面２６ａに突起部１５を形成することができる。   In the first protrusion forming method, when the protrusion forming tool 31 is pushed (struck) into the upper surface 26a of the die frame part 26 in the direction 32a, the protrusion forming tool 31 does not penetrate the die frame part 26, but the protrusion formation The tip 31a of the working tool 31 enters the die frame portion 26 (becomes pushed) so that a recess (concave portion) 15a is formed on the upper surface 26a. As shown in FIG. 14B, when the projection forming tool 31 is pushed in the direction 32a, the recess 15a is formed on the upper surface 26a of the die frame portion 26. However, the metal (die frame) next to the recess 15a is formed. The raised height of the metal material constituting the portion 26 is slight, and the protruding portion 15 is hardly formed. After that, as shown in FIG. 14C, the metal 31 (metal material constituting the die frame portion 26) is adjacent to the recess 15a (side, near) by moving the pushed projection forming tool 31 in the direction 32a. ) Is raised, and a protrusion 15 is formed adjacent to the recess 15a (laterally, in the vicinity), with the upper surface 26a of the die frame part 26 partially protruding upward. Thereby, the protrusion 15 can be formed on the upper surface 26 a of the die frame portion 26.

突起形成用（突起形成用部材、パンチ、バイト）ツール３１は、例えば金属材料などの硬い材料からなり、先端（ダイフレーム部２６の上面２６ａに押し込む側の端部）３１ａが尖っており、突起形成用ツール３１先端３１ａを押し付ける（打ち込む）ことでダイフレーム部２６を変形可能（窪ませることが可能）な構成となっている。突起形成用ツール３１をパンチ（打抜き加工用と同様のパンチ）により構成すれば、リードフレーム加工用のパンチング装置を兼用でき、突起部１５を容易に形成できるようになる。   The protrusion forming (protrusion forming member, punch, bite) tool 31 is made of, for example, a hard material such as a metal material, and has a sharp tip 31a (an end on the side pushed into the upper surface 26a of the die frame portion 26). The die frame portion 26 can be deformed (can be depressed) by pressing (driving) the tip 31a of the forming tool 31. If the projection forming tool 31 is constituted by a punch (similar punch for punching), it can also be used as a punching device for lead frame processing, and the projection 15 can be easily formed.

突起部１５を形成する第２の手法（以下これを第２の突起形成法と呼ぶ）は、図１５に示されるように、ダイフレーム部２６の上面２６ａの上方から、ダイフレーム部２６の上面２６ａに、斜めに突起形成用ツール３１を押し込む（打ち込む）ことである。   As shown in FIG. 15, the second method for forming the protrusion 15 (hereinafter referred to as the second protrusion formation method) is performed from above the upper surface 26 a of the die frame portion 26 to the upper surface of the die frame portion 26. In other words, the projection forming tool 31 is obliquely pushed into (injected into) 26a.

より具体的には、第２の突起形成法では、図１５の（ａ）に示されるように、ダイフレーム部２６の上面２６ａに対して突起形成用ツール３１を方向３２ｃに押し込み（打ち込み、叩き付け）、それから、図１５の（ｂ）に示されるように、突起形成用ツール３１を方向３２ｃの反対方向に戻してダイフレーム部２６から突起形成用ツール３１を離れさせる動作を行う。この際、ダイフレーム部２６の上面２６ａに突起形成用ツール３１を押し込む（打ち込む）方向３２ｃは、ダイフレーム部２６の上面２６ａに垂直な方向から傾斜した方向である。   More specifically, in the second protrusion forming method, as shown in FIG. 15A, the protrusion forming tool 31 is pushed into the direction 32c against the upper surface 26a of the die frame portion 26 (driving and striking). Then, as shown in FIG. 15B, the projection forming tool 31 is returned to the direction opposite to the direction 32c and the projection forming tool 31 is separated from the die frame portion 26. At this time, a direction 32c in which the projection forming tool 31 is pushed (dried) into the upper surface 26a of the die frame portion 26 is a direction inclined from a direction perpendicular to the upper surface 26a of the die frame portion 26.

第２の突起形成法において、方向３２ｃで突起形成用ツール３１をダイフレーム部２６の上面２６ａに押し込む（打ち付ける）際には、突起形成用ツール３１がダイフレーム部２６を貫通しないが、突起形成用ツール３１の先端３１ａがダイフレーム部２６に入り込んで（押し込まれて）上面２６ａに窪み（凹部）１５ｂが形成されるようにする。この際、図１５の（ｂ）のように、突起形成用ツール３１をダイフレーム部２６の上面２６ａに対して斜めに（すなわち方向３２ｃに）押し込んでいるので、斜めに押し込まれた突起形成用ツール３１によって金属が盛り上げられて（寄せられて）窪み１５ｂの隣（横）に、ダイフレーム部２６の上面２６ａが部分的に上部に突出した突起部１５が形成される。これにより、ダイフレーム部２６の上面２６ａに突起部１５を形成することができる。   In the second protrusion forming method, when the protrusion forming tool 31 is pushed (struck) into the upper surface 26a of the die frame part 26 in the direction 32c, the protrusion forming tool 31 does not penetrate the die frame part 26, but the protrusion formation The tip 31a of the working tool 31 enters the die frame portion 26 (becomes pushed) so that a recess (concave portion) 15b is formed on the upper surface 26a. At this time, as shown in FIG. 15B, the projection forming tool 31 is pushed obliquely (that is, in the direction 32c) with respect to the upper surface 26a of the die frame portion 26. The metal is raised by the tool 31 (approached), and a protrusion 15 in which the upper surface 26a of the die frame part 26 partially protrudes is formed next to (sideways) the recess 15b. Thereby, the protrusion 15 can be formed on the upper surface 26 a of the die frame portion 26.

このようにしてリードフレーム２１の各ダイフレーム部２６の上面２６ａに突起部１５を形成した後、図１６に示されるように、突起部１５の高さを合わせるレベリングを行う（ステップＳ１ｃ）。   After forming the protrusions 15 on the upper surface 26a of each die frame part 26 of the lead frame 21 in this way, as shown in FIG. 16, leveling is performed to match the height of the protrusions 15 (step S1c).

ステップＳ１ｂの突起部１５形成工程では、リードフレーム２１の各ダイフレーム部２６の上面２６ａに少なくとも一つの突起部１５を形成するが、ダイフレーム部２６の上面２６ａに形成する突起部１５の数は、複数であることが好ましく、４つであれば更に好ましい。   In the projecting portion 15 forming step of step S1b, at least one projecting portion 15 is formed on the upper surface 26a of each die frame portion 26 of the lead frame 21, and the number of projecting portions 15 formed on the upper surface 26a of the die frame portion 26 is as follows. The number is preferably plural, and more preferably four.

しかしながら、リードフレーム２１の各ダイフレーム部２６の上面２６ａに複数の突起部１５を形成した場合、各ダイフレーム部２６において、複数の突起部１５の高さがばらつく可能性がある。このため、ステップＳ１ｃのレベリング工程により、リードフレーム２１の各ダイフレーム部２６の上面２６ａにおける各突起部１５の高さをそろえて、同じにする。例えば、図１６に示されるように、平坦面４１ａを有するパンチ４１などでリードフレーム２１の各ダイフレーム部２６の上面２６ａの複数の突起部１５を押す（押さえる）ことで、パンチ４１の平坦面４１ａによって各突起部１５の高さがそろえられる。但し、ステップＳ１ｃのレベリング工程では、突起部１５が完全につぶれてしまわないようにし、各突起部１５の高さ（ダイフレーム部２６の上面２６ａから各突起部１５の最上部までの高さ）が後述する半田厚みを確保するのに必要な高さ（好ましくは２００μｍ以上）を確保できるようにする。   However, when the plurality of protrusions 15 are formed on the upper surface 26 a of each die frame portion 26 of the lead frame 21, the height of the plurality of protrusions 15 may vary in each die frame portion 26. For this reason, the height of each protrusion 15 on the upper surface 26a of each die frame portion 26 of the lead frame 21 is made uniform by the leveling process of step S1c. For example, as shown in FIG. 16, by pressing (pressing) the plurality of protrusions 15 on the upper surface 26 a of each die frame portion 26 of the lead frame 21 with a punch 41 having a flat surface 41 a, the flat surface of the punch 41. The height of each protrusion 15 is made uniform by 41a. However, in the leveling process of step S1c, the protrusions 15 are not completely crushed, and the height of each protrusion 15 (the height from the upper surface 26a of the die frame part 26 to the top of each protrusion 15). However, the height (preferably 200 μm or more) necessary for securing the solder thickness described later can be secured.

このようにして、本実施の形態で用いられるリードフレーム２１が完成する。   In this way, the lead frame 21 used in the present embodiment is completed.

リードフレーム２１が準備された後、図１７および図１８に示されるように、リードフレーム２１のダイフレーム部２６の上面２６ａ上に半導体チップ２を半田ペースト（半田）５１ａを介して配置する（ステップＳ２）。この際、半導体チップ２の裏面２ｂ（すなわち裏面ドレイン電極２ｄ）が半田ペースト５１ａを介してリードフレーム２１のダイフレーム部２６の上面２６ａに対向するようにする。例えば、リードフレーム２１のダイフレーム部２６の上面２６ａ上に半田ペースト５１ａを塗布（配置）してから、その上に半導体チップ２を、半導体チップ２の表面２ａ側が上方を向き、半導体チップ２の裏面２ｂ側（裏面ドレイン電極２ｄ側）がリードフレーム２１のダイフレーム部２６の上面２６ａに対向するように、配置すればよい。半田ペースト５１ａの接着性（粘着性）により、リードフレーム２１のダイフレームに半導体チップ２が仮固定される。   After the lead frame 21 is prepared, as shown in FIGS. 17 and 18, the semiconductor chip 2 is disposed on the upper surface 26a of the die frame portion 26 of the lead frame 21 via the solder paste (solder) 51a (step). S2). At this time, the back surface 2b (that is, the back surface drain electrode 2d) of the semiconductor chip 2 is made to face the upper surface 26a of the die frame portion 26 of the lead frame 21 through the solder paste 51a. For example, a solder paste 51a is applied (arranged) on the upper surface 26a of the die frame portion 26 of the lead frame 21, and then the semiconductor chip 2 is placed thereon, and the surface 2a side of the semiconductor chip 2 is directed upward. What is necessary is just to arrange | position so that the back surface 2b side (back surface drain electrode 2d side) may oppose the upper surface 26a of the die frame part 26 of the lead frame 21. The semiconductor chip 2 is temporarily fixed to the die frame of the lead frame 21 by the adhesiveness (adhesiveness) of the solder paste 51a.

また、詳細は後述するが、本実施の形態では、半導体チップ２とチップ搭載用導体部６との間の半田層１１ａ（半田１１）の厚みを厚くできるようにするために、リードフレーム２１のダイフレーム部２６の上面２６ａ（チップ搭載用導体部６の上面６ａ）に突起部１５を形成している。このため、ステップＳ２でダイフレーム部２６の上面２６ａ上に半導体チップ２を半田ペースト５１ａを介して搭載した状態では、半導体チップ２の下にダイフレーム部２６の突起部１５が位置し、製造された半導体装置１においては、半導体チップ２の下にチップ搭載用導体部６の突起部１５が位置する必要がある。このため、上記ステップＳ１ｂでは、リードフレーム２１のダイフレーム部２６の上面２６ａにおいて、半導体チップ２搭載予定領域内に突起部１５を形成する必要がある。   Although details will be described later, in the present embodiment, in order to increase the thickness of the solder layer 11 a (solder 11) between the semiconductor chip 2 and the chip mounting conductor portion 6, The protrusion 15 is formed on the upper surface 26 a of the die frame portion 26 (the upper surface 6 a of the chip mounting conductor portion 6). For this reason, in a state where the semiconductor chip 2 is mounted on the upper surface 26a of the die frame portion 26 via the solder paste 51a in step S2, the protrusion 15 of the die frame portion 26 is located under the semiconductor chip 2 and manufactured. In the semiconductor device 1, the protrusion 15 of the chip mounting conductor 6 needs to be positioned under the semiconductor chip 2. For this reason, in the above step S1b, it is necessary to form the protrusions 15 in the region where the semiconductor chip 2 is to be mounted on the upper surface 26a of the die frame part 26 of the lead frame 21.

次に、図１９および図２０に示されるように、半導体チップ２およびソース端子部２４上にソース用クリップ３ｓを配置し、半導体チップ２およびゲート端子部２５上にゲート用クリップ３ｇを配置する（ステップＳ３）。この際、ソース用クリップ３ｓの一方の端部側が半導体チップ２のソースパッド電極２ｓ上に半田ペースト（半田）５１ｂを介して配置され、ソース用クリップ３ｓの他方の端部側がリードフレーム２１のソース端子部２４の端部（先端）上に半田ペースト（半田）５１ｂを介して配置されるようにする。また、ゲート用クリップ３ｇの一方の端部側が半導体チップ２のゲートパッド電極２ｇ上に半田ペースト５１ｂを介して配置され、ゲート用クリップ３ｇの他方の端部側がリードフレーム２１のゲート端子部２５の端部（先端）上に半田ペースト５１ｂを介して配置されるようにする。半田ペースト５１ｂの接着性（粘着性）により、ソース用クリップ３ｓおよびゲート用クリップ３ｇが仮固定される。   Next, as shown in FIGS. 19 and 20, the source clip 3 s is disposed on the semiconductor chip 2 and the source terminal portion 24, and the gate clip 3 g is disposed on the semiconductor chip 2 and the gate terminal portion 25 ( Step S3). At this time, one end side of the source clip 3 s is arranged on the source pad electrode 2 s of the semiconductor chip 2 via the solder paste (solder) 51 b, and the other end side of the source clip 3 s is the source of the lead frame 21. The terminal portion 24 is disposed on the end portion (tip end) via a solder paste (solder) 51b. Also, one end side of the gate clip 3g is disposed on the gate pad electrode 2g of the semiconductor chip 2 via the solder paste 51b, and the other end side of the gate clip 3g is the gate terminal portion 25 of the lead frame 21. It arrange | positions through the solder paste 51b on an edge part (tip). The source clip 3s and the gate clip 3g are temporarily fixed by the adhesiveness (adhesiveness) of the solder paste 51b.

次に、半田リフローを行う（ステップＳ４）。このステップＳ４の半田リフロー工程により、半田ペースト５１ａ，５１ｂは溶融、固化して半田１１となる。これにより、図２１に示されるように、半導体チップ２の裏面ドレイン電極２ｄとリードフレーム２１のダイフレーム部２６の上面２６ａとが半田１１（半田ペースト５１ａが溶融、固化した半田）を介して接合されて電気的に接続される。また、ソース用クリップ３ｓと半導体チップ２のソースパッド電極２ｓとが半田１１（半田ペースト５１ｂが溶融、固化した半田）を介して接合されて電気的に接続され、ソース用クリップ３ｓとリードフレーム２１のソース端子部２４とが半田１１（半田ペースト５１ｂが溶融、固化した半田）を介して接合されて電気的に接続される。また、ゲート用クリップ３ｇと半導体チップ２のゲートパッド電極２ｇとが半田１１（半田ペースト５１ｂが溶融、固化した半田）を介して接合されて電気的に接続され、ゲート用クリップ３ｇとリードフレーム２１のゲート端子部２５とが半田１１（半田ペースト５１ｂが溶融、固化した半田）を介して接合されて電気的に接続される。ステップＳ４の半田リフロー工程の後、必要に応じて洗浄を行い、フラックスなどを除去することもできる。   Next, solder reflow is performed (step S4). By the solder reflow process in step S4, the solder pastes 51a and 51b are melted and solidified to become the solder 11. Thus, as shown in FIG. 21, the back surface drain electrode 2d of the semiconductor chip 2 and the upper surface 26a of the die frame portion 26 of the lead frame 21 are joined via the solder 11 (solder in which the solder paste 51a is melted and solidified). To be electrically connected. Further, the source clip 3s and the source pad electrode 2s of the semiconductor chip 2 are joined and electrically connected via the solder 11 (solder in which the solder paste 51b is melted and solidified), and the source clip 3s and the lead frame 21 are connected. And the source terminal portion 24 are joined and electrically connected via the solder 11 (solder in which the solder paste 51b is melted and solidified). Further, the gate clip 3g and the gate pad electrode 2g of the semiconductor chip 2 are joined and electrically connected via the solder 11 (solder in which the solder paste 51b is melted and solidified), and the gate clip 3g and the lead frame 21 are connected. And the gate terminal portion 25 are joined and electrically connected via the solder 11 (solder in which the solder paste 51b is melted and solidified). After the solder reflow process in step S4, cleaning may be performed as necessary to remove flux and the like.

本実施の形態では、リードフレーム２１のダイフレーム部２６の上面２６ａに突起部１５を形成していたので、ステップＳ４の半田リフロー工程で、半導体チップ２の自重によって半導体チップ２が沈み込むのを突起部１５によって防ぐことができ、半導体チップ２とダイフレーム部２６の上面２６ａとの間に突起部１５の高さ分だけ半田１１（半田層１１ａ）の厚みを確保することができる。このため、最終的に製造された半導体装置１において、半導体チップ２とチップ搭載用導体部６との間の半田１１（すなわち半田層１１ａ）の厚みを厚くすることができる。   In the present embodiment, since the protrusion 15 is formed on the upper surface 26a of the die frame portion 26 of the lead frame 21, the semiconductor chip 2 is submerged by its own weight in the solder reflow process in step S4. The thickness of the solder 11 (solder layer 11a) can be secured by the height of the protrusion 15 between the semiconductor chip 2 and the upper surface 26a of the die frame portion 26. For this reason, in the finally manufactured semiconductor device 1, the thickness of the solder 11 (that is, the solder layer 11a) between the semiconductor chip 2 and the chip mounting conductor portion 6 can be increased.

また、ステップＳ４の半田リフロー工程中に半田（半田ペースト５１ａ，５１ｂ）が溶融した状態では、沈み込んだ半導体チップ２の裏面２ｂが突起部１５の上部に接して支えられる。その後、半田が固化して半田１１となった状態では、突起部１５の上部が半導体チップ２の裏面２ｂ（裏面ドレイン電極２ｄ）に接した状態となるが、半田の固化の仕方によっては、突起部１５の上部と半導体チップ２の裏面２ｂとの間に薄く半田１１が介在する場合もある。   Further, when the solder (solder pastes 51 a and 51 b) is melted during the solder reflow process in step S <b> 4, the back surface 2 b of the sinked semiconductor chip 2 is supported in contact with the upper portion of the protrusion 15. Thereafter, in a state where the solder is solidified to become the solder 11, the upper portion of the protrusion 15 is in contact with the back surface 2 b (back surface drain electrode 2 d) of the semiconductor chip 2, but depending on how the solder is solidified, the protrusion In some cases, the solder 11 is thinly interposed between the upper portion of the portion 15 and the back surface 2b of the semiconductor chip 2.

次に、樹脂封止工程（モールド工程、例えばトランスファモールド工程）を行って、図２２および図２３に示されるように、封止樹脂部８を形成し、半導体チップ２を封止樹脂部８によって封止する（ステップＳ５）。例えば、金型（図示せず）でリードフレーム２１を固定した後、その金型のキャビティ内に封止樹脂部８形成用の封止樹脂材料を注入（導入、充填）し、注入した封止樹脂材料を硬化して封止樹脂部８を形成することができる。封止樹脂部８を形成するための封止樹脂材料は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともでき、例えば、フィラーを含むエポキシ樹脂などを用いることができる。形成された封止樹脂部８は、半導体チップ２、ソース端子部２４、ゲート端子部２５、ダイフレーム部２６およびドレイン端子部２７を封止しているが、封止樹脂部８の底面でダイフレーム部２６の下面（裏面）２６ｂが露出し、封止樹脂部８の側面からソース端子部２４、ゲート端子部２５およびドレイン端子部２７の一部が突出して露出している。なお、ダイフレーム部２６の下面２６ｂは、上記チップ搭載用導体部６の下面６ｂに対応する。その後、必要に応じて、封止樹脂部８のバリ取りやリードフレーム２１のめっき処理（リードフレーム２１の封止樹脂部８から露出する導体部分上にめっき層を形成する処理）などを行うこともできる。   Next, a resin sealing step (a molding step, for example, a transfer molding step) is performed to form a sealing resin portion 8 as shown in FIGS. 22 and 23, and the semiconductor chip 2 is formed by the sealing resin portion 8. Sealing is performed (step S5). For example, after fixing the lead frame 21 with a mold (not shown), a sealing resin material for forming the sealing resin portion 8 is injected (introduced and filled) into the cavity of the mold, and the injected sealing The sealing resin portion 8 can be formed by curing the resin material. The sealing resin material for forming the sealing resin portion 8 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. For example, an epoxy resin including a filler may be used. it can. The formed sealing resin portion 8 seals the semiconductor chip 2, the source terminal portion 24, the gate terminal portion 25, the die frame portion 26 and the drain terminal portion 27, but the die is formed on the bottom surface of the sealing resin portion 8. The lower surface (back surface) 26 b of the frame portion 26 is exposed, and a part of the source terminal portion 24, the gate terminal portion 25, and the drain terminal portion 27 protrudes from the side surface of the sealing resin portion 8 and is exposed. Note that the lower surface 26 b of the die frame portion 26 corresponds to the lower surface 6 b of the chip mounting conductor portion 6. Thereafter, deburring of the sealing resin portion 8 and plating processing of the lead frame 21 (processing for forming a plating layer on the conductor portion exposed from the sealing resin portion 8 of the lead frame 21) are performed as necessary. You can also.

次に、リードフレーム２１を所定の位置で切断する（ステップＳ６）。例えば、図２２および図２３において、二点鎖線で示される切断線６１に沿ってリードフレーム２１を切断し、リードフレーム２１のうち封止樹脂８の外部にありかつソース端子部２４、ゲート端子部２５、ダイフレーム部２６およびドレイン端子部２７以外の部分を除去する。これにより、上記図１〜図７に示されるような、個片に分割された半導体装置１が得られる（製造される）。   Next, the lead frame 21 is cut at a predetermined position (step S6). For example, in FIG. 22 and FIG. 23, the lead frame 21 is cut along a cutting line 61 indicated by a two-dot chain line, and the lead frame 21 is outside the sealing resin 8 and has a source terminal portion 24 and a gate terminal portion. 25, parts other than the die frame part 26 and the drain terminal part 27 are removed. Thereby, the semiconductor device 1 divided into pieces as shown in FIGS. 1 to 7 is obtained (manufactured).

リードフレーム２１から切断されて分離されたソース端子部２４が半導体装置１のソース用端子４となり、リードフレーム２１から切断されて分離されたゲート端子部２５が半導体装置１のゲート用端子５となり、リードフレーム２１から切断されて分離されたドレイン端子部２７が半導体装置１のドレイン用端子７となる。また、ダイフレーム部２６が半導体装置１のチップ搭載用導体部６となる。   The source terminal portion 24 cut and separated from the lead frame 21 becomes the source terminal 4 of the semiconductor device 1, and the gate terminal portion 25 cut and separated from the lead frame 21 becomes the gate terminal 5 of the semiconductor device 1, The drain terminal portion 27 cut and separated from the lead frame 21 becomes the drain terminal 7 of the semiconductor device 1. Further, the die frame portion 26 becomes the chip mounting conductor portion 6 of the semiconductor device 1.

次に、本実施の形態の効果について、より詳細に説明する。   Next, the effect of this embodiment will be described in more detail.

半導体装置１において、半導体チップ２は半田１１（半田層１１ａ）を介してチップ搭載用導体部６上に搭載（ダイボンディング）されている。図２４は、本実施の形態の半導体装置１の要部断面図であり、半導体装置１において、チップ搭載用導体部６上に半田１１からなる半田層１１ａを介して半導体チップ２が搭載されて接合された状態が示されている。図２４では、半導体チップ２、チップ搭載用導体部６および半田層１１ａ以外は図示を省略している。また、図面の簡略化のために半導体チップ２の表面２ａおよび裏面２ｂの電極（ソースパッド電極２ｓ、ゲートパッド電極２ｇおよび裏面ドレイン電極）も図示を省略している。   In the semiconductor device 1, the semiconductor chip 2 is mounted (die-bonded) on the chip mounting conductor portion 6 via the solder 11 (solder layer 11a). FIG. 24 is a cross-sectional view of the main part of the semiconductor device 1 of the present embodiment. In the semiconductor device 1, the semiconductor chip 2 is mounted on the chip mounting conductor 6 via the solder layer 11a made of the solder 11. The joined state is shown. In FIG. 24, illustrations are omitted except for the semiconductor chip 2, the chip mounting conductor 6 and the solder layer 11a. Further, for the sake of simplification of the drawing, the illustration of the electrodes (source pad electrode 2s, gate pad electrode 2g, and back drain electrode) on the front surface 2a and back surface 2b of the semiconductor chip 2 is also omitted.

半導体チップ２を半田でダイボンディングしてから樹脂封止した半導体装置においては、半導体チップ２とチップ搭載用導体部６とは半田１１で接合されているが、半導体チップ２とチップ搭載用導体部６との熱膨張率の差に起因して、半導体チップ２とチップ搭載用導体部６との間の半田接合部に応力が発生し、疲労破壊が生じる可能性がある。これを解決するには、半導体チップ２をチップ搭載用導体部６とを接合する半田層１１ａ（半田１１からなる半田層）の厚みを厚くすることが有効である。しかしながら、半導体チップ２を半田を介してチップ搭載用導体部６に搭載する場合、半田リフロー工程で半導体チップ２の自重によって半田層１１ａの厚みが薄くなりやすい。このため、半導体チップ２とチップ搭載用導体部６との間の半田層１１ａの厚みを厚くできるような工夫が必要である。   In the semiconductor device in which the semiconductor chip 2 is die-bonded with solder and then resin-sealed, the semiconductor chip 2 and the chip mounting conductor 6 are joined with the solder 11, but the semiconductor chip 2 and the chip mounting conductor Due to the difference in coefficient of thermal expansion from 6, stress is generated at the solder joint between the semiconductor chip 2 and the chip mounting conductor 6, and fatigue failure may occur. In order to solve this, it is effective to increase the thickness of the solder layer 11a (solder layer made of the solder 11) for joining the semiconductor chip 2 to the chip mounting conductor portion 6. However, when the semiconductor chip 2 is mounted on the chip mounting conductor portion 6 via solder, the thickness of the solder layer 11a tends to be thin due to the weight of the semiconductor chip 2 in the solder reflow process. For this reason, it is necessary to devise such that the thickness of the solder layer 11a between the semiconductor chip 2 and the chip mounting conductor portion 6 can be increased.

そこで、本実施の形態では、リードフレーム２１のダイフレーム部２６の半導体チップ２を搭載する側の主面である上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）に突起部１５を形成しておき、突起部１５が形成されたダイフレーム部２６の上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）上に半田（半田ペースト５１ａ、半田リフロー後は半田１１）を介して半導体チップ２を搭載して接合する。ダイフレーム部２６の上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）に突起部１５を形成しておけば、半導体チップ２とダイフレーム部２６の上面２６ａとの間に突起部１５の高さ分だけ半田層（半田ペースト５１ａからなる半田層、半田リフロー後は半田１１からなる半田層１１ａ）の厚みを確保することができる。これにより、図２４に示されるように、製造された半導体装置１において、半導体チップ２とチップ搭載用導体部６との間の半田層１１ａ（半田１１からなる半田層１１ａ）の厚みＴ１（図２４参照）を厚くすることができ、半導体チップ２とチップ搭載用導体部６との熱膨張率が異なっても、厚い半田層１１ａによって熱応力を吸収または緩和できる。従って、熱サイクル試験による疲労破壊（半田接合部でのクラックの発生など）を抑制または防止することができ、半導体装置１の熱疲労寿命を向上でき、半導体装置１の信頼性を向上することができる。   Therefore, in the present embodiment, the protrusion 15 is formed on the upper surface 26a (that is, the upper surface 6a of the chip mounting conductor portion 6) which is the main surface of the die frame portion 26 of the lead frame 21 on the side where the semiconductor chip 2 is mounted. The semiconductor chip 2 is soldered onto the upper surface 26a of the die frame portion 26 where the protrusions 15 are formed (that is, the upper surface 6a of the chip mounting conductor portion 6) via solder (solder paste 51a, solder 11 after solder reflow). Is mounted and joined. If the protrusion 15 is formed on the upper surface 26 a of the die frame portion 26 (that is, the upper surface 6 a of the chip mounting conductor portion 6), the height of the protrusion 15 is increased between the semiconductor chip 2 and the upper surface 26 a of the die frame portion 26. The thickness of the solder layer (the solder layer made of the solder paste 51a, and the solder layer 11a made of the solder 11 after the solder reflow) can be ensured. Thus, as shown in FIG. 24, in the manufactured semiconductor device 1, the thickness T <b> 1 of the solder layer 11 a (solder layer 11 a made of solder 11) between the semiconductor chip 2 and the chip-mounting conductor portion 6 (FIG. 24). 24), even if the thermal expansion coefficients of the semiconductor chip 2 and the chip mounting conductor portion 6 are different, the thermal stress can be absorbed or alleviated by the thick solder layer 11a. Therefore, it is possible to suppress or prevent fatigue failure (such as generation of cracks at the solder joints) by the thermal cycle test, improve the thermal fatigue life of the semiconductor device 1, and improve the reliability of the semiconductor device 1. it can.

また、本実施の形態では、チップ搭載用導体部６の突起部１５で半田層１１ａの厚みを確保するので、半田層１１ａを厚くするために半田ペースト５１ａ中に金属ボールなどを混ぜる必要が無く、一般的な半田を用いることができる。このため、半田の材料コストを低減でき、半導体装置の製造コストを低減することができる。   In the present embodiment, since the thickness of the solder layer 11a is secured by the protrusion 15 of the chip mounting conductor portion 6, there is no need to mix a metal ball or the like in the solder paste 51a in order to increase the thickness of the solder layer 11a. Ordinary solder can be used. For this reason, the material cost of solder can be reduced and the manufacturing cost of a semiconductor device can be reduced.

また、本実施の形態では、リードフレーム２１の製造工程（加工工程）において、突起形成用ツール３１を用いてダイフレーム部２６の上面２６ａに容易かつ的確に突起部１５を形成できる。このため、リードフレーム加工工程とは関連性が薄いワイヤボンディング装置を用いてダイフレーム部２６の上面２６ａ上にワイヤバンプを形成することで半田層１１ａを厚くする場合などに比べて、半導体装置の製造工程を簡略化でき、また、半導体装置の製造コストを低減できる。   In the present embodiment, the protrusion 15 can be easily and accurately formed on the upper surface 26 a of the die frame 26 using the protrusion forming tool 31 in the manufacturing process (processing process) of the lead frame 21. For this reason, compared with the case where the solder layer 11a is made thicker by forming wire bumps on the upper surface 26a of the die frame portion 26 using a wire bonding apparatus that is not closely related to the lead frame processing step, the semiconductor device is manufactured. The process can be simplified and the manufacturing cost of the semiconductor device can be reduced.

また、本実施の形態では、半導体チップ２とチップ搭載用導体部６との間の半田層１１ａ（半田１１）の厚みＴ１を厚くするために突起部１５を設けているので、各突起部１５の高さ（チップ搭載用導体部６の上面６ａの上面６ａから各突起部１５の最上部までの高さ）Ｈ１は、２００μｍ以上（Ｈ１≧２００μｍ）であることが好ましい。これにより、半導体チップ２とチップ搭載用導体部６の上面６ａとの間の半田層１１ａの厚みＴ１を２００μｍ以上（Ｔ１≧２００μｍ）とすることができる。これにより、半田層１１ａによる応力緩和効果を高めて、半導体装置１の熱疲労寿命を的確に向上し、半導体装置１の信頼性をより的確に向上することができる。   In the present embodiment, since the protrusions 15 are provided to increase the thickness T1 of the solder layer 11a (solder 11) between the semiconductor chip 2 and the chip mounting conductor 6, each protrusion 15 The height H1 (the height from the upper surface 6a of the upper surface 6a of the chip mounting conductor 6 to the top of each protrusion 15) is preferably 200 μm or more (H1 ≧ 200 μm). Thereby, the thickness T1 of the solder layer 11a between the semiconductor chip 2 and the upper surface 6a of the chip mounting conductor portion 6 can be set to 200 μm or more (T1 ≧ 200 μm). Thereby, the stress relaxation effect by the solder layer 11a can be enhanced, the thermal fatigue life of the semiconductor device 1 can be improved accurately, and the reliability of the semiconductor device 1 can be improved more accurately.

リードフレーム２１のダイフレーム部２６の上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）に突起部（突起部１５に相当するもの）を形成する方法として、リードフレーム２１のダイフレーム部２６の下面２６ｂ（すなわちチップ搭載用導体部６の下面６ｂ）側から押し出し加工することによって、ダイフレーム部２６の上面２６ａに突起部を形成することも考えられる。しかしながら、このダイフレーム部２６の下面２６ｂ側からの押し出し加工でダイフレーム部２６の上面２６ａに突起部を形成する方法では、ダイフレーム部２６（チップ搭載用導体部６）の厚みＴ２（図３，図２３，図２４参照）が厚いと、突起部を形成しにくい。半導体チップ２が電力増幅用の半導体チップである場合、半導体チップ２の発熱量が大きいため、チップ搭載用導体部６の厚みＴ２を厚くして半導体チップ２の熱をチップ搭載用導体部６に逃げやすくするが、この場合、ダイフレーム部２６（チップ搭載用導体部６）の厚みＴ２が厚いことから、ダイフレーム部２６の下面２６ｂ側からの押し出し加工では、ダイフレーム部２６の上面２６ａに突起部を形成しにくい。   As a method of forming a protrusion (corresponding to the protrusion 15) on the upper surface 26a of the die frame portion 26 of the lead frame 21 (that is, the upper surface 6a of the chip mounting conductor portion 6), the die frame portion 26 of the lead frame 21 It is also conceivable to form a protrusion on the upper surface 26a of the die frame portion 26 by extruding from the lower surface 26b (that is, the lower surface 6b of the chip mounting conductor portion 6). However, in the method of forming protrusions on the upper surface 26a of the die frame portion 26 by extrusion from the lower surface 26b side of the die frame portion 26, the thickness T2 of the die frame portion 26 (chip mounting conductor portion 6) (FIG. 3). , FIG. 23 and FIG. 24) are thick, it is difficult to form a protrusion. When the semiconductor chip 2 is a semiconductor chip for power amplification, the heat generation amount of the semiconductor chip 2 is large. Therefore, the thickness T2 of the chip mounting conductor 6 is increased and the heat of the semiconductor chip 2 is transferred to the chip mounting conductor 6. In this case, since the thickness T2 of the die frame part 26 (chip mounting conductor part 6) is thick, in the extrusion process from the lower surface 26b side of the die frame part 26, the upper surface 26a of the die frame part 26 is applied. Protrusions are difficult to form.

また、ダイフレーム部２６の下面２６ｂ側からの押し出し加工でダイフレーム部２６の上面２６ａに突起部を形成する方法では、チップ搭載用導体部６の下面６ｂに窪み部が形成されてしまうが、チップ搭載用導体部６の下面６ｂを封止樹脂部８から露出させた場合、チップ搭載用導体部６の露出面（下面６ｂ）が平坦ではなく、窪み部が形成された状態となってしまう。封止樹脂部８から露出するチップ搭載用導体部６の下面６ｂをヒートシンクなどに接続する場合、チップ搭載用導体部６の下面６ｂに窪み部があると、窪み部の分、チップ搭載用導体部６の下面６ｂとヒートシンクとの接触面積が小さくなり、半導体装置の熱をヒートシンクへ伝導させる効率が低下する可能性がある。   Further, in the method of forming a protrusion on the upper surface 26a of the die frame portion 26 by extrusion from the lower surface 26b side of the die frame portion 26, a recess is formed on the lower surface 6b of the chip mounting conductor portion 6. When the lower surface 6b of the chip mounting conductor portion 6 is exposed from the sealing resin portion 8, the exposed surface (lower surface 6b) of the chip mounting conductor portion 6 is not flat and a hollow portion is formed. . When the lower surface 6b of the chip mounting conductor portion 6 exposed from the sealing resin portion 8 is connected to a heat sink or the like, if there is a dent on the lower surface 6b of the chip mounting conductor portion 6, the chip mounting conductor corresponds to the dent portion. There is a possibility that the contact area between the lower surface 6b of the part 6 and the heat sink is reduced, and the efficiency of conducting the heat of the semiconductor device to the heat sink may be reduced.

そこで、本実施の形態では、上記ステップＳ１ｂにおいて、リードフレーム２１のダイフレーム部２６の上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）側から、ダイフレーム部２６の上面２６ａに、突起部１５を形成する。具体的な手法としては、上記第１の突起形成法または上記第２の突起形成法を用いることができる。   Therefore, in the present embodiment, in step S1b, the protrusions are formed on the upper surface 26a of the die frame portion 26 from the upper surface 26a side of the die frame portion 26 of the lead frame 21 (that is, the upper surface 6a of the chip mounting conductor portion 6). 15 is formed. As a specific method, the first protrusion formation method or the second protrusion formation method can be used.

本実施の形態では、リードフレーム２１のダイフレーム部２６の上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）側から、ダイフレーム部２６の上面２６ａに、突起部１５を形成するので、ダイフレーム部２６（チップ搭載用導体部６）の厚みＴ２が厚くても、ダイフレーム部２６の上面２６ａに突起部１５を的確に形成することができる。このため、半導体装置１のチップ搭載用導体部６の厚みＴ２を厚くすることが可能となり、半導体装置１において、半導体チップ２で生じた熱をチップ搭載用導体部６に効率的に逃がすことができるようになり、半導体装置１の放熱特性を向上することができる。   In this embodiment, the protrusion 15 is formed on the upper surface 26a of the die frame portion 26 from the upper surface 26a side of the die frame portion 26 of the lead frame 21 (that is, the upper surface 6a of the chip mounting conductor portion 6). Even if the thickness T2 of the frame portion 26 (chip mounting conductor portion 6) is large, the protrusion 15 can be accurately formed on the upper surface 26a of the die frame portion 26. For this reason, it is possible to increase the thickness T2 of the chip mounting conductor portion 6 of the semiconductor device 1, and in the semiconductor device 1, the heat generated in the semiconductor chip 2 can be efficiently released to the chip mounting conductor portion 6. As a result, the heat dissipation characteristics of the semiconductor device 1 can be improved.

また、本実施の形態では、リードフレーム２１のダイフレーム部２６の上面２６ａ（すなわちチップ搭載用導体部６の上面６ａ）側から、ダイフレーム部２６の上面２６ａに、突起部１５を形成するので、突起部１５を形成する際にダイフレーム部２６の下面２６ｂに窪み部などが形成されない。このため、チップ搭載用導体部６の下面６ｂをほぼ平坦にすることができ、封止樹脂部８から露出するチップ搭載用導体部６の下面６ｂをヒートシンクなどに接続する場合に、チップ搭載用導体部６の下面６ｂとヒートシンクとの密着性を高めることができ、半導体装置１の熱をヒートシンクへ伝導させる効率を向上することができる。   In the present embodiment, the protrusion 15 is formed on the upper surface 26a of the die frame portion 26 from the upper surface 26a side of the die frame portion 26 of the lead frame 21 (that is, the upper surface 6a of the chip mounting conductor portion 6). When the protrusion 15 is formed, a recess or the like is not formed on the lower surface 26b of the die frame portion 26. For this reason, the lower surface 6b of the chip mounting conductor portion 6 can be made substantially flat, and when the lower surface 6b of the chip mounting conductor portion 6 exposed from the sealing resin portion 8 is connected to a heat sink, etc. Adhesion between the lower surface 6b of the conductor portion 6 and the heat sink can be improved, and the efficiency of conducting the heat of the semiconductor device 1 to the heat sink can be improved.

また、本実施の形態では、ステップＳ１ｂの突起部１５形成工程では、リードフレーム２１の各ダイフレーム部２６の上面２６ａに少なくとも一つの突起部１５を形成する。但し、突起部１５の数が少なすぎると、半導体チップ２とチップ搭載用導体部６との間の半田層１１ａの厚みＴ１の確保が難しくなる。このため、ダイフレーム部２６の上面２６ａに形成する突起部１５の数は、複数であることが好ましく、４つ以上であれば更に好ましく、これにより、ステップＳ４の半田リフロー工程で半導体チップ２の沈み込みを突起部１５で的確に支えることができ、半導体チップ２とチップ搭載用導体部６との間の半田層１１ａの厚みＴ１を的確に厚くすることができる。また、突起部１５により半田層１１ａの厚みＴ１は厚くできるが、突起部１５の数が多すぎると、ステップＳ１ｂの突起部１５形成工程に要する時間が長くなる。このため、ダイフレーム部２６の上面２６ａに形成する突起部１５の数は、１つの半導体チップ２搭載予定領域に対して４つであることが最も好ましい。この場合、４つの突起部１５は、ダイフレーム部２６の上面２６ａ（チップ搭載用導体部６の上面６ａ）において、半導体チップ２を搭載した状態で半導体チップ２の四隅からやや内側となる位置の４箇所に設ければ、より好ましく、これにより、ステップＳ４の半田リフロー工程で半導体チップ２の沈み込みを突起部１５で効率よく支えることができるようになる。   In the present embodiment, at least one protrusion 15 is formed on the upper surface 26a of each die frame part 26 of the lead frame 21 in the protrusion 15 forming step of step S1b. However, if the number of the protrusions 15 is too small, it is difficult to ensure the thickness T1 of the solder layer 11a between the semiconductor chip 2 and the chip mounting conductor 6. For this reason, the number of the protrusions 15 formed on the upper surface 26a of the die frame part 26 is preferably plural, and more preferably four or more. Thereby, in the solder reflow process of step S4, the semiconductor chip 2 The sinking can be accurately supported by the protrusion 15, and the thickness T 1 of the solder layer 11 a between the semiconductor chip 2 and the chip mounting conductor 6 can be accurately increased. Moreover, although the thickness T1 of the solder layer 11a can be increased by the protrusions 15, if the number of the protrusions 15 is too large, the time required for the protrusion 15 forming step in step S1b becomes longer. For this reason, it is most preferable that the number of the protrusions 15 formed on the upper surface 26 a of the die frame portion 26 is four for one semiconductor chip 2 planned mounting region. In this case, the four protrusions 15 are located on the upper surface 26a of the die frame portion 26 (the upper surface 6a of the chip mounting conductor portion 6) at a position slightly inward from the four corners of the semiconductor chip 2 in a state where the semiconductor chip 2 is mounted. It is more preferable to provide it at four locations. This enables the protrusion 15 to efficiently support the sinking of the semiconductor chip 2 in the solder reflow process of step S4.

また、本実施の形態は、半導体チップ２をチップ搭載用導体部６上に半田１１（半田層１１ａ）を介して搭載した半導体装置に関するものであり、半導体チップ２の裏面２ｂに電極（裏面電極）が形成されている場合に適用すれば、効果が大きい。従って、上記のように表面２ａと裏面２ｂの両面に電極を有する半導体チップ（すなわち表面電極と裏面電極とを有する半導体チップ）を半導体チップ２として用いる場合に本実施の形態を適用すれば、効果が大きい。   Further, the present embodiment relates to a semiconductor device in which the semiconductor chip 2 is mounted on the chip mounting conductor portion 6 via the solder 11 (solder layer 11a), and an electrode (back surface electrode) is formed on the back surface 2b of the semiconductor chip 2. If it is applied to the case where the above is formed, the effect is great. Therefore, if the present embodiment is applied to the case where a semiconductor chip having electrodes on both the front surface 2a and the back surface 2b as described above (that is, a semiconductor chip having a front electrode and a back electrode) is used as the semiconductor chip 2, the effect can be obtained. Is big.

また、本実施の形態で用いる半導体チップ２は、種々の半導体素子を形成した半導体チップを用いることができ、上記のようなトレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された半導体チップに限定されず、それ以外の種々の半導体チップを用いることもできる。   Further, as the semiconductor chip 2 used in the present embodiment, a semiconductor chip in which various semiconductor elements are formed can be used. A vertical power MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a trench gate structure as described above. ) Is not limited to the semiconductor chip formed, and various other semiconductor chips can also be used.

但し、本実施の形態の半導体装置１は、半導体チップ２の裏面２ｂを半田１１を介してチップ搭載用導体部６に接合しており、半導体チップ２の発熱をチップ搭載用導体部６に逃がすことができる。また、本実施の形態では、放熱特性を向上するためにチップ搭載用導体部６を厚くしても、上記のように突起部１５を的確に形成できる。このため、半導体チップ２として発熱量が大きい半導体チップ、例えばパワーＭＩＳＦＥＴ等のようなパワートランジスタが形成された半導体チップ（電力増幅用の半導体増幅素子が形成された半導体チップ）を用いる場合に本実施の形態を適用すれば、効果が大きい。上記のようなトレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴが形成された半導体チップは、動作時の発熱量が比較的大きいので、トレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴが形成された半導体チップを半導体チップ２として用いる場合に本実施の形態を適用すれば、より効果が大きい。また、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)またはＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成された半導体チップを半導体チップ２に用いる場合に本実施の形態を適用しても、効果が大きい。   However, in the semiconductor device 1 of the present embodiment, the back surface 2b of the semiconductor chip 2 is joined to the chip mounting conductor portion 6 via the solder 11, and the heat generated by the semiconductor chip 2 is released to the chip mounting conductor portion 6. be able to. Further, in the present embodiment, the protrusion 15 can be accurately formed as described above even if the chip mounting conductor 6 is made thicker in order to improve the heat dissipation characteristics. Therefore, when the semiconductor chip 2 is a semiconductor chip having a large calorific value, for example, a semiconductor chip on which a power transistor such as a power MISFET is formed (a semiconductor chip on which a semiconductor amplifying element for power amplification is formed) is used. If the form is applied, the effect is great. Since the semiconductor chip on which the vertical power MISFET having the trench gate structure as described above is formed has a relatively large amount of heat generated during operation, the semiconductor on which the vertical power MISFET having the trench gate structure is formed. If this embodiment is applied when a chip is used as the semiconductor chip 2, the effect is greater. Further, the present embodiment is applied when a semiconductor chip on which an LDMOSFET (Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor) or IGBT (Insulated Gate Bipolar Transistor) is used for the semiconductor chip 2. The effect is great.

また、本実施の形態では、チップ搭載用導体部６を厚くしても、上記のように突起部１５を的確に形成できる。このため、半導体チップ２を半田１１ｄを介して搭載するチップ搭載用導体部６が厚い場合に、本実施の形態を適用すれば、効果が大きい。例えば、チップ搭載用導体部６の厚みＴ２が１．５ｍｍ以上（Ｔ２≧１．５ｍｍ）の場合に、本実施の形態を適用すれば、より効果が大きい。   Further, in the present embodiment, even if the chip mounting conductor 6 is thickened, the protrusion 15 can be accurately formed as described above. For this reason, if this embodiment is applied when the chip mounting conductor portion 6 on which the semiconductor chip 2 is mounted via the solder 11d is thick, the effect is great. For example, when the present embodiment is applied when the thickness T2 of the chip mounting conductor portion 6 is 1.5 mm or more (T2 ≧ 1.5 mm), the effect is greater.

また、半導体チップ２とチップ搭載用導体部６との熱膨張率の差に起因して両者の間の半田接合部（半田層１１ａ）に発生する応力は、半導体チップ２の平面寸法が大きくなるほど、大きくなる。このため、半導体チップ２の平面寸法が大きい場合に、本実施の形態を適用すれば、より効果が大きい。例えば、半導体チップ２の平面寸法が、一辺（平面四角形状の一辺）の長さＬ１（図２４参照）が１０ｍｍ以上の場合に、本実施の形態を適用すれば、より効果が大きい。   Further, the stress generated at the solder joint (solder layer 11a) between the semiconductor chip 2 and the chip mounting conductor 6 due to the difference in thermal expansion coefficient between the semiconductor chip 2 and the chip mounting conductor 6 increases as the planar dimension of the semiconductor chip 2 increases. ,growing. For this reason, if this embodiment is applied when the planar dimension of the semiconductor chip 2 is large, the effect is greater. For example, when the planar dimension of the semiconductor chip 2 is such that the length L1 (see FIG. 24) of one side (one side of the planar quadrangular shape) is 10 mm or more, the present embodiment is more effective.

また、本実施の形態では、半導体チップ２のソースパッド電極２ｓとリードフレーム２１のソース端子部２４との間をソース用クリップ３ｓによって接続し、半導体チップ２のゲートパッド電極２ｇとリードフレーム２１のゲート端子部２５との間をゲート用クリップ３ｇによって接続している。他の形態として、ボンディングワイヤなどを用いて、半導体チップ２のソースパッド電極２ｓとリードフレーム２１のソース端子部２４との間、および半導体チップ２のゲートパッド電極２ｇとリードフレーム２１のゲート端子部２５との間を接続することもできる。但し、ソース用クリップ３ｓおよびゲート用クリップ３ｇを用いた方が、半導体チップ２のソースパッド電極２ｓとリードフレーム２１のソース端子部２４との間、および半導体チップ２のゲートパッド電極２ｇとリードフレーム２１のゲート端子部２５との間の電気抵抗を低減できるので、より好ましい。   In the present embodiment, the source pad electrode 2s of the semiconductor chip 2 and the source terminal portion 24 of the lead frame 21 are connected by the source clip 3s, and the gate pad electrode 2g of the semiconductor chip 2 and the lead frame 21 are connected. The gate terminal portion 25 is connected by a gate clip 3g. As another form, using bonding wires or the like, between the source pad electrode 2 s of the semiconductor chip 2 and the source terminal portion 24 of the lead frame 21, and between the gate pad electrode 2 g of the semiconductor chip 2 and the gate terminal portion of the lead frame 21. 25 can also be connected. However, the source clip 3s and the gate clip 3g are used between the source pad electrode 2s of the semiconductor chip 2 and the source terminal portion 24 of the lead frame 21 and between the gate pad electrode 2g of the semiconductor chip 2 and the lead frame. This is more preferable because the electrical resistance between the gate terminal portion 25 and the gate terminal portion 21 can be reduced.

図２５は、本発明の他の実施の形態の半導体装置１ａの断面図であり、上記図３に対応するものである。図２６は、図２５の半導体装置１ａで用いられるソース用クリップ３ｓの平面図であり、半導体チップ２の表面２ａに接続される側の面が示されている。また、半導体装置１ａの平面図は、上記図１，図２，図５〜図７とほぼ同様であるので、ここではその図示を省略する。   FIG. 25 is a cross-sectional view of a semiconductor device 1a according to another embodiment of the present invention, and corresponds to FIG. FIG. 26 is a plan view of the source clip 3 s used in the semiconductor device 1 a of FIG. 25, and shows a surface on the side connected to the surface 2 a of the semiconductor chip 2. The plan view of the semiconductor device 1a is substantially the same as that shown in FIGS. 1, 2, and 5 to 7, and the illustration thereof is omitted here.

図２５の半導体装置１ａでは、チップ搭載用導体部６の上面６ａに突起部１５を設けるだけでなく、図２５および図２６に示されるように、更に、ソース用クリップ３ｓのソースパッド電極２ｓに半田１１を介して対向する側の面に、突起部１５と同様の突起部１５ｃを設けている。ソース用クリップ３ｓの突起部１５ｃは、ダイフレーム部２６（チップ搭載用導体部６）の突起部１５と同様にして形成することができる。ソース用クリップ３ｓにも突起部１５ｃを形成したことにより、ソース用クリップ３ｓと半導体チップ２のソースパッド電極２ｓとの間の半田層１１ｂ（半田１１からなる半田層）の厚みを厚くすることができる。このため、ソース用クリップ３ｓと半導体チップ２との熱膨張率の差に起因して両者の間の半田接合部（半田層１１ｂ）に発生する応力を、厚い半田層１１ｂで吸収または緩和できるので、熱サイクル試験による疲労破壊（半田接合部でのクラックの発生など）を更に抑制できる。従って、半導体装置の熱疲労寿命を更に向上させ、半導体装置１ａの信頼性をより向上することができる。   In the semiconductor device 1a of FIG. 25, not only is the protrusion 15 provided on the upper surface 6a of the chip mounting conductor 6, but also the source pad electrode 2s of the source clip 3s as shown in FIG. 25 and FIG. A protruding portion 15 c similar to the protruding portion 15 is provided on the surface facing the solder 11. The protruding portion 15c of the source clip 3s can be formed in the same manner as the protruding portion 15 of the die frame portion 26 (chip mounting conductor portion 6). By forming the protrusion 15c on the source clip 3s, the thickness of the solder layer 11b (solder layer made of the solder 11) between the source clip 3s and the source pad electrode 2s of the semiconductor chip 2 can be increased. it can. For this reason, the thick solder layer 11b can absorb or alleviate the stress generated at the solder joint (solder layer 11b) between the source clip 3s and the semiconductor chip 2 due to the difference in coefficient of thermal expansion. Further, fatigue failure due to a thermal cycle test (such as generation of cracks at a solder joint) can be further suppressed. Therefore, the thermal fatigue life of the semiconductor device can be further improved, and the reliability of the semiconductor device 1a can be further improved.

但し、ソース用クリップ３ｓおよびゲート用クリップ３ｇと半導体チップ２との半田接合部に比べて、チップ搭載用導体部６と半導体チップ２との半田接合部の方が、半田接合面積が大きいため、発生する熱応力も大きくなる。また、ソース用クリップ３ｓおよびゲート用クリップ３ｇと半導体チップ２との半田接合部に比べて、チップ搭載用導体部６と半導体チップ２との半田接合部の方が、半田リフロー中に半導体チップ２の自重の分だけ沈み込みやすく、形成される半田層が薄くなりやすい。このため、半導体装置の熱疲労寿命を向上させて、半導体装置の信頼性を向上させる上では、半導体チップ２の下部のチップ搭載用導体部６の上面６ａに突起部１５を設けることが最も重要である。   However, since the solder joint portion between the chip mounting conductor portion 6 and the semiconductor chip 2 has a larger solder joint area than the solder joint portion between the source clip 3s and the gate clip 3g and the semiconductor chip 2, The generated thermal stress is also increased. In addition, the solder joint between the chip mounting conductor 6 and the semiconductor chip 2 is more likely to occur during the solder reflow than the solder joint between the source clip 3 s and the gate clip 3 g and the semiconductor chip 2. It is easy to sink due to its own weight, and the formed solder layer tends to be thin. Therefore, in order to improve the thermal fatigue life of the semiconductor device and improve the reliability of the semiconductor device, it is most important to provide the protrusion 15 on the upper surface 6a of the chip mounting conductor portion 6 below the semiconductor chip 2. It is.

また、ゲート用クリップ３ｇのゲートパッド電極２ｇに半田１１を介して対向する側の面に、突起部１５ｃと同様の突起部を設けることもできる。これにより、ゲート用クリップ３ｇと半導体チップ２のゲートパッド電極２ｇとの間の半田層（半田１１からなる半田層）の厚みを厚くすることができるので、ゲート用クリップ３ｇと半導体チップ２との熱膨張率の差に起因して両者の間の半田接合部に発生する応力を吸収または緩和でき、熱サイクル試験による疲労破壊を更に抑制できる。但し、ソースパッド電極２ｓに比べて、ゲートパッド電極２ｇは面積が小さいため、ソースパッド電極２ｓとソース用クリップ３ｓとの半田接合部に比べて、ゲートパッド電極２ｇとゲート用クリップ３ｇとの半田接合部には熱応力がかかりにくい。このため、突起部を設ける効果は、チップ搭載用導体部６、ソース用クリップ３ｓおよびゲートパッド電極２ｇのうち、チップ搭載用導体部６が最も大きく、ソース用クリップ３ｓが次に大きい。   Also, a protrusion similar to the protrusion 15c can be provided on the surface of the gate clip 3g facing the gate pad electrode 2g via the solder 11. As a result, the thickness of the solder layer (solder layer made of solder 11) between the gate clip 3g and the gate pad electrode 2g of the semiconductor chip 2 can be increased. The stress generated at the solder joint between the two due to the difference in thermal expansion coefficient can be absorbed or relaxed, and fatigue failure due to the thermal cycle test can be further suppressed. However, since the area of the gate pad electrode 2g is smaller than that of the source pad electrode 2s, the solder between the gate pad electrode 2g and the gate clip 3g is smaller than the solder joint between the source pad electrode 2s and the source clip 3s. Thermal stress is unlikely to be applied to the joint. For this reason, the effect of providing the protrusion is the largest in the chip mounting conductor portion 6 among the chip mounting conductor portion 6, the source clip 3s, and the gate pad electrode 2g, and the source clip 3s is the next largest.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、導体部に半導体チップを半田を介して搭載して樹脂封止した半導体装置およびその製造技術に適用して有効である。   INDUSTRIAL APPLICABILITY The present invention is effective when applied to a semiconductor device in which a semiconductor chip is mounted on a conductor portion via solder and sealed with resin, and a manufacturing technique thereof.

本発明の一実施の形態である半導体装置の上面図である。It is a top view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の下面図である。It is a bottom view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の他の断面図である。It is another sectional view of a semiconductor device which is an embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の他の平面透視図である。It is another plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の他の平面透視図である。It is another plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造に用いられるリードフレームの製造工程を示す工程フロー図である。It is a process flow figure showing a manufacturing process of a lead frame used for manufacture of a semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態の半導体装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor device of one embodiment of this invention. 図１０と同じ半導体装置の製造工程中の要部断面図である。FIG. 11 is an essential part cross sectional view of the same semiconductor device as in FIG. 10 during a manufacturing step; 図１０に続く半導体装置の製造工程中の要部平面図である。FIG. 11 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 10; 図１２と同じ半導体装置の製造工程中の要部断面図である。FIG. 13 is an essential part cross sectional view of the same semiconductor device as in FIG. 12 during a manufacturing step; 突起部を形成する第１の手法の説明図である。It is explanatory drawing of the 1st method of forming a projection part. 突起部を形成する第１の手法の説明図である。It is explanatory drawing of the 1st method of forming a projection part. 図１３に続く半導体装置の製造工程中の要部断面図である。FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13; 図１６に続く半導体装置の製造工程中の要部平面図である。FIG. 17 is an essential part plan view of the semiconductor device in manufacturing process, following FIG. 16; 図１７と同じ半導体装置の製造工程中の要部断面図である。FIG. 18 is an essential part cross sectional view of the same semiconductor device as in FIG. 17 during a manufacturing step; 図１７に続く半導体装置の製造工程中の要部平面図である。FIG. 18 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 17; 図１９と同じ半導体装置の製造工程中の要部断面図である。FIG. 20 is an essential part cross sectional view of the same semiconductor device as in FIG. 19 during a manufacturing step; 図２０に続く半導体装置の製造工程中の要部断面図である。FIG. 21 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 20; 図２１に続く半導体装置の製造工程中の要部平面図である。FIG. 22 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 21; 図２２と同じ半導体装置の製造工程中の要部断面図である。FIG. 23 is an essential part cross sectional view of the same semiconductor device as in FIG. 22 during a manufacturing step; 本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 図２５の半導体装置で用いられるソース用クリップの平面図である。FIG. 26 is a plan view of a source clip used in the semiconductor device of FIG. 25.

符号の説明Explanation of symbols

１，１ａ 半導体装置
２ 半導体チップ
２ａ 表面
２ｂ 裏面
２ｄ 裏面ドレイン電極
２ｇ ゲートパッド電極
２ｓ ソースパッド電極
３ｇ ゲート用クリップ
３ｓ ソース用クリップ
４ ソース用端子
５ ゲート用端子
６ チップ搭載用導体部
６ａ 上面
６ｂ 下面
７ ドレイン用端子
８ 封止樹脂部
８ａ 上面
８ｂ 裏面
１１ 半田
１１ａ，１１ｂ 半田層
１５，１５ｃ 突起部
１５ａ，１５ｂ 窪み
１６ 開口部
１７ 孔部
２１ リードフレーム
２４ ソース端子部
２５ ゲート端子部
２６ ダイフレーム部
２６ａ 上面
２６ｂ 下面
２７ ドレイン端子部
３０ フレーム枠
３１ 突起形成用ツール
３１ａ 先端
３２ａ，３２ｂ，３２ｃ 方向
４１ パンチ
４１ａ 平坦面
５１ａ，５１ｂ 半田ペースト
６１ 切断線 DESCRIPTION OF SYMBOLS 1,1a Semiconductor device 2 Semiconductor chip 2a Front surface 2b Back surface 2d Back surface drain electrode 2g Gate pad electrode 2s Source pad electrode 3g Gate clip 3s Source clip 4 Source terminal 5 Gate terminal 6 Chip mounting conductor 6a Upper surface 6b Lower surface 7 Drain terminal 8 Sealing resin portion 8a Upper surface 8b Back surface 11 Solder 11a, 11b Solder layers 15, 15c Protrusion portions 15a, 15b Depression 16 Opening portion 17 Hole portion 21 Lead frame 24 Source terminal portion 25 Gate terminal portion 26 Die frame portion 26a Upper surface 26b Lower surface 27 Drain terminal portion 30 Frame frame 31 Projection forming tool 31a Tip 32a, 32b, 32c Direction 41 Punch 41a Flat surface 51a, 51b Solder paste 61 Cutting line

Claims (5)

半導体チップと、
前記半導体チップを半田を介して搭載する第１導体部と、
前記半導体チップと、前記第１導体部の少なくとも一部とを封止する封止樹脂部とを有する半導体装置であって、
前記第１導体部の前記半導体チップを搭載する側の第１主面に突起部が形成されており、前記突起部が形成された前記第１主面上に前記半田を介して前記半導体チップが搭載されていることを特徴とする半導体装置。 A semiconductor chip;
A first conductor portion on which the semiconductor chip is mounted via solder;
A semiconductor device having the semiconductor chip and a sealing resin portion that seals at least a part of the first conductor portion,
A protrusion is formed on the first main surface of the first conductor portion on the side on which the semiconductor chip is mounted, and the semiconductor chip is interposed on the first main surface on which the protrusion is formed via the solder. A semiconductor device which is mounted. 半導体チップと、
前記半導体チップを半田を介して搭載する第１導体部と、
前記半導体チップと、前記第１導体部の少なくとも一部とを封止する封止樹脂部とを有する半導体装置の製造方法であって、
（ａ）前記第１導体部の前記半導体チップを搭載する側の第１主面に、前記第１主面側から突起部を形成する工程、
（ｂ）前記（ａ）工程の後、前記突起部が形成された前記第１導体部の前記第１主面上に半田を介して前記半導体チップを接合する工程、
（ｃ）前記（ｂ）工程の後、前記半導体チップと前記第１導体部の少なくとも一部とを封止する前記封止樹脂部を形成する工程、
を有することを特徴とする半導体装置の製造方法。 A semiconductor chip;
A first conductor portion on which the semiconductor chip is mounted via solder;
A method of manufacturing a semiconductor device having the semiconductor chip and a sealing resin portion that seals at least a part of the first conductor portion,
(A) forming a protrusion from the first main surface side on the first main surface of the first conductor portion on the side on which the semiconductor chip is mounted;
(B) After the step (a), the step of joining the semiconductor chip via solder on the first main surface of the first conductor portion on which the protrusion is formed,
(C) after the step (b), forming the sealing resin portion that seals the semiconductor chip and at least a part of the first conductor portion;
A method for manufacturing a semiconductor device, comprising: 請求項２記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１導体部の前記第１主面に突起形成用部材を押し込むことによって、前記突起部を形成することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
In the step (a), the protrusion is formed by pressing a protrusion-forming member into the first main surface of the first conductor portion. 請求項３記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１導体部の前記第１主面に交差する第１方向に前記突起形成用部材を押し込んでから前記第１方向に交差する方向に前記突起形成用部材を移動させることによって、前記突起部を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the step (a), the projection forming member is moved in a direction intersecting the first direction after being pushed in the first direction intersecting the first main surface of the first conductor portion. To form the protrusions. A method for manufacturing a semiconductor device, comprising: 請求項３記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１導体部の前記第１主面に垂直な方向から傾斜した方向に前記突起形成用部材を押し込むことによって、前記突起部を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the step (a), the protrusion is formed by pressing the protrusion forming member in a direction inclined from a direction perpendicular to the first main surface of the first conductor portion. Manufacturing method.
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